JPH05102478A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05102478A JPH05102478A JP26157391A JP26157391A JPH05102478A JP H05102478 A JPH05102478 A JP H05102478A JP 26157391 A JP26157391 A JP 26157391A JP 26157391 A JP26157391 A JP 26157391A JP H05102478 A JPH05102478 A JP H05102478A
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- JP
- Japan
- Prior art keywords
- oxide film
- diffusion region
- gate oxide
- type
- type diffusion
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】Ｎ型ウェル３内に設けた低濃度のＰ型拡散領域
５及び高濃度のＰ+ 型拡散領域６によりソース・ドレイ
ン領域を形成し、厚いゲート酸化膜４の上にゲート電極
７を設け、ソース・ドレイン領域とゲート電極との間の
耐圧を高くする。 【効果】ソース領域とゲート電極間及びドレイン領域と
ゲート電極間の双方の耐圧を向上させる。
５及び高濃度のＰ+ 型拡散領域６によりソース・ドレイ
ン領域を形成し、厚いゲート酸化膜４の上にゲート電極
７を設け、ソース・ドレイン領域とゲート電極との間の
耐圧を高くする。 【効果】ソース領域とゲート電極間及びドレイン領域と
ゲート電極間の双方の耐圧を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高耐圧トランジスタに関する。
高耐圧トランジスタに関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すよう
に、Ｐ型シリコン基板１に設けた低濃度のＮ型ウェル３
と、Ｐ型シリコン基板１の表面に選択的に設けて素子形
成領域を区画するフィールド酸化膜２と、素子形成領域
の表面に設けたゲート酸化膜８の上に設けたゲート電極
７と、ドレイン側のＮ型ウェル３内に設けた低濃度のＰ
型拡散領域５と、ドレイン側のゲート電極７に接してＰ
型拡散領域５の表面に設けた素子分離層２ａと、ゲート
電極７及び素子分離層２ａに整合してＮ型ウェル３内及
びＰ型拡散領域５内のそれぞれに設けた高濃度Ｐ型のソ
ース領域９及びドレイン領域１０とを有して構成され
る。
に、Ｐ型シリコン基板１に設けた低濃度のＮ型ウェル３
と、Ｐ型シリコン基板１の表面に選択的に設けて素子形
成領域を区画するフィールド酸化膜２と、素子形成領域
の表面に設けたゲート酸化膜８の上に設けたゲート電極
７と、ドレイン側のＮ型ウェル３内に設けた低濃度のＰ
型拡散領域５と、ドレイン側のゲート電極７に接してＰ
型拡散領域５の表面に設けた素子分離層２ａと、ゲート
電極７及び素子分離層２ａに整合してＮ型ウェル３内及
びＰ型拡散領域５内のそれぞれに設けた高濃度Ｐ型のソ
ース領域９及びドレイン領域１０とを有して構成され
る。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
は、ドレイン・ゲート間耐圧は高いがソース・ゲート間
の耐圧が低いという問題点があった。
は、ドレイン・ゲート間耐圧は高いがソース・ゲート間
の耐圧が低いという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面に設けて素子形成領域を区
画するフィールド酸化膜と、前記素子形成領域の前記半
導体基板に設けた逆導電型ウェルと、前記素子形成領域
の表面に設けた厚いゲート酸化膜と、前記ゲート酸化膜
上に設けたゲート電極と、前記ゲート酸化膜に整合して
前記逆導電型ウェルの表面に設け且つその一部が前記ゲ
ート酸化膜の下部に延在する低濃度の第１の一導電型拡
散領域と、前記ゲート電極に整合して前記第１の一導電
型拡散領域内に浅く設けた高濃度の第２の一導電型拡散
領域とを備えている。
一導電型半導体基板の一主面に設けて素子形成領域を区
画するフィールド酸化膜と、前記素子形成領域の前記半
導体基板に設けた逆導電型ウェルと、前記素子形成領域
の表面に設けた厚いゲート酸化膜と、前記ゲート酸化膜
上に設けたゲート電極と、前記ゲート酸化膜に整合して
前記逆導電型ウェルの表面に設け且つその一部が前記ゲ
ート酸化膜の下部に延在する低濃度の第１の一導電型拡
散領域と、前記ゲート電極に整合して前記第１の一導電
型拡散領域内に浅く設けた高濃度の第２の一導電型拡散
領域とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【０００７】図１に示すように、Ｐ型シリコン基板１の
表面を選択酸化して設けたフィールド酸化膜２により素
子形成領域を区画し、フィールド酸化膜２をマスクとし
てリンイオンを加速エネルギー１５０ｋｅＶ，ドーズ量
１．２×１０13ｃｍ-2でイオン注入し、１２００℃の窒
素雰囲気中で９時間の熱処理により埋込み・活性化を行
い深さ約１５μｍのＮ型ウェル３を形成する。次に、Ｎ
型ウェル３の表面を選択的に酸化して厚さ５０〜６００
ｎｍの厚さのゲート酸化膜４を形成し、ゲート酸化膜４
の上に選択的に多結晶シリコン膜を設けてゲート電極７
を形成する。次に、ゲート酸化膜４及びフィールド酸化
膜２をマスクとしてホウ素イオンを加速エネルギー１０
０ｋｅＶ，ドーズ量１．４×１０13ｃｍ-2でイオン注入
し１２００℃２時間の埋込み・活性化を行い約１０μｍ
の深さを有し且つ一部がゲート酸化膜４の下面に延在し
た低濃度のＰ型拡散領域５を形成した後再度ゲート酸化
膜４及びフィールド酸化膜２をマスクとしてホウ素イオ
ンを加速エネルギー７０ｋｅＶ，ドーズ量５×１０15ｃ
ｍ-2でＰ型拡散領域５内にイオン注入して浅いＰ+ 型拡
散領域６を形成する。
表面を選択酸化して設けたフィールド酸化膜２により素
子形成領域を区画し、フィールド酸化膜２をマスクとし
てリンイオンを加速エネルギー１５０ｋｅＶ，ドーズ量
１．２×１０13ｃｍ-2でイオン注入し、１２００℃の窒
素雰囲気中で９時間の熱処理により埋込み・活性化を行
い深さ約１５μｍのＮ型ウェル３を形成する。次に、Ｎ
型ウェル３の表面を選択的に酸化して厚さ５０〜６００
ｎｍの厚さのゲート酸化膜４を形成し、ゲート酸化膜４
の上に選択的に多結晶シリコン膜を設けてゲート電極７
を形成する。次に、ゲート酸化膜４及びフィールド酸化
膜２をマスクとしてホウ素イオンを加速エネルギー１０
０ｋｅＶ，ドーズ量１．４×１０13ｃｍ-2でイオン注入
し１２００℃２時間の埋込み・活性化を行い約１０μｍ
の深さを有し且つ一部がゲート酸化膜４の下面に延在し
た低濃度のＰ型拡散領域５を形成した後再度ゲート酸化
膜４及びフィールド酸化膜２をマスクとしてホウ素イオ
ンを加速エネルギー７０ｋｅＶ，ドーズ量５×１０15ｃ
ｍ-2でＰ型拡散領域５内にイオン注入して浅いＰ+ 型拡
散領域６を形成する。
【０００８】図２は本発明の半導体装置の応用例を示す
回路図である。
回路図である。
【０００９】図２に示すように、蛍光表示管駆動端子
（以下ＦＩＰ端子と記す）１１に保護抵抗１５の一端を
接続し、保護抵抗１５の他端と電源端子１２との間に図
３に示す従来型の高耐圧Ｐ型トランジスタ１６を接続
し、保護抵抗１５と高電圧端子１３との間に、プルダウ
ン抵抗１７及び本発明の接続切替用高耐圧Ｐ型トランジ
スタ１８を接続し、ＦＩＰ端子１１と電源端子１２との
間に保護ダイオード１４を接続して蛍光表示管駆動回路
が構成される。
（以下ＦＩＰ端子と記す）１１に保護抵抗１５の一端を
接続し、保護抵抗１５の他端と電源端子１２との間に図
３に示す従来型の高耐圧Ｐ型トランジスタ１６を接続
し、保護抵抗１５と高電圧端子１３との間に、プルダウ
ン抵抗１７及び本発明の接続切替用高耐圧Ｐ型トランジ
スタ１８を接続し、ＦＩＰ端子１１と電源端子１２との
間に保護ダイオード１４を接続して蛍光表示管駆動回路
が構成される。
【００１０】ここで、高耐圧Ｐ型トランジスタ１６がオ
フの状態の時ＦＩＰ端子１１の電位は高電圧端子１３の
電圧（通常−３０Ｖ）となり、ＦＩＰ端子１１に接続さ
れている蛍光表示管のセグメントは、点灯する。このと
きＦＩＰ端子１１に−３０Ｖという高電圧がかかってい
る為、電源端子１２との電位差を考えると電源電位５Ｖ
の場合ＦＩＰ端子１１に接続されている素子は全て、３
５Ｖ以上の耐圧が必要である。
フの状態の時ＦＩＰ端子１１の電位は高電圧端子１３の
電圧（通常−３０Ｖ）となり、ＦＩＰ端子１１に接続さ
れている蛍光表示管のセグメントは、点灯する。このと
きＦＩＰ端子１１に−３０Ｖという高電圧がかかってい
る為、電源端子１２との電位差を考えると電源電位５Ｖ
の場合ＦＩＰ端子１１に接続されている素子は全て、３
５Ｖ以上の耐圧が必要である。
【００１１】また、高耐圧Ｐ型トランジスタ１６がオン
の状態の時、ＦＩＰ端子１１の電位は電源電位となり蛍
光表示管のセグメントは消える。
の状態の時、ＦＩＰ端子１１の電位は電源電位となり蛍
光表示管のセグメントは消える。
【００１２】以上のような動作を行う蛍光表示管の全セ
グメント数は機種により異なり、又製品規格のパワーの
制限もあり、チップ上に用意されたＦＩＰ端子の全てを
蛍光表示管駆動用として使わず、プルダウン抵抗１７と
高電圧端子１３との間を接続するアルミニウム配線を設
けるか否かで高電圧端子１３を使用するか否かを設定し
ていたのを（アルミニウム配線を使用するのは高電圧の
配線の切替えが容易で確実なため）高耐圧Ｐ型トランジ
スタ１８に置換えて内部信号により高耐圧Ｐ型トランジ
スタ１８をオン・オフして高電圧端子１３の接続・非接
続を制御できるため、機種毎のアルミニウム配線形成用
マスクを作成する必要がなくなり大幅な工数削減が実現
できる。
グメント数は機種により異なり、又製品規格のパワーの
制限もあり、チップ上に用意されたＦＩＰ端子の全てを
蛍光表示管駆動用として使わず、プルダウン抵抗１７と
高電圧端子１３との間を接続するアルミニウム配線を設
けるか否かで高電圧端子１３を使用するか否かを設定し
ていたのを（アルミニウム配線を使用するのは高電圧の
配線の切替えが容易で確実なため）高耐圧Ｐ型トランジ
スタ１８に置換えて内部信号により高耐圧Ｐ型トランジ
スタ１８をオン・オフして高電圧端子１３の接続・非接
続を制御できるため、機種毎のアルミニウム配線形成用
マスクを作成する必要がなくなり大幅な工数削減が実現
できる。
【００１３】ここで、高耐圧Ｐ型トランジスタ１６がオ
フ状態の時、接続切り換え用高耐圧Ｐ型トランジスタ１
８のソースとドレインは高電圧端子１３により−３０Ｖ
の電圧が加わることになるが、接続切り換え用高耐圧Ｐ
型トランジスタ１８は図１に示すように、ソース及びド
レインを低濃度のＮ型ウェル領域３内に設けた低濃度の
Ｐ型拡散領域５により、高電圧端子１３と電源端子１２
間に印加される電位差の−３５Ｖを越える耐圧になるよ
うに構成されている。
フ状態の時、接続切り換え用高耐圧Ｐ型トランジスタ１
８のソースとドレインは高電圧端子１３により−３０Ｖ
の電圧が加わることになるが、接続切り換え用高耐圧Ｐ
型トランジスタ１８は図１に示すように、ソース及びド
レインを低濃度のＮ型ウェル領域３内に設けた低濃度の
Ｐ型拡散領域５により、高電圧端子１３と電源端子１２
間に印加される電位差の−３５Ｖを越える耐圧になるよ
うに構成されている。
【００１４】一方、高耐圧Ｐ型トランジスタ１６は、図
３に示すように、ドレイン側のみ高耐圧構造になってい
るが、ソース側は通常のエンハンスメントＰ型トランジ
スタのもつ１０数Ｖの耐圧しかない。又、ソース領域９
とゲート電極７は通常厚さが２０ｎｍ以下の薄いゲート
酸化膜８でしか隔てられていない為、ソース領域９に３
０Ｖ以上の高電圧が印加された場合ゲート酸化膜８が破
壊する。
３に示すように、ドレイン側のみ高耐圧構造になってい
るが、ソース側は通常のエンハンスメントＰ型トランジ
スタのもつ１０数Ｖの耐圧しかない。又、ソース領域９
とゲート電極７は通常厚さが２０ｎｍ以下の薄いゲート
酸化膜８でしか隔てられていない為、ソース領域９に３
０Ｖ以上の高電圧が印加された場合ゲート酸化膜８が破
壊する。
【００１５】それに対し、接続切り換え用高耐圧Ｐ型ト
ランジスタ１８は、ソース及びドレイン領域とゲート電
極７は通常６００ｎｍ程度の厚さのゲート酸化膜４で隔
てられている為、蛍光表示管を駆動する程度の高電圧が
印加されてもゲート酸化膜４が破壊することはない。し
かし、接続切り換え用高耐圧Ｐ型トランジスタ１８はゲ
ート酸化膜４が６００ｎｍ程度と厚い為、ＶT が約−１
５Ｖとなり、スイッチとして利用する場合は、昇圧回路
１９を接続する必要がある。
ランジスタ１８は、ソース及びドレイン領域とゲート電
極７は通常６００ｎｍ程度の厚さのゲート酸化膜４で隔
てられている為、蛍光表示管を駆動する程度の高電圧が
印加されてもゲート酸化膜４が破壊することはない。し
かし、接続切り換え用高耐圧Ｐ型トランジスタ１８はゲ
ート酸化膜４が６００ｎｍ程度と厚い為、ＶT が約−１
５Ｖとなり、スイッチとして利用する場合は、昇圧回路
１９を接続する必要がある。
【００１６】
【発明の効果】以上説明したように本発明は、低濃度の
Ｎ型ウェル内に設けた低濃度のＰ型拡散領域と高濃度の
浅いＰ+ 型拡散領域とのソース・ドレイン領域と厚いゲ
ート酸化膜によりソース領域側及びドレイン領域側双方
の高耐圧化を有する高耐圧トランジスタを実現できると
いう効果を有する。
Ｎ型ウェル内に設けた低濃度のＰ型拡散領域と高濃度の
浅いＰ+ 型拡散領域とのソース・ドレイン領域と厚いゲ
ート酸化膜によりソース領域側及びドレイン領域側双方
の高耐圧化を有する高耐圧トランジスタを実現できると
いう効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面
図。
図。
【図２】本発明の半導体装置の応用例を示す回路図。
【図３】従来の半導体装置の一例を示す半導体チップの
断面図。
断面図。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ２ａ 素子分離層 ３ Ｎ型ウェル ４，８ ゲート酸化膜 ５ Ｐ型拡散領域 ６ Ｐ+ 型拡散領域 ７ ゲート電極 ９ ソース領域 １０ ドレイン領域
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に設けて素
子形成領域を区画するフィールド酸化膜と、前記素子形
成領域の前記半導体基板に設けた逆導電型ウェルと、前
記素子形成領域の表面に設けた厚いゲート酸化膜と、前
記ゲート酸化膜上に設けたゲート電極と、前記ゲート酸
化膜に整合して前記逆導電型ウェルの表面に設け且つそ
の一部が前記ゲート酸化膜の下部に延在する低濃度の第
１の一導電型拡散領域と、前記ゲート電極に整合して前
記第１の一導電型拡散領域内に浅く設けた高濃度の第２
の一導電型拡散領域とを備えたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26157391A JPH05102478A (ja) | 1991-10-09 | 1991-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26157391A JPH05102478A (ja) | 1991-10-09 | 1991-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102478A true JPH05102478A (ja) | 1993-04-23 |
Family
ID=17363795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26157391A Pending JPH05102478A (ja) | 1991-10-09 | 1991-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965478A (ja) * | 1982-10-05 | 1984-04-13 | Sony Corp | 半導体装置 |
| JPS61214576A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体装置 |
| JPS61263261A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | Ｍｏｓ型半導体素子の製造方法 |
| JPH02146774A (ja) * | 1988-11-28 | 1990-06-05 | Seiko Instr Inc | 半導体装置 |
| JPH02201932A (ja) * | 1989-01-30 | 1990-08-10 | Rohm Co Ltd | 高耐圧ｍｏｓ電界効果トランジスタ |
-
1991
- 1991-10-09 JP JP26157391A patent/JPH05102478A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965478A (ja) * | 1982-10-05 | 1984-04-13 | Sony Corp | 半導体装置 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6194766B1 (en) | 1998-01-13 | 2001-02-27 | Lsi Logic Corporation | Integrated circuit having low voltage and high voltage devices on a common semiconductor substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |