KR940007660B1 - 웰 보상층을 갖는 고전압 반도체소자 - Google Patents

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Abstract

내용 없음.

Description

웰 보상층을 갖는 고전압 반도체소자
제 1 도는 고전압 반도체소자의 외부시스템과 접속관계를 보인 도면.
제2a-d도는 본 발명에 따른 고전압 반도체소자의 제조공정도.
본 발명은 고전압 반도체소자에 관한 것으로써 특히 고전압이 직접 걸리는 외부시스템과 접속되는 집적회로 내부의 고전압제어용 반도체소자에 관한 것이다.
집적회로가 고전압을 사용하는 외부시스템을 직접 제어하는 경우 집적회로 내부에 외부시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 된다.
즉 제 1 도에 도시한 바와같이 반도체칩(1) 내부에는 상기 반도체칩(1) 외부의 시스템을 제어하는 제어회로(9)와 상기 제어회로(9)의 논리상태에 따라 외부시스템을 제어 구동하는 모오스 트랜지스터(2)와 출력패드(6)와 접속된 외부시스템과 접속되는 라인(7)이 있게 된다.
한편 저항 R을 통한 라인(8)에 음의 고전압이 걸리는 경우에는 상기 외부시스템을 제어하는 구동용 모오스 트랜지스터(2)는 P 채널의 모오스 트랜지스터가 되어야 하며 반도체장치가 P형 반도체기판에 형성될 경우 N형 웰을 형성하고 이 웰의 내부에 상기 P 채널 모오스 트랜지스터를 사용하여 이 모오스 트랜지스터(2)의 드레인(5)을 패드(6)와 접속하고 소오스(4)에는 전원공급전압 VDD가 인가되어야 한다.
따라서 라인(8)상의 음의 고전압은 저항 R과 패드(6)을 통하여 상기 P 채널 모오스 트랜지스터(2)의 드레인(5)에 인가되게 된다.
따라서 고전압이 인가되는 외부시스템 구동 트랜지스터(2)가 외부시스템을 원활히 동작할 수 있게 작동하기 위해서는 음의 고전압이 인가되는 상기 트랜지스터(2)의 드레인에 있어서 상기 드레인과 반도체기판 사이의 펀치드루(Punch Through) 전압과 상기 드레인과 웰 사이의 브레이크다운(Break down) 전압이 상기음의 고전압보다 커야 한다.
전술한 펀치드루 전압을 높이기 위해서는 웰의 불순물 농도를 높여야 하며 브레이크다운 전압을 높이기 위해서는 웰의 불순물 농도를 낮추어야 하는 상반된 관계를 갖게 됨은 잘 알려져 있는 사실이다.
종래의 사용하는 방법으로 높은 펀치드루 전압을 얻는 방법으로 주로 저농도의 깊은 웰층을 형성하는 방법이 사용되어 왔다.
그러나 이와같은 웰층의 깊이를 깊게 형성할 경우에 있어서는 적어도 10㎛의 의 깊이로 깊게 웰층의 깊이를 조정해야 하기 때문에 적어도 30시간 이상되는 장시간의 확산공정을 하여야 하며 또한 이 웰층의 형성시 측면확산이 일어나게 되어 칩의 면적이 커져야 하는 문제점을 갖게 된다.
또한 브레이크다운 전압을 높이기 위해 드레인영역 하부에 P-층을 갖는 이중확산 드레인(DDD 방식) 구조를 채택하는 방법도 사용되었다.
따라서 본 발명의 목적은 고농도의 얕은 웰층을 형성하여 칩의 면적과 제조시간을 단축하고 높은 브레이크다운 전압과 펀치드루 전압을 갖는 고전압 반도체소자를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 제 1 도전형의 반도체기판에 얕은 깊이의 상기 제 1 도전형과 반대가 되는 고농도의 웰영역과, 상기 웰영역내에 상기 제 1 도전형과 같은 도전형의 고농도가 되는 소오스 및 드레인영역과, 상기 소오스 및 드레인영역 하부에 상기 소오스 및 드레인영역의 도전형과 같으며 저농도가 되는 반도체영역과, 이 반도체영역의 하부에 상기 웰영역의 도전형과 동일 도전형이며 상기 웰영역의 농도보다 저농도가 되는 웰 보상층을 가짐을 특징으로 한다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제2a-d도는 본 발명에 따른 웰 보상층을 갖는 고전압 반도체소자의 제조공정도를 나타낸 도면이다.
제2a도를 참조하면, 농도 7×1014-10×1014/㎤의 P형 반도체기판(10)상에 통상의 LOCOS법에 의한 필드산화막층(11)을 형성하고 상기 필드산화막층(11) 사이에 N형 웰영역(12) 형성을 위해 통상의 인 이온주입을 에너지 150kev 도우즈 3×1012-4×1012이온/㎠의 조건하에서 한후 드라이브인을 시켜 깊이 약 5-6㎛으로 형성한다.
그후 상기 웰영역(12)의 기판상에 게이트절연막을 형성하기 위한 산화막을 두께 약 500-1000Å 형성한후 이 산화막 상부에 폴리실리콘을 통상의 CVD 방법으로 소정의 두께로 형성한후 상기 침적된 폴리실리콘층에 인을 프리데포지숀하고 드라이브인을 하여 고농도의 도체층으로 만든다.
이때 폴리실리콘층의 도우핑은 후술하는 보론의 이온 주입에 대한 낮은 저항의 도체층이 되지 않도록 충분한 농도로 인을 도우핑시킨다. 그후 통상의 사진식각 방법에 의해 제2b도에 도시한 바와같이 게이트산화막(13)과 상기 도우핑된 폴리실리콘층의 게이트전극이 되는 부분(14)을 남겨 소오스 및 드레인 형성용 개구(21a)(22a)를 뚫고 상기 N형 웰 보상층(15)(16)을 형성한다.
상기 N형 웰 보상층(15)(16)은 보론을 에너지 180kev, 도우즈를 0.5×1012-1×1012이온/㎠로 하여 이온주입을 한후 드라이브인 공정을 수행하여 깊이 약 3-4㎛ 정도로 확산을 시킨다.
따라서 N형 웰 보상층(15)(16)의 P형 불순물 농도는 상기 N형 웰영역(12)의 N형 불순물 농도보다 조금 적기때문에 상기 N형 웰 보상층(15)(16)은 N형 웰영역(12)의 농도보다 작은 저농도 N-영역으로 된다.
또한 전술한 바와같이 고농도로 도우핑된 폴리실리콘층인 게이트전극층(14)은 상기 웰 보상층(15)(16)을 형성할시 보론의 이온주입으로 낮은 저항의 저농도로 되지 않을 정도의 1019이온/㎠ 이상으로 도우핑되어 있어 상기 보론의 이온주입이나 이후의 보론이온 주입에 영향을 받지 않게 된다.
전술한 웰 보상층(15)(16)의 드라이브인 공정을 수행하면 제2b도의 웰 보상층(15)(16)의 상부와 게이트전극층(14)의 표면에는 산화막이 성장하게 된다.
따라서 마스크의 사용없이 상기 드라이브인 공정에 의해 형성된 산화막을 통상의 불산용액에서 선택 에칭을 하여 제거한후 제2c도에 나타낸 바와같이 저농도 P-층(17)(18)을 개구(21b)(22b)를 통해 이온주입하여 형성한다.
이때의 이온주입은 보론을 에너지 180kev로 하고 도우즈를 4×1012-8×1012이온/㎠로 한다. 그후 드라이브인 공정을 수행하여 저농도 P-층(17)(18)의 깊이를 약 2㎛ 정도로 하면 전술한 바와 마찬가지 방법으로 N형 보상층(15)(16)의 N형 농도보다 상기 이온주입 및 드라이브인 공정에 의한 보론인 P형 불순물 농도가 다소 높아 저농도의 P-층(17)(18)으로 형성이 된다.
그후 전술한 바와 마찬가지로 저농도 P-층(17)(18)형성중 성장된 산화막층을 선택 에칭하여 제거한후 제2d도에 도시한 바와같이 개구(21c)(22c)를 통해 소오스 및 드레인 중이 되는 영역(19)(20)을 형성하는 공정을 수행한다.
상기 소오스 및 드레인영역(19)(20)의 형성은 상기 개구(21c)와 (22c)에 전술한 바와 마찬가지 방법으로 보론의 이온주입과 드라이브인 공정을 수행하므로써 형성이 된다.
상기 보론의 이온주입은 에너지 40kev로 하고 도우즈를 3×1015이온/㎠로 하고 확산로에서 드라이브인을 하여 상기 영역(19)(20)의 깊이를 약 0.5㎛로 하면 제2d도의 소오스 및 드레인영역(19)(20)이 각각 형성된다.
제2d도의 소오스 및 드레인영역(19)(20)의 형성후 소오스 및 드레인 전극형성과 게이트전극층(14)과의 전극형성 공정은 통상의 모오스 트랜지스터의 전극형성 공정과 동일한 공정으로 수행하는 공지의 제조방법을 수행하면 된다.
따라서 본 발명은 드레인영역(20) 하부에 저농도 P-층(18)을 가지며 상기 저농도 P-층(18) 하부에 N형 웰의 농도보다 낮은 농도의 N형 웰 보상층(16)을 형성하므로서 상기 드레인영역(20)에 음의 고전압이 인가되더라도 상기 P-층(18)과 N형 웰 보상층(16)으로 구성되는 PN 접합에서 상기 두 층(18)과 (16)의 농도가 낮으므로 역방향 브레이크다운 전압이 높게 된다.
전술한 본 발명의 실시예의 경우에는 상기 브레이크다운 전압이 -60볼트 내지 -80볼트에 달하게 된다.
또한 상기 N형 웰 보상층(16)을 설치하여 브레이크다운 전압을 올릴 수 있기때문에 N형 웰영역(12)의 농도를 높게 설정할 수 있어 상기 드레인영역(20)에 음의 고전압이 인가된다하더라도 상기 N형 웰영역(12)에 형성되는 공핍층의 두께가 얕게 형성되어 반도체기판(10)과의 펀치드루 현상이 발생되지 않게 된다.
따라서 N형 웰 보상층(18)을 설치함으로써 N형 웰영역의 깊이를 깊게 형성하지 않아도 되는 효과가 발생하게 된다.
전술한 바와같이 본 발명은 N형 웰 보상층을 형성하므로써 브레이크다운 전압을 높일 수 있으며 N형 웰의 농도를 높일 수 있어 펀치드루 현상은 방지할 수 있는 효과가 있게 된다.

Claims (1)

  1. 제 1 도전형의 반도체기판(10)과, 상기 기판(10) 표면의 소정영역에 형성된 상기 제 1 도전형과 반대가 되는 도전형의 웰영역(12)를 가지며 상기 웰영역내에 게이트와 고농도의 상기 제 1 도전형의 소오스영역(19) 및 드레인영역(20)을 가지는 고전압 제어용 반도체소자에 있어서, 상기 소오스영역(19) 및 드레인영역(20)과 접하여 하부에 상기 영역(19) 및 (20)의 농도보다 저농도이며 동일 도전형의 반도체영역(17)(18)과, 상기 반도체영역(17)(18)과 접하며 하부에 상기 웰영역(12)과 동일한 도전형이며 농도가 상기 영역(12)보다 낮은 웰 보상층(15)(16)을 깊이가 얕은 웰영역에 구비함을 특징으로 하는 소자.
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