JP2006216693A - 半導体記憶装置 - Google Patents
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Abstract
【課題】DQゲートに確実にビット線選択信号CSLのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号CSLのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供する。
【解決手段】ビット線対BL、/BLとデータ線対DQ、/DQとの間に配置されたDQゲートは、ビット線選択信号LCSLによってビット線対とデータ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する。CSL制御回路13Aは、DQゲートに供給されるビット線選択信号LCSLを制御する。CSL制御回路13AとDQゲートとの間に配置されたリドライバRDは、CSL制御回路13Aから供給されたビット線選択信号GCSLを駆動して、信号LCSLをDQゲートへ出力する。センスアンプ、データ線対、DQゲートによりセンスアンプバンク12が構成され、リドライバRDはセンスアンプバンク12内に配置されている。
【選択図】 図2
【解決手段】ビット線対BL、/BLとデータ線対DQ、/DQとの間に配置されたDQゲートは、ビット線選択信号LCSLによってビット線対とデータ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する。CSL制御回路13Aは、DQゲートに供給されるビット線選択信号LCSLを制御する。CSL制御回路13AとDQゲートとの間に配置されたリドライバRDは、CSL制御回路13Aから供給されたビット線選択信号GCSLを駆動して、信号LCSLをDQゲートへ出力する。センスアンプ、データ線対、DQゲートによりセンスアンプバンク12が構成され、リドライバRDはセンスアンプバンク12内に配置されている。
【選択図】 図2
Description
この発明は、ビット線選択信号CSLにより選択されるカラムを備えた半導体記憶装置に関するものである。
近年、半導体記憶装置の高性能化、すなわち高速動作及び消費パワーの抑制等が推進されつつある。図16は、従来の半導体記憶装置におけるセンスアンプの構成を示す回路図の一例である。ワード線の“H”レベル電位を電圧VPP、ビット線の“H”レベル電位を電圧VBLH、ビット線の“L”レベル電位を電圧VBLL、ビット線のプリチャージ電位を電圧VBLEQ、周辺ロジック電源電位をVDD、接地電位をVSSとする。
前記半導体記憶装置の動作を、図17に示すタイミング図を用いて説明する。まず、ビット線BL、/BLを電圧VBLEQにプリチャージしているトランジスタのゲート信号であるビット線プリチャージ信号BLPを、“H”レベル(例えば、電圧VPP)から“L”レベル(例えば、接地電位VSS)にすることで、ビット線BL、/BLのプリチャージが解除される。そして、ワード線WLが“L”レベル(例えば、接地電位VSS)から“H”レベル(例えば、電圧VPP)となり、メモリセルに記憶されたデータがビット線に表れる。
ある時間をおいた後、NSAドライバ活性化信号SENを“L”レベル(例えば、接地電位VSS)から“H”レベル(例えば、電圧VBLH)へ、PSAドライバ活性化信号SEPを“H”レベル(例えば、電圧VBLH)から“L”レベル(例えば、接地電位VSS)にすることにより、ビット線に表れたデータが増幅され、“H”側のビット線は電圧VBLHに、“L”側のビット線は電圧VBLL(通常は、接地電位VSS)となる。そして、ビット線選択信号CSLを“L”レベル(例えば、接地電位VSS)から“H”レベル(例えば、電源電位VDD)にし、ビット線BL、/BLのデータをデータ線DQ、/DQに転送することで読み出しを行い、逆にデータ線のデータをビット線に転送することで書き込みを行う。なお、図17は書き込みの場合を示している。
ところで、デバイスの高性能化(高速動作、消費パワーの抑制)の要請から、スケーリング則に基づく微細化が進み、チップ内のトランジスタに印加される電源電圧も世代ごとに低下している。しかしながら、今後さらに微細化が進むと、この電源電圧の低下が、半導体記憶装置の設計上の大きな問題となってくると考えられる。
電源電圧の低下に伴いトランジスタのしきい値も低下しなければならないが、例えばSRAM(static random access memory)ではしきい値の低下によるセルリークの増加が問題となるであろう。また、DRAM(dynamic random access memory)では、微細化が進むにつれセル容量の確保やセルのリーク電流を抑えることが困難になってきている。そこで電源電位(ハイレベルビット線電圧VBLH)が低下すると、セルに蓄えられる電荷量が減り、データ保持性能を悪化させてしまう。このような問題に対処する為、今後メモリセル部の電源電圧を周辺ロジック部の電源電圧よりも高くする必要が生じてくるものと考えられる。しかし、この場合図18に示すように、データ線対DQ,/DQから外部の回路(DQバッファを含む)では消費電力を抑えるために周辺ロジック部と同じ電圧VDDで動作するのに対し、センスアンプ回路では電圧VDDよりも高い電圧である電圧VBLH等で動作しなければならない。
電源電圧が高いメモリセル部で、周辺ロジック部と異なる種類のトランジスタを使用する場合(例えば、低電圧で使用する周辺ロジック部のトランジスタは高速化の目的から、ゲート長が短い、ゲート酸化膜が薄い等の特徴がある)、信頼性の観点から、データ線対DQ,/DQから外部の回路にはセンスアンプ回路に使用する電圧VBLHがかからないようにする必要がある。この対策として最も簡単な方法は、ビット線選択信号CSLを電源電位VDDで駆動することであるが、書き込み時にセンスアンプ回路に保持されているデータと逆のデータをメモリセルに書き込む場合、つまりビット線対BL、/BLのデータを反転させる必要がある場合、センスアンプ回路に電圧VBLHで保持されているデータを電圧VBLHよりも低い電圧である電源電位VDDで駆動するDQゲートで反転させなければならないため、DQゲートを構成するトランジスタのサイズを大きくする必要がある。
図19は、センスアンプ回路に使用する電圧よりも低い電圧でビット線選択信号CSLを駆動した場合の書き込み速度を示すシミュレーション結果である。横軸はDQゲートのトランジスタサイズ(ゲート幅)、縦軸はデータを書き込むのに必要なビット線選択信号CSLのパルス幅の最小値である。DQゲートのサイズが3μm未満の範囲でプロットがなくなっているが、これはビット線選択信号CSLのパルス幅をいくら広げても書き込みできないことを表している。前世代でのDQゲートのトランジスタサイズは2μm程度であったが、それでは書き込みは不可能であり、最低でも3μm以上が必要である。安定した書き込み速度を実現するには、4μmから5μm程度のトランジスタサイズが必要であろう。
メモリ回路とロジック回路とを混載した混載メモリ等、多ビットで同時に読み出し・書き込みを行なう構成のメモリでは、通常1系統のビット線選択信号CSLに多くのカラムが接続される。1系統のビット線選択信号CSLに多くのカラムが接続されると、当然その配線容量が大きくなる為、ビット線選択信号CSLの立ち上がり・立ち下がり速度の低下により、信号CSLのパルスが潰れてしまうことや、信号CSLのドライバに近いところと遠いところの間に発生するスキュー等が高速動作を妨げる要因として懸念される。さらに、上述のようにDQゲートを構成するトランジスタサイズを大きくする必要がある場合には、それらがさらに悪化する方向となり、高速動作は極めて困難なものとなる。
また、本発明に関する従来技術として、以下のような構成を持つ半導体記憶装置が提案されている。カラム選択線CSLの一端部にドライバを含む主カラム選択部が接続され、他端部にドライバの出力信号を受けてカラム選択線CSLを駆動するラッチ回路が接続されている(特許文献1参照)。
特開2000−123571号公報
そこでこの発明は、前記事情に鑑みてなされたものであり、DQゲートに確実にビット線選択信号CSLのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号CSLのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供することを目的とする。
前記目的を達成するために、この発明の一実施形態の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、前記複数のビット線対との間でデータの授受を行う複数のデータ線対と、前記ビット線対と前記データ線対との間に配置され、ビット線選択信号によって前記ビット線対と前記データ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する複数の選択回路と、前記センスアンプ回路、前記データ線対、前記選択回路のそれぞれが複数含まれるセンスアンプバンクと、前記選択回路に供給される前記ビット線選択信号を制御する制御回路と、前記制御回路に接続され、前記制御回路から前記ビット線選択信号が供給されるグローバルビット線選択信号線と、前記グローバルビット線選択信号線に入力部が接続され、前記グローバルビット線選択信号線に供給された前記ビット線選択信号を駆動して出力する駆動回路と、前記駆動回路の出力部に接続され、前記駆動回路が駆動した前記ビット線選択信号を前記選択回路に供給するローカルビット線選択信号線とを具備し、前記センスアンプバンク内に複数の前記駆動回路が配置されていることを特徴とする。
この発明の他の実施形態の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、前記センスアンプ回路に第1電圧を供給する共通ソース線と、前記共通ソース線を駆動するセンスアンプドライバとを具備し、
前記複数のセンスアンプ回路の各々は、クロスカップル接続された第1MOSトランジスタと第2MOSトランジスタから構成され、前記センスアンプドライバのゲートは前記ビット線対の延伸方向に直行するように配置され、前記センスアンプドライバとの前記共通ソース線との接続部は、前記第1MOSトランジスタ及び前記第2MOSトランジスタが配置されている領域から遠い側に配置され、前記領域に近い側に前記センスアンプドライバとの電源配線との接続部が配置されていることを特徴とする。
前記複数のセンスアンプ回路の各々は、クロスカップル接続された第1MOSトランジスタと第2MOSトランジスタから構成され、前記センスアンプドライバのゲートは前記ビット線対の延伸方向に直行するように配置され、前記センスアンプドライバとの前記共通ソース線との接続部は、前記第1MOSトランジスタ及び前記第2MOSトランジスタが配置されている領域から遠い側に配置され、前記領域に近い側に前記センスアンプドライバとの電源配線との接続部が配置されていることを特徴とする。
この発明によれば、DQゲートに確実にビット線選択信号CSLのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号CSLのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供することが可能である。
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1の実施形態]
まず、本発明の第1の実施形態の半導体記憶装置について説明する。
まず、本発明の第1の実施形態の半導体記憶装置について説明する。
この第1の実施形態では、センスアンプ制御回路において駆動されたビット線選択信号CSLを再度駆動(リドライブ)するためのリドライバを、センスアンプバンク内に複数設けている。
図1は、第1の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
この半導体記憶装置は、図1に示すように、メモリセルアレイ11、センスアンプバンク12、センスアンプ制御回路13、及びロウデコーダ14を備えている。メモリセルアレイ11は、行列状に配置された複数のメモリセルを有している。メモリセルアレイ11の列方向には、メモリセルアレイ11に隣接してセンスアンプバンク12が配置されており、メモリセルアレイ11の行方向にはメモリセルアレイ11に隣接してロウデコーダ14が配置されている。ロウデコーダ14は、アドレス信号に基づいてメモリセルに接続されたワード線を選択し駆動する。さらに、センスアンプバンク12の行方向には、センスアンプバンク12に隣接してセンスアンプ制御回路13が配置されている。
図2は、図1に示したセンスアンプバンク12及びセンスアンプ制御回路13の主な構成を示している。センスアンプバンク12は、センスアンプSA、及びリドライバRDを備えている。センスアンプSAは、図16中に示したセンスアンプ回路101、DQゲート102、及びデータ線対DQn,/DQn(n=0,1,2,…,n)を含む。センスアンプ回路101は、クロスカップル接続された2つのNチャネルMOSトランジスタ(NSA)及び2つのPチャネルMOSトランジスタ(PSA)から構成されている。DQゲートは、ビット線対BLn,/BLnとデータ線対DQn,/DQnとの間に接続されたNチャネルMOSトランジスタからなる。これらNチャネルMOSトランジスタのゲートにはビット線選択信号CSLnが供給されており、NチャネルMOSトランジスタはビット線選択信号CSLnに応じてビット線対BLn,/BLnとデータ線対DQn,/DQnとの間を接続状態あるいは遮断状態に設定する。さらに、リドライバRDは、例えば2つのインバータI1、I2から構成されており、センスアンプSAに近接した位置でビット線選択信号を駆動する。
センスアンプ制御回路13は、ビット線選択信号を制御するビット線選択信号制御回路(以下、CSL制御回路と記す)13Aを含む。CSL制御回路13Aにはグローバルビット線選択信号線(以下、GCSL線と記す)が接続され、このGCSL線にはCSL制御回路13Aからグローバルビット線選択信号GCSL(以下、信号GCSLと記す)が出力される。GCSL線は、複数のリドライバRDの入力部にそれぞれ接続されており、リドライバRDの出力部はそれぞれ複数のセンスアンプSAに接続されている。すなわち、GCSL線には数カラム毎に設けられたリドライバRDが並列に接続されており、リドライバRDの各々にはローカルビット線選択信号線(以下、LCSL線と記す)が接続されている。さらに、LCSL線は、複数のセンスアンプSA内のDQゲートに接続されている。
CSL制御回路13Aにより駆動され、GCSL線に供給された信号GCSLは、リドライバRDにより再度駆動されて、ローカルビット線選択信号(以下、信号LCSLと記す)としてLCSL線に出力される。LCSL線に出力された信号LCSLは、LCSL線に接続されたセンスアンプSA内のDQゲートに供給される。これにより、CSL制御回路13Aから供給され、リドライバRDにより駆動された信号LCSLによって、センスアンプバンク12内の複数のセンスアンプSA内のDQゲートが活性化される。
図3は、センスアンプバンク12内に複数系統(例えば、4系統)のビット線選択信号線が配置された場合を示したものである。例えば、1つのセンスアンプバンクが512カラムで構成されていて、ビット線選択信号CSLが4系統である場合、1系統のビット線選択信号CSLに接続されるカラム数は128カラムということになる。4系統あるグローバルビット線選択信号線(GCSL0線〜GCSL3線)のそれぞれに対して、複数のリドライバが接続されている。各リドライバの出力部にはローカルビット線選択信号線(LCSL0線〜LCSL3線)が接続され、LCSL0線〜LCSL3線はセンスアンプSA内のDQゲートにそれぞれ接続されている。
詳述すると、CSL制御回路13Aには、4系統のGCSL0線〜GCSL3線が接続されている。GCSL0線はリドライバRD01、RD02に接続され、リドライバRD01にはLCSL0線が接続されている。さらに、LCSL0線には複数のセンスアンプSAが接続されている。図示しないが、リドライバRD02にもLCSL線が接続され、LCSL線には複数のセンスアンプが接続されている。また、GCSL1線はリドライバRD11、RD12に接続され、リドライバRD11にはLCSL1線が接続されている。さらに、LCSL1線には複数のセンスアンプSAが接続されている。図示しないが、リドライバRD12にもLCSL線が接続され、LCSL線には複数のセンスアンプが接続されている。また、GCSL2線はリドライバRD21、RD22に接続され、リドライバRD21にはLCSL2線が接続されている。さらに、LCSL2線には複数のセンスアンプSAが接続されている。図示しないが、リドライバRD22にもLCSL線が接続され、LCSL線には複数のセンスアンプが接続されている。さらに、GCSL3線はリドライバRD31、RD32に接続され、リドライバRD31にはLCSL3線が接続されている。さらに、LCSL3線には複数のセンスアンプSAが接続されている。図示しないが、リドライバRD32にもLCSL線が接続され、LCSL線には複数のセンスアンプが接続されている。
図3では、連続して配置されたセンスアンプSAには、LCSL0線〜LCSL3線が順番に接続されているが、もちろん同一系統のLCSL線に接続されるセンスアンプが連続して配置されていても構わない。
前記構成を有する第1の実施形態では、図4に示す従来例のように、CSL制御回路13Aから出力されたビット線選択信号線CSLにセンスアンプバンク内の全てのセンスアンプSA内のDQゲートが直接接続されている場合に比べ、GCSL線の配線容量が小さくなるため、GCSL線に供給されるビット線選択信号GCSLの立ち上がり、立ち下がり速度の低下によって信号GCSLのパルス信号が潰れてしまうことを防ぐことができる。さらに、信号GCSLをリドライブして生成される、LCSL線に供給されるビット線選択信号LCSLも安定したパルス信号となる。また、CSL制御回路に近いところと遠いところの間に発生するビット線選択信号のスキューも小さくすることができるため、高速動作に適する構成となっている。従来例で述べたように、DQゲートのサイズを大きくする必要がある場合、特にその効果は大きい。
[第2の実施形態]
次に、本発明の第2の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第2の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
第2の実施形態では、ビット線選択信号CSLをリドライブするためのリドライバを、ワード線ステッチ領域に隣接したセンスアンプバンク内にできる空き領域に形成している。
図5(a)は、第2の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
この半導体記憶装置は、図5(a)に示すように、メモリセルアレイ11、センスアンプバンク12、及びワード線ステッチ領域15を含む。メモリセルアレイ11は、行列状に配置された複数のメモリセルを有している。メモリセルアレイ11の列方向には、メモリセルアレイ11に隣接してセンスアンプバンク12が配置されている。センスアンプバンク12は、メモリセルアレイ11毎に設けられたセンスアンプ領域12Aを複数有しており、センスアンプ領域12Aは複数のセンスアンプから構成されている。メモリセルアレイ11の行方向のメモリセルアレイ11間には、ワード線ステッチ領域15が配置されている。
このような構成の半導体記憶装置において、センスアンプバンク12内のセンスアンプ領域12A間に、空き領域12Bが存在する場合、この空き領域12Bにリドライバを配置する。すなわち、ワード線ステッチ領域15に隣接するセンスアンプバンク12内の領域に空き領域12Bがある場合、第2の実施形態ではこの空き領域12Bにリドライバを配置している。これにより、リドライバの配置によるセンスアンプバンク12の面積増加を防ぐことができる。
図5(b)は、図5(a)中におけるA部の断面を示しており、ワード線ステッチ領域15のワード線方向に沿った断面図である。ワード線(GC配線)WLの上方には、低抵抗メタル配線M2が設けられている。ワード線WLと低抵抗メタル配線M2との間には、コンタクト材CS、メタル配線M1、コンタクト材VIAが形成され、ワード線WLと低抵抗メタル配線M2間は電気的に接続されている。このように、各ワード線WLと、ワード線WLに対応する低抵抗メタル配線M2とは、ワード線ステッチ領域15において接続されている。つまり、ワード線ステッチ領域15とは、ワード線WLと、ワード線WLに平行して配置された低抵抗メタル配線M2とを接続(ステッチ)する領域である。このような構成により、ワード線WLの信号遅延を低減することができる。
また、図6は、階層ワード線(Segmentedワード線)方式を用いた半導体記憶装置の構成を示す概略図である。
この半導体記憶装置は、図6に示すように、メモリセルアレイ11、センスアンプバンク12、及びサブワード線ドライバ領域16を含む。メモリセルアレイ11の列方向には、メモリセルアレイ11に隣接してセンスアンプバンク12が配置されている。センスアンプバンク12は、メモリセルアレイ11毎に設けられたセンスアンプ領域12Aを複数有しており、センスアンプ領域12Aは複数のセンスアンプから構成されている。メモリセルアレイ11の行方向には、メモリセルアレイ11に隣接してサブワード線ドライバ領域16が配置されている。そして、センスアンプバンク12とサブワード線ドライバ領域16とが交差する領域には空き領域12Cが存在している。
メモリセルアレイ11には、複数のメインワード線MWLが配置されている。各メインワード線MWLには、メインワード線MWLを駆動するメインワード線ドライバMWDが接続されている。各メインワード線MWLは、サブワード線ドライバSWDを介して、例えば4つのサブワード線SWLに接続されている。サブワード線ドライバSWDにはアドレス信号が供給されており、サブワード線ドライバSWDはアドレス信号に基づいてサブワード線SWLを駆動する。なお、サブワード線ドライバSWDは、サブワード線ドライバ領域16に配置されている。サブワード線ドライバ領域16は、所定カラム数毎に設けられている。
図6に示したようなレイアウトを有する場合、サブワード線ドライバ16を配置したことにより、センスアンプバンク12内のセンスアンプ領域12A間に空き領域12Cが存在する。そこで、図6に示した半導体記憶装置では空き領域12Cにリドライバを配置することにより、リドライバの配置によるセンスアンプバンク12の面積増加を防ぐことができる。なお、第2の実施形態において、リドライバを配置することによるその他の効果は前記第1の実施形態と同様である。
[第3の実施形態]
次に、本発明の第3の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第3の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
この第3の実施形態では、ビット線選択信号CSLをリドライブするためのリドライバを、センスアンプが繰り返し配置されたセンスアンプ領域に隣接する領域に配置している。
図7は、本発明の第3の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
この半導体記憶装置は、図7に示すように、メモリセルアレイ11、センスアンプバンク12、ワード線ステッチ領域15、及びリドライバ領域17を含む。メモリセルアレイ11の列方向には、メモリセルアレイ11に隣接してセンスアンプバンク12が配置されている。センスアンプバンク12は、メモリセルアレイ11毎に設けられたセンスアンプ領域12Aを複数有しており、センスアンプ領域12Aは複数のセンスアンプから構成されている。メモリセルアレイ11の行方向のメモリセルアレイ11間には、ワード線ステッチ領域15が配置されている。さらに、センスアンプ領域12Aに隣接して、複数のリドライバが配置されたリドライバ領域17が形成されている。リドライバ領域17は、センスアンプ領域12Aを挟んでメモリセルアレイ11と対向する領域に配置されている。
ここで、例えばビット線選択信号CSLが1系統である場合、第2の実施形態のようにワード線ステッチ領域15に隣接する領域12Bにリドライバを設けると、センスアンプバンク内にある全てのセンスアンプをワード線ステッチ領域毎に分類し、分類されたセンスアンプ群毎に、ワード線ステッチ領域毎に配置されたリドライバから出力されるLCSL線に接続することとなる。すると、LCSL線に接続されるセンスアンプの数が多く、LCSL線の配線容量は非常に大きくなってしまう。従って、リドライバのサイズをある程度大きくする必要があるが、ワード線ステッチ領域15に隣接する領域12Bにそれほど大きなスペースがない場合、十分なサイズのリドライバを配置することができず、その結果、LCSL線に供給されるビット線選択信号LCSLの立ち上がり、立ち下がり速度が低下してしまう。仮に、ビット線選択信号CSLが4系統である場合、各LCSL線に接続されるセンスアンプの数は1系統の場合の1/4となる。しかし、それでも各LCSL線の配線容量が十分に小さくなるとは限らないし、ワード線ステッチ領域に4系統分のリドライバを配置する必要があり、十分なサイズのリドライバを配置できない状況はあまり変わらない。
そこで、第3の実施形態では、センスアンプが繰り返し配置されたセンスアンプ領域12Aに隣接する領域にリドライバを配置している。これにより、十分なサイズのリドライバを形成できるとともに、配置するリドライバの数の自由度も増すので、柔軟なセンスアンプ設計が可能となる。新たにリドライバを配置する領域を設けることによる面積の増分が許容範囲内であれば、高速動作を実現する為には非常に有効な手段だと言える。なお、第3の実施形態において、リドライバを配置することによるその他の効果は前記第1の実施形態と同様である。
[第4の実施形態]
次に、本発明の第4の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第4の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
この第4の実施形態では、センスアンプが繰り返し配置されたセンスアンプ領域にはセンスアンプを構成するトランジスタにウェル電位を供給するためのウェルコンタクト用アクティブ領域を設けず、このウェルコンタクト用アクティブ領域はリドライバが複数の配置されたリドライバ領域に設けている。すなわち、センスアンプを構成するトランジスタのウェル電位は、リドライバが複数配置されたリドライバ領域に配置されたウェルコンタクト用アクティブ領域を介して供給されている。
複数のセンスアンプが繰り返し配置されたセンスアンプ領域にウェルコンタクト用アクティブ領域を設けるには、そのための領域が必要となる。一方、センスアンプ領域に隣接した領域に設けられたリドライバ領域には空き領域があるため、その空き領域にウェルコンタクト用アクティブ領域を設ける。そして、センスアンプのウェル電位はリドライバ領域に設けられたウェルコンタクト用アクティブ領域を介して供給する。これにより、センスアンプ領域においてはウェルコンタクト用アクティブ領域の面積が減少し、センスアンプ領域を含むセンスアンプバンクの面積を最小限に抑えることができる。
図8は、第4の実施形態の半導体記憶装置におけるセンスアンプ領域12Aとリドライバ領域17のレイアウト図である。図8では、センスアンプ領域12Aを構成するNチャネルMOSトランジスタのPウェル電位を、リドライバ領域17内のPウェル領域17Aに配置したPウェルコンタクト用アクティブ領域17Bを介して供給する例を示している。また、リドライバ領域に隣接しているのがPチャネルMOSトランジスタであれば、PチャネルMOSトランジスタのNウェル電位を、リドライバ領域に配置したNウェルコンタクト用アクティブ領域を介して供給すればよい。これにより、センスアンプ領域にウェルコンタクト用アクティブ領域を形成する必要がないため、センスアンプ領域を含むセンスアンプバンクの面積を最小限に抑えることができる。
図8は、リドライバを、センスアンプが繰り返し配置されたセンスアンプ領域12Aに隣接するリドライバ領域17に配置した場合を示しているが、例えば、第2の実施形態で説明したように、リドライバがワード線ステッチ領域15に隣接するセンスアンプバンク12内の空き領域12Bに形成された場合や、階層ワード線方式の場合であれば、サブワード線ドライバ領域16に隣接するセンスアンプバンク内の空き領域12Cに形成されている場合でも、同様にこれらリドライバが配置された領域12B、12Cにウェルコンタクト用アクティブ領域を配置すればセンスアンプバンクの面積を最小限に抑えることができる。なお、第4の実施形態において、リドライバを配置することによるその他の効果は前記第1の実施形態と同様である。
[第5の実施形態]
次に、本発明の第5の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第5の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
この第5の実施形態では、複数のリドライバの出力部に接続された各LCSL線をセンスアンプバンク内で接続している。
図9は、第5の実施形態の半導体記憶装置におけるセンスアンプバンク18の主な構成を示す図である。CSL制御回路13AにはGCSL線が接続され、このGCSL線にはCSL制御回路13Aからビット線選択信号GCSLが出力される。GCSL線は、複数のリドライバRDの入力部にそれぞれ接続されており、リドライバRDの出力部はLCSL線に接続されている。そして、LCSL線には、複数のセンスアンプSAが接続されている。すなわち、GCSL線には数カラム毎に設けられたリドライバRDが並列に接続されており、リドライバRDの各々は同一のLCSL線が接続されている。さらに、このLCSL線は、複数のセンスアンプSA内のDQゲートに接続されている。
このような構成を有するセンスアンプバンク18では、図9に示すように、例えばある1つのリドライバRDの出力部がLCSL線と切断されていても、LCSL線には他のリドライバも接続されているため、LCSL線が全く動作しなくなることはない。
[第5の実施形態の変形例]
一方、第5の実施形態では、例えば、図10に示すように、LCSL線のどこかに大きなリーク等の不良があった場合、接続されているカラムの全てがその影響を受けてしまう可能性がある。また、仮に信号GCSLよりも、信号LCSLの動作の方が速くなってしまった場合、信号LCSLの動作の方が速くなってしまったリドライバ部では入力よりも出力の方が速く動作することとなり、トランジスタリークが発生する。図11は信号GCSLの立ち上がりよりも信号LCSLの立ち上がりの方が早くなってしまった場合に発生するトランジスタリークを示した図である。従って、この変形例では図12に示したように、数カラム毎に配置した各リドライバから出力されるLCSL線同士を接続しないことにより、上述した問題を回避している。
一方、第5の実施形態では、例えば、図10に示すように、LCSL線のどこかに大きなリーク等の不良があった場合、接続されているカラムの全てがその影響を受けてしまう可能性がある。また、仮に信号GCSLよりも、信号LCSLの動作の方が速くなってしまった場合、信号LCSLの動作の方が速くなってしまったリドライバ部では入力よりも出力の方が速く動作することとなり、トランジスタリークが発生する。図11は信号GCSLの立ち上がりよりも信号LCSLの立ち上がりの方が早くなってしまった場合に発生するトランジスタリークを示した図である。従って、この変形例では図12に示したように、数カラム毎に配置した各リドライバから出力されるLCSL線同士を接続しないことにより、上述した問題を回避している。
また、図13は、半導体記憶装置におけるノーマルカラムブロックとリダンダンシカラムブロックを示す図である。ノーマルカラムブロックは複数のノーマルカラムを含み、リダンダンシカラムブロックは複数のリダンダンシカラムを含む。リダンダンシカラムは、ノーマルカラムが不良な場合にその不良ノーマルカラムと置き換えて使用される。図13に示すように、ノーマルカラムブロックにおいては、LCSL線に複数のセンスアンプSAが接続され、センスアンプSAにはビット線対BL、/BLが接続されている。また、リダンダンシカラムブロックにおいても、LCSL線に複数のセンスアンプSAが接続され、センスアンプSAにはビット線対BL、/BLが接続されている。
ここで、ノーマルカラムにおいてLCSL線に接続されたセンスアンプ(カラム)がリダンダンシカラムの置き換え単位に包含されるように構成すれば、すなわち同一のLCSL線に接続された複数のセンスアンプ(DQゲートを含む)が、リダンダンシカラムの同一の置き換え単位内に配置されていれば、LCSL線に起因する不良が発生しても、リダンダンシカラムによって救済することができる。図13はノーマルカラムのLCSL線に接続されたカラム数と、リダンダンシカラムの置き換え単位が有するLCSL線に接続されたカラム数とが一致している場合を示している。
[第6の実施形態]
次に、本発明の第6の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第6の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
図14は、第6の実施形態の半導体記憶装置におけるセンスアンプ領域、及びリドライバ領域のレイアウトを示す図である。
リドライバが配置されたリドライバ領域19には、第2メタル配線(M2)によりグローバルビット線選択信号線(GCSL線)が配置されている。この第6の実施形態では、4系統のGCSL線が第2メタル配線で配置されており、リドライバの電源線を第2メタル配線で配置することが困難な状況となっている。従って、第6の実施形態では、リドライバの接地電源(=VBLLに等しい)を、センスアンプ領域12Aにおける電圧VBLLが供給されたVBLL配線と第1メタル配線(M1)とを接続することにより供給している。
さらに、図14に示したレイアウトには以下のような特徴がある。
NSAドライバが配置されている領域の上方には、そのゲート方向に信号SENが第2メタル配線で配置されている。NSAドライバは、センスアンプ回路を構成するNチャネルMOSトランジスタ(NSA)を駆動するトランジスタである。NSAドライバのドレインは、共通ソース線ノードに接続されている。NSAドライバのゲートには、センスアンプ活性信号SENが供給されている。NSAドライバのソースには、ローレベルビット線電圧VBLLが供給されている。NSAドライバは、NSA共通ソース線を介して電圧VBLLをNSAに供給することよりNSAを駆動する。電源VBLL配線は、安定したセンス動作を実現するため、太い第2メタル配線によって、センスアンプ回路を構成するNチャネルMOSトランジスタ(NSA)、DQゲートが配置されている領域の上方に配置されている。そして、NSAドライバの共通ソース線ノードをNSA、DQゲートから遠い側(下側)に配置し、VBLL配線ノードをNSA、DQゲートに近い側(上側)に配置することで、第1メタル配線からなるVBLL配線と第2メタル配線との接続を容易にしている。
[第7の実施形態]
次に、本発明の第7の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第7の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
例えば、数個のノーマルカラム毎に1つのリダンダンシカラムが配置されている場合、リダンダンシカラムを含むカラム群にビット線選択信号を供給するリドライバのサイズをどうするかという問題が生じる。
図15は、第7の実施形態の半導体記憶装置におけるセンスアンプバンク19の主な構成を示す図である。CSL制御回路13AにはGCSL線が接続され、このGCSL線にはCSL制御回路13Aからビット線選択信号GCSLが出力される。GCSL線は、リドライバRDA、RDBの入力部にそれぞれ接続されている。リドライバRDAの出力部はLCSLA線に接続されており、リドライバRDBの出力部はLCSLB線に接続されている。LCSLA線には、複数のノーマルセンスアンプSAが接続されている。さらに、LCSLB線には、複数のノーマルセンスアンプSAとリダンダンシセンスアンプSAが接続されている。
図15に示すように、ノーマルカラムのみが含まれる領域に対応するLCSLA線には、例えば8つのセンスアンプSAが接続されている。リダンダンシカラムが含まれる領域に対応するLCSLB線には、リダンダンシカラムのセンスアンプを含む9つのセンスアンプSAが接続されている。この場合、リドライバRDAとリドライバRDBのサイズ(トランジスタのゲート幅)を同じサイズにしてしまうと、LCSLA線に供給される信号LCSLAに比べて、LCSLB線に供給される信号LCSLBの立ち上がり及び立ち下がり速度が遅くなってしまう可能性がある。
従って、第7の実施形態においては、リドライバに接続されるセンスアンプ数に応じてリドライバのサイズを決定する。図15に示したセンスアンプバンク19では、リドライバRDBのサイズはリドライバRDAのサイズの9/8倍程度にする。これにより、信号LCSLAと信号LCSLBの立ち上がり及び立ち下がり速度をほぼ同一にすることができる。なお、第7の実施形態において、リドライバを配置することによるその他の効果は前記第1の実施形態と同様である。
[第8の実施形態]
次に、本発明の第8の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、本発明の第8の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
半導体記憶装置において使用する電圧によってトランジスタの種類が異なる場合を以下に述べる。例えば、低電圧で使用するトランジスタは高速化の目的から、ゲート酸化膜が薄い、ゲート長が短い等の特徴がある。
図16に示したセンスアンプでは、ワード線の“H”レベル電位である電圧VPPで駆動されるビット線プリチャージトランジスタは酸化膜の厚いトランジスタ(厚膜トランジスタ)で構成され、それ以外のビット線の“H”レベル電位である電圧VBLHで駆動されるトランジスタについては、厚膜トランジスタよりも酸化膜の薄いトランジスタ(中膜トランジスタ)で構成される。周辺ロジック部の電源電圧がハイレベルビット線電位VBLHよりも低い場合、周辺ロジック部はさらに酸化膜の薄いトランジスタ(薄膜トランジスタ)で構成される。
前述のように、ビット線選択信号CSLを周辺ロジック部と同じ電源電位VDDで駆動する場合は、リドライバに薄膜トランジスタを使用することもできる。異なる酸化膜厚のトランジスタが半導体記憶装置に混在する場合、それらのトランジスタ間には異なる膜厚の酸化膜をつくり分けるための広いスペースが必要となる。このため、薄膜トランジスタの存在しないセンスアンプ内に薄膜トランジスタで構成されたリドライバを設けると、広いスペースが必要となることから面積が大きくなることが懸念される。
しかしながら、ある一定の駆動能力を実現する為に必要なトランジスタサイズを考えると、薄膜トランジスタであれば、酸化膜の厚いトランジスタよりも小さいサイズで前記一定の駆動能力を実現できるので、トランジスタ自体が占める面積としては小さくなる。よって、その面積低減効果が異なる酸化膜厚のトランジスタをつくりわけるために必要な広いスペースによる面積増分効果よりも大きければ、薄膜トランジスタを使用することにより、リドライバの配置による面積増分を最小限に抑えることができる。また、例えば酸化膜厚が同じであっても、センスアンプを構成するトランジスタに比べてしきい値が低く電流駆動能力が高いトランジスタをリドライバに使用すれば、面積の増分を最小限に抑えることができる。なお、第8の実施形態において、リドライバを配置することによるその他の効果は前記第1の実施形態と同様である。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
11…メモリセルアレイ、12…センスアンプバンク、12A…センスアンプ領域、12B,12C…空き領域、13…センスアンプ制御回路、13A…ビット線選択信号制御回路(CSL制御回路)、14…ロウデコーダ、15…ワード線ステッチ領域、16…サブワード線ドライバ領域、17…リドライバ領域、17A…Pウェル領域、17B…Pウェルコンタクト用アクティブ領域、18,19…センスアンプバンク、CSL…ビット線選択信号、I1,I2…インバータ、MWL…メインワード線、MWD…メインワード線ドライバ、RD,RD01,RD02,RD11,RD12,RD21、RD22,RD31、RD32…リドライバ、SA…センスアンプ、SWD…サブワード線ドライバ、SWL…サブワード線。
Claims (5)
- マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、
前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、
前記複数のビット線対との間でデータの授受を行う複数のデータ線対と、
前記ビット線対と前記データ線対との間に配置され、ビット線選択信号によって前記ビット線対と前記データ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する複数の選択回路と、
前記センスアンプ回路、前記データ線対、前記選択回路のそれぞれが複数含まれるセンスアンプバンクと、
前記選択回路に供給される前記ビット線選択信号を制御する制御回路と、
前記制御回路に接続され、前記制御回路から前記ビット線選択信号が供給されるグローバルビット線選択信号線と、
前記グローバルビット線選択信号線に入力部が接続され、前記グローバルビット線選択信号線に供給された前記ビット線選択信号を駆動して出力する駆動回路と、
前記駆動回路の出力部に接続され、前記駆動回路が駆動した前記ビット線選択信号を前記選択回路に供給するローカルビット線選択信号線とを具備し、
前記センスアンプバンク内に複数の前記駆動回路が配置されていることを特徴とする半導体記憶装置。 - 前記センスアンプバンクは前記センスアンプ回路が繰り返し配置されたセンスアンプ領域を有し、
前記駆動回路は、前記センスアンプバンク内の前記センスアンプ領域に隣接する領域に配置されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記センスアンプ回路はNチャネルMOSトランジスタ、PチャネルMOSトランジスタを有し、前記NチャネルMOSトランジスタのPウェル電位または前記PチャネルMOSトランジスタのNウェル電位は前記駆動回路が配置された領域に設けられたPウェルコンタクト用アクティブ領域またはNウェルコンタクト用アクティブ領域を介して供給されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記駆動回路は前記センスアンプ回路を構成するトランジスタと異なる種類のトランジスタで構成されていることを特徴とする請求項1乃至3のいずれか1つに記載の半導体記憶装置。
- マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、
前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、
前記センスアンプ回路に第1電圧を供給する共通ソース線と、
前記共通ソース線を駆動するセンスアンプドライバとを具備し、
前記複数のセンスアンプ回路の各々は、クロスカップル接続された第1MOSトランジスタと第2MOSトランジスタから構成され、
前記センスアンプドライバのゲートは前記ビット線対の延伸方向に直行するように配置され、
前記センスアンプドライバの前記共通ソース線との接続部は、前記第1MOSトランジスタ及び前記第2MOSトランジスタが配置されている領域から遠い側に配置され、前記領域に近い側に前記センスアンプドライバの電源配線との接続部が配置されていることを特徴とする半導体記憶装置。
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