JP2003045182A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、列選択線の負荷を均等化すること
によりカラム系動作を高速化させる半導体記憶装置を提
供することを目的とする。 【解決手段】 第１および第２のメモリバンクは、各々
が第１のメモリ領域および第２のメモリ領域を有する、
Ｍ個（Ｍ：２以上の偶数）のメモリブロックと、各メモ
リブロックの両側に配置されるＭ＋１個のセンスアンプ
帯とを設け、第１のメモリ領域を選択する第１の選択線
と、第２の領域を選択する第２の選択線とを配置し、第
１の選択線は、第１のメモリバンクの奇数番目と、第２
のメモリバンクの偶数番目のセンスアンプ帯と接続さ
れ、第２の選択線は、第１のメモリバンクの偶数番目
と、第２のメモリバンクの奇数番目のセンスアンプ帯と
接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、カラム系動作を高速化させる半導体記憶装
置に関する。

【０００２】

【従来の技術】近年データの大容量かつ高速化が求めら
れ多入出力・多バンク構成のロジック混載ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random A
ccessMemory）が一般的となってきている。

【０００３】図２４は、メモリバンクＢＫと列選択線Ｃ
ＳＬ＿ＯＤＤ＜１：０＞（以下においては、複数ビット
＜Ｚ：０＞（Ｚ：自然数）については、０〜Ｚとす
る。）およびＣＳＬ＿ＥＶＥＮ＜１：０＞との関係を示
す図である。

【０００４】メモリバンクＢＫは、ロウデコーダ１００
４と、センスアンプ帯ＳＡＧ（０）〜（４）（以下、総
称して、センスアンプ帯ＳＡＧと称する。）と、メモリ
ブロックＭＢＬ（０）〜（３）（以下、総称して、メモ
リブロックＭＢＬと称する。）とを含む。各メモリブロ
ックＭＢＬは、各センスアンプ帯ＳＡＧの間にそれぞれ
が配置されている。また、列選択線ＣＳＬ＿ＯＤＤ＜
１：０＞およびＣＳＬ＿ＥＶＥＮ＜１：０＞から各セン
スアンプ帯ＳＡＧに信号が入力される際、ドライバＤＲ
Ｉをそれぞれ介して各センスアンプ帯ＳＡＧに信号が入
力される。また、各センスアンプ帯ＳＡＧは複数のビッ
ト線選択回路ＢＳＬを含み、列選択線ＣＳＬ＿ＯＤＤ＜
１：０＞およびＣＳＬ＿ＥＶＥＮ＜１：０＞からのいず
れかの信号の入力により活性化されてビット線と入出力
線対ＩＯ（０），／ＩＯ（０）〜ＩＯ（ｍ），／ＩＯ
（ｍ）（ｍ：自然数。以下、総称して、入出力線対Ｉ
Ｏ，／ＩＯと称する。）とが電気的に結合される。また
各入出力線対ＩＯ，／ＩＯは各メモリブロックＭＢＬと
直交する形で配置されている。

【０００５】ここで、センスアンプ帯ＳＡＧ（０）およ
びＳＡＧ（１）の最下段のビット線選択回路ＢＳＬを含
む、センスアンプブロック１１００について説明する。
他のセンスアンプブロックについても同様の構成であ
り、その詳細な説明は繰り返さない。

【０００６】図２５は、センスアンプブロック１１００
の回路構成を示す図である。各センスアンプ帯ＳＡＧ
は、シェアードＳＡ方式の回路構成となっており、セン
スアンプブロック１１００は、入出力線対／ＩＯ
（ｍ），ＩＯ（ｍ）と、ビット線対ＢＬ０，／ＢＬ０〜
／ＢＬ３，ＢＬ３(以下、総称して、ビット線対ＢＬ，
／ＢＬと称する。）と、センスアンプ回路Ｓ／Ａと、列
選択線ＣＳＬ＿ＯＤＤ１，ＣＳＬ＿ＯＤＤ０，ＣＳＬ＿
ＥＶＥＮ１およびＣＳＬ＿ＥＶＥＮ０とを含む。

【０００７】また、列選択線ＣＳＬ＿ＯＤＤ１およびＣ
ＳＬ＿ＯＤＤ０とそれぞれ接続されているビット線選択
回路ＢＳＬについてはそれぞれビット線選択回路ＢＳＬ
０，ビット線選択回路ＢＳＬ１とする。各ビット線対Ｂ
Ｌ，／ＢＬに関してはそれぞれセンスアンプ回路Ｓ／Ａ
を介してビット線選択回路ＢＳＬに接続されている。ま
た、各ビット線選択回路ＢＳＬは、入出力線対ＩＯ
（ｍ），／ＩＯ（ｍ）とそれぞれ接続されている。

【０００８】図２６は、ビット線選択回路ＢＳＬ０およ
びＢＳＬ１の回路構成を示す図である。

【０００９】ビット線選択回路ＢＳＬ０およびＢＳＬ１
は、ゲート回路となるＮチャンネルＭＯＳトランジスタ
ＮＴ１およびＮＴ２をそれぞれ含み、ビット線選択回路
ＢＳＬ０は、列選択線ＣＳＬ＿ＯＤＤ１の信号により活
性化されてＮチャンネルＭＯＳトランジスタＮＴ１がオ
ンすることにより、入出力線対ＩＯ（ｍ），／ＩＯ
（ｍ）とビット線対ＢＬ３，／ＢＬ３とがそれぞれ電気
的に結合される。また、ビット線選択回路ＢＳＬ１は、
列選択線ＣＳＬ＿ＯＤＤ０の信号により活性化されＮチ
ャンネルＭＯＳトランジスタＮＴ２がオンすることによ
り、入出力線対ＩＯ（ｍ），／ＩＯ（ｍ）とビット線対
ＢＬ１，／ＢＬ１とがそれぞれ電気的に結合される。し
たがって、列選択線ＣＳＬ＿ＯＤＤ１およびＣＳＬ＿Ｏ
ＤＤ０のいずれかの入力により、それぞれの信号線と接
続されている各ビット線選択回路ＢＳＬが活性化され、
データの授受が行なわれる。

【００１０】

【発明が解決しようとする課題】しかしながら、再び、
図２４を参照して、メモリバンクＢＫが複数ある場合に
ついて考える。

【００１１】メモリバンクＢＫ共通の列選択線ＣＳＬ＿
ＥＶＥＮ＜１：０＞およびＣＳＬ＿ＯＤＤ＜１：０＞の
負荷を考えると奇数番目のセンスアンプ帯ＳＡＧと接続
される列選択線ＣＳＬ＿ＥＶＥＮ＜１：０＞には単位メ
モリバンクＢＫ当り２個のドライバＤＲＩが接続され、
偶数番目のセンスアンプ帯ＳＡＧと接続される列選択線
ＣＳＬ＿ＯＤＤ＜１：０＞には単位メモリバンクＢＫ当
り３個のドライバＤＲＩが接続されている。したがって
負荷の比率は２対３となり、列選択線ＣＳＬ＿ＯＤＤ＜
１：０＞は、列選択線ＣＳＬ＿ＥＶＥＮ＜１：０＞より
負荷が大きいため伝達する信号のタイミングに差が生じ
る。

【００１２】図２７は、書込時のタイミングチャートを
示す図である。図２７に示すように、書込時は入出力線
対ＩＯ，／ＩＯがデータに応じてそれぞれ「Ｈ」レベル
および「Ｌ」レベルにドライブされる。その期間に列選
択線ＣＳＬ＿ＥＶＥＮ＜１：０＞およびＣＳＬ＿ＯＤＤ
＜１：０＞からの信号により書込を行なうビット線対Ｂ
Ｌ、／ＢＬを選択する必要があるがそれぞれの列選択線
ＣＳＬ＿ＥＶＥＮ＜１：０＞およびＣＳＬ＿ＯＤＤ＜
１：０＞に負荷の差に伴うタイミング差があるとその両
方のタイミング差を満たす期間入出力線対ＩＯ，／ＩＯ
をドライブし続けなければならずコラムサイクル（ｔ
Ｃ）の短縮の妨げとなり、コラム系動作の高速化が図れ
ないという問題がある。

【００１３】図２８は、図２４とは、異なる別の構成例
で、プリデコードされた信号により列選択が行なわれる
メモリバンク構成である。

【００１４】図２８は、メモリバンク＃０〜＃３と列デ
コード回路２ａとの概略を示す図である。

【００１５】以下の説明において、メモリバンク♯０〜
♯３について図示および説明しているが、その他のメモ
リバンク（＃４〜＃ｚ，ｚ：自然数）についても適用可
能である。

【００１６】ここで、各メモリバンク♯０〜♯３は同様
の構成であるのでメモリバンク♯０についてその回路構
成を詳しく説明する。

【００１７】メモリバンク♯０は、メモリセルアレイ１
０〜１３およびセンスアンプ帯ＳＡＧ＃０ａ〜ＳＡＧ＃
０ｅ(以下、総称して、センスアンプ帯ＳＡＧ＃０と称
する。）を含み、各メモリセルアレイ１０〜１３は、セ
ンスアンプ帯ＳＡＧ＃０ａ〜ＳＡＧ＃０ｅの間にそれぞ
れ配置されている。列デコード回路２ａはコラムプリデ
コード回路３００と、ブロック選択線ＢＳ＜１６：０＞
（以下、総称して、ブロック選択線ＢＳと称する。）
と、バンク選択線ＳＢＡ＜３：０＞（以下、総称して、
バンク選択線ＳＢＡと称する。）と、読出専用のコラム
選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＯＲ＜３：０
＞（以下、総称して、コラム選択線ＣＳＬＥＲおよびＣ
ＳＬＯＲと称する。）と、書込専用のコラム選択線ＣＳ
ＬＥＷ＜３：０＞およびＣＳＬＯＷ＜３：０＞（以下、
総称して、コラム選択線ＣＳＬＥＷおよびＣＳＬＯＷと
称する。）と、ＣＳＬデコード回路１００ａ〜１００ｅ
（以下、総称して、ＣＳＬデコード回路１００と称す
る。）と、ブロック選択ラッチ回路２００ａ〜２００ｄ
（以下、総称して、ブロック選択ラッチ回路２００と称
する。）とを含む。ここでは、コラム選択線ＣＳＬＥＲ
およびＣＳＬＯＲまたはコラム選択線ＣＳＬＥＷおよび
ＣＳＬＯＷについて８ビット構成で説明しているが、８
ビットに限らず８ビット以上のｎ１ビット（ｎ１：自然
数）においても適用可能である。

【００１８】図２９は、コラムプリデコード回路３００
の回路構成を示す図である。図２９（ａ）において、コ
ラムアドレスＮＣＡ＜２：０＞は、コラムアドレスＣＡ
＜２：０＞のインバータＩＮＶを介する反転信号であ
る。

【００１９】図２９（ｂ）では、読出および書込専用の
クロック信号Ｒｅａｄ．ＣＬＫおよびＷｒｉｔｅ．ＣＬ
Ｋの入力により、タイミング信号ＲＴＭおよびＷＴＭを
それぞれ生成するタイミング発生回路ＧＴを示してい
る。

【００２０】図２９（ｃ）は、列選択線ＣＳＬＥＲ０〜
ＣＳＬＥＲ３およびＣＳＬＯＲ０〜ＣＳＬＯＲ３のいず
れか１つの列選択線を選択するコラムアドレスＣＡ＜
２：０＞およびＮＣＡ＜２：０＞の組合せを示す図であ
る。ここでは、読出の場合の構成について説明してお
り、図示しないが、書込の場合も同様でありタイミング
信号ＲＴＭを書込み用のタイミング信号ＷＴＭに置換
し、列選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＯＲ＜
３：０＞のそれぞれに対応した書込み用の列選択線ＣＳ
ＬＥＷ＜３：０＞およびＣＳＬＯＷ＜３：０＞に置換し
たものであるのでその詳細な説明は繰り返さない。

【００２１】ＡＮＤ回路３０１は、コラムアドレスＮＣ
Ａ（０）〜ＮＣＡ（２）の入力を受けてその論理演算結
果をＡＮＤ回路３０２に出力し、ＡＮＤ回路３０２は、
タイミング信号ＲＴＭとＡＮＤ回路３０１との入力を受
けてその論理演算結果を列選択線ＣＳＬＥＲ０に伝達す
る。ＡＮＤ回路３０３は、コラムアドレスＮＣＡ
（０）、ＣＡ（１）およびＮＣＡ（２）の入力を受けて
その論理演算結果をＡＮＤ回路３０４に出力し、ＡＮＤ
回路３０４は、タイミング信号ＲＴＭとＡＮＤ回路３０
３との入力を受けてその論理演算結果を列選択線ＣＳＬ
ＥＲ１に伝達する。ＡＮＤ回路３０５は、コラムアドレ
スＮＣＡ（０）、ＮＣＡ（１）およびＣＡ（２）の入力
を受けてその論理演算結果をＡＮＤ回路３０６に出力
し、ＡＮＤ回路３０６は、タイミング信号ＲＴＭとＡＮ
Ｄ回路３０５との入力を受けてその論理演算結果を列選
択線ＣＳＬＥＲ２に伝達する。ＡＮＤ回路３０７は、コ
ラムアドレスＮＣＡ（０）、ＣＡ（１）およびＣＡ
（２）の入力を受けてその論理演算結果をＡＮＤ回路３
０８に入力し、ＡＮＤ回路３０８は、タイミング信号Ｒ
ＴＭとＡＮＤ回路３０７との入力を受けてその論理演算
結果を列選択線ＣＳＬＥＲ３に伝達する。

【００２２】ＡＮＤ回路３０９は、コラムアドレスＣＡ
（０）、ＮＣＡ（１）およびＮＣＡ（２）の入力を受け
てその論理演算結果をＡＮＤ回路３１０に出力し、ＡＮ
Ｄ回路３１０は、タイミング信号ＲＴＭとＡＮＤ回路３
０９との入力を受けてその論理演算結果を列選択線ＣＳ
ＬＯＲ０に伝達する。ＡＮＤ回路３１１は、コラムアド
レスＣＡ（０）、ＣＡ（１）およびＮＣＡ（２）の入力
を受けてその論理演算結果をＡＮＤ回路３１２に入力
し、ＡＮＤ回路３１２は、タイミング信号ＲＴＭとＡＮ
Ｄ回路３１１との入力を受けてその論理演算結果を列選
択線ＣＳＬＯＲ１に伝達する。ＡＮＤ回路３１３は、コ
ラムアドレスＣＡ（０）、ＮＣＡ（１）、ＣＡ（２）と
の入力を受けてその論理演算結果をＡＮＤ回路３１４に
出力し、ＡＮＤ回路３１４は、タイミング信号ＲＴＭと
ＡＮＤ回路３１３との入力を受けてその論理演算結果を
列選択線ＣＳＬＯＲ２に伝達する。ＡＮＤ回路３１５
は、コラムアドレスＣＡ（０）、ＣＡ（１）、ＣＡ
（２）との入力を受けてその論理演算結果をＡＮＤ回路
３１６に出力し、ＡＮＤ回路３１６は、タイミング信号
ＲＴＭとＡＮＤ回路３１５との入力を受けてその論理演
算結果を列選択線ＣＳＬＯＲ３に伝達する。

【００２３】例えば、タイミング信号ＲＴＭが「Ｈ」レ
ベルであるとして、コラムアドレスＮＣＡ（０）〜
（２）の全てが「Ｈ」レベルであるとすると、列選択線
ＣＳＬＥＲ０は、「Ｈ」レベルとなり、ＣＳＬデコード
回路１００に信号が伝達され、列選択が行なわれる。

【００２４】図３０は、ブロック選択ラッチ回路２００
ａの回路構成を示す図である。ここでは、ブロック選択
ラッチ回路２００ａについてのみ説明するが、他のブロ
ック選択ラッチ回路２００ｂ〜２００ｅの回路構成につ
いても同様でありその詳細な説明は繰り返さない。

【００２５】ブロック選択ラッチ回路２００ａは、ラッ
チ回路ＬＡＴとドライバ２０１および２０２とを含む。

【００２６】ラッチ回路ＬＡＴは、ブロック選択線ＢＳ
０の信号とタイミング信号ＲＴＭ（ＷＴＭ）との入力を
受けてブロック選択線ＢＳ０のデータをラッチし、ドラ
イバ２０１、ドライバ２０２のそれぞれを用いてラッチ
制御信号ＸＬ０およびＹＬ０をそれぞれ生成する。たと
えば、ラッチ回路ＬＡＴは、タイミング信号ＲＴＭ（Ｗ
ＴＭ）が「Ｈ」レベルのときにブロック選択線ＢＳ０の
データをラッチし、ＣＳＬデコード回路１００に出力す
る。

【００２７】図３１は、ＣＳＬデコード回路１００ｂの
回路構成を示す図である。ＣＳＬデコード回路１００ｂ
は、奇数番目のセンスアンプ帯ＳＡＧ＃０ｂと接続さ
れ、列選択線ＣＳＬＥＷ＜３：０＞およびＣＳＬＥＲ＜
３：０＞からの信号と、ラッチ制御信号ＹＬ１およびＸ
Ｌ０と、バンク選択線ＳＢＡ０の信号との入力を受けて
書込の列選択に用いる列選択信号ＣＬＥＷ＜３：０＞お
よび読出の列選択に用いる列選択信号ＣＬＥＲ＜３：０
＞（以下、総称して、列選択信号ＣＬＥＷおよびＣＬＥ
Ｒと称する。）を生成して、メモリセルアレイの列選択
を行なうことを目的とする。

【００２８】ＣＳＬデコード回路１００ｂは、論理回路
１０６と、インバータ１０１〜１０３と、ＮＡＮＤ回路
１０４および１０５とを含む。

【００２９】論理回路１０６は、ＡＮＤ回路１０８およ
び１０９と、ＮＯＲ回路１０７とを含む。ＡＮＤ回路１
０８は、ラッチ制御信号ＹＬ１およびバンク選択線ＳＢ
Ａ０の信号の入力を受けてその論理演算結果をＮＯＲ回
路１０７に出力し、ＡＮＤ回路１０９は、ラッチ制御信
号ＸＬ０およびバンク選択線ＳＢＡ０の信号の入力を受
けてその論理演算結果をＮＯＲ回路１０７に出力する。
ＮＯＲ回路１０７は、ＡＮＤ回路１０８および１０９の
それぞれの入力を受けてその論理演算結果を出力する。
インバータ１０３は、論理回路１０６からの入力を受け
てその入力信号を反転してＮＡＮＤ回路１０４および１
０５にそれぞれ出力する。ＮＡＮＤ回路１０４は、列選
択線ＣＳＬＥＷ＜３：０＞およびインバータ１０３と接
続され、それそれの信号入力を受けてその論理演算結果
をインバータ１０１に出力し、インバータ１０１は、Ｎ
ＡＮＤ回路１０４からの信号を反転して列選択信号ＣＬ
ＥＷ＜３：０＞を生成する。ＮＡＮＤ回路１０５は、列
選択線ＣＳＬＥＲ＜３：０＞およびインバータ１０３と
接続され、それそれの信号入力を受けてその論理演算結
果をインバータ１０２に出力し、インバータ１０２は、
ＮＡＮＤ回路１０５からの信号を反転して列選択信号Ｃ
ＬＥＲ＜３：０＞を生成する。

【００３０】例えば、ラッチ制御信号ＹＬ１およびＸＬ
０が共に、「Ｈ」レベルであり、バンク選択線ＳＢＡ０
も「Ｈ」レベルである場合、ＡＮＤ回路１０８および１
０９は、共に、「Ｈ」レベルとなる。そして、ＮＯＲ回
路１０７の出力信号は、「Ｌ」レベルとなるため、イン
バータ１０３を介して、ＮＡＮＤ回路１０４および１０
５に入力される信号は、それぞれ「Ｈ」レベルとなる。
したがって、列選択線ＣＳＬＥＷ＜３：０＞のうちの列
選択線ＣＳＬＥＷ０の信号が「Ｈ」レベルであれば、列
選択信号ＣＬＥＷ０は、「Ｈ」レベルとなり、また、列
選択線ＣＳＬＥＲ＜３：０＞のうちの列選択線ＣＳＬＥ
Ｒ０の信号が「Ｈ」レベルであれば、列選択信号ＣＬＥ
Ｒ０は、「Ｈ」レベルとなる。

【００３１】尚、ここでは、ＣＳＬデコード回路１００
ｂについて説明しているがＣＳＬデコード回路１００ｄ
についても同様の構成であるのでその詳細な説明は繰り
返さない。

【００３２】図３２は、偶数番目のセンスアンプ帯ＳＡ
Ｇ＃０ｃと接続されるＣＳＬデコード回路１００ｃの回
路構成を示す図であり、列選択線ＣＳＬＯＷ＜３：０＞
およびＣＳＬＯＲ＜３：０＞の信号によりそれぞれ列選
択信号ＣＬＯＷ＜３：０＞およびＣＬＯＲ＜３：０＞が
生成される。回路の接続関係については，ＣＳＬデコー
ド回路１００ｂと動揺の構成であるのでその詳細な説明
は、繰り返さない。

【００３３】ここで、ＣＳＬデコード回路１００ａおよ
び１００ｅについては、ＣＳＬデコード回路１００ｃと
異なり、ラッチ制御信号の入力が１入力である。すなわ
ち、ＣＳＬデコード回路１００ａについては、ＮＡＮＤ
回路１０９に入力されるラッチ制御信号ＸＬ１と置換し
て、接地電圧ＧＮＤ（「Ｌ」レベル）が入力される。ま
た、ＣＳＬデコード回路１００ｅについては、ＮＡＮＤ
回路１０８に入力されるラッチ制御信号ＹＬ２と置換し
て、接地電圧ＧＮＤ（「Ｌ」レベル）が入力される。そ
の他の部分については、ＣＳＬデコード回路１００ｃと
同様であるのでその詳細な説明は、繰り返さない。

【００３４】図３３は、メモリセルアレイ１１の両側に
配置されるセンスアンプ帯ＳＡＧ＃０ｂとＳＡＧ＃０ｃ
に関して、ビット線対ＢＬ，／ＢＬとの関係を示す図で
ある。

【００３５】ここで、センスアンプ帯ＳＡＧ＃０につい
ては、シェアードＳＡ方式が採用されている。

【００３６】メモリセルアレイ１１は、ビット線対ＢＬ
０，／ＢＬ０〜ＢＬ７，／ＢＬ７を含む。センスアンプ
帯ＳＡＧ＃０ｂは、偶数番目のビット線対ＢＬ，／ＢＬ
に対応するセンスアンプ制御回路ＳＡＣ０〜ＳＡＣ３
（以下、総称して、センスアンプ制御回路ＳＡＣと称す
る。）を含み、センスアンプ帯ＳＡＧ＃０ｃは、奇数番
目のビット線対ＢＬ，／ＢＬに対応するセンスアンプ制
御回路ＳＡＣがそれぞれ配置されている。また、各セン
スアンプ制御回路ＳＡＣは、それぞれ入出力線対ＧＩＯ
Ｒ０，／ＧＩＯＲ０と接続されている。

【００３７】センスアンプ制御回路ＳＡＣ０〜ＳＡＣ３
には、それぞれ列選択信号ＣＬＥＲ０〜３が入力され、
センスアンプ帯ＳＡＧ＃０ｃには、それぞれのビット線
対ＢＬ，／ＢＬに対応して、列選択信号ＣＬＯＲ０〜３
が入力される。ここでは、読出における列選択信号につ
いてのみ示しているが、書込についても適用可能であ
り、列選択信号ＣＬＥＲ＜３：０＞に対応する書込み用
のＣＬＥＷ＜３：０＞、列選択信号ＣＬＯＲ＜３：０＞
に対応する書込み用のＣＬＯＷ＜３：０＞に置換したも
のである。ここで、ビット線対ＢＬ０，／ＢＬ０が選択
される場合には、列選択信号ＣＬＥＲ０（「Ｈ」レベ
ル）が入力され読出が行なわれる。ビット線対ＢＬ２，
／ＢＬ２が選択される場合には、列選択信号ＣＬＥＲ１
（「Ｈ」レベル）が入力され読出が行なわれる。

【００３８】図３４は、センスアンプ帯ＳＡＧ♯０ｂの
回路構成を示す図である。センスアンプ帯ＳＡＧ♯０ｂ
は、センスアンプ制御回路ＳＡＣ０〜ＳＡＣ３を含む。
各センスアンプ制御回路ＳＡＣ０〜ＳＡＣ３は、データ
の授受が行なわれるデータ入出力回路と接続されている
書込用の入出力線対ＧＩＯＷ０および／ＧＩＯＷ０と、
読出用の入出力線対ＧＩＯＲ０および／ＧＩＯＲ０と接
続されている。

【００３９】ここで、センスアンプ制御回路ＳＡＣ０に
ついて説明する。他のセンスアンプ制御回路ＳＡＣにつ
いても同様の回路構成であるのでその詳細な説明は繰返
さない。

【００４０】センスアンプ制御回路ＳＡＣ０は、Ｎチャ
ンネルＭＯＳトランジスタＮＬ０および／ＮＬ０と、Ｑ
Ｗ０および／ＱＷ０と、ＱＲＢ０および／ＱＲＢ０と、
ＱＲＣ０および／ＱＲＣ０と、ＮＲ０および／ＮＲ０
と、イコライザＥＱ０と、センスアンプＳＡ０とを含
む。また、それぞれのセンスアンプ制御回路ＳＡＣ０〜
ＳＡＣ３と直交してゲート選択信号ＳＨＲＬおよびＳＨ
ＲＲと、イコライザＥＱ０の活性化信号ＢＬＥＱと、イ
コライザＥＱ０のセルプレート信号ＶＣＰと、センスア
ンプＳＡ０の活性化信号ＳＥおよび／ＳＥと、列選択信
号であるＣＬＥＷ０およびＣＬＥＲ０とが配置されてい
る。

【００４１】ＮチャンネルＭＯＳトランジスタＮＬ０お
よび／ＮＬ０ならびにＮＲ０および／ＮＲ０は、それぞ
れのメモリセルアレイ１０および１１におけるビット線
対ＢＬ０，／ＢＬ０におけるゲート回路として配置さ
れ、ゲート選択信号ＳＨＲＬおよびＳＡＲＲの信号を受
けて導通し、いずれか１つのゲート回路が選択される。
イコライザＥＱ０は、ビット線対ＢＬ０，／ＢＬ０のそ
れぞれのデータを受け、活性化信号ＢＬＥＱの入力を受
けて活性化し、データ信号を整形する回路である。セン
スアンプＳＡ０は、活性化信号ＳＥおよび／ＳＥの入力
を受けて活性化し、ビット線対ＢＬ０，／ＢＬ０から入
力された信号を増幅する。ＮチャンネルＭＯＳトランジ
スタＱＷ０および／ＱＷ０は、それぞれビット線対ＢＬ
０，／ＢＬ０と入出力線対／ＧＩＯＷ０，ＧＩＯＷ０と
を電気的に結合するためのゲート回路である。

【００４２】ここで、書込の動作について説明する。列
選択信号ＣＬＥＷ０が「Ｈ」レベルとなることによりＮ
チャンネルＭＯＳトランジスタＱＷ０および／ＱＷ０は
オンし、入出力線対／ＧＩＯＷ０，ＧＩＯＷ０からのデ
ータがセンスアンプＳＡ０およびイコライザＥＱ０を介
して、それぞれビット線対ＢＬ０，／ＢＬ０に伝達さ
れ、データの書込が行なわれる。

【００４３】次に、読出の動作について説明する。Ｎチ
ャンネルＭＯＳトランジスタＱＲＢ０およびＱＲＣ０
は、入出力線／ＧＩＯＲ０と、接地電圧ＧＮＤと接続さ
れるノードＮ０との間に直列に配置される。Ｎチャンネ
ルＭＯＳトランジスタ／ＱＲＢ０および／ＱＲＣ０は、
入出力線ＧＩＯＲ０と、設置電圧ＧＮＤと接続されるノ
ードＮ０との間に直列に配置される。また、Ｎチャンネ
ルＭＯＳトランジスタＱＲＢ０，／ＱＲＢ０のゲート
は、それぞれビット線対ＢＬ０，／ＢＬ０と電気的に接
続されており、ＮチャンネルＭＯＳトランジスタＱＲＣ
０，／ＱＲＣ０のゲートは、共に列選択信号ＣＬＥＲ０
の入力を受ける。

【００４４】ここで、列選択信号ＣＬＥＲ０が「Ｈ」レ
ベルとなることによりＮチャンネルＭＯＳトランジスタ
ＱＲＣ０および／ＱＲＣ０はオンし、ビット線対ＢＬ
０，／ＢＬ０のデータが入出力線対／ＧＩＯＲ０，ＧＩ
ＯＲ０に対して伝達され、データの読出が行なわれる。

【００４５】同様に、列選択信号ＣＬＥＷ３が「Ｈ」レ
ベルとなった場合、センスアンプ制御回路ＳＡＣ３が活
性化され、センスアンプＳＡ３およびイコライザＥＱ３
を介して，ビット線対ＢＬ６，／ＢＬ６に入出力線対／
ＧＩＯＷ０，ＧＩＯＷ０のデータがそれぞれ伝達され
て、書込みが行なわれる。列選択信号ＣＬＥＲ３が
「Ｈ」レベルとなった場合、センスアンプ制御回路ＳＡ
Ｃ３が活性化され、ビット線対ＢＬ６，／ＢＬ６のデー
タが入出力線対／ＧＩＯＷ０，ＧＩＯＷ０に読み出され
る。他のセンスアンプ制御回路ＳＡＣ１およびＳＡＣ２
についても同様であるのでその詳細な説明は繰り返さな
い。

【００４６】再び図２８を参照して、図２８のメモリセ
ルアレイ構成は４個のメモリバンク＃で構成されてお
り、１メモリバンク＃当り４ブロックのメモリセルアレ
イを有する。また、各メモリセルアレイと、センスアン
プ帯ＳＡＧ＃との関係は、上述した如く、シェアードＳ
Ａ方式を採用している。

【００４７】ここで、各メモリバンクの接続部には、図
示しないがそれぞれ２個のセンスアンプ帯ＳＡＧ♯が配
置されている。これは、メモリバンク＃０を活性化中に
メモリバンク＃１のセンスアンプ帯ＳＡＧ♯を同時に活
性化することができるためである。

【００４８】これによりメモリバンク＃の１個当りのセ
ンスアンプ帯ＳＡＧ♯の個数は必ずメモリセルアレイの
個数＋１になる。

【００４９】また、センスアンプ帯ＳＡＧ＃と、ビット
線対ＢＬ，／ＢＬの関係については、メモリバンク＃０
の奇数番目のセンスアンプ帯ＳＡＧ♯０ｂおよびＳＡＧ
♯０ｄには、偶数番目のビット線対を選択する列選択線
ＣＳＬＥＲ＜３：０＞およびＣＳＬＥＷ＜３：０＞の信
号が入力される。また、偶数番目のセンスアンプ帯ＳＡ
Ｇ♯０ａ、ＳＡＧ♯０ｃおよびＳＡＧ♯０ｅには、奇数
番目のビット線対を選択する列選択線ＣＳＬＯＲ＜３：
０＞およびＣＳＬＯＷ＜３：０＞の信号が入力される。

【００５０】しかし、偶数番目のビット線対を選択する
列選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＥＷ＜３：
０＞と奇数番目のビット線対を選択する列選択線ＣＳＬ
ＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０＞の受持つセ
ンスアンプ帯ＳＡＧ♯０の数が異なるため、１メモリバ
ンク＃当り２対３の負荷の差が生じる。また、４メモリ
バンク＃の構成になると８対１２の負荷の差が生じるこ
とになり、列選択信号の伝達におけるタイミング差が発
生するため高速動作の妨げとなるという問題がある。

【００５１】本発明は、上述の問題を解決すべく、負荷
の差に伴うタイミング差を軽減し、コラム系動作の高速
化を図ることを目的とする。

【００５２】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１および第２のメモリバンクを備え、第１および
第２のメモリバンクの各々は、それぞれが第１および第
２のメモリ領域に分割された、Ｍ個（Ｍ：２以上の偶
数）のメモリブロックと、各々が、Ｍ個のメモリブロッ
クのうちの隣接する少なくとも１つのメモリブロックに
おいて、第１および第２のメモリ領域の一方との間でデ
ータ入出力を行なうための（Ｍ＋１）個のセンスアンプ
帯とを含み、Ｍ個のメモリブロックの各々は、（Ｍ＋
１）個のセンスアンプ帯のうちの隣接する２個ずつの間
に配置され、第１および第２のメモリ領域のうち、第１
のメモリ領域が選択された場合に活性化される第１の選
択線と、第１および第２のメモリ領域のうち、第２のメ
モリ領域が選択された場合に活性化される第２の選択線
とをさらに備え、第１のメモリバンクにおいては、（Ｍ
＋１）個のセンスアンプ帯のうちの奇数番目のセンスア
ンプ帯の各々は、第１の選択線と結合されて第１のメモ
リ領域との間でデータ入出力を実行するとともに、（Ｍ
＋１）個のセンスアンプ帯のうちの偶数番目のセンスア
ンプ帯の各々は、第２の選択線と結合されて、第２のメ
モリ領域との間でデータ入出力を実行し、第２のメモリ
バンクにおいては、（Ｍ＋１)個のセンスアンプ帯のう
ちの奇数番目のセンスアンプ帯の各々は、第２の選択線
と結合されて第２のメモリ領域との間でデータ入出力を
実行するとともに、（Ｍ＋１)個のセンスアンプ帯のう
ちの偶数番目のセンスアンプ帯の各々は、第１の選択線
と結合されて第１のメモリ領域との間でデータ入出力を
実行する。

【００５３】好ましくは、Ｍ個のメモリブロックの各々
は、行列状に配置される、データを保持するための複数
のメモリセルと、メモリセルの行にそれぞれ対応して設
けられる、複数のビット線と、メモリセルの列にそれぞ
れ対応して設けられる、複数のワード線とを有し、複数
のビット線と並列に配置され、Ｍ＋１個のセンスアンプ
帯の各々と接続される入出力線をさらに備え、第１およ
び第２の選択線は、複数のビット線と交差する。

【００５４】特に、第１および第２の選択線と接続され
る、コラム選択回路をさらに備え、第１および第２の選
択線は、コラム選択回路からデコードされた選択信号を
伝達する。

【００５５】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルを有するととも
に、同数ずつのメモリセル列を有する第１および第２の
メモリ領域に分割されるＭ個（Ｍ：２以上の偶数）のメ
モリブロックと、各々が、Ｍ個のメモリブロックのうち
の隣接する少なくとも１つのメモリブロックにおいて、
第１および第２のメモリ領域の一方との間でデータ入出
力を行なうための（Ｍ＋１）個のセンスアンプ帯をさら
に含み、Ｍ個のメモリブロックの各々は、（Ｍ＋１）個
のセンスアンプ帯のうちの隣接する２個ずつの間に配置
され、複数のメモリバンクの各々において、（Ｍ＋１）
個のセンスアンプ帯のうちの奇数番目のセンスアンプ帯
の各々は、第１のメモリ領域との間でデータ入出力を実
行するとともに、（Ｍ＋１）個のセンスアンプ帯のうち
の偶数番目のセンスアンプ帯の各々は、第２のメモリ領
域との間でデータ入出力を実行し、第１および第２のメ
モリ領域の一方を選択するための第１の選択信号を伝達
する第１の選択線と、第１および第２のメモリ領域の各
々の中においてメモリセル列を選択するための第２の選
択信号を伝達する第２の選択線とをさらに備え、複数の
メモリバンクの各々は、（Ｍ＋１）個のセンスアンプ帯
にそれぞれ対応して配置され、各々が、第１および第２
の選択信号に応じて、対応するメモリセル列内における
列選択を実行するための（Ｍ＋１）個のデコード回路を
さらに含み、各デコード回路は、第１および第２の選択
線と接続される。

【００５６】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルを有するととも
に、同数ずつのメモリセル列を有する第１および第２の
メモリ領域に分割されるＭ個（Ｍ：２以上の偶数）のメ
モリブロックと、各々が、Ｍ個のメモリブロックのうち
の隣接する少なくとも１つのメモリブロックにおいて、
第１および第２のメモリ領域の一方との間でデータ入出
力を行なうための（Ｍ＋１）個のセンスアンプ帯をさら
に含み、Ｍ個のメモリブロックの各々は、（Ｍ＋１）個
のセンスアンプ帯のうちの隣接する２個ずつの間に配置
され、複数のメモリバンクの各々において、（Ｍ＋１）
個のセンスアンプ帯のうちの奇数番目のセンスアンプ帯
の各々は、第１のメモリ領域との間でデータ入出力を実
行するとともに、（Ｍ＋１）個のセンスアンプ帯のうち
の偶数番目のセンスアンプ帯の各々は、第２のメモリ領
域との間でデータ入出力を実行し、複数のメモリバンク
の各々は、奇数番目のセンスアンプ帯にそれぞれ対応し
て配置され、各々が列選択を実行するための複数の第１
のデコード回路と、偶数番目のセンスアンプ帯にそれぞ
れ対応して配置され、各々が列選択を実行するための複
数の第２のデコード回路とをさらに含み、各第１のデコ
ード回路と接続されて、第１のメモリ領域を選択するた
めの第１の選択信号を伝達する第１の選択線と、各第２
のデコード回路と接続されて、第２のメモリ領域を選択
するための第２の選択信号を伝達する第２の選択線と、
各第１および第２のデコード回路と接続されて、各第１
および第２のメモリ領域のいずれかの内において列選択
を実行するための第３の選択信号を伝達する第３の選択
線とをさらに備える。

【００５７】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルを有するととも
に、同数ずつのメモリセル列を有する第１および第２の
メモリ領域に分割されるＭ個（Ｍ：２以上の偶数）のメ
モリブロックと、各々が、Ｍ個のメモリブロックのうち
の隣接する少なくとも１つのメモリブロックにおいて、
第１および第２のメモリ領域の一方との間でデータ入出
力を行なうための（Ｍ＋１）個のセンスアンプ帯をさら
に含み、Ｍ個のメモリブロックの各々は、（Ｍ＋１）個
のセンスアンプ帯のうちの隣接する２個ずつの間に配置
され、複数のメモリバンクの各々において、（Ｍ＋１）
個のセンスアンプ帯のうちの奇数番目のセンスアンプ帯
の各々は、第１のメモリ領域との間でデータ入出力を実
行するとともに、（Ｍ＋１）個のセンスアンプ帯のうち
の偶数番目のセンスアンプ帯の各々は、第２のメモリ領
域との間でデータ入出力を実行し、複数のメモリバンク
に共通に配置され、第１および第２のメモリ領域の一方
を選択するための第１の選択信号を伝達する第１の選択
線と、複数のメモリバンク各々に配置され、第１および
第２のメモリ領域の各々の中において、メモリセル列を
選択するための第２の選択信号を伝達する第２の選択線
とをさらに備え、複数のメモリバンクの各々は、（Ｍ＋
１）個のセンスアンプ帯にそれぞれ対応して配置され、
各々が、第１および第２の選択信号に応じて、対応する
メモリセル列内における列選択を実行するための（Ｍ＋
１）個のデコード回路をさらに含み、各デコード回路
は、第１の選択線および第２の選択線と接続される。

【００５８】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルを有するととも
に、同数ずつのメモリセル列を有する第１および第２の
メモリ領域に分割されるＭ個（Ｍ：２以上の偶数）のメ
モリブロックと、各々が、Ｍ個のメモリブロックのうち
の隣接する少なくとも１つのメモリブロックにおいて、
第１および第２のメモリ領域の一方との間でデータ入出
力を行なうための（Ｍ＋１）個のセンスアンプ帯をさら
に含み、Ｍ個のメモリブロックの各々は、（Ｍ＋１）個
のセンスアンプ帯のうちの隣接する２個ずつの間に配置
され、複数のメモリバンクの各々において、（Ｍ＋１）
個のセンスアンプ帯のうちの奇数番目のセンスアンプ帯
の各々は、第１のメモリ領域との間でデータ入出力を実
行するとともに、（Ｍ＋１）個のセンスアンプ帯のうち
の偶数番目のセンスアンプ帯の各々は、第２のメモリ領
域との間でデータ入出力を実行し、複数のメモリバンク
の各々は、奇数番目のセンスアンプ帯にそれぞれ対応し
て配置され、各々が列選択を実行するための複数の第１
のデコード回路と、偶数番目のセンスアンプ帯にそれぞ
れ対応して配置され、各々が列選択を実行するための複
数の第２のデコード回路とをさらに含み、複数のメモリ
バンクに共通に配置され、各第１のデコード回路と接続
されて、第１のメモリ領域を選択するための第１の選択
信号を伝達する第１の選択線と、複数のメモリバンクに
共通に配置され、各第２のデコード回路と接続されて、
第２のメモリ領域を選択するための第２の選択信号を伝
達する第２の選択線と、複数のメモリバンク各々に配置
され、各第１および第２のデコード回路と接続されて、
各第１および第２のメモリ領域のいずれかの内において
列選択を実行するための第３の選択信号を伝達する第３
の選択線とをさらに備える。

【００５９】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルと、メモリセル列
にそれぞれ対応して設けられる複数のビット線とを有す
るＭ個（Ｍ：２以上の偶数）のメモリブロックを含み、
Ｍ個のメモリブロックの各々は、各々が同数ずつのメモ
リセル列を有する、第１および第２のメモリ領域に分割
され、複数のメモリバンクの各々は、各々が、Ｍ個のメ
モリブロックのうちの隣接する少なくとも１つのメモリ
ブロックにおいて、第１および第２のメモリ領域の一方
との間でデータ入出力を行なうための（Ｍ＋１）個のセ
ンスアンプ帯をさらに含み、Ｍ個のメモリブロックの各
々は、（Ｍ＋１）個のセンスアンプ帯のうちの隣接する
２個ずつの間に配置され、複数のメモリバンクの各々に
おいて、（Ｍ＋１）個のセンスアンプ帯のうちの奇数番
目のセンスアンプ帯の各々は、第１のメモリ領域との間
でデータ入出力を実行するとともに、（Ｍ＋１）個のセ
ンスアンプ帯のうちの偶数番目のセンスアンプ帯の各々
は、第２のメモリ領域との間でデータ入出力を実行し、
複数のメモリバンクの各々は、奇数番目のセンスアンプ
帯にそれぞれ対応して配置され、各々が列選択を実行す
るための複数の第１のデコード回路と、偶数番目のセン
スアンプ帯にそれぞれ対応して配置され、各々が列選択
を実行するための複数の第２のデコード回路とをさらに
含み、複数の第１のデコード回路にそれぞれ対応して設
けられ、各々が、対応する第１のメモリ領域内において
列選択を実行するための第１の選択信号を伝達する複数
の第１の選択線と、複数の第２のデコード回路にそれぞ
れ対応して設けられ、各々が、対応する第２のメモリ領
域内において列選択を実行するための第２の選択信号を
伝達する複数の第２の選択線とをさらに備える。

【００６０】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルと、メモリセル列
にそれぞれ対応して設けられる複数のビット線とを有す
るＭ個（Ｍ：２以上の偶数）のメモリブロックを含み、
Ｍ個のメモリブロックの各々は、各々が同数ずつのメモ
リセル列を有する、第１および第２のメモリ領域に分割
され、複数のメモリバンクの各々は、各々が、Ｍ個のメ
モリブロックのうちの隣接する少なくとも１つのメモリ
ブロックにおいて、第１および第２のメモリ領域の一方
との間でデータ入出力を行なうための（Ｍ＋１）個のセ
ンスアンプ帯をさらに含み、Ｍ個のメモリブロックは、
（Ｍ＋１）個のセンスアンプ帯のうちの隣接する２個ず
つの間にそれぞれ配置され、複数のメモリバンクの各々
において、（Ｍ＋１）個のセンスアンプ帯のうちの奇数
番目のセンスアンプ帯の各々は、第１のメモリ領域との
間でデータ入出力を実行するとともに、（Ｍ＋１）個の
センスアンプ帯のうちの偶数番目のセンスアンプ帯の各
々は、第２のメモリ領域との間でデータ入出力を実行
し、複数のメモリバンクの各々は、奇数番目のセンスア
ンプ帯にそれぞれ対応して配置され、各々が列選択を実
行するための複数の第１のデコード回路と、偶数番目の
センスアンプ帯にそれぞれ対応して配置され、各々が列
選択を実行するための複数の第２のデコード回路とをさ
らに含み、各第１のデコード回路と接続されて、第１の
メモリ領域内において列選択を実行するための第１の選
択信号を伝達する第１の選択線と、各第２のデコード回
路と接続されて、第２のメモリ領域内において列選択を
実行するための第２の選択信号を伝達する第２の選択線
と、第１および第２の選択線の一方に対応して設けら
れ、一方における信号伝播を所定時間遅延させるための
遅延負荷回路とをさらに備える。

【００６１】好ましくは、遅延負荷回路は、インバータ
またはＮＡＮＤ回路を有する。本発明の半導体記憶装置
は、複数のメモリバンクを備え、複数のメモリバンクの
各々は、各々が、行列状に配置された複数のメモリセル
と、メモリセル列にそれぞれ対応して設けられる複数の
ビット線とを有するＭ個（Ｍ：２以上の偶数）のメモリ
ブロックを含み、Ｍ個のメモリブロックの各々は、各々
が同数ずつのメモリセル列を有する、第１および第２の
メモリ領域に分割され、複数のメモリバンクの各々は、
各々が、Ｍ個のメモリブロックのうちの隣接する少なく
とも１つのメモリブロックにおいて、第１および第２の
メモリ領域の一方との間でデータ入出力を行なうための
（Ｍ＋１）個のセンスアンプ帯をさらに含み、Ｍ個のメ
モリブロックは、（Ｍ＋１）個のセンスアンプ帯のうち
の隣接する２個ずつの間にそれぞれ配置され、複数のメ
モリバンクの各々において、（Ｍ＋１）個のセンスアン
プ帯のうちの奇数番目のセンスアンプ帯の各々は、第１
のメモリ領域との間でデータ入出力を実行するととも
に、（Ｍ＋１）個のセンスアンプ帯のうちの偶数番目の
センスアンプ帯の各々は、第２のメモリ領域との間でデ
ータ入出力を実行し、複数のメモリバンクの各々は、奇
数番目のセンスアンプ帯にそれぞれ対応して配置され、
各々が列選択を実行するための複数の第１のデコード回
路と、偶数番目のセンスアンプ帯にそれぞれ対応して配
置され、各々が列選択を実行するための複数の第２のデ
コード回路と、各第１のデコード回路と接続されて、第
１のメモリ領域内において列選択を実行するための第１
の選択信号を伝達する第１のローカル選択線と、各第２
のデコード回路と接続されて、第２のメモリ領域内にお
いて列選択を実行するための第２の選択信号を伝達する
第２のローカル選択線とを含み、複数のメモリバンクに
共通に配置され、第１の選択信号を伝達する第１のメイ
ン選択線と、複数のメモリバンクに共通に配置され、第
２の選択信号を伝達する第２のメイン選択線と、各メモ
リバンクごとに設けられ、第１のメイン選択線から第１
のローカル選択線に対して第１の選択信号を伝達する第
１の信号伝達部と、各メモリバンクごとに設けられ、第
２のメイン選択線から第２のローカル選択線に対して第
２の選択信号を伝達する第２の信号伝達部とをさらに備
える。

【００６２】本発明の半導体記憶装置は、複数のメモリ
バンクを備え、複数のメモリバンクの各々は、各々が、
行列状に配置された複数のメモリセルと、メモリセル列
にそれぞれ対応して設けられる複数のビット線とを有す
るＭ個（Ｍ：２以上の偶数）のメモリブロックを含み、
Ｍ個のメモリブロックの各々は、各々が同数ずつのメモ
リセル列を有する、第１および第２のメモリ領域に分割
され、複数のメモリバンクの各々は、各々が、Ｍ個のメ
モリブロックのうちの隣接する少なくとも１つのメモリ
ブロックにおいて、第１および第２のメモリ領域の一方
との間でデータ入出力を行なうための（Ｍ＋１）個のセ
ンスアンプ帯をさらに含み、Ｍ個のメモリブロックは、
（Ｍ＋１）個のセンスアンプ帯のうちの隣接する２個ず
つの間にそれぞれ配置され、複数のメモリバンクの各々
において、（Ｍ＋１）個のセンスアンプ帯のうちの奇数
番目のセンスアンプ帯の各々は、第１のメモリ領域との
間でデータ入出力を実行するとともに、（Ｍ＋１）個の
センスアンプ帯のうちの偶数番目のセンスアンプ帯の各
々は、第２のメモリ領域との間でデータ入出力を実行
し、複数のメモリバンクの各々は、奇数番目のセンスア
ンプ帯にそれぞれ対応して配置され、各々が列選択を実
行するための複数の第１のデコード回路と、偶数番目の
センスアンプ帯にそれぞれ対応して配置され、各々が列
選択を実行するための複数の第２のデコード回路とを含
み、各第１のデコード回路と接続されて、第１のメモリ
領域内において列選択を実行するための第１の選択信号
を伝達する第１のローカル選択線と、各第２のデコード
回路と接続されて、第２のメモリ領域内において列選択
を実行するための第２の選択信号を伝達する第２のロー
カル選択線と、複数のメモリバンクに共通に配置され、
第１の選択信号を伝達する第１のメイン選択線と、複数
のメモリバンクに共通に配置され、第２の選択信号を伝
達する第２のメイン選択線と、第１のメイン選択線から
第１のローカル選択線に対して第１の選択信号を伝達す
る第１の信号伝達部と、第２のメイン選択線から第２の
ローカル選択線に対して第２の選択信号を伝達する第２
の信号伝達部とをさらに備える。

【００６３】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。

【００６４】（実施の形態１）図１は、多入出力・多バ
ンク構成のロジック混載ＤＲＡＭ（以下、ｅＤＲＡＭと
称す。）の回路構成１０００を示す図である。

【００６５】ｅＤＲＡＭ１０００は、制御回路１００１
と、カラムデコーダ１００２と、データ入出力バッファ
１００３と、ロウデコーダ１００４と、メモリバンクＢ
ａｎｋ（０）〜（ｎ）（ｎ：自然数。以下、総称して、
メモリバンクＢａｎｋと称する。）と、列選択線ＣＳＬ
＿ＯＤＤ＜１：０＞およびＣＳＬ＿ＥＶＥＮ＜１：０＞
と、入出力線対ＩＯ（０），／ＩＯ（０）〜ＩＯ
（ｌ），／ＩＯ（ｌ）（ｌ：自然数。）と、アドレスピ
ンＡＤＤと、コマンドピンＣＯＭと、入出力端子ＤＱ
（０）〜（ｌ）（以下、総称して、入出力端子ＤＱと称
す。）とを含む。

【００６６】各メモリバンクＢａｎｋは、行状に配置さ
れた複数のメモリブロックＭＢＬと、各メモリブロック
ＭＢＬの両側に、センスアンプ帯ＳＡＧとを含み、各メ
モリブロックＭＢＬは、行および列状にそれぞれワード
線およびビット線を配置し、各ワード線およびビット線
に対応して、データを記憶するメモリセルが配置されて
いる。

【００６７】制御回路１００１は、ｅＤＲＡＭ１０００
全体を制御する回路であり、カラムデコーダ１００２
と、データ入出力バッファ１００３とを含み、ロウデコ
ーダ１００４の制御も行なう。カラムデコーダ１００２
は、列状に配置されたビット線の選択を行なう回路であ
りアドレスピンＡＤＤからのアドレス入力を受けて列選
択線ＣＳＬ＿ＯＤＤ＜１：０＞およびＣＳＬ＿ＥＶＥＮ
＜１：０＞に列選択の指示信号を出力する回路である。
データ入出力バッファ１００３は、各入出力端子ＤＱと
各入出力線対ＩＯ，／ＩＯとの間に配置されデータの授
受を行なう回路である。ロウデコーダ１００４は、各メ
モリバンクＢａｎｋにそれぞれ配置され、各メモリバン
クＢａｎｋにおいて、行状に配置されている各メモリブ
ロックＭＢＬに配置されているワード線の選択を行なう
回路である。各入出力線対ＩＯ，／ＩＯは、各メモリバ
ンクＢａｎｋと直交する形で配置されている。

【００６８】図２（ａ）は、偶数番目のメモリバンクＢ
ａｎｋ（例えば、メモリバンクＢａｎｋ（０））を示し
ており、図２（ｂ）は、奇数番目のメモリバンクＢａｎ
ｋ（例えば、メモリバンクＢａｎｋ（１））を示してい
る。

【００６９】各メモリバンクＢａｎｋの回路構成につい
ては図２３で説明したメモリバンクＢＫと同様であるの
でその詳細な説明は繰返さない。

【００７０】図２（ａ）のメモリバンクＢａｎｋと図２
（ｂ）のメモリバンクＢａｎｋの異なる点は、列選択線
ＣＳＬ＿ＯＤＤおよび列選択線ＣＳＬ＿ＥＶＥＮとの配
置が入れ替っている点にある。

【００７１】すなわち、各センスアンプ帯ＳＡＧに入力
するドライバＤＲＩの個数は、図２（ａ）のメモリバン
クＢａｎｋでは、列選択線ＣＳＬ＿ＯＤＤと列選択線Ｃ
ＳＬ＿ＥＶＥＮとで２対３の比率であるが、図２（ｂ）
の奇数番目のメモリバンクＢａｎｋでは３対２の比率と
なっているため偶数番目と奇数番目のメモリバンクＢａ
ｎｋを包括したメモリバンクＢａｎｋ全体としてその負
荷の差は配置を入れ替える前の従来例と比較して減少す
る。

【００７２】図３は、本発明の実施の形態１の書込時の
タイミングチャートを示す図である。

【００７３】従来では、列選択線ＣＳＬ＿ＥＶＥＮと列
選択線ＣＳＬ＿ＯＤＤの信号のタイミングにずれがあっ
たたため、入出力線対ＩＯ，／ＩＯのドライブ期間が長
かったが、本発明の実施の形態１によれば、列選択線Ｃ
ＳＬ＿ＥＶＥＮと列選択線ＣＳＬ＿ＯＤＤとの信号のタ
イミングにずれがないため入出力線対ＩＯ，／ＩＯのド
ライブ期間が短くてすみその結果、コラムサイクル（ｔ
Ｃ）を短縮し、コラム系動作の高速化を図ることができ
る。

【００７４】（実施の形態２）本発明の実施の形態２
は、実施の形態１のｅＤＲＡＭと異なり、ロジック混載
ＬＳＩにおけるＤＲＡＭに関する。以下の実施の形態で
は、ロジック混載ＬＳＩにおけるＤＲＡＭに関する、コ
ラム系動作の高速化を図ることを目的とする。

【００７５】図４は、ＤＲＡＭ１００００の概略図を示
す図である。ＤＲＡＭ１００００は、コントロール回路
１と、行／列デコード回路２と、メモリ部３と、データ
入出力回路４とを含む。

【００７６】コントロール回路１は、ＤＲＡＭ１０００
０全体を制御するとともに、各回路に出力する制御信号
を生成する。コントロール回路１は、行／列アドレスバ
ッファ６と、コマンドデコード回路７と、制御信号発生
回路８とを含む。行／列アドレスバッファ６は、アドレ
ス端子Ａ（０）〜Ａ（ｎ）（ｎ：自然数）より入力され
たアドレス信号を受けて、行／列デコード回路２に、ロ
ウアドレスＲＡ（０）〜ＲＡ（ｉ）（ｉ：自然数。以
下、総称して、ロウアドレスＲＡと称する。）およびコ
ラムアドレスＣＡ（０）〜（ｊ）（ｊ：自然数。以下、
総称して、コラムアドレスＣＡと称する。）を出力す
る。

【００７７】また、コマンドデコード回路７は、外部か
らのコマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）を
受けて、各回路にデコードされたコマンド信号を出力す
る。また、制御信号発生回路８は、各回路の制御信号
（ブロック選択線ＢＳ、バンク選択線ＳＢＡ、ゲート選
択信号ＳＨＲＬおよびＳＨＲＲ、イコライザ活性化信号
ＢＬＥＱ、セルプレート信号ＶＣＰ、読出および書込専
用のクロック信号Ｒｅａｄ．ＣＬＫおよびＷｒｉｔｅ．
ＣＬＫ）を生成している。行／列デコード回路２は、コ
ントロール回路１から入力されたロウアドレスＲＡおよ
びコラムアドレスＣＡの入力を受けて、ロウ系信号につ
いては、ワード線選択信号ＷＡとセンスアンプ活性化信
号ＳＥおよび／ＳＥを生成し、メモリ部３に出力する。

【００７８】また、コラム系信号については、読出およ
び書込用の列選択信号ＣＬＥＲおよびＣＬＥＷならびに
ＣＬＯＲおよびＣＬＯＷを生成し、メモリ部３に出力す
る。メモリ部３は、複数のメモリバンク♯０〜♯ｆ
（ｆ：自然数。以下、総称して、メモリバンク＃と称す
る。）を含み、各メモリバンク＃は、それぞれセンスア
ンプ帯ＳＡＧ♯の間に配置されている。データ入出力回
路４は、入出力端子ＤＱ＃＜ｎ：０＞および活性化信号
／ＯＥとの入力を受けて動作し、入出力線対帯ＧＩＯ＜
ｎ：０＞を用いてメモリ部３とデータの授受を行なう。
入出力線対帯ＧＩＯ＜ｎ：０＞は、書込み用の入出力線
対ＧＩＯＷ＜ｎ：０＞，／ＧＩＯＷ＜ｎ：０＞および読
出用の入出力線対ＧＩＯＲ＜ｎ：０＞，／ＧＩＯＲ＜
ｎ：０＞とを含む。データ入出力回路４は、ライトドラ
イバおよびリードアンプ帯を有する入出力制御回路５を
含み、入出力制御回路５は、制御信号であるＲｅａｄ．
ＣＬＫおよびＷｒｉｔｅ．ＣＬＫを受けて書込および読
出におけるメモリ部３とのデータ授受に関する制御を行
なう。

【００７９】以下、本発明の回路構成について、詳細に
説明する。尚、本発明の回路は、読出および書込を分離
した構成を基に説明しているが、読出および書込を共通
とする構成についても適用可能である。また、従来技術
でもメモリセルアレイについて８ビット構成で説明した
が、以下の回路構成においても８ビット構成で説明する
が、それ以上のｎ２ビット（ｎ２：自然数）についても
当然に適用可能である。

【００８０】図５は、行／列デコード回路２に含まれ
る、図２７で示した列デコード回路２ａと置換可能な列
デコード回路２ｂの回路構成を示す図である。ここで
は、メモリバンク＃０〜＃３についてのみ説明している
が、＃４〜＃ｆについても適用可能である。

【００８１】図２７の列デコード回路２ａと異なる点
は、奇数番目のビット線対を選択する列選択線ＣＳＬＯ
Ｒ＜３：０＞およびＣＳＬＯＷ＜３：０＞と、偶数番目
のビット線対を選択する列選択線ＣＳＬＥＲ＜３：０＞
およびＣＳＬＥＷ＜３：０＞とを共通化して、列選択線
ＣＳＬＷ＜３：０＞およびＣＳＬＲ＜３：０＞にすると
共に、コラムアドレス信号線ＣＡ（２）を設け、ＣＳＬ
デコード回路１００ａ〜１００ｅをＣＳＬデコード回路
１１０ａ〜１１０ｃおよび１２０ａおよび１２０ｂに置
換する点にある。

【００８２】メモリセルアレイ１０〜１３およびセンス
アンプ帯ＳＡＧ＃０ａ〜ｅについては、図２７の回路構
成について説明したのと同様であるのでその詳細な説明
は繰返さない。

【００８３】図６は、コラムプリデコード回路４００の
回路構成を示す図である。図２８で示したように、コラ
ムアドレスＮＣＡ＜１：０＞は、コラムアドレスＣＡ＜
１：０＞をインバータＩＮＶを介して反転させた信号で
ある。また、読出および書込専用のクロック信号Ｒｅａ
ｄ．ＣＬＫおよびＷｒｉｔｅ．ＣＬＫの入力を受けて、
タイミング発生回路ＧＴにより、タイミング信号ＲＴＭ
およびＷＴＭが生成されている。

【００８４】図６は、列選択線ＣＳＬＲ０〜ＣＳＬＲ３
のいずれか１つの列選択線を選択するコラムアドレスＣ
Ａ＜１：０＞およびＮＣＡ＜１：０＞の組合せを示す図
である。ここでは、読出の場合の構成について説明して
いるが、書込の場合も同様でありその詳細な説明は繰り
返さない。ここで、図２８のコラムプリデコード回路３
００と比較して異なる点は、コラムアドレスＣＡ（２）
の入力がない点である。

【００８５】ＡＮＤ回路４０１は、コラムアドレスＮＣ
Ａ（０）およびＮＣＡ（１）の入力を受けてその論理演
算結果をＡＮＤ回路４０２に出力し、ＡＮＤ回路４０２
は、タイミング信号ＲＴＭとＡＮＤ回路４０１との入力
を受けて列選択線ＣＳＬＲ０にその論理演算結果を伝達
する。ＡＮＤ回路４０３は、コラムアドレスＮＣＡ
（０）およびコラムアドレスＣＡ（１）の入力を受けて
その論理演算結果をＡＮＤ回路４０４に出力し、ＡＮＤ
回路４０４は、タイミング信号ＲＴＭおよびＡＮＤ回路
４０３の入力を受けてその論理演算結果を列選択線ＣＳ
ＬＲ２に伝達する。

【００８６】ＡＮＤ回路４０５は、コラムアドレスＣＡ
（０）およびＮＣＡ（１）の入力を受けてその論理演算
結果をＡＮＤ回路４０６に出力し、ＡＮＤ回路４０６
は、タイミング信号ＲＴＭおよびＡＮＤ回路４０５の入
力を受けてその論理演算結果を列選択線ＣＳＬＲ１に伝
達する。ＡＮＤ回路４０７は、コラムアドレスＣＡ
（０）およびコラムアドレスＣＡ（１）の入力を受けて
その論理演算結果をＡＮＤ回路４０８に出力し、ＡＮＤ
回路４０８は、タイミング信号ＲＴＭおよびＡＮＤ回路
４０７の入力を受けて列選択線ＣＳＬＲ３にその論理演
算結果を伝達する。

【００８７】例えば、タイミング信号ＲＴＭが「Ｈ」レ
ベルであるとして、コラムアドレスＮＣＡ（０）および
ＮＣＡ（１）が「Ｈ」レベルであるとすると、列選択線
ＣＳＬＲ０が選択され、「Ｈ」レベルが伝達される。

【００８８】図７は、ＣＳＬデコード回路１１０ｂの回
路構成を示す図である。ＣＳＬデコード回路１１０ｂ
は、論理回路１１６と、ＮＯＲ回路１１５と、ＮＡＮＤ
回路１１３および１１４と、インバータ１１１および１
１１２とを含む。

【００８９】論理回路１１６は、ＡＮＤ回路１１７およ
び１１８と、ＮＯＲ回路１１９とを含む。ＡＮＤ回路１
１７は、ラッチ選択信号ＹＬ２およびバンク選択線ＳＢ
Ａ０の信号からの入力を受けてその論理演算結果をＮＯ
Ｒ回路１１９に出力し、ＡＮＤ回路１１８は、ラッチ選
択信号ＸＬ１およびバンク選択線ＳＢＡ０からの入力を
受けてその論理演算結果をＮＯＲ回路１１９に出力す
る。ＮＯＲ回路１１９は、ＡＮＤ回路１１７および１１
８の入力を受けてその論理演算結果をＮＯＲ回路１１５
に出力し、ＮＯＲ回路１１５は、論理回路１１６からの
入力およびコラムアドレスＣＡ（２）の入力を受けてそ
の論理演算結果をＮＡＮＤ回路１１３および１１４にそ
れぞれ入力する。

【００９０】ＮＡＮＤ回路１１３および１１４は、列選
択線ＣＳＬＷ＜３：０＞および列選択線ＣＳＬＲ＜３：
０＞からの入力信号をそれぞれ受けるとともに、ＮＯＲ
回路１１５からの入力を受けてそれぞれインバータ１１
１および１１２を介して列選択信号ＣＬＯＷ＜３：０＞
およびＣＬＯＲ＜３：０＞を生成する。

【００９１】例えば、ラッチ制御信号ＹＬ２およびＸＬ
１がそれぞれ「Ｈ」レベルであり、バンク選択線ＳＢＡ
０の信号レベルも「Ｈ」レベルである場合、論理回路１
１６は、「Ｌ」レベルを出力する。ここで、コラムアド
レスＣＡ（２）が「Ｌ」レベルであるとすると、ＮＯＲ
回路１１５の出力信号は、「Ｈ」レベルとなり、それぞ
れＮＡＮＤ回路１１３および１１４に入力される。例え
ば、列選択線ＣＳＬＷ＜３：０＞のうちの列選択線ＣＳ
ＬＷ０の信号レベルが「Ｈ」レベルである場合、列選択
信号ＣＬＯＷ０は、「Ｈ」レベルとなる。また、列選択
線ＣＳＬＲ＜３：０＞のうちの列選択線ＣＳＬＲ０の信
号レベルが「Ｈ」レベルである場合、列選択信号ＣＬＯ
Ｒ０は、「Ｈ」レベルとなる。

【００９２】なお、ＣＳＬデコード回路１１０ａおよび
１１０ｃについては、１１０ｂと同様の構成であるが、
ＣＳＬデコード回路１１０ｂと異なりメモリバンク＃の
両端に配置されているため、ラッチ制御信号の入力は、
１入力であり、他方の入力は、接地電圧ＧＮＤ（「Ｌ」
レベル）が入力される。また、ＣＳＬデコード回路１１
０ａおよび１１０ｃは、奇数番目のビット線の列選択信
号ＣＬＯＲ＜３：０＞およびＣＬＯＷ＜３：０＞を生成
する。

【００９３】図８は、ＣＳＬデコード回路１２０ａの回
路構成を示す図である。ＣＳＬデコード回路１２０ａ
は、論理回路１１６と、インバータ１１１および１１２
および１２１と、ＮＯＲ回路１１５と、ＮＡＮＤ回路１
１３および１１４とを含む。

【００９４】図７のＣＳＬデコード回路１１０ｂと異な
る点は、コラムアドレスＣＡ（２）の入力を受けるＮＯ
Ｒ回路１１５がインバータ１２１を介して入力される点
にある。その他の接続関係については同様であるのでそ
の詳細な説明は繰返さない。

【００９５】例えば、ラッチ制御信号ＹＬ１およびＸＬ
０が共に「Ｈ」レベルであり、バンク選択線ＳＢＡ０の
信号レベルも「Ｈ」レベルである場合、論理回路１１６
は、「Ｌ」レベルを出力する。ここで、コラムアドレス
ＣＡ（２）が「Ｈ」レベルであるとすると、ＮＯＲ回路
１１５の出力信号は、「Ｈ」レベルとなり、それぞれＮ
ＡＮＤ回路１１３および１１４に入力される。列選択線
ＣＳＬＷ＜３：０＞のうち列選択線ＣＳＬＷ０の信号レ
ベルが「Ｈ」レベルである場合、列選択信号ＣＬＥＷ０
が「Ｈ」レベルとなる。列選択線ＣＳＬＲ＜３：０＞の
うち列選択線ＣＳＬＲ０の信号レベルが「Ｈ」レベルで
ある場合、列選択信号ＣＬＥＲ０は「Ｈ」レベルとな
る。また、ＣＳＬデコード回路１２０ｂは、１２０ａと
同様の構成であり、偶数番目のビット線の列選択信号Ｃ
ＬＥＲ＜３：０＞およびＣＬＥＷ＜３：０＞を生成す
る。

【００９６】ここで、再び図５を参照して、本構成の如
く、列選択線ＣＳＬＷ＜３：０＞およびＣＳＬＲ＜３：
０＞ならびにコラムアドレス信号線ＣＡ（２）を設け、
それぞれＣＳＬデコード回路と接続する構成にすること
により、従来の技術で説明した、図２７の列デコーダ２
ａと異なり、負荷が均等となっているためタイミング差
のずれがなく、コラム系動作の高速化を図ることができ
る。

【００９７】（実施の形態３）図９は、実施の形態３に
従う、列デコード回路２ｂの変形例２ｃを示す図であ
る。

【００９８】列デコード回路２ｂと列デコード回路２ｃ
とが異なる点は、コラムアドレス信号線ＣＡ（２）の反
転信号線であるコラムアドレス信号線ＮＣＡ（２）を設
けた点にある。

【００９９】本発明の実施の形態３は、コラムアドレス
信号線ＮＣＡ（２）をさらに設けることにより各列選択
線ＣＳＬＷ＜３：０＞およびＣＳＬＲ＜３：０＞にかか
る負荷を均等にし、コラム系動作を高速化することを目
的としている。

【０１００】ここで、ＣＳＬデコード回路１１０ａ〜１
１０ｅについては、実施の形態２で説明したＣＳＬデコ
ード回路１１０ｂと同様の構成となっている。すなわ
ち、図８を再び参照して、ＣＳＬデコード回路１２０ａ
において、インバータ１２１を介してコラムアドレスＣ
Ａ（２）の反転信号を生成するのではなく、コラムアド
レスＣＡ（２）の反転信号線であるコラムアドレス信号
線ＮＣＡ（２）からＮＯＲ回路１１５に信号を入力する
構成とすることにより図７のＣＳＬデコード回路１１０
ｂと同様の構成をとることができる。ＣＳＬデコード回
路１１０ａ〜ｃは、奇数番目のビット線の列選択信号Ｃ
ＳＬＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０＞を生成
し、ＣＳＬデコード回路１１０ｄおよび１１０ｅは、偶
数番目のビット線の列選択信号ＣＳＬＥＲ＜３：０＞お
よびＣＳＬＯＲ＜３：０＞を生成する。その他の部分に
ついては、実施に形態２で説明したのと同様の構成であ
るのでその詳細な説明は、繰り返さない。

【０１０１】図１０は、実施の形態３に従う、動作波形
を示す図である。この波形からわかるように、コラムア
ドレスＣＡ＜２：０＞は、クロック信号ＣＬＫに同期し
て動作する。しかし、列選択線ＣＳＬＷ＜３：０＞およ
びＣＳＬＲ＜３：０＞は、タイミング発生回路ＧＴで調
整されたワンショットパルスで選択される。

【０１０２】列選択線ＣＳＬＷ＜３：０＞およびＣＳＬ
Ｒ＜３：０＞のタイミングセットの方式として、読出の
列選択線ＣＳＬＲ＜３：０＞について考えると、ワード
線を活性化してメモリセルからデータを読出し、センス
アンプＳＡでデータを増幅する。そして、増幅後に、列
選択線ＣＳＬＲ＜３：０＞のいずれか１つの列選択線を
「Ｈ」レベルにし、列選択信号ＣＬＥＲ＜３：０＞（Ｃ
ＬＯＲ＜３：０＞）のいずれかが「Ｈ」レベルとなるこ
とによりデータを入出力線対ＧＩＯＲ＜３：０＞，／Ｇ
ＩＯＲ＜３：０＞のいずれかを用いてデータを読出す。

【０１０３】しかし、列選択線ＣＳＬＲ＜３：０＞に
「Ｈ」レベルを伝達する信号のタイミングが早ければ、
それに応じて、列選択信号ＣＬＥＲ＜３：０＞（ＣＬＯ
Ｒ＜３：０＞）が「Ｈ」レベルとなるため、センスアン
プＳＡにおいて正常なセンス動作ができなくなる。な
お、書込における列選択線ＣＳＬＷ＜３：０＞について
も同様である。したがって、コラムアドレス信号ＣＡ
（２）およびＮＣＡ（２）のタイミングの差よりも列選
択線ＣＳＬＲ＜３：０＞およびＣＳＬＷ＜３：０＞を選
択するタイミング差が問題となる。

【０１０４】本発明の実施の形態３は、コラムアドレス
信号線ＣＡ（２）およびＮＣＡ（２）には３対２の負荷
の差があるが、列選択線ＣＳＬＲ＜３：０＞およびＣＳ
ＬＷ＜３：０＞の負荷は、均等となる構成である。コラ
ムアドレスＣＡ（２）は、クロック信号ＣＬＫで切換わ
る信号であるため、高速動作は要求されないため、負荷
がアンバランスであっても高速動作に問題ないが、列選
択線ＣＳＬＲ＜３：０＞およびＣＳＬＷ＜３：０＞に伝
達される信号は、タイミング発生回路ＧＴによりタイミ
ング制御された信号であるため、この列選択線ＣＳＬＲ
＜３：０＞およびＣＳＬＷ＜３：０＞について負荷を均
等にすることにより、正確なタイミング動作が可能とな
り、コラム系動作の高速化を図ることができ、実施の形
態２に比べて、部品点数の削減と共にレイアウト面積の
縮小を図ることができる。

【０１０５】（実施の形態４）図１１は、実施の形態４
に従う、列デコード回路２ｄの回路構成を示す図であ
る。

【０１０６】列デコード回路２ｄは、コラムプリデコー
ド回路５００と、ＣＳＬデコード回路１３０ａ〜１３０
ｃ（以下、総称して、ＣＳＬデコード回路１３０と称す
る。）、１４０ａおよび１４０ｂと、ブロック選択ラッ
チ回路２００ａ〜２００ｄと、ブロック選択線ＢＳ＜１
６：０＞と、コラムアドレス信号線ＣＡ（２）と、読出
専用の列選択線ＣＳＬＲ♯０＜３：０＞、ＣＳＬＲ♯１
＜３：０＞、ＣＳＬＲ♯２＜３：０＞およびＣＳＬＲ♯
３＜３：０＞と、書込専用の列選択線ＣＳＬＷ♯０＜
３：０＞、ＣＳＬＷ♯１＜３：０＞、ＣＳＬＷ♯２＜
３：０＞およびＣＳＬＷ♯３＜３：０＞（以下、総称し
て、列選択線ＣＳＬＲ＃およびＣＳＬＷ＃と称する。）
とを含む。

【０１０７】本発明の実施の形態４は、メモリバンク＃
毎に、各メモリバンク＃専用の列選択線ＣＳＬＲ♯＜
３：０＞およびＣＳＬＷ♯＜３：０＞を配置することに
より各列選択線ＣＳＬＲ♯＜３：０＞およびＣＳＬＷ♯
＜３：０＞にかかる負荷を均等化することを目的とす
る。

【０１０８】図１２は、コラムプリデコード回路５００
の回路構成を示す図である。コラムプリデコード回路５
００は、メモリバンク♯０用から♯３用の各コラムプリ
デコード回路ユニットから構成されている。なお、ここ
では、読出用のコラムプリデコード回路ユニットの回路
構成しか示していないが、書込用のコラムプリデコード
回路についても同様の構成である。ここで、図６のコラ
ムプリデコード回路４００と異なる点は、バンク選択線
ＳＢＡ＜３：０＞をコラムプリデコード回路５００に含
めた点にある。

【０１０９】♯０用コラムプリデコード回路ユニットに
ついて説明する。他のコラムプリデコード回路ユニット
については、同様の構成であるのでその詳細な説明は繰
り返さない。

【０１１０】なお、図示しないが、コラムアドレスＮＣ
Ａ＜１：０＞は、コラムアドレスＣＡ＜１：０＞をイン
バータＩＮＶを介して反転したものである。また、タイ
ミング信号ＲＴＭは、読出専用のクロック信号Ｒｅａ
ｄ．ＣＬＫの入力を受けて、タイミング発生回路ＧＴに
より生成されたものである。

【０１１１】ＡＮＤ回路５０１は、コラムアドレスＮＣ
Ａ（０）、コラムアドレスＮＣＡ（１）、バンク選択線
ＳＢＡ０の入力を受けてその論理演算結果をＡＮＤ回路
５０２に出力し、ＡＮＤ回路５０２は、タイミング信号
ＲＴＭとＡＮＤ回路５０１との入力を受けてその論理演
算結果を列選択線ＣＳＬＲ♯００に伝達する。ＡＮＤ回
路５０３は、コラムアドレスＮＣＡ（０）、ＣＡ（１）
およびバンク選択線ＳＢＡ０との入力を受けてその論理
演算結果をＡＮＤ回路５０４に出力し、ＡＮＤ回路５０
４は、タイミング信号ＲＴＭとＡＮＤ回路５０３との入
力を受けてその論理演算結果を列選択線ＣＳＬＲ♯０１
に伝達する。

【０１１２】ＡＮＤ回路５０５は、コラムアドレスＣＡ
（０）、コラムアドレスＮＣＡ（１）およびバンク選択
線ＳＢＡ０の入力を受けてその論理演算結果をＡＮＤ回
路５０６に出力し、ＡＮＤ回路５０６は、タイミング信
号ＲＴＭとＡＮＤ回路５０５との入力を受けてその論理
演算結果を列選択線ＣＳＬＲ♯０２に伝達する。ＡＮＤ
回路５０７は、コラムアドレスＣＡ（０）、コラムアド
レスＣＡ（１）およびバンク選択線ＳＢＡ０の入力を受
けてその論理演算結果をＡＮＤ回路５０８に出力し、Ａ
ＮＤ回路５０８は、タイミング信号ＲＴＭとＡＮＤ回路
５０７との入力を受けてその論理演算結果を列選択線Ｃ
ＳＬＲ♯０３に伝達する。

【０１１３】例えば、タイミング信号ＲＴＭが「Ｈ」レ
ベルであって、コラムアドレスＮＣＡ（０）、ＮＣＡ
（１）およびバンク選択線ＳＢＡ０が「Ｈ」レベルの場
合、列選択線ＣＳＬＲ＃００に「Ｈ」レベルが伝達され
る。

【０１１４】図１３は、ＣＳＬデコード回路１３０ｂの
回路構成を示す図である。ＣＳＬデコード回路１３０ｂ
は、論理回路１３７と、ＮＯＲ回路１３５と、ＮＡＮＤ
回路１３３および１３４と、インバータ１３１および１
３２とを含む。

【０１１５】論理回路１３７は、ＮＯＲ回路１３６を含
み、ラッチ制御信号ＹＬ２およびＸＬ１との入力を受け
てその論理演算結果をＮＯＲ回路１３５に出力する。Ｎ
ＯＲ回路１３５は、コラムアドレスＣＡ（２）とＮＯＲ
回路１３６との入力を受けてその論理演算結果をＮＡＮ
Ｄ回路１３３および１３４にそれぞれ出力する。ＮＡＮ
Ｄ回路１３３は、列選択線ＣＳＬＷ♯０＜３：０＞と接
続され、その入力信号とＮＯＲ回路１３５との入力を受
けてその論理演算結果をインバータ１３１を介して列選
択信号ＣＬＯＷ＜３：０＞として出力する。ＮＡＮＤ回
路１３４は、列選択線ＣＳＬＲ♯０＜３：０＞と接続さ
れ、その入力信号とＮＯＲ回路１３５との入力を受けて
その論理演算結果をインバータ１３２を介して列選択信
号ＣＬＯＲ＜３：０＞として出力する。

【０１１６】例えば、ラッチ制御回路ＹＬ２およびＸＬ
１が「Ｈ」レベルで、コラムアドレスＣＡ（２）が「Ｌ」
レベルの場合、ＮＯＲ回路１３５の出力信号は、「Ｈ」
レベルとなる。ここで、列選択線ＣＳＬＷ＃０＜３：０
＞のうち列選択線ＣＳＬＷ＃０が「Ｈ」レベルである場
合、列選択信号ＣＬＯＷ０は、「Ｈ」レベルとなり、列
選択線ＣＳＬＲ＃０が「Ｈ」レベルである場合、列選択
信号ＣＬＯＲ０は、「Ｈ」レベルとなる。

【０１１７】なお、ＣＳＬデコード回路１３０ａおよび
１３０ｃについては、メモリバンク＃０の両端に配置さ
れているためラッチ制御回路からの入力は、１入力であ
り、他方の入力として、接地電圧ＧＮＤ（「Ｌ」レベ
ル）が入力される。その他の点については、ＣＳＬデコ
ード回路１３０ｂと同様なのでその詳細な説明は，繰り
返さない。ＣＳＬデコード回路１３０ａおよび１３０ｃ
は、奇数番目のビット線を選択する列選択信号ＣＬＯＷ
＜３：０＞およびＣＬＯＲ＜３：０＞を生成する。

【０１１８】図１４は、ＣＳＬデコード回路１４０ａの
回路構成を示す図である。ＣＳＬデコード回路１４０ａ
は、図１３のＣＳＬデコード回路１３０ｂと異なる点
は、ＮＯＲ回路１３５に入力されるコラムアドレスＣＡ
（２）をインバータ１３８を介して、反転信号を入力す
る構成にする点にある。その他の回路構成については、
図１３で説明したＣＳＬデコード回路１３０ｂと同様で
あるのでその詳細な説明は繰り返さない。また、ＣＳＬ
デコード回路１４０ｂについても同様の構成である。Ｃ
ＳＬデコード回路１４０ａおよびｂは、偶数番目のビッ
ト線を選択する列選択信号ＣＬＥＷ＜３：０＞およびＣ
ＬＥＲ＜３：０＞を生成する。

【０１１９】ここで、再び図５を参照して、実施の形態
１の列デコード回路２ｂでは、すべてのセンスアンプ帯
ＳＡＧ♯に対して、共通の列選択線ＣＳＬＷ＜３：０＞
およびＣＳＬＲ＜３：０＞を用いる構成となるため、信
号線の負荷が増大してしまう。そこで、再び図１１を参
照して、本発明の実施の形態４では、列選択線ＣＳＬＲ
＃およびＣＳＬＷ＃をメモリバンク＃毎に配置する回路
構成としている。本構成により、各列選択線ＣＳＬＲ＃
およびＣＳＬＷ＃の信号線の負荷は軽減され高速動作が
可能になる。また、負荷バランスも均等にすることがで
きる。

【０１２０】また、コラムアドレスＣＡ（２）は、実施
の形態３で説明したように、クロック信号ＣＬＫで動作
するため、負荷の差が生じても動作上、問題になること
はない。

【０１２１】本発明の実施の形態４により列選択線ＣＳ
ＬＲ＃およびＣＳＬＷ＃の負荷を実施の形態２の列選択
線ＣＳＬＲおよびＣＳＬＷの４分の１にすることにより
高速動作が可能になり、また、各列選択線ＣＳＬＲ＃お
よびＣＳＬＷ＃にかかる負荷が均等化されることにより
正確なタイミング信号制御が可能になる。

【０１２２】（実施の形態５）図１５は、実施の形態５
に従う、列デコード回路２ｅの回路構成を示す図であ
る。

【０１２３】図１１における列デコード回路２ｄと異な
る点は、さらにコラムアドレス信号線ＮＣＡ（２）を設
けた点にある。

【０１２４】本発明の実施の形態５によりＣＳＬデコー
ド回路１４０ａおよび１４０ｂは、それぞれＣＳＬデコ
ード回路１３０ｄおよび１３０ｅに置換され１つの種類
となる。ＣＳＬデコード回路１３０ａ〜１３０ｃは、奇
数番目のビット線を選択する列選択信号ＣＬＯＲ＜３：
０＞およびＣＬＯＲ＜３：０＞を生成し、ＣＳＬデコー
ド回路１３０ｄおよびｅは、偶数番目のビット線を選択
する列選択信号ＣＬＥＲ＜３：０＞およびＣＬＥＷ＜
３：０＞を生成する。

【０１２５】本発明の構成の如く、繰返しの単位が容易
になることにより、回路構成が簡易となる。また、各メ
モリバンク毎に列選択線ＣＳＬＲ＃およびＣＳＬＷ＃を
設けることにより各列選択線ＣＳＬＲ＃およびＣＳＬＷ
＃の負荷が軽減されることによりカラム系動作の高速化
が図れる。

【０１２６】本構成にした場合であっても、コラムアド
レスＣＡ（２）およびＮＣＡ（２）のタイミング差は、
実施の形態３で説明した如く、高速動作上、問題となる
ことはない。

【０１２７】（実施の形態６）図１６は、実施の形態６
に従う、列デコード回路２ｆの回路構成を示す図であ
る。

【０１２８】本発明の実施の形態６は、各センスアンプ
帯ＳＡＧ＃毎にあるＣＳＬデコード回路毎に列選択線Ｃ
ＳＬＲ♯およびＣＳＬＷ＃を用意して負荷を均等化する
ことを目的とする。すなわち、メモリバンク＃０に関し
ては、列選択線ＣＳＬＲ＃０ａ〜ｅ＜３：０＞およびＣ
ＳＬＷ＃０ａ〜ｅ＜３：０＞を設けている。その他のメ
モリバンクに関しても同様である。

【０１２９】図１７は、コラムプリデコード回路６００
の回路構成を示す図である。ここでは、メモリバンク＃
０およびセンスアンプ帯ＳＡＧ＃０ａ用のコラムプリデ
コード回路ユニットについて図示してある。なお、他の
センスアンプ帯ＳＡＧ＃用のコラムプリデコード回路ユ
ニットについても同様の構成でありその詳細な説明は繰
り返さない。ここで、図１２におけるコラムプリデコー
ド回路５００と異なる点は、ブロック選択線ＢＳ＜１
６：０＞をさらに含めて、各列選択線を選択する点にあ
る。したがって、ブロック選択線ＢＳ＜１６：０＞は、
列デコーダ２ｆには、配置されない。

【０１３０】なお、図示しないが、コラムアドレスＮＣ
Ａ＜３：０＞は、インバータＩＮＶを介するコラムアド
レスＣＡ＜３：０＞の反転信号である。また、タイミン
グ信号ＲＴＭは、読出専用のクロック信号Ｒｅａｄ．Ｃ
ＬＫの入力により、タイミング発生回路ＧＴから生成さ
れたものである。また、ここでは、読出用についてのみ
説明しているが、書込み用についても同様である。

【０１３１】制御信号ＸＢは、ブロック選択線ＢＳ
（０）およびＢＳ（１）からの入力をＯＲ回路６１３が
受けてその論理演算結果を出力したものである。

【０１３２】ＡＮＤ回路６０１は、コラムアドレスＮＣ
Ａ（０）、およびＮＣＡ（１）の入力を受けて、その論
理演算結果をＡＮＤ回路６０２に出力し、ＡＮＤ回路６
０２は、制御信号ＸＢと、バンク選択線ＳＢＡ０および
ＡＮＤ回路６０１の入力を受けてその論理演算結果をＡ
ＮＤ回路６０３に出力する。ＡＮＤ回路６０３は、ＡＮ
Ｄ回路６０２と、タイミング信号ＲＴＭとの入力を受け
て、その論理演算結果を列選択線ＣＳＬＲ♯０ａ０に伝
達する。

【０１３３】ＡＮＤ回路６０４は、コラムアドレスＣＡ
（０）、およびＮＣＡ（１）の入力を受けてその論理演
算結果をＡＮＤ回路６０５に出力し、ＡＮＤ回路６０５
は、ＡＮＤ回路６０４と、制御信号ＸＢと、バンク選択
線ＳＢＡ（０）との入力を受けて、その論理演算結果を
ＡＮＤ回路６０６に出力し、ＡＮＤ回路６０６は、ＡＮ
Ｄ回路６０５と、タイミング信号ＲＴＭとの入力を受け
てその論理演算結果を列選択線ＣＳＬＲ♯０ａ１に伝達
する。

【０１３４】ＡＮＤ回路６０７は、コラムアドレスＮＣ
Ａ（０）およびＣＡ（１）の入力を受けて、その論理演
算結果をＡＮＤ回路６０８に出力し、ＡＮＤ回路６０８
は、ＡＮＤ回路６０７と、制御信号ＸＢと、バンク選択
線ＳＢＡ（０）との入力を受けて、その論理演算結果を
ＡＮＤ回路６０９に出力し、ＡＮＤ回路６０９は、ＡＮ
Ｄ回路６０８と、タイミング信号ＲＴＭとの入力を受け
て、その論理演算結果を列選択線ＣＳＬＲ♯０ａ２に伝
達する。

【０１３５】ＡＮＤ回路６１０は、コラムアドレスＣＡ
（０）およびＣＡ（１）の入力を受け、その論理演算結
果をＡＮＤ回路６１１に出力し、ＡＮＤ回路６１１は、
制御信号ＸＢと、ＡＮＤ回路６１０と、バンク選択線Ｓ
ＢＡ（０）との入力を受けて、その論理演算結果をＡＮ
Ｄ回路６１２に出力する。ＡＮＤ回路６１２は、ＡＮＤ
回路６１１と、タイミング信号ＲＴＭとの入力を受け
て、その論理演算結果を列選択線ＣＳＬＲ♯０ａ３に伝
達する。

【０１３６】図１８は、ＣＳＬデコード回路１４０ａの
回路構成を示す図である。ＣＳＬデコード回路１４０ａ
はインバータ１４１〜１４４を含む。

【０１３７】インバータ１４１および１４２は直列に接
続され、またインバータ１４３および１４４も直列に接
続される。列選択線ＣＳＬＲ♯０ａ＜３：０＞はインバ
ータ１４２と接続され、インバータ１４１から列選択信
号ＣＬＯＲ＜３：０＞が生成される。列選択線ＣＳＬＷ
♯０ａ＜３：０＞はインバータ１４４と接続され、イン
バータ１４３から列選択信号ＣＬＯＷ＜３：０＞が生成
される。例えば、列選択線ＣＳＬＷ＃０ａ０が「Ｈ」レ
ベルであるとすると、列選択信号ＣＬＯＷ０は、「Ｈ」
レベルとなる。ＣＳＬＲ＃０ａ０が「Ｈ」レベルである
とすると、列選択信号ＣＬＯＷ０は、「Ｈ」レベルとな
る。ＣＳＬデコード回路１４０ｂおよび１４０ｄは、偶
数番目のビット線の列選択信号ＣＬＥＲ＜３：０＞およ
びＣＬＥＷ＜３：０＞を生成し、ＣＳＬデコード回路１
４０ｃおよびｅは、奇数番目のビット線の列選択信号Ｃ
ＬＯＲ＜３：０＞およびＣＬＯＷ＜３：０＞を生成す
る。

【０１３８】（実施の形態７）図１９は、実施の形態７
に従う、列デコード回路２ｇの回路構成を示す図であ
る。

【０１３９】図１９において、図２７と異なる点は、列
選択線ＣＳＬＯＲ＜３：０＞を分割して配置した点にあ
る。すなわち、列選択線ＣＳＬＯＲ＜３：０＞およびＣ
ＳＬＯＷ＜３：０＞を分割して、列選択線ＣＳＬＯＲ♯
＜３：０＞および列選択線ＣＳＬＯＷ♯＜３：０＞なら
びに列選択線ＣＳＬＯＲ♯ａ＜３：０＞および列選択線
ＣＳＬＯＷ♯ａ＜３：０＞を配置し、新たにダミー負荷
回路９００を設けた点にある。

【０１４０】図２０は、コラムプリデコード回路７００
の回路構成を示す図である。なお、図示しないが、コラ
ムアドレスＮＣＡ＜３：０＞は、インバータＩＮＶを介
して、コラムアドレスＣＡ＜３：０＞を反転したもので
ある。タイミング信号ＲＴＭは、タイミング発生回路に
読出専用のクロック信号Ｒｅａｄ．ＣＬＫを入力するこ
とにより生成されるものである。

【０１４１】ＡＮＤ回路７０１は、コラムアドレスＮＣ
Ａ（０）、ＮＣＡ（１）およびＮＣＡ（２）の入力を受
けて、その論理演算結果をＡＮＤ回路７０２に出力す
る。ＡＮＤ回路７０２は、タイミング信号ＲＴＭとＡＮ
Ｄ回路７０１との入力を受けて、その論理演算結果を列
選択線ＣＳＬＥＲ０に伝達する。

【０１４２】ＡＮＤ回路７０３は、コラムアドレスＮＣ
Ａ（０）、ＣＡ（１）およびＮＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７０４に出力し、Ａ
ＮＤ回路７０４は、タイミング信号ＲＴＭとＡＮＤ回路
７０３との入力を受けて、その論理演算結果を列選択線
ＣＳＬＥＲ１に伝達する。

【０１４３】ＡＮＤ回路７０５は、コラムアドレスＮＣ
Ａ（０）、ＮＣＡ（１）およびＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７０６に出力し、Ａ
ＮＤ回路７０６は、タイミング信号ＲＴＭとＡＮＤ回路
７０５との入力を受けて、その論理演算結果を列選択線
ＣＳＬＥＲ２に伝達する。

【０１４４】ＡＮＤ回路７０７は、コラムアドレスＮＣ
Ａ（０）、ＣＡ（１）およびＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７０８に出力し、Ａ
ＮＤ回路７０８は、タイミング信号ＲＴＭとＡＮＤ回路
７０７との入力を受けて、その論理演算結果を列選択線
ＣＳＬＥＲ３に伝達する。

【０１４５】ＡＮＤ回路７０９は、コラムアドレスＣＡ
（０）、ＮＣＡ（１）およびＮＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７１０に出力し、Ａ
ＮＤ回路７１０は、タイミング信号ＲＴＭとＡＮＤ回路
７０９との入力を受けて、その論理演算結果を列選択線
ＣＳＬＯＲ♯０に伝達する。

【０１４６】ＡＮＤ回路７１１は、コラムアドレスＣＡ
（０）、ＣＡ（１）およびＮＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７１２に出力し、Ａ
ＮＤ回路７１２はタイミング信号ＲＴＭとＡＮＤ回路７
１１との入力を受けて、その論理演算結果を列選択線Ｃ
ＳＬＯＲ♯１に伝達する。

【０１４７】ＡＮＤ回路７１３は、コラムアドレスＣＡ
（０）、ＮＣＡ（１）およびＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７１４に出力し、Ａ
ＮＤ回路７１４は、タイミング信号ＲＴＭとＡＮＤ回路
７１３との入力を受けて、その論理演算結果を列選択線
ＣＳＬＯＲ♯２に伝達する。

【０１４８】ＡＮＤ回路７１５はコラムアドレスＣＡ
（０）、ＣＡ（１）およびＣＡ（２）の入力を受けて、
その論理演算結果をＡＮＤ回路７１６に出力し、ＡＮＤ
回路７１６は、タイミング信号ＲＴＭとＡＮＤ回路７１
５との入力を受けて、その論理演算結果を列選択線ＣＳ
ＬＯＲ♯３に伝達する。

【０１４９】ＡＮＤ回路７１７は、コラムアドレスＣＡ
（０）、ＮＣＡ（１）およびＮＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７１８に出力し、Ａ
ＮＤ回路７１８は、タイミング信号ＲＴＭとＡＮＤ回路
７１７との入力を受けて、その論理演算結果を列選択線
ＣＳＬＯＲ♯ａ０に伝達する。

【０１５０】ＡＮＤ回路７１９は、コラムアドレスＣＡ
（０）、ＣＡ（１）およびＮＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７２０に出力し、Ａ
ＮＤ回路７２０はタイミング信号ＲＴＭとＡＮＤ回路７
１９との入力を受けて、その論理演算結果を列選択線Ｃ
ＳＬＯＲ♯ａ１に伝達する。

【０１５１】ＡＮＤ回路７２１は、コラムアドレスＣＡ
（０）、ＮＣＡ（１）およびＣＡ（２）の入力を受け
て、その論理演算結果をＡＮＤ回路７２２に出力し、Ａ
ＮＤ回路７２２はタイミング信号ＲＴＭとＡＮＤ回路７
２１との入力を受けて、その論理演算結果を列選択線Ｃ
ＳＬＯＲ♯ａ２に伝達する。

【０１５２】ＡＮＤ回路７２３は、コラムアドレスＣＡ
（０）、ＣＡ（１）およびＣＡ（２）の入力を受けて、
その論理演算結果をＡＮＤ回路７２４に出力し、ＡＮＤ
回路７２４は、タイミング信号ＲＴＭとＡＮＤ回路７２
３との入力を受けて、その論理演算結果を列選択線ＣＳ
ＬＯＲ♯ａ３に伝達する。なお、ここでは、読出につい
てのみ説明しているが書込についても適用可能である。

【０１５３】図２１（ａ）は、ダミー負荷回路９００の
回路構成を示す図である。ダミー負荷回路９００は、Ｎ
ＡＮＤ回路９０１および９０２を含む。

【０１５４】ＮＡＮＤ回路９０１は、列選択線ＣＳＬＯ
Ｒ＃ａ＜３：０＞および接地電圧ＧＮＤ（「Ｌ」レベ
ル）の入力を受ける。ＮＡＮＤ回路９０２は、列選択線
ＣＳＬＯＷ＃ａ＜３：０＞および接地電圧ＧＮＤ
（「Ｌ」レベル）の入力を受ける。ここで、ＮＡＮＤ回
路９０１および９０２は、ＣＳＬデコード回路１００で
用いられているＮＡＮＤ回路１０４および１０５と同じ
サイズのものとする。

【０１５５】また、図２１（ｂ）は、ダミー負荷回路９
００と置換可能なダミー負荷回路９１０の回路構成を示
す図である。

【０１５６】ダミー負荷回路９１０は、インバータ９１
１および９１２を含む。インバータ９１１は、列選択線
ＣＳＬＯＲ＃ａ＜３：０＞の入力を受ける。インバータ
９１２は、列選択線ＣＳＬＯＷ＃ａ＜３：０＞の入力を
受ける。ここで、インバータ９１１および９１２は、Ｃ
ＳＬデコード回路１００で用いられているインバータ１
０１および１０２と同じサイズのものとする。

【０１５７】この新たに負荷されたダミー負荷回路９０
０によってこれら列選択線ＣＳＬＯＲ♯ａ＜３：０＞お
よび列選択線ＣＳＬＯＲ♯＜３：０＞および列選択線Ｃ
ＳＬＥＲ＜３：０＞および列選択線ＣＳＬＯＷ♯ａ＜
３：０＞および列選択線ＣＳＬＯＷ♯＜３：０＞および
列選択線ＣＳＬＥＷ＜３：０＞の負荷が均等になる。そ
のため、負荷の差によって生じた信号間のレーシングが
なくなる。また同時に実施の形態２の図５においては最
大３つのセンスアンプ帯ＳＡＧ♯に入力していた信号が
本発明の実施の形態６により、最大２つのセンスアンプ
帯に入力することになるため、配線の負荷が軽減され信
号の高速化にも寄与する。

【０１５８】（実施の形態８）図２２は、実施の形態８
に従う、列デコード回路２ｈの回路構成である。

【０１５９】実施の形態２の図５と異なる点は、列選択
線ＣＳＬＥＲ＜３：０＞およびＣＳＬＥＷ＜３：０＞な
らびにＣＳＬＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０
＞に対して、それぞれメインの読出専用の列選択線ＮＣ
ＳＬＥＲ＜３：０＞およびＮＣＳＬＯＲ＜３：０＞なら
びに書込専用のＮＣＳＬＥＷ＜３：０＞およびＮＣＳＬ
ＯＷ＜３：０＞を設けた点にある。

【０１６０】ここで、メインの列選択線ＮＣＳＬＥＲ＜
３：０＞，ＮＣＳＬＥＷ＜３：０＞，ＮＣＳＬＯＲ＜
３：０＞およびＮＣＳＬＯＷ＜３：０＞は、それぞれ列
選択線ＣＳＬＥＲ＜３：０＞，ＣＳＬＥＷ＜３：０＞，
ＣＳＬＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０＞の反
転信号線である。

【０１６１】ここで、コラムプリデコード回路３００＃
は、図示しないが、図２８のコラムプリデコード回路３
００における、列選択線ＣＳＬＥＲ＜３：０＞およびＣ
ＳＬＯＲ＜３：０＞のそれぞれに対応するメインの列選
択線ＮＣＳＬＥＲ＜３：０＞およびＮＣＳＬＯＲ＜３：
０＞に、列選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＯ
Ｒ＜３：０＞の反転信号を伝達するものである。

【０１６２】また、メインの列選択線ＮＣＳＬＥＲ＜
３：０＞およびＮＣＳＬＥＷ＜３：０＞からインバータ
ＩＮＶ＃がそれぞれ列選択線ＣＳＬＥＲ＜３：０＞およ
びＣＳＬＥＷ＜３：０＞に接続され信号がリピートする
構成となっている。また、列選択線ＮＣＳＬＯＲ＜３：
０＞およびＮＣＳＬＯＷ＜３：０＞についてもインバー
タＩＮＶ＃がそれぞれ列選択線ＣＳＬＯＲ＜３：０＞お
よびＣＳＬＯＷ＜３：０＞に接続され信号がリピートす
る構成となっている。

【０１６３】本発明の実施の形態８の回路構成について
説明する。メインの列選択線ＮＣＳＬＥＲ＜３：０＞お
よびＮＣＳＬＥＷ＜３：０＞ならびにＮＣＳＬＯＲ＜
３：０＞およびＮＣＳＬＯＷ＜３：０＞に対してコラム
プリデコード回路３００＃で発生した信号が伝達され
る。

【０１６４】本発明の実施の形態８の回路構成により、
列選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＥＷ＜３：
０＞とＣＳＬＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０
＞は、２対３の不均等が発生するが、列デコード回路２
ａに比べて、インバータＩＮＶ＃により波形が整形され
るので負荷バランスは小さくなる。

【０１６５】また、メインの列選択線ＮＣＳＬＥＲ＜
３：０＞およびＮＣＳＬＥＷ＜３：０＞ならびにＮＣＳ
ＬＯＲ＜３：０＞およびＮＣＳＬＯＷ＜３：０＞の負荷
は、均等であり、高速動作の妨げとなる、負荷の不均等
が減少し、コラム系動作の高速化が図れる。

【０１６６】（実施の形態９）図２３は、実施の形態９
に従う、列デコード回路２ｉの回路構成である。

【０１６７】実施の形態８の図２２と異なる点は、メモ
リバンク＃毎に列選択線ＣＳＬＥＲ＜３：０＞およびＣ
ＳＬＥＷ＜３：０＞ならびにＣＳＬＯＲ＜３：０＞およ
びＣＳＬＯＷ＜３：０＞がそれぞれ設けられている点で
ある。その他の点については、実施の形態８で説明した
のと同様であるのでその詳細な説明は繰り返さない。

【０１６８】ここで、メインの列選択線ＮＣＳＬＥＲ＜
３：０＞およびＮＣＳＬＥＷ＜３：０＞は、共通とす
る。また、それぞれバンク毎の列選択線ＣＳＬＥＲ＜
３：０＞，ＣＳＬＥＷ＜３：０＞，ＣＳＬＯＲ＜３：０
＞およびＣＳＬＯＷ＜３：０＞に対して、インバータＩ
ＮＶ＃により信号が反転してリピートされる。

【０１６９】本発明の実施の形態９の回路構成により、
列選択線ＣＳＬＥＲ＜３：０＞およびＣＳＬＥＷ＜３：
０＞とＣＳＬＯＲ＜３：０＞およびＣＳＬＯＷ＜３：０
＞には不均等は残るが、バンクごとに列選択線を設ける
ため、３対２と差は小さくなる。さらに、インバータＩ
ＮＶ＃により波形が成形されるので、ほとんどタイミン
グ差はなくなる。

【０１７０】また、メインの列選択線ＮＣＳＬＥＲ＜
３：０＞およびＮＣＳＬＥＷ＜３：０＞ならびにＮＣＳ
ＬＯＲ＜３：０＞およびＮＣＳＬＯＷ＜３：０＞の負荷
は、均等であり、高速動作の妨げとなる、負荷の不均等
が減少し、コラム系動作の高速化が図れる。

【０１７１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１７２】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、第１のメモリバンクおよび第２のメモリバンクのそ
れぞれに含まれているＭ個のメモリブロックの両側に配
置されるＭ＋１個のセンスアンプ帯において、第１のメ
モリバンクにおいては、第１の選択線により奇数番目の
センスアンプ帯を活性化させ、第２のメモリバンクにお
いては、第１の選択線により、偶数番目のセンスアンプ
帯を活性化させ、第１のメモリバンクにおいては、第２
の選択線により、偶数番目のセンスアンプ帯を活性化さ
せ、第２のメモリバンクにおいては、第２の選択線によ
り、奇数番目のセンスアンプ帯を活性化させることによ
り、第１の選択線と、第２の選択線の負荷が均等にな
り、第１の選択線と、第２の選択線のタイミング差がな
くなるためコラム系動作の高速化が図られる。

【０１７３】請求項２記載の半導体記憶装置によれば、
ビット線と並列に入出力線を配置し、選択線をビット線
と交差して配置することによりレイアウト面積の縮小が
図れる。

【０１７４】請求項４記載の半導体記憶装置によれば、
複数のメモリバンクの各々において、各々にそれぞれ含
まれているＭ個のメモリブロックの両側に配置されるＭ
＋１個のセンスアンプ帯において、Ｍ＋１個のセンスア
ンプ帯と接続されてメモリブロックの列選択を行なう第
２の選択線と、メモリブロックのうちの第１および第２
のメモリ領域の一方を選択するための第１の選択線とを
各メモリバンク共通に設けることにより、第１の選択線
と第２の選択線の負荷が均等になり、第１の選択線と、
第２の選択線のタイミング差がなくなるためコラム系動
作の高速化が図れる。

【０１７５】請求項５記載の半導体記憶装置によれば、
メモリブロックのうちの第１の領域を選択する第１の選
択線と、第２の領域を選択する第３の選択線と、メモリ
ブロックの列選択を行なう第２の選択線とを各メモリバ
ンク共通に設け、Ｍ＋１個のセンスアンプ帯のうちの奇
数番目のセンスアンプ帯と、第１および第２の選択線と
接続し、偶数番目のセンスアンプ帯と、第３および第２
の選択線と接続することにより、第２の選択線にかかる
負荷を均等にすることができ、第２の選択線のタイミン
グ差がなくなるためコラム系動作の高速化が図れる。

【０１７６】請求項６記載の半導体記憶装置によれば、
複数のメモリバンクの各々において、各々にそれぞれ含
まれているＭ個のメモリブロックの両側に配置されるＭ
＋１個のセンスアンプ帯において、Ｍ＋１個のセンスア
ンプ帯と接続され、メモリブロックの列選択を行なう第
２の選択線を各メモリバンク毎に設け、メモリブロック
のうちの第１および第２のメモリ領域の一方を選択する
ための第１の選択線を各メモリバンク共通にさらに設け
ることにより、第１の選択線と第２の選択線の負荷が均
等になり、第１の選択線と、第２の選択線のタイミング
差がなくなり、また、第２の選択線の負荷が減少するた
めコラム系動作の高速化が図れる。

【０１７７】請求項７記載の半導体記憶装置によれば、
メモリブロックのうちの第１の領域を選択する第１の選
択線と、第２の領域を選択する第３の選択線とを各メモ
リバンク共通に設け、メモリブロックの列選択を行なう
第２の選択線を各メモリバンク毎に設け、Ｍ＋１個のセ
ンスアンプ帯のうちの奇数番目のセンスアンプ帯と、第
１および第２の選択線と接続し、偶数番目のセンスアン
プ帯と、第３および第２の選択線と接続することによ
り、第２の選択線にかかる負荷を均等にすることがで
き、第２の選択線のタイミング差がなくなりまた、負荷
が減少するためコラム系動作の高速化が図れる。

【０１７８】請求項８記載の半導体記憶装置によれば、
メモリブロックの奇数番目のセンスアンプ帯の列選択を
行なう第１の選択線と、偶数番目のセンスアンプ帯の列
選択を行なう第２の選択線とを各メモリバンクの各メモ
リブロック毎に、各センスアンプ帯と接続することによ
り、負荷を均等にすることができ、第１の選択線および
第２の選択線のタイミング差がなくなりまた、負荷が減
少するためコラム系動作の高速化が図れる。

【０１７９】請求項９記載の半導体記憶装置によれば、
メモリブロックの奇数番目のセンスアンプ帯の列選択を
行なう第１の選択線と、偶数番目のセンスアンプ帯の列
選択を行なう第２の選択線とを各メモリバンク共通に設
けそれぞれのセンスアンプ帯と接続し、第１の選択線ま
たは、第２の選択線のいずれか一方に、遅延負荷回路を
接続することにより、第１の選択線および第２の選択線
の負荷を均等にすることができ、第１の選択線および第
２の選択線のタイミング差がなくなりコラム系動作の高
速化が図れる。

【０１８０】請求項１０記載の半導体記憶装置によれ
ば、遅延負荷回路は、インバータまたは、ＮＡＮＤ回路
により構成されることにより、簡易にかかる回路を構成
することができる。

【０１８１】請求項１１記載の半導体記憶装置によれ
ば、各メモリバンク共通に第１のメイン選択線と、第２
のメイン選択線を設け、第１のメイン選択線から第１の
選択信号を伝達される第１のローカル選択線および第２
のメイン選択線から第２の選択信号を伝達される第２の
ローカル選択線を各メモリバンク毎に設け、第１および
第２のローカル選択線と、各メモリバンクにおける奇数
番目のセンスアンプ帯と偶数番目のセンスアンプ帯とが
それぞれ接続されることにより、第１および第２のロー
カル選択線のタイミング差がなくなり、コラム系動作の
高速化が図れる。

【０１８２】請求項１２記載の半導体記憶装置によれ
ば、各メモリバンク共通に、第１のメイン選択線と、第
２のメイン選択線と、第１のメイン選択線から第１の選
択信号が伝達される第１のローカル選択線と、第２のメ
イン選択線から第２の選択信号が伝達される第２のロー
カル選択線とを設け、第１および第２のローカル選択線
と、各メモリバンクにおける奇数番目のセンスアンプ帯
と偶数番目のセンスアンプ帯とがそれぞれ接続されるこ
とにより、第１および第２のローカル選択線のタイミン
グ差がなくなり、コラム系動作の高速化が図れる。

【図面の簡単な説明】

【図１】 多入出力・多バンク構成のロジック混載ＤＲ
ＡＭの回路構成１０００を示す図である。

【図２】 偶数番目および奇数番目のメモリバンクＢａ
ｎｋを示す図である。

【図３】 本発明の実施の形態１の書込時のタイミング
チャートを示す図である。

【図４】 ＤＲＡＭ１００００の概略図を示す図であ
る。

【図５】 行／列デコード回路２に含まれる、列デコー
ド回路２ｂの回路構成を示す図である。

【図６】 コラムプリデコード回路４００の回路構成を
示す図である。

【図７】 ＣＳＬデコード回路１１０ｂの回路構成を示
す図である。

【図８】 ＣＳＬデコード回路１２０ａの回路構成を示
す図である。

【図９】 実施の形態３に従う、列デコード回路２ｂの
変形例２ｃを示す図である。

【図１０】 実施の形態３に従う、動作波形を示す図で
ある。

【図１１】 実施の形態４に従う、列デコード回路２ｄ
の回路構成を示す図である。

【図１２】 コラムプリデコード回路５００の回路構成
を示す図である。

【図１３】 ＣＳＬデコード回路１３０ｂの回路構成を
示す図である。

【図１４】 ＣＳＬデコード回路１４０ａの回路構成を
示す図である。

【図１５】 実施の形態５に従う、列デコード回路２ｅ
の回路構成を示す図である。

【図１６】 実施の形態６に従う、列デコード回路２ｆ
の回路構成を示す図である。

【図１７】 コラムプリデコード回路６００の回路構成
を示す図である。

【図１８】 ＣＳＬデコード回路１４０ａの回路構成を
示す図である。

【図１９】 実施の形態７に従う、列デコード回路２ｇ
の回路構成を示す図である。

【図２０】 コラムプリデコード回路７００の回路構成
を示す図である。

【図２１】 ダミー負荷回路９００および９１０の回路
構成を示す図である。

【図２２】 実施の形態８に従う、列デコード回路２ｈ
の回路構成である。

【図２３】 実施の形態９に従う、列デコード回路２ｉ
の回路構成である。

【図２４】 メモリバンクＢＫと列選択線ＣＳＬ＿ＯＤ
Ｄ＜１：０＞およびＣＳＬ＿ＥＶＥＮ＜１：０＞との関
係を示す図である。

【図２５】 センスアンプブロック１１００の回路構成
を示す図である。

【図２６】 ビット線選択回路ＢＳＬ０およびＢＳＬ１
の回路構成を示す図である。

【図２７】 書込時のタイミングチャートを示す図であ
る。

【図２８】 メモリバンク＃０〜＃３と列デコード回路
２ａとの概略を示す図である。

【図２９】 コラムプリデコード回路３００の回路構成
を示す図である。

【図３０】 ブロック選択ラッチ回路２００ａの回路構
成を示す図である。

【図３１】 ＣＳＬデコード回路１００ｂの回路構成を
示す図である。

【図３２】 偶数番目のセンスアンプ帯ＳＡＧ＃０ｃと
接続されるＣＳＬデコード回路１００ｃの回路構成を示
す図である。

【図３３】 メモリセルアレイ１１の両側に配置される
センスアンプ帯ＳＡＧ＃０ｂとＳＡＧ＃０ｃに関して、
ビット線対ＢＬ，／ＢＬとの関係を示す図である。

【図３４】 センスアンプ帯ＳＡＧ♯０ｂの回路構成を
示す図である。

【符号の説明】

１０００ ｅＤＲＡＭ、１００００ ＤＲＡＭ、２ａ〜
ｉ 列デコード回路、３００，４００，５００，６０
０，７００ コラムプリデコード回路、＃０〜＃３ メ
モリバンク、１１００ センスアンプブロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 新納 充貴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 丸田 昌直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 加藤 宏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石川 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 辻 高晴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA36 AA42 AA49 BB09 BB17 BB35 BB36 CC74 CC79 CC82 CC92 CC93 CC97 DD09 JJ20 JJ30 KK35 LL01 LL05 LL06 LL07 PP01 PP02 PP07

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 第１および第２のメモリバンクを備え、 前記第１および第２のメモリバンクの各々は、 それぞれが第１および第２のメモリ領域に分割された、
   Ｍ個（Ｍ：２以上の偶数）のメモリブロックと、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯とを含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記第１および第２のメモリ領域のうち、前記第１のメ
   モリ領域が選択された場合に活性化される第１の選択線
   と、 前記第１および第２のメモリ領域のうち、前記第２のメ
   モリ領域が選択された場合に活性化される第２の選択線
   とをさらに備え、 前記第１のメモリバンクにおいては、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの奇数番目のセンスアンプ帯の
   各々は、前記第１の選択線と結合されて前記第１のメモ
   リ領域との間で前記データ入出力を実行するとともに、
   前記（Ｍ＋１）個のセンスアンプ帯のうちの偶数番目の
   センスアンプ帯の各々は、前記第２の選択線と結合され
   て、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記第２のメモリバンクにおいては、前記（Ｍ＋１)個
   のセンスアンプ帯のうちの奇数番目のセンスアンプ帯の
   各々は、前記第２の選択線と結合されて前記第２のメモ
   リ領域との間で前記データ入出力を実行するとともに、
   前記（Ｍ＋１)個のセンスアンプ帯のうちの偶数番目の
   センスアンプ帯の各々は、前記第１の選択線と結合され
   て前記第１のメモリ領域との間で前記データ入出力を実
   行する、半導体記憶装置。
2. 【請求項２】 前記Ｍ個のメモリブロックの各々は、行
   列状に配置される、データを保持するための複数のメモ
   リセルと、前記メモリセルの行にそれぞれ対応して設け
   られる、複数のビット線と、前記メモリセルの列にそれ
   ぞれ対応して設けられる、複数のワード線とを有し、 前記複数のビット線と並列に配置され、前記Ｍ＋１個の
   センスアンプ帯の各々と接続される入出力線をさらに備
   え、 前記第１および第２の選択線は、前記複数のビット線と
   交差する、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１および第２の選択線と接続され
   る、コラム選択回路をさらに備え、 前記第１および第２の選択線は、前記コラム選択回路か
   らデコードされた選択信号を伝達する、請求項１記載の
   半導体記憶装置。
4. 【請求項４】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルを有する
   とともに、同数ずつのメモリセル列を有する第１および
   第２のメモリ領域に分割されるＭ個（Ｍ：２以上の偶
   数）のメモリブロックと、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記第１および第２のメモリ領域の一方を選択するため
   の第１の選択信号を伝達する第１の選択線と、 前記第１および第２のメモリ領域の各々の中においてメ
   モリセル列を選択するための第２の選択信号を伝達する
   第２の選択線とをさらに備え、 前記複数のメモリバンクの各々は、前記（Ｍ＋１）個の
   センスアンプ帯にそれぞれ対応して配置され、各々が、
   前記第１および第２の選択信号に応じて、対応するメモ
   リセル列内における列選択を実行するための（Ｍ＋１）
   個のデコード回路をさらに含み、 各前記デコード回路は、前記第１および第２の選択線と
   接続される、半導体記憶装置。
5. 【請求項５】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルを有する
   とともに、同数ずつのメモリセル列を有する第１および
   第２のメモリ領域に分割されるＭ個（Ｍ：２以上の偶
   数）のメモリブロックと、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第１のデコ
   ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第２のデコ
   ード回路とをさらに含み、 各前記第１のデコード回路と接続されて、前記第１のメ
   モリ領域を選択するための第１の選択信号を伝達する第
   １の選択線と、 各前記第２のデコード回路と接続されて、前記第２のメ
   モリ領域を選択するための第２の選択信号を伝達する第
   ２の選択線と、 各前記第１および第２のデコード回路と接続されて、各
   前記第１および第２のメモリ領域のいずれかの内におい
   て前記列選択を実行するための第３の選択信号を伝達す
   る第３の選択線とをさらに備える、半導体記憶装置。
6. 【請求項６】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルを有する
   とともに、同数ずつのメモリセル列を有する第１および
   第２のメモリ領域に分割されるＭ個（Ｍ：２以上の偶
   数）のメモリブロックと、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記複数のメモリバンクに共通に配置され、前記第１お
   よび第２のメモリ領域の一方を選択するための第１の選
   択信号を伝達する第１の選択線と、 前記複数のメモリバンク各々に配置され、前記第１およ
   び第２のメモリ領域の各々の中において、メモリセル列
   を選択するための第２の選択信号を伝達する第２の選択
   線とをさらに備え、 前記複数のメモリバンクの各々は、前記（Ｍ＋１）個の
   センスアンプ帯にそれぞれ対応して配置され、各々が、
   前記第１および第２の選択信号に応じて、対応するメモ
   リセル列内における列選択を実行するための（Ｍ＋１）
   個のデコード回路をさらに含み、 各前記デコード回路は、前記第１の選択線および前記第
   ２の選択線と接続される、半導体記憶装置。
7. 【請求項７】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルを有する
   とともに、同数ずつのメモリセル列を有する第１および
   第２のメモリ領域に分割されるＭ個（Ｍ：２以上の偶
   数）のメモリブロックと、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第１のデコ
   ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第２のデコ
   ード回路とをさらに含み、 前記複数のメモリバンクに共通に配置され、各前記第１
   のデコード回路と接続されて、前記第１のメモリ領域を
   選択するための第１の選択信号を伝達する第１の選択線
   と、 前記複数のメモリバンクに共通に配置され、各前記第２
   のデコード回路と接続されて、前記第２のメモリ領域を
   選択するための第２の選択信号を伝達する第２の選択線
   と、 前記複数のメモリバンク各々に配置され、各前記第１お
   よび第２のデコード回路と接続されて、各前記第１およ
   び第２のメモリ領域のいずれかの内において前記列選択
   を実行するための第３の選択信号を伝達する第３の選択
   線とをさらに備える、半導体記憶装置
8. 【請求項８】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルと、メモ
   リセル列にそれぞれ対応して設けられる複数のビット線
   とを有するＭ個（Ｍ：２以上の偶数）のメモリブロック
   を含み、 前記Ｍ個のメモリブロックの各々は、各々が同数ずつの
   メモリセル列を有する、第１および第２のメモリ領域に
   分割され、 前記複数のメモリバンクの各々は、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックの各々は、前記（Ｍ＋１）個
   のセンスアンプ帯のうちの隣接する２個ずつの間に配置
   され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第１のデコ
   ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第２のデコ
   ード回路とをさらに含み、 前記複数の第１のデコード回路にそれぞれ対応して設け
   られ、各々が、対応する第１のメモリ領域内において前
   記列選択を実行するための第１の選択信号を伝達する複
   数の第１の選択線と、 前記複数の第２のデコード回路にそれぞれ対応して設け
   られ、各々が、対応する第２のメモリ領域内において前
   記列選択を実行するための第２の選択信号を伝達する複
   数の第２の選択線とをさらに備える、半導体記憶装置。
9. 【請求項９】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルと、メモ
   リセル列にそれぞれ対応して設けられる複数のビット線
   とを有するＭ個（Ｍ：２以上の偶数）のメモリブロック
   を含み、 前記Ｍ個のメモリブロックの各々は、各々が同数ずつの
   メモリセル列を有する、第１および第２のメモリ領域に
   分割され、 前記複数のメモリバンクの各々は、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
   なくとも１つのメモリブロックにおいて、前記第１およ
   び第２のメモリ領域の一方との間でデータ入出力を行な
   うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックは、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの隣接する２個ずつの間にそれぞれ配
   置され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
   １）個のセンスアンプ帯のうちの奇数番目のセンスアン
   プ帯の各々は、前記第１のメモリ領域との間で前記デー
   タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
   スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
   は、前記第２のメモリ領域との間で前記データ入出力を
   実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第１のデコ
   ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
   され、各々が列選択を実行するための複数の第２のデコ
   ード回路とをさらに含み、 各前記第１のデコード回路と接続されて、前記第１のメ
   モリ領域内において前記列選択を実行するための第１の
   選択信号を伝達する第１の選択線と、 各前記第２のデコード回路と接続されて、前記第２のメ
   モリ領域内において前記列選択を実行するための第２の
   選択信号を伝達する第２の選択線と、 前記第１および第２の選択線の一方に対応して設けら
   れ、前記一方における信号伝播を所定時間遅延させるた
   めの遅延負荷回路とをさらに備える、半導体記憶装置。
10. 【請求項１０】 前記遅延負荷回路は、インバータまた
    はＮＡＮＤ回路を有する、請求項９記載の半導体記憶装
    置。
11. 【請求項１１】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルと、メモ
    リセル列にそれぞれ対応して設けられる複数のビット線
    とを有するＭ個（Ｍ：２以上の偶数）のメモリブロック
    を含み、 前記Ｍ個のメモリブロックの各々は、各々が同数ずつの
    メモリセル列を有する、第１および第２のメモリ領域に
    分割され、 前記複数のメモリバンクの各々は、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
    なくとも１つのメモリブロックにおいて、前記第１およ
    び第２のメモリ領域の一方との間でデータ入出力を行な
    うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックは、前記（Ｍ＋１）個のセン
    スアンプ帯のうちの隣接する２個ずつの間にそれぞれ配
    置され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
    １）個のセンスアンプ帯のうちの奇数番目のセンスアン
    プ帯の各々は、前記第１のメモリ領域との間で前記デー
    タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
    スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
    は、前記第２のメモリ領域との間で前記データ入出力を
    実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
    され、各々が列選択を実行するための複数の第１のデコ
    ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
    され、各々が列選択を実行するための複数の第２のデコ
    ード回路と、 各前記第１のデコード回路と接続されて、前記第１のメ
    モリ領域内において前記列選択を実行するための第１の
    選択信号を伝達する第１のローカル選択線と、 各前記第２のデコード回路と接続されて、前記第２のメ
    モリ領域内において前記列選択を実行するための第２の
    選択信号を伝達する第２のローカル選択線とを含み、 前記複数のメモリバンクに共通に配置され、前記第１の
    選択信号を伝達する第１のメイン選択線と、 前記複数のメモリバンクに共通に配置され、前記第２の
    選択信号を伝達する第２のメイン選択線と、 各前記メモリバンクごとに設けられ、前記第１のメイン
    選択線から前記第１のローカル選択線に対して前記第１
    の選択信号を伝達する第１の信号伝達部と、 各前記メモリバンクごとに設けられ、前記第２のメイン
    選択線から前記第２のローカル選択線に対して前記第２
    の選択信号を伝達する第２の信号伝達部とをさらに備え
    る、半導体記憶装置。
12. 【請求項１２】 複数のメモリバンクを備え、 前記複数のメモリバンクの各々は、 各々が、行列状に配置された複数のメモリセルと、メモ
    リセル列にそれぞれ対応して設けられる複数のビット線
    とを有するＭ個（Ｍ：２以上の偶数）のメモリブロック
    を含み、 前記Ｍ個のメモリブロックの各々は、各々が同数ずつの
    メモリセル列を有する、第１および第２のメモリ領域に
    分割され、 前記複数のメモリバンクの各々は、 各々が、前記Ｍ個のメモリブロックのうちの隣接する少
    なくとも１つのメモリブロックにおいて、前記第１およ
    び第２のメモリ領域の一方との間でデータ入出力を行な
    うための（Ｍ＋１）個のセンスアンプ帯をさらに含み、 前記Ｍ個のメモリブロックは、前記（Ｍ＋１）個のセン
    スアンプ帯のうちの隣接する２個ずつの間にそれぞれ配
    置され、 前記複数のメモリバンクの各々において、前記（Ｍ＋
    １）個のセンスアンプ帯のうちの奇数番目のセンスアン
    プ帯の各々は、前記第１のメモリ領域との間で前記デー
    タ入出力を実行するとともに、前記（Ｍ＋１）個のセン
    スアンプ帯のうちの偶数番目のセンスアンプ帯の各々
    は、前記第２のメモリ領域との間で前記データ入出力を
    実行し、 前記複数のメモリバンクの各々は、 前記奇数番目のセンスアンプ帯にそれぞれ対応して配置
    され、各々が列選択を実行するための複数の第１のデコ
    ード回路と、 前記偶数番目のセンスアンプ帯にそれぞれ対応して配置
    され、各々が列選択を実行するための複数の第２のデコ
    ード回路とを含み、 各前記第１のデコード回路と接続されて、前記第１のメ
    モリ領域内において前記列選択を実行するための第１の
    選択信号を伝達する第１のローカル選択線と、 各前記第２のデコード回路と接続されて、前記第２のメ
    モリ領域内において前記列選択を実行するための第２の
    選択信号を伝達する第２のローカル選択線と、 前記複数のメモリバンクに共通に配置され、前記第１の
    選択信号を伝達する第１のメイン選択線と、 前記複数のメモリバンクに共通に配置され、前記第２の
    選択信号を伝達する第２のメイン選択線と、 前記第１のメイン選択線から前記第１のローカル選択線
    に対して前記第１の選択信号を伝達する第１の信号伝達
    部と、 前記第２のメイン選択線から前記第２のローカル選択線
    に対して前記第２の選択信号を伝達する第２の信号伝達
    部とをさらに備える、半導体記憶装置。