JP2001297586A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線対とデータ入出力線対とを最適なタ
イミングで接続することのできる半導体記憶装置を提供
する。 【解決手段】 本発明による半導体記憶装置は、ビット
線対とデータ入出力線対との接続を制御するための接続
制御回路１００を備える。接続制御回路１００は、フリ
ップフロップを含む。接続制御回路１００は、センスア
ンプ活性化信号φＮとコラムバンクアドレスφＣＢとに
応じて、ビット線対とデータ入出力線対とを電気的に接
続するためのゲートを制御するインターロック信号ＣＥ
をＨまたはＬレベルに設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、より特定的には、複数のバンクを有する半導体記憶
装置に関する。

【０００２】

【従来の技術】従来より複数のバンクを有する半導体記
憶装置がある。当該半導体記憶装置において、各バンク
は、行列状に配置される複数のメモリセル、複数の行に
対応して設けられる複数のワード線および複数の列に対
応して設けられる複数のビット線を含む。これらのバン
クの活性化および非活性化（プリチャージ）などをほぼ
互いに独立に行なうことができる。

【０００３】当該半導体記憶装置においては、まず、選
択されたバンクにおいて、選択されたワード線に接続さ
れるビット線対のデータがセンスアンプにより差動増幅
される。そして、書込／読出動作命令を受けると、指定
されるビット線対とデータ入出力線対とが電気的に接続
される。この結果、選択されるメモリセルにデータが書
込まれ、または選択されたメモリセルからデータが読出
される。

【０００４】

【発明が解決しようとする課題】ところで、センスアン
プが活性化した後所定が経過するまでの間はデータ入出
力線対とビット線対とを電気的に接続することができな
い。

【０００５】これは、センスアンプが対になるビット線
間の微妙な電位差を充分増幅するまでの待ち時間が必要
とされるためである。なお、センスアンプにおける増幅
期間が長ければ長いほど、センスアンプにおける電位差
の増幅が確実に行なえる。

【０００６】一方で、半導体記憶装置の規格により、バ
ンクの活性化から規定期間ｔＲＣＤが経過後にはリード
・ライトコマンドが入力可能になる。したがって、規定
時間ｔＲＣＤを満たせば、ビット線対とデータ入出力線
対とを接続することが許される必要がある。

【０００７】そこで、従来の半導体記憶装置では、ビッ
ト線対とデータ入出力線との接続は、図１０に示される
接続制御回路９００が出力する制御信号（インターロッ
ク信号）に基づき制御している。

【０００８】図１０に示される接続制御回路９００は、
インバータ９０２Ａ、９０２Ｂ、…、および９０２Ｍで
構成される遅延段９０１、インバータ９０３、ならびに
ＮＡＮＤ回路９０４を備える。インバータ９０２Ａ、９
０２Ｂ、…、９０２Ｍは、直列に接続される。インバー
タ９０２Ａは、センスアンプ活性化信号φＮを受ける。
遅延段９０１は、センスアンプ活性化信号φＮを遅延し
て、信号φＸを出力する。ＮＡＮＤ回路９０４は、セン
スアンプ活性化信号φＮと信号φＸとを受ける。インバ
ータ９０３は、ＮＡＮＤ回路９０４の出力を反転して、
インターロック信号ＣＥを出力する。

【０００９】センスアンプ活性化信号φＮは、センスア
ンプを活性化させるための信号である。行選択動作が開
始されると、選択されたバンクのセンスアンプ活性化信
号φＮがＨレベルになる。Ｈレベルのセンスアンプ活性
化信号φＮを受けるセンスアンプにより、当該センスア
ンプに接続される対になるビット線間の電位差が増幅さ
れる。

【００１０】図１１に示されるように、センスアンプ活
性化信号φＮがＨレベルになってから遅延段９０１によ
る遅延時間分（△Ｄ）が経過すると、インターロック信
号ＣＥがＨレベルになる。

【００１１】インターロック信号ＣＥがＨレベルになる
と、図示しないゲートを介して、選択された列（ビット
線対）とデータ入出力線対とが電気的に接続可能な状態
になる。したがって、センスアンプ活性化後、所定時間
△Ｄが経過した後にビット線対とデータ入出力線対との
接続が可能になる。

【００１２】しかしながら、従来の接続制御回路９００
によると、インターロック信号ＣＥの活性タイミングは
遅延段９０１により決定される。このため、プロセスや
温度、または電圧条件によりインターロック信号ＣＥの
活性タイミングにずれが生じるため、上記した規定時間
ｔＲＣＤを満たし、かつ充分なマージンを確保すること
が困難であるという問題があった。

【００１３】そこで、本発明は上述した問題を解決する
ためになされたものであり、その目的は、ビット線対と
データ入出力線対とを最適なタイミングで接続すること
のできる半導体記憶装置を提供することである。

【００１４】

【課題を解決するための手段】この発明による半導体記
憶装置は、各々が、行列状に配列される複数のメモリセ
ルと、複数のワード線と、複数のビット線対とを含む複
数のメモリブロックと、外部と複数のメモリブロックと
の間でデータの授受を行なうためのデータ入出力線と、
アドレス信号に応じて、メモリブロックを選択するため
の選択回路と、選択されるメモリブロックを活性化し、
選択されるメモリブロックからデータを読出し、または
選択されるメモリブロックにデータを書込むための制御
を行なう制御回路と、活性状態の制御信号を受けて、選
択されるメモリブロックとデータ入出力線とを接続する
ための動作を行なうゲートと、ゲートの動作を制御する
接続制御回路とを備え、接続制御回路は、データの読出
またはデータの書込を指定する読出／書込コマンドが入
力されるまで、制御信号を非活性状態に設定する。

【００１５】好ましくは、各々が、活性状態のセンスア
ンプ活性化信号に応答して対応するビット線対の電位差
を差動増幅する複数のセンスアンプをさらに備え、制御
回路は、選択されるメモリブロックを活性化するため、
対応するセンスアンプ活性化信号を活性化する回路を含
み、接続制御回路は、センスアンプ活性化信号が活性化
した後読出／書込コマンドが入力されるまで、制御信号
を非活性状態に設定する。

【００１６】好ましくは、データ入出力線は、複数のロ
ーカル入出力線と、複数のメモリブロックに共通して設
けられるグローバル入出力線とを含み、ゲートは、複数
のローカル入出力線のそれぞれに対応して設けられる複
数の選択ゲートと、複数のローカル入出力線のそれぞれ
とグローバル入出力線との間に配置される複数のスイッ
チとを含み、複数の選択ゲートは、制御信号に応答し
て、データの読出またはデータの書込の対象となるメモ
リブロックと対応するローカル入出力線と電気的に接続
可能になるように動作し、複数のスイッチは、読出／書
込コマンドが入力されると、対応するローカル入出力線
と前記グローバル入出力線とを選択的に接続する。

【００１７】好ましくは、入力されるコマンドをデコー
ドするコマンドデコーダをさらに備え、コマンドデコー
ダは、読出／書込コマンドを受けるとタイミング信号を
発生し、選択回路は、タイミング信号を受けると、アド
レス信号により指定されるデータの読出またはデータの
書込の対象となるメモリブロックを指定するコラムバン
クアドレスを活性化し、接続制御回路は、センスアンプ
活性化信号とコラムバンクアドレスとを受けて、制御信
号を発生する論理回路を含む。

【００１８】特に、論理回路は、センスアンプ活性化信
号とコラムバンクアドレスとを入力に受けるフリップフ
ロップで構成される。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて詳細に説明する。図中同一部分または相当
部分には同一記号または同一符号を付し、その説明を繰
返さない。本発明の実施の形態による半導体記憶装置
は、図１に示される接続制御回路１００により、外部と
の間でデータの授受を行なうためのデータ入出力線対と
ビット線対との電気的な接続を制御する。

【００２０】図１に示される接続制御回路１００は、Ｎ
ＡＮＤ回路１０１およびフリップフロップ１０２を含
む。ＮＡＮＤ回路１０１は、センスアンプ活性化信号φ
ＮおよびコラムバンクアドレスφＣＢを受ける。

【００２１】センスアンプ活性化信号φＮは、ビット線
対の電位差を差動増幅するセンスアンプを活性化させる
ための信号である。センスアンプは、Ｈレベルのセンス
アンプ活性化信号φＮに基づき動作する。

【００２２】コラムバンクアドレスφＣＢは、後述する
ようにバンクに対するデータの読出／書込動作の指定を
条件として活性化する信号である。

【００２３】フリップフロップ１０２は、論理回路（Ｎ
ＡＮＤ回路）１０３とＮＡＮＤ回路１０４とで構成され
る。論理回路１０３は、ＮＡＮＤ回路１０１の出力とＮ
ＡＮＤ回路１０４の出力とを受け、ビット線対とデータ
入出力線対との接続を制御するインターロック信号ＣＥ
を出力する。ＮＡＮＤ回路１０４は、インターロック信
号ＣＥとセンスアンプ活性化信号φＮとを入力に受け
る。

【００２４】接続制御回路１００の動作について、図２
を用いて説明する。図２に示されるように、バンクが選
択されかつワード線が選択されると選択バンクに対応し
て設けられるセンスアンプを動作させるためのセンスア
ンプ活性化信号φＮが活性化（時刻ｔ０）する。この
後、書込／読出動作の命令であるリード／ライトコマン
ドが入力される（時刻ｔ１）と、書込／読出動作の対象
であるバンクに対するコラムバンクアドレスφＣＢがＨ
レベルになる（時刻ｔ２）。コラムバンクアドレスφＣ
ＢがＨレベルに立上がると、インターロック信号ＣＥが
Ｈレベルになる。

【００２５】このような接続制御回路１００を有する半
導体記憶装置１０００の一例について、図３を用いて説
明する。半導体記憶装置１０００は、図３に示されるよ
うに、複数のバンクＢ０〜Ｂｎと、センスアンプ帯ＳＡ
０〜ＳＡｎ＋１とを含むメモリアレイ部１を備える。各
バンクは、行列状に配置される複数のメモリセルと、複
数の行に対応して配置される複数のワード線と、複数の
列に対応して配置されるビット線とを含む。センスアン
プ帯は、各バンクを挟むように配置する。隣接するバン
クは、お互いの間に配置されるセンスアンプ帯を共有す
る（シェアードセンスアンプ構成）。選択されたバンク
が対応のセンスアンプ帯に接続されると、選択されたバ
ンクと対をなす非選択のバンクは対応のセンスアンプ帯
から切離される。

【００２６】半導体記憶装置１０００はさらに、クロッ
ク信号Ｐに同期して、外部から与えられるコマンドＣＭ
をラッチするコマンドラッチ２、クロック信号Ｐに同期
して、外部から与えられるバンクアドレス信号ＢＡｄｄ
をラッチするバンクアドレスラッチ４、クロック信号Ｐ
に同期して、外部から与えられるアドレス信号Ａｄｄを
ラッチするアドレスラッチ６、コマンドラッチ２でラッ
チされたコマンドをデコードするコマンドデコーダ８、
コマンドデコーダ８の制御に基づきバンクアドレスラッ
チ４によりラッチされたバンクアドレスＢＡをデコード
し、バンクを指定する信号（ロウバンク指定信号ＲＢ、
コラムバンク指定信号ＣＢ）を発生するバンクデコーダ
１０およびアドレスラッチ６の出力に基づき列方向の選
択を行なうコラムデコーダ１２を備える。

【００２７】コマンドＣＭは、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥのような個々の制御
信号であってもよく、また複数の制御信号の状態の組合
せで動作モードが指定されるものであってもよい。コマ
ンドデコーダ８は、入力されるコマンドＣＭをデコード
することにより、内部動作を制御するための内部制御信
号を発生する。

【００２８】半導体記憶装置１０００はさらに、バンク
Ｂ０〜Ｂｎのそれぞれに対応して設けられ対応するバン
クを活性／非活性にするためのアレイ駆動回路ＤＲ０〜
ＤＲｎと、センスアンプ帯ＳＡ０〜ＳＡｎ＋１のそれぞ
れに対応して設けられるセンス／接続制御回路ＳＩＤ０
〜ＳＩＤｎ＋１とを備える。

【００２９】アレイ駆動回路ＤＲ０〜ＤＲｎは、対応す
るバンクの行選択および駆動を行なうための回路（ロウ
デコーダおよびワード線ドライバ）や、対応するバンク
内のビット線を所定のタイミングでプリチャージ／イコ
ライズするための制御信号（イコライズ信号ＢＬＥＱ）
を発生する回路等を含む。

【００３０】アレイ駆動回路ＤＲ０〜ＤＲｎは、コマン
ドデコーダ８から受ける内部制御信号、アドレスラッチ
６の出力する内部アドレスＡＤおよびバンクデコーダ１
０の出力するロウバンク指定信号ＲＢに基づき、ワード
線（行）を選択・駆動する。

【００３１】センス／接続制御回路ＳＩＤ０〜ＳＩＤｎ
＋１は、対応するセンスアンプ帯に与えるセンスアンプ
活性化信号φＮを駆動するための回路、接続制御回路１
００、バンクとセンスアンプ帯との接続／分離を制御す
る回路、センスアンプ帯毎に設けられるローカルＩＯ線
対（ＩＯ；入出力）と全バンク共通で設けられるグロー
バルＩＯ線対との接続を制御する回路等を含む。

【００３２】コマンドデコーダ８の出力は、制御バス１
３Ａを介してアレイ駆動回路ＤＲ０〜ＤＲｎおよびコラ
ムデコーダ１２に、制御バス１３Ｂを介してセンス／接
続制御回路ＳＩＤ０〜ＳＩＤｎ＋１にそれぞれ与えられ
る。

【００３３】また、バンクデコーダ１０の出力は、バン
ク指定バス１４を介してアレイ駆動回路ＤＲ０〜ＤＲｎ
およびセンス／接続制御回路ＳＩＤ０〜ＳＩＤｎ＋１に
与えられる。アドレスラッチ６によりラッチされた内部
アドレスＡＤは、内部アドレスバス１５を介してアレイ
駆動回路ＤＲ０〜ＤＲｎおよびコラムデコーダ１２に伝
達される。

【００３４】バンクＢｉ（ｉ＝１〜ｎ）に対応して配置
されるアレイ駆動回路ＤＲｉの動作を、図４を参照して
説明する。時刻ｔ０において、クロック信号Ｐに同期し
て、選択されるバンク内の行を活性化させることを指定
するアクティブコマンドＡＣＴが与えられる。アクティ
ブコマンドＡＣＴは、クロック信号Ｐが立上がるときに
ロウアドレスストローブ信号／ＲＡＳがＬレベル、コラ
ムアドレスストローブ信号／ＣＡＳがＨレベル、ライト
イネーブル信号／ＷＥがＨレベルのときに与えられる。

【００３５】アクティブコマンドＡＣＴと同時にバンク
アドレスＢＡと内部アドレスＡＤとが与えられる。コマ
ンドデコーダ８により、アクティブコマンドＡＣＴがデ
コードされ、アレイ駆動回路ＤＲｉを制御する信号が出
力される。

【００３６】バンクデコーダ１０がコマンドデコーダ８
の制御により活性化され、与えられたバンクアドレスＢ
Ａをデコードする。そして、バンクＢｉを指定するロウ
バンク指定信号ＲＢが選択状態に駆動される。

【００３７】これに応じて、アレイ駆動回路ＤＲｉにお
いて、イコライズ信号ＢＬＥＱｉが非活性状態になる。
バンクＢｉのビット線対は、中間電位（プリチャージ電
位ＶＢＬ）でフローティング状態になる。

【００３８】さらに、アレイ駆動回路ＤＲｉにおいて内
部アドレスＡＤがデコードされ、対応するワード線ＷＬ
が選択状態に駆動される。

【００３９】これにより、選択状態のワード線ＷＬに接
続されるメモリセルの記憶データがビット線ＢＬ（また
は／ＢＬ）に伝達される。ビット線ＢＬおよび／ＢＬ間
に当該記憶データによる電位差が生じる。次いで、バン
クＢｉに対応して設けられるセンスアンプに入力される
センスアンプ活性化信号φＮｉが活性状態となる。活性
化されたセンスアンプは、ビット線ＢＬおよび／ＢＬの
微小電位差を増幅する。

【００４０】この状態において、バンクＢｉに対するリ
ード／ライトコマンドが入力されると、コマンドに応じ
てデータの読出／書込動作が行なわれることになる。

【００４１】次に、接続制御回路１００に入力されるコ
ラムバンクアドレスφＣＢについて、図５および図６を
用いて説明する。図５を参照して、データの読出動作を
指定するリードコマンド（ＲＥＡＤ）またはデータの書
込動作を指定するライトコマンド（ＷＲＩＴＥ）がコマ
ンドデコーダ８に入力されると、コマンドデコーダ８
は、Ｈレベルのタイミング信号φＣＤを発生する。

【００４２】バンクデコーダ１０は、タイミング信号φ
ＣＤを受けると、入力されるバンクアドレスＢＡにより
指定されるバンクＢｉのコラムバンク指定信号ＣＢｉを
Ｈレベルに活性化して出力する。その他のコラムバンク
指定信号は、Ｌレベルのままである。

【００４３】センス／接続制御回路は、コラムバンク指
定信号ＣＢを受けて、対応する接続制御回路１００に与
えるコラムバンクアドレスφＣＢを生成する。

【００４４】バンクＢｉ（ｉ＝１〜ｎ）に対応して配置
されるセンスアンプ帯をＳＡｉ，ＳＡｊとし、センスア
ンプ帯ＳＡｉに対して配置されるセンス／接続制御回路
をＳＩＤｉとする。また、バンクＢｉとセンスアンプ帯
ＳＡｉを共有するバンクをＢｈとする。

【００４５】センス／接続制御回路ＳＩＤｉを一例に説
明する。図６に示されるように、センス／接続制御回路
ＳＩＤｉは、バンク選択信号発生部３０を含む。バンク
選択信号発生部３０は、コラムバンク指定信号ＣＢｉお
よびコラムバンク指定信号ＣＢｈを受けるＯＲ回路３
２、およびタイミング信号φＣＤとＯＲ回路３２の出力
信号とを受けるＡＮＤ回路３４を含む。センス／接続制
御回路ＳＩＤｉにおけるＡＮＤ回路３４は、コラムバン
クアドレスφＣＢｉを出力する。

【００４６】コラムバンク指定信号ＣＢｉは、バンクＢ
ｉに対する読出／書込動作が指定されると活性化する信
号であり、コラムバンク指定信号ＣＢｈは、バンクＢｈ
に対する読出／書込動作が指定されると活性化する信号
である。

【００４７】タイミング信号φＣＤがＨレベルであり、
かつバンクＢｉまたは隣接するバンクＢｈが選択される
と、ＡＮＤ回路３４からＨレベルのコラムバンクアドレ
スφＣＢｉが出力される。

【００４８】したがって、コラムバンクアドレスφＣＢ
ｉは、バンクＢｉまたはＢｈに対するリード／ライトコ
マンドの入力があるとＨレベルの活性状態になる。バン
クＢｉが読出／書込動作の対象として指定されると（コ
ラムバンク指定信号ＣＢｉがＨレベルになる）、コラム
バンク指定信号ＣＢｉ以外のコラムバンク指定信号を受
けるセンス／接続制御回路においては、コラムバンクア
ドレスは非活性状態を保持する。

【００４９】次に、半導体記憶装置１０００におけるバ
ンクとセンスアンプ帯との関係を、図７を用いて説明す
る。図７においては、バンクＢｉと、バンクＢｉを挟む
ように配置されるセンスアンプ帯ＳＡｉ、ＳＡｊと、セ
ンスアンプ帯ＳＡｉを共有するバンクＢｈと、センスア
ンプ帯ＳＡｊを共有するバンクＢｊとが代表的に示され
ている。

【００５０】バンクＢｉは、行列状に配置される複数の
メモリセルＭと、行に対応して配置され、対応の行のメ
モリセルＭが接続されるワード線と、列に対応して配置
され、対応の列のメモリセルＭが接続されるビット線と
を含む。図７において、ＷＬ０〜ＷＬｍはワード線を、
ＢＬｉ１，／ＢＬｉ１、ＢＬｉ２，／ＢＬｉ２、ＢＬｉ
３，／ＢＬｉ３、ＢＬｉ４，／ＢＬｉ４はビット線対を
それぞれ表わしている。ビット線対は、交互に、両側の
センスアンプ帯ＳＡｉ，ＳＡｊに含まれるセンスアンプ
に接続される。

【００５１】ビット線対ＢＬｉ１，／ＢＬｉ１は、分離
ゲートＧｉ１を介してセンスアンプ帯ＳＡｊのセンスア
ンプＳＡｂ１に接続され、ビット線ＢＬｉ２，／ＢＬｉ
２は、分離ゲートＧｉ２を介してセンスアンプ帯ＳＡｉ
のセンスアンプＳＡａ１に接続される。

【００５２】ビット線対ＢＬｉ３，／ＢＬｉ３は、分離
ゲートＧｉ３を介してセンスアンプ帯ＳＡｊのセンスア
ンプＳＡｂ２に接続され、ビット線ＢＬｉ４，／ＢＬｉ
４は、分離ゲートＧｉ４を介してセンスアンプ帯ＳＡｉ
のセンスアンプＳＡａ２に接続される。

【００５３】分離ゲートＧｉ２，Ｇｉ４，…は、ゲート
制御信号ＢＬＩ（ｉ、１）により導通／非導通が制御さ
れ、分離ゲートＧｉ１，Ｇｉ３，…は、ゲート制御信号
ＢＬＩ（ｊ、０）により、導通／非導通が制御される。

【００５４】バンクＢｈのビット線対ＢＬａ１，／ＢＬ
ａ１および／ＢＬａ３，／ＢＬａ３は、分離ゲートＧｈ
１，Ｇｈ３を介してセンスアンプＳＡａ１およびＳＡａ
２にそれぞれ接続される。分離ゲートＧｈ１，Ｇｈ３は
ゲート制御信号ＢＬＩ（ｉ、０）により導通／非導通が
制御される。バンクＢｊのビット線対ＢＬｂ２，／ＢＬ
ｂ２およびＢＬｂ４，／ＢＬｂ４は、分離ゲートＧｊ
２，Ｇｊ４を介してセンスアンプＳＡｂ１およびＳＡｂ
２にそれぞれ接続される。分離ゲートＧｊ２，Ｇｊ４，
…は、ゲート制御信号ＢＬＩ（ｊ、１）により、導通／
非導通が制御される。

【００５５】分離ゲートは、ＮＭＯＳトランジスタＴ１
およびＴ２で構成される。ゲート制御信号ＢＬＩ（ｉ、
０），ＢＬＩ（ｉ、１），…を発生する回路は、センス
／接続制御回路ＳＩＤｉに含まれる。当該回路は、スタ
ンバイ状態では、ゲート制御信号をＨレベルに設定す
る。そして、ロウバンク指定信号に応じてゲート制御信
号を駆動する。

【００５６】したがって、スタンバイ時においては、セ
ンスアンプ帯ＳＡｉを共有するバンクＢｉおよびＢｈは
ともにセンスアンプ帯ＳＡｉに接続される。バンクＢｉ
が選択状態になると、当該回路は、ゲート制御信号ＢＬ
Ｉ（ｉ、０）をＬレベルにし、ゲート制御信号ＢＬＩ
（ｉ、１）をＨレベルに維持する。これにより、選択さ
れるバンクＢｉのみが、センスアンプ帯ＳＡｉに接続さ
れることになる。

【００５７】次に、本発明の実施の形態によるセンスア
ンプ帯の具体的な構成について、センスアンプ帯ＳＡｉ
を一例に図８を用いて説明する。

【００５８】図８において、センスアンプ帯ＳＡｉは、
イコライズ信号ＢＬＥＱｉに応答して活性化され、ビッ
ト線対を所定の中間電位ＶＢＬにプリチャージしかつイ
コライズするプリチャージ／イコライズ回路ＰＥと、セ
ンスアンプ活性化信号φＮｉおよび／φＰｉに応答して
活性化され、ビット線対の電位を差動的に増幅するセン
スアンプと、ローカルＩＯ（ＩＯ：入出力）線対ＬＩＯ
ｉ，／ＬＩＯｉと、ビット線対とローカルＩＯ線対ＬＩ
Ｏｉ，／ＬＩＯｉとを接続するための列選択ゲートと、
ローカル線対ＬＩＯｉ，／ＬＩＯｉとすべてのバンクに
対して共通して設けられるグローバルＩＯ線対ＧＩＯ，
／ＧＩＯとを接続するための選択スイッチＢＳＷとを含
む。図においては、センスアンプＳＡａ１，ＳＡａ２
と、センスアンプＳＡａ１とローカルＩＯ線対ＬＩＯ，
／ＬＩＯとの間に設けられる列選択ゲートＩＯＧ１と、
センスアンプＳＡａ２とローカルＩＯ線対ＬＩＯ，／Ｌ
ＩＯとの間に設けられる列選択ゲートＩＯＧ２とが代表
的に記載されている。なお、各バンクに含まれるメモリ
セルＭは、トランジスタＴ０およびキャパシタＣ０で構
成される。

【００５９】ローカルＩＯ線対は、センスアンプ帯ごと
に、ワード線延在方向に沿って配置される。

【００６０】ビット線プリチャージ／イコライズ回路Ｐ
Ｅは、イコライズ信号ＢＬＥＱｉに応答して導通し、所
定の中間電位（プリチャージ電位ＶＢＬ）を対応するビ
ット線へ伝達するＮＭＯＳトランジスタＴｒ１，Ｔｒ２
と、イコライズ信号ＢＬＥＱｉに応答して導通し、対応
するビット線どうしを電気的に短絡するＮＭＯＳトラン
ジスタＴｒ３とを含む。

【００６１】センスアンプＳＡａ１，ＳＡａ２，…は、
交差結合されて、対応するビット線対の高電位のビット
線を電源電位レベルへ駆動するＰＭＯＳトランジスタＰ
Ｔ２およびＰＴ３と、交差結合されて、対応するビット
線対の低電位のビット線を接地電位レベルへ駆動するＮ
ＭＯＳトランジスタＮＴ２およびＮＴ３と、電源電位と
トランジスタＰＴ２およびＰＴ３との間に配置され、セ
ンスアンプ活性化信号／φＰｉに応答して導通するＰＭ
ＯＳトランジスタＰＴ１と、接地電位とトランジスタＮ
Ｔ２およびＮＴ３との間に配置されセンスアンプ活性化
信号φＮｉに応答して導通するＮＭＯＳトランジスタＮ
Ｔ１とを含む。センスアンプ活性化信号φＮｉとセンス
アンプ活性化信号／φＰｉとは逆相の関係にある。セン
スアンプ活性化信号φＮｉ，／φＰｉはともにセンス／
接続制御回路ＳＩＤｉから出力される。

【００６２】センスアンプ活性化信号φＮおよび／φＰ
がともにＨレベルになる期間を少なくするように活性タ
イミングを調整することで、貫通電流を減少することが
できる。

【００６３】センスアンプＳＡａ１に接続されるビット
線対をＢＬ１，／ＢＬ１、センスアンプＳＡａ２に接続
されるビット線対をＢＬ２，／ＢＬ２と記す。

【００６４】列選択ゲートＩＯＧ１は、ビット線ＢＬ１
とローカルＩＯ線ＬＩＯｉとの間に接続されるＮＭＯＳ
トランジスタＮＴ５、ビット線／ＢＬ１とローカルＩＯ
線／ＬＩＯｉとの間に接続されるＮＭＯＳトランジスタ
ＮＴ６、および列選択信号ＣＳＬ１を伝送する信号線と
接地電位との間に直列に接続されるＮＭＯＳトランジス
タＮＴ７，ＮＴ８を含む。

【００６５】トランジスタＮＴ７のゲートは、インター
ロック信号ＣＥｉを受け、トランジスタＮＴ８のゲート
はインターロック信号ＣＥｉを反転した信号／ＣＥｉを
受ける。また、トランジスタＮＴ５，ＮＴ６のそれぞれ
ゲートは、トランジスタＮＴ７とＮＴ８との接続ノード
Ｚ０に接続される。

【００６６】列選択ゲートＩＯＧ２はトランジスタＮＴ
５，ＮＴ６，ＮＴ７およびＮＴ８を含み、トランジスタ
ＮＴ５はビット線ＢＬ２とローカルＩＯ線ＬＩＯｉとの
間に接続され、トランジスタＮＴ６はビット線／ＢＬ２
とローカルＩＯ線／ＬＩＯｉとの間に接続され、トラン
ジスタＮＴ７，ＮＴ８は、列選択信号ＣＳＬ２を伝送す
る信号と接地電位との間に直列に接続される。

【００６７】列方向の選択を行なう列選択信号ＣＳＬ
１、ＣＳＬ２、…を伝達する信号線は、すべてのバンク
にわたって延在されるように配置される。

【００６８】インターロック信号ＣＥｉは、センス／接
続制御回路ＳＩＤｉに含まれる接続制御回路１００から
出力される。具体的には、センス／接続制御回路ＳＩＤ
ｉに含まれる接続制御回路１００は、センス／接続制御
回路ＳＩＤｉに含まれるバンク選択信号発生部３０から
出力されるコラムバンクアドレスφＣＢｉと、センス／
接続制御回路ＳＩＤｉで生成されるセンスアンプ活性化
信号φＮｉとを受けて、インターロック信号ＣＥｉをＨ
レベル／Ｌレベルにする。

【００６９】インターロック信号ＣＥｉがＨレベルにな
ると、トランジスタＮＴ５，ＮＴ６は列選択信号に応じ
て導通し、対応するビット線対をローカルＩＯ線対ＬＩ
Ｏｉ，／ＬＩＯｉに接続する。

【００７０】選択スイッチＢＳＷは、ＮＭＯＳトランジ
スタＴｒ４およびＴｒ５で構成される。ローカルＩＯ線
対ＬＩＯｉ，／ＬＩＯｉは、コラムバンクアドレスφＣ
Ｂｉに応答して導通する選択スイッチＢＳＷを介してグ
ローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続される。これ
により、グローバルＩＯ線対と、選択バンクから読出さ
れたデータを伝送し、または選択バンクに書込むデータ
を伝送するローカルＩＯ線対とが接続されることにな
る。

【００７１】次に、本発明の実施の形態による半導体記
憶装置１０００の動作を、図９を用いて説明する。図９
においては、選択されたあるバンクとグローバルＩＯ線
対との関係を示している。図９に示されるリード／ライ
トコマンドは、クロック信号Ｐの立上がりエッジにおい
て、ロウアドレスストローブ信号／ＲＡＳがＨレベル、
コラムアドレスストローブ信号／ＣＡＳがＬレベル、ラ
イトイネーブル信号／ＷＥがＨレベル／Ｌレベルのとき
に与えられる。

【００７２】時刻ｔ１においてアクティブコマンドＡＣ
Ｔが与えられる。時刻ｔ２において、選択されるバンク
に対応するイコライズ信号ＢＬＥＱがＬレベルの非活性
状態になる。これにより、選択されたバンクに対応して
設けられたセンスアンプ帯に含まれるビット線プリチャ
ージ／イコライズ回路ＰＥが非活性状態になる。

【００７３】次に、時刻ｔ３において、選択されたバン
クにおいて、選択ワード線ＷＬの電位が立上がる。選択
ワード線ＷＬの電位の立上がりにより当該ワード線ＷＬ
と接続関係にあるビット線に微小な電位の変化が生じ
る。

【００７４】時刻ｔ４において、センスアンプ活性化信
号φＮがＨレベルの活性状態とされ、選択されるバンク
に対応して設けられたセンスアンプのトランジスタＮＴ
１がオンする。時刻ｔ５において、センスアンプ活性化
信号／φＰがＬレベルの活性状態とされ、選択バンクに
対応して設けられたセンスアンプのトランジスタＰＴ１
がオンする。

【００７５】活性化したセンスアンプは、ビット線対Ｂ
Ｌ，／ＢＬの微小な電位差を検知し、増幅する。これら
の一連の動作により、行選択系の動作が完了する。

【００７６】時刻ｔ６において、リード／ライトコマン
ドが与えられる。リード／ライトイコマンドに従って列
選択動作が始まる。リード／ライトコマンドのデコード
と同時に、Ｈレベルのタイミング信号φＣＤがコマンド
デコーダ８から出力される。タイミング信号φＣＤは、
Δｔの間、Ｈレベルを維持する。

【００７７】バンクデコーダ１０は、Ｈレベルのタイミ
ング信号φＣＤを受けると、読出／書込動作の対象とな
るバンクに対応するコラムバンク指定信号ＣＢをＨレベ
ルにして出力する。

【００７８】Ｈレベルのコラムバンク指定信号ＣＢを受
けるセンス／接続制御回路は、コラムバンクアドレスφ
ＣＢをＨレベルに立ち上げる。コラムバンクアドレスφ
ＣＢは、Δｔの間、Ｈレベルを維持する。

【００７９】時刻ｔ７において、コラムデコーダ１２が
リード／ライトコマンドに従って起動され、与えられた
アドレス信号をデコードし、列選択信号線ＣＳＬをＨレ
ベルに立上げる。これにより、列選択ゲートがオンし、
読出／書込動作の対象となるバンクのビット線対とロー
カルＩＯ線対とが接続状態になる。

【００８０】リードコマンドが与えられた場合には、読
出動作の対象となるバンクからの読出データ（センスア
ンプにラッチされているデータ）がローカルＩＯ線対Ｌ
ＩＯ，／ＬＩＯを介してグローバルＩＯ線対ＧＩＯ，／
ＧＩＯに伝達される。グローバルＩＯ線対ＧＩＯ，／Ｇ
ＩＯに読出されたデータは、図示しないプリアンプおよ
び出力バッファを介して外部に出力される。

【００８１】ライトコマンドが与えられた場合には、図
示しないライトドライバによりグローバルＩＯ線対ＧＩ
Ｏ，／ＧＩＯ、ローカルＩＯ線対ＬＩＯ，／ＬＩＯおよ
びセンスアンプ帯を介してデータが選択メモリセルに書
込まれる。

【００８２】このように本発明の実施の形態に従う半導
体記憶装置によれば、データ入出力ＩＯ線と読出／書込
動作の対象となるバンクとの接続を制御する接続制御信
号（インターロック信号）を生成する接続制御回路１０
０を配置する。これにより、センスアンプが活性化した
後に選択バンクのリード／ライトコマンドが受付けられ
るまで、選択バンクとデータ入出力線とを非接続状態に
することができる。そして、リード／ライトコマンドが
与えられると、対応する選択バンクとデータ入出力線と
を接続状態にすることができる。

【００８３】すなわち、センスアンプ活性化信号φＮを
遅延段を用いて遅延させることによりインターロック信
号を得る従来の接続制御回路９００と異なり、インター
ロック信号ＣＥの活性タイミングのばらつきを抑えるこ
とができる。

【００８４】したがって、最適なタイミングでデータ入
出力線とビット線との接続を制御することができる。

【００８５】今回開示された実施の形態はすべての点に
おいて例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更点が含
まれることが意図される。

【００８６】

【発明の効果】以上のように、本発明に従えば、複数の
バンクを有する半導体記憶装置におい、センスアンプが
活性化した後に選択バンクのリード／ライトコマンドが
受付けられるまで、選択バンクとデータ入出力線とを非
接続状態にすることができる。そして、リード／ライト
コマンドが与えられると、対応する選択バンクとデータ
入出力線とを接続状態にすることができる。

【００８７】したがって、最適なタイミングでデータ入
出力線とビット線との接続を制御することができる。

【００８８】また、データ入出力線とビット線との接続
を制御するゲートに入力される接続制御信号（インター
ロック信号）を発生する接続制御回路をフリップフロッ
プで構成するため、接続制御信号の活性タイミングのば
らつきを抑えることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態による接続制御回路１０
０の構成を示す図である。

【図２】 図１に示す接続制御回路１００の動作を表わ
すタイミングチャートである。

【図３】 本発明の実施の形態による半導体記憶装置１
０００の全体構成を示すブロック図である。

【図４】 アレイ駆動回路ＤＲｉの動作を説明するため
のタイミングチャートである。

【図５】 コマンドデコーダ８とバンクデコーダ１０と
の関係を示す図である。

【図６】 センス／接続制御回路に含まれるバンク選択
信号発生部３０の構成を示す図である。

【図７】 バンクとセンスアンプ帯との関係について説
明するための図である。

【図８】 センスアンプ帯の具体的な構成を示す図であ
る。

【図９】 本発明の実施の形態による半導体記憶装置１
０００の動作を示すタイミングチャートである。

【図１０】 従来の半導体記憶装置における接続制御回
路９００の構成を示す図である。

【図１１】 図１１に示される接続制御回路９００の動
作を示すタイミングチャートである。

【符号の説明】

１ メモリアレイ部、２ コマンドラッチ、４ バンク
アドレスラッチ、６アドレスラッチ、８ コマンドデコ
ーダ、１０ バンクデコーダ、１２ コラムデコーダ、
１３Ａ，１３Ｂ 制御バス、１４ バンク指定バス、１
５ 内部アドレスバス、３０ バンク選択信号発生部、
ＳＡ０〜ＳＡｎ＋１ センスアンプ帯、Ｂ０〜Ｂｎ バ
ンク、ＤＲ０〜ＤＲｎ アレイ駆動回路、ＳＩＤ０〜Ｓ
ＩＤｎ＋１ センス／接続制御回路、ＳＡａ１，ＳＡａ
２，ＳＡｂ１，ＳＡｂ２，ＳＡセンスアンプ、ＰＥ ビ
ット線プリチャージ／イコライズ回路、ＩＯＧ１，ＩＯ
Ｇ２ 列選択ゲート、Ｇｈ１，Ｇｈ３，Ｇｉ１，Ｇｉ
２，Ｇｉ３，Ｇｉ４，Ｇｊ２，Ｇｊ４ 分離ゲート、Ｌ
ＩＯ，／ＬＩＯ，ＬＩＯｉ，／ＬＩＯｉ ローカルＩＯ
（入出力）線、ＧＩＯ，／ＧＩＯ グローバルＩＯ（入
出力）線、ＢＳＷ選択スイッチ、Ｍ メモリセル、Ｂ０
〜Ｂｎ バンク、１００ 接続制御回路、１０００ 半
導体記憶装置。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各々が、行列状に配列される複数のメモ
   リセルと、複数のワード線と、複数のビット線対とを含
   む複数のメモリブロックと、 外部と前記複数のメモリブロックとの間でデータの授受
   を行なうためのデータ入出力線と、 アドレス信号に応じて、メモリブロックを選択するため
   の選択回路と、 前記選択されるメモリブロックを活性化し、前記選択さ
   れるメモリブロックからデータを読出し、または前記選
   択されるメモリブロックにデータを書込むための制御を
   行なう制御回路と、 活性状態の制御信号を受けて、前記選択されるメモリブ
   ロックと前記データ入出力線とを接続するための動作を
   行なうゲートと、 前記ゲートの動作を制御する接続制御回路とを備え、 前記接続制御回路は、 前記データの読出または前記データの書込を指定する読
   出／書込コマンドが入力されるまで、前記制御信号を非
   活性状態に設定する、半導体記憶装置。
2. 【請求項２】 各々が、活性状態のセンスアンプ活性化
   信号に応答して対応するビット線対の電位差を差動増幅
   する複数のセンスアンプをさらに備え、 前記制御回路は、 前記選択されるメモリブロックを活性化するため、対応
   するセンスアンプ活性化信号を活性化する回路を含み、 前記接続制御回路は、 前記センスアンプ活性化信号が活性化した後前記読出／
   書込コマンドが入力されるまで、前記制御信号を非活性
   状態に設定する、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記データ入出力線は、 複数のローカル入出力線と、 前記複数のメモリブロックに共通して設けられるグロー
   バル入出力線とを含み、 前記ゲートは、 前記複数のローカル入出力線のそれぞれに対応して設け
   られる複数の選択ゲートと、 前記複数のローカル入出力線のそれぞれと前記グローバ
   ル入出力線との間に配置される複数のスイッチとを含
   み、 前記複数の選択ゲートは、 前記制御信号に応答して、前記データの読出または前記
   データの書込の対象となるメモリブロックと対応するロ
   ーカル入出力線と電気的に接続可能になるように動作
   し、 前記複数のスイッチは、 前記読出／書込コマンドが入力されると、前記対応する
   ローカル入出力線と前記グローバル入出力線とを選択的
   に接続する、請求項１または２に記載の半導体記憶装
   置。
4. 【請求項４】 入力されるコマンドをデコードするコマ
   ンドデコーダをさらに備え、 前記コマンドデコーダは、 前記読出／書込コマンドを受けるとタイミング信号を発
   生し、 前記選択回路は、 前記タイミング信号を受けると、前記アドレス信号によ
   り指定される前記データの読出または前記データの書込
   の対象となるメモリブロックを指定するコラムバンクア
   ドレスを活性化し、 前記接続制御回路は、 前記センスアンプ活性化信号と前記コラムバンクアドレ
   スとを受けて、前記制御信号を発生する論理回路を含
   む、請求項２に記載の半導体記憶装置。
5. 【請求項５】 前記論理回路は、 前記センスアンプ活性化信号と前記コラムバンクアドレ
   スとを入力に受けるフリップフロップで構成される、請
   求項２に記載の半導体記憶装置。