KR20000000925A - 메모리 셀 어레이 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 메모리 셀 어레이에 관한 것으로서, 특히 공정 마진 및 콘택 접합부의 오버레이 마진을 향상시킬 수 있는 메모리 셀 어레이에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
종래의 일자형 또는 T자형 셀 구조는 비트라인 및 전하저장 전극을 형성하기 위해서는 넓은 액티브 영역이 필요하거나 조밀하게 형성하기가 어려운 문제점이 발생되었다.
3. 발명의 해결 방법의 요지
본 발명은 소자분리 패턴(isolation patten)을 갈매기 날개 형상과 같이 형성하고 게이트 전극, 비트라인 및 저장 전극을 각각 수직방향, 수평방향 및 수직방향으로 서로 겹치지 않게 배치하므로서, 콘택 접합부의 오버레이 마진을 향상시키고자 한다.
4. 발명의 중요한 용도
모든 반도체 소자의 메모리 셀 어레이.

Description

메모리 셀 어레이
본 발명은 메모리 셀 어레이에 관한 것으로서, 특히 공정 마진 및 콘택 접합부의 오버레이 마진을 향상시킬 수 있는 메모리 셀 어레이에 관한 것이다.
종래의 메모리 셀 어레이에서 액티브 영역을 형성하기 위한 소자분리 패턴의 구조는 일자형 구조 또는 T자형 구조를 갖는데, 도 1을 통해 설명하면 다음과 같다.
일자형 구조는 도 1(a)에 도시된 바와 같이 비트라인 콘택(13) 및 전하저장 전극용 콘택(12)이 일자형 구조의 액티브 영역(11)에 동시에 형성된다. 이와 같은 구조에서 상기 비트라인 콘택(13) 및 전하저장 전극용 콘택(12)이 일자형 구조의 액티브 영역에 동시에 형성되므로, 두 전극을 모두 형성하기 위해서는 넓은 액티브 영역이 필요하게 된다.
따라서 도 1(b)에 도시된 바와 같이 상기 비트라인 콘택(13) 및 전하저장 전극용 콘택(12)이 서로 어긋나게 접합 영역을 형성하도록 배열된 T자형 구조의 메모리 셀이 상술한 일자형 구조의 단점을 보완할 수 있다. 그러나 T자형 구조의 메모리 셀은 반복적으로 배열할 때 조밀하게 배열하기 어려운 문제점이 도출되므로 한정된 면적에 많은 셀을 배열하여야 하는 고집적 소자에는 적합하지 않다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 소자분리 패턴(isolation patten)을 갈매기 날개 형상과 같이 형성하고 게이트 전극, 비트라인 및 전하저장 전극을 각각 수직방향, 수평방향 및 수직방향으로 서로 겹치지 않게 배치하므로서, 콘택 접합부의 오버레이 마진을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 갈매기 날개 형상을 이루며 실리콘 기판에 형성된 다수의 액티브 영역과, 상기 액티브 영역의 중심부에 형성된 다수의 비트라인 콘택과, 상기 액티브 영역의 양 가장자리에 형성된 다수의 전하저장 전극용 콘택과, 상기 다수의 액티브 영역상에 형성되며 종방향으로 연결되어 워드라인으로 사용되는 다수의 게이트 전극과, 상기 다수의 비트라인 콘택의 상부를 횡방향으로 연결하여 형성된 다수의 비트라인과, 상기 다수의 전하저장 전극용 콘택의 상부를 종방향으로 연결하여 형성된 다수의 전하저장 전극을 포함하여 구성된 것을 특징으로 한다.
도 1(a)는 종래의 일자형 셀 구조를 나타낸 도면.
도 1(b)는 종래의 T자형 셀 구조를 나타낸 도면.
도 2는 본 발명에 따른 메모리 셀 어레이의 레이아웃도.
도 3은 본 발명에 적용되는 또다른 소자분리 패턴을 나타낸 도면.
〈도면의 주요 부분에 대한 부호 설명〉
11, 21 및 31 : 소자분리 패턴(액티브 영역)
12 및 22 : 전하저장 전극용 콘택 13 및 23 : 비트라인 콘택
24 : 비트라인 25 : 게이트 전극
26 : 전하저장 전극
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 메모리 셀 어레이를 설명하기 위한 레이아웃도이다.
본 발명에 따른 메모리 셀 어레이는 실리콘 기판 상에 다수의 갈매기 날개 형상의 소자분리 패턴(21)을 형성하여 액티브 영역을 정의하며, 상기 다수의 액티브 영역(21)은 서로 인접하는 액티브 영역(21)과 반대방향으로 일정한 규칙에 따라 지그재그로 엇갈리게 배열된다.
비트라인(24)은 다수의 액티브 영역(21)의 중심부에 다수의 비트라인 콘택(23)를 통해 드레인 영역과 연결되도록 형성되는데, 하나의 비트라인(24)은 상기 다수의 비트라인 콘택(23) 중 횡방향으로 배열된 비트라인 콘택들(23) 윗쪽에 형성되며, 전체 메모리 셀 어레이 영역에 다수개 형성된다.
게이트 전극(25)은 액티브 영역(21)에 종방향으로 수직되게 배열되면서 단위 셀과 단위 셀 사이를 약간 꺽이게 배열되어 다수개가 형성되는데, 상기 다수의 게이트 전극(25)은 워드라인으로 사용된다.
전하저장 전극(26)은 다수의 액티브 영역(21)의 양쪽 끝부분에 형성된 전하저장 전극용 콘택(22)을 통해 소오스 영역과 연결되도록 형성되는데, 상기 전하저장 전극(26)은 상기 게이트 전극(25)과 평행되게 종방향으로 배열되며, 직사각형 형태로 다수개가 배열된다.
이와 같이 본 발명은 액티브 영역을 갈매기 날개 형상 또는 V자 형태로 반복적으로 형성하여 주어진 칩 면적에 최대한 조밀하게 배열하므로서 게이트 전극, 비트라인 및 전하저장 전극을 종방향/횡방향/종방향으로 각각 서로 전기적으로 분리되게 배열할 수 있으므로 콘택 오버랩(contact overlap) 마진을 향상할 수 있다.
또한, 액티브 영역을 형성하기 위한 소자분리 패턴(31)을 도시된 도 3과 같이 중심부와 끝부분을 사각형 형태로 형성하여 소자분리 패턴 노광 작업시 마진을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 의하면 액티브 영역을 갈매기 날개 형상 또는 V자 형태로 반복적으로 형성하여 주어진 칩 면적에 최대한 조밀하게 배열하므로서 게이트 전극, 비트라인 및 전하저장 전극을 종방향/횡방향/종방향으로 각각 서로 전기적으로 분리되게 배열할 수 있으므로 공정 진행시 오버레이 마진을 향상시키고, 정해진 면적에 최대한 셀을 집적할 수 있는 반복적인 구조를 가질수 있으므로 고집적 소자의 셀 구조로서 탁월한 효과를 발휘한다.

Claims (3)

  1. 갈매기 날개 형상을 이루며 실리콘 기판에 형성된 다수의 액티브 영역과,
    상기 액티브 영역의 중심부에 형성된 다수의 비트라인 콘택과,
    상기 액티브 영역의 양 가장자리에 형성된 다수의 전하저장 전극용 콘택과,
    상기 다수의 액티브 영역상에 형성되며 종방향으로 연결되어 워드라인으로 사용되는 다수의 게이트 전극과,
    상기 다수의 비트라인 콘택의 상부를 횡방향으로 연결하여 형성된 다수의 비트라인과,
    상기 다수의 전하저장 전극용 콘택의 상부를 종방향으로 연결하여 형성된 다수의 전하저장 전극을 포함하여 구성된 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 액티브 영역은 갈매기 날개 형상으로 반복적으로 배열되되, 인접 셀의 배열시에는 상기 형상과 반대의 형상으로 절반 만큼 옆으로 이동시켜 배열되는 것을 특징으로 하는 메모리 셀 어레이.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 액티브 영역에 종방향으로 배열되되, 인접 셀에서는 약간 꺽어지게 배열되는 것을 특징으로 하는 메모리 셀 어레이.
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