TWI624069B - 於垂直記憶體中之浮動閘極記憶體單元 - Google Patents

於垂直記憶體中之浮動閘極記憶體單元 Download PDF

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合田晃
約翰 霍普金斯
艾吉 費瑪馬 雅遜 席賽克
奎許納Ｋ 帕拉特
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Abstract

本發明揭示於垂直記憶體中之浮動閘極記憶體單元。一控制閘極形成於一第一介電材料疊層與一第二介電材料疊層之間。一浮動閘極形成於該第一介電材料疊層與該第二介電材料疊層之間，其中該浮動閘極包含朝向該控制閘極延伸之一突出部。一電荷阻擋結構形成於該浮動閘極與該控制閘極之間，其中該電荷阻擋結構之至少一部分包覆該突出部。

Description

於垂直記憶體中之浮動閘極記憶體單元
用於儲存資料之半導體記憶體裝置可通常劃分成兩種類別：揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置在電源供應器中斷時丟失其中所儲存之資料。相比而言，非揮發性記憶體裝置甚至在電源供應器中斷時仍保留所儲存資料。因此，非揮發性記憶體裝置(諸如快閃記憶體裝置)廣泛用於其中電力可能中斷之應用中。舉例而言，電力可能不可用。例如，在行動電話系統、用於儲存音樂及/或電影資料之一記憶體卡中，可偶爾中斷電力或可規定一較低電力消耗。隨著製程能力增加及小型化，甚至在快閃記憶體裝置中越來越需要一較小大小之記憶體單元。
100‧‧‧垂直記憶體
102‧‧‧浮動閘極
104‧‧‧聚間電介質/電荷阻擋結構
106‧‧‧控制閘極
108‧‧‧氧化物層
110‧‧‧記憶體單元堆疊
120‧‧‧第二實質上水平部分
122‧‧‧第一實質上水平部分
200‧‧‧材料堆疊/垂直記憶體單元串/記憶體單元堆疊
240‧‧‧氧化物層/介電材料疊層/介電材料/第一介電材料疊層
242‧‧‧經摻雜多晶矽層/控制閘極
244‧‧‧底部層
246‧‧‧第一凹部/凹部
248‧‧‧第一氧化物層/層/電荷阻擋結構
250‧‧‧第二層/氮化物層/層/障壁膜/電荷阻擋結構
252‧‧‧內表面
256‧‧‧第二氧化物層/層/電荷阻擋結構
257‧‧‧實質上水平部分/水平部分
258‧‧‧第二凹部
259‧‧‧實質上垂直部分
260‧‧‧第一浮動閘極/浮動閘極
262‧‧‧內表面
264‧‧‧內表面
266‧‧‧第二多晶矽/經沈積多晶矽/經回蝕第二多晶矽/浮動閘極/浮動閘極部分
268‧‧‧內表面
269‧‧‧突出部
270‧‧‧內表面
280‧‧‧穿隧氧化物層
300‧‧‧材料堆疊/垂直記憶體單元串
311‧‧‧材料堆疊長度
340‧‧‧氧化物層/介電材料疊層/介電材料/第一介電材料疊層
342‧‧‧控制閘極
348‧‧‧第一氧化物層/層/薄氧化物層/電荷阻擋結構
350‧‧‧氮化物層/層/障壁膜/電荷阻擋結構
356‧‧‧第二氧化物層/層/電荷阻擋結構
357‧‧‧第一及第二實質上水平部分/水平部分
359‧‧‧實質上垂直部分
360‧‧‧第一浮動閘極/浮動閘極
362‧‧‧內表面
366‧‧‧第二多晶矽/經回蝕第二多晶矽/浮動閘極/浮動閘極部分
368‧‧‧內表面
369‧‧‧突出部
370‧‧‧內表面
400‧‧‧材料堆疊/堆疊式單元/垂直記憶體單元串
411‧‧‧全柱
440‧‧‧氧化物層/疊層式氧化物層/疊層氧化物層/介電材料疊層/介電材料/第一介電材料疊層
442‧‧‧經摻雜多晶矽層/凹入控制閘極層/控制閘極層/控制閘極
444‧‧‧底部層
446‧‧‧第一凹部/凹部
448‧‧‧第一氧化物層/層/電荷阻擋結構
450‧‧‧第二層/氮化物層/柱氮化物/氮化物/層/障壁膜/電荷阻擋結構
452‧‧‧內表面
456‧‧‧第二氧化層/第二氧化物層/層/電荷阻擋結構
457‧‧‧第一及第二實質上水平部分
458‧‧‧第二凹部
459‧‧‧第三凹部/實質上垂直部分
460‧‧‧第一多晶矽/第一浮動閘極/第一浮動閘極層/可棄式層
462‧‧‧內表面
466‧‧‧第二浮動閘極層/第二浮動閘極/浮動閘極/浮動閘極部分
468‧‧‧內表面
469‧‧‧突出部
470‧‧‧內表面
500‧‧‧材料堆疊/堆疊式單元/垂直記憶體單元串
511‧‧‧全柱
540‧‧‧氧化物層/疊層式氧化物層/疊層氧化物層/介電材料疊層/介電材料/第一介電材料疊層
542‧‧‧經摻雜多晶矽層/凹入控制閘極層/控制閘極層/控制閘極
544‧‧‧底部層
546‧‧‧凹部/第一凹部
548‧‧‧第一氧化物層/層/電荷阻擋結構
550‧‧‧第二層/氮化物層/柱氮化物/氮化物/層/障壁膜/電荷阻擋結構
552‧‧‧內表面
556‧‧‧第二氧化層/第二氧化物層/層/電荷阻擋結構
557‧‧‧第一及第二實質上水平部分
558‧‧‧第二凹部
559‧‧‧第三凹部/實質上垂直部分
560‧‧‧第一多晶矽/第一浮動閘極/第一浮動閘極層/可棄式層
562‧‧‧內表面
566‧‧‧第二浮動閘極層/第二浮動閘極/浮動閘極/浮動閘極部分
568‧‧‧內表面
569‧‧‧突出部
570‧‧‧內表面
602‧‧‧垂直NAND記憶體
604‧‧‧垂直NAND記憶體
606‧‧‧垂直NAND記憶體/垂直記憶體單元
700‧‧‧材料堆疊
711‧‧‧柱/全柱
740‧‧‧氧化物層/疊層式氧化物層/介電材料疊層
742‧‧‧經摻雜多晶矽層/凹入控制閘極層/控制閘極層
746‧‧‧第一凹部區/凹部
748‧‧‧第一氧化物層
750‧‧‧第二層/氮化物層/障壁膜
752‧‧‧內表面
754‧‧‧氮化物層
756‧‧‧第二氧化物層/實質上垂直第二氧化物層
758‧‧‧第二凹部/凹部
760‧‧‧浮動閘極層/浮動閘極
762‧‧‧內表面
770‧‧‧內表面
780‧‧‧通道材料
781‧‧‧實質上垂直部分
783‧‧‧實質上水平部分
800‧‧‧垂直NAND單元
811‧‧‧柱
840‧‧‧疊層式氧化物層/介電材料疊層
842‧‧‧多晶矽疊層式控制閘極層/凹入控制閘極層/控制閘極層/控制閘極
848‧‧‧氧化物層/層/電荷阻擋結構
849‧‧‧水平部分
850‧‧‧氮化物層/第二層/層/電荷阻擋結構
852‧‧‧內表面
857‧‧‧實質上水平部分
859‧‧‧實質上垂直部分
860‧‧‧多晶矽浮動閘極層/浮動閘極層/浮動閘極
870‧‧‧內表面
890‧‧‧第二氧化物層/層/電荷阻擋結構
900‧‧‧材料堆疊/垂直記憶體單元串
911‧‧‧全柱
940‧‧‧氧化物層/疊層式氧化物層/介電材料疊層/介電材料/第一介電材料疊層
942‧‧‧經摻雜多晶矽層/凹入控制閘極層/控制閘極
943‧‧‧控制閘極長度
948‧‧‧第一氧化物層/層/電荷阻擋結構
950‧‧‧第二層/氮化物層/層/障壁膜/電荷阻擋結構
956‧‧‧第二氧化層/第二氧化物層/層/電荷阻擋結構
957‧‧‧實質上水平部分
958‧‧‧凹部
959‧‧‧第二凹部/實質上垂直部分
962‧‧‧內表面
966‧‧‧第二浮動閘極層/第二浮動閘極/浮動閘極/浮動閘極部分
968‧‧‧內表面
969‧‧‧突出部
970‧‧‧內表面
971‧‧‧浮動閘極長度
980‧‧‧通道材料
987‧‧‧實質上水平部分/水平部分
989‧‧‧實質上垂直部分
997‧‧‧實質上水平部分厚度
999‧‧‧實質上垂直部分厚度
1000‧‧‧堆疊式單元/材料堆疊/垂直記憶體單元串
1011‧‧‧柱/全柱
1040‧‧‧疊層式氧化物層/氧化物層/介電材料疊層/介電材料/第一介電材料疊層
1042‧‧‧多晶矽疊層式控制閘極層/控制閘極層/凹入控制閘極層/控制閘極
1043‧‧‧第一凹部區
1046‧‧‧凹部
1048‧‧‧第一氧化物層/層/電荷阻擋結構
1050‧‧‧第二層/氮化物層/層/障壁膜/電荷阻擋結構
1052‧‧‧內表面
1056‧‧‧第二氧化層/第二氧化物層/層/電荷阻擋結構
1057‧‧‧實質上水平部分
1059‧‧‧實質上垂直部分
1060‧‧‧浮動閘極層/第二浮動閘極層/浮動閘極
1062‧‧‧內表面
1069‧‧‧突出部
1070‧‧‧內表面
1087‧‧‧實質上水平部分/水平部分
1089‧‧‧實質上垂直部分
1090‧‧‧TuOx層
L1‧‧‧浮動閘極長度
L2‧‧‧控制閘極長度
在圖式(其未必按比例繪製)中，相似編號可在不同視圖中闡述類似組件。具有不同字母後綴之相似編號可表示類似組件之不同例項。圖式通常以實例方式而非限制方式圖解說明本文件中所論述之各種實施例。
圖1圖解說明呈一3D NAND陣列架構之垂直記憶體單元串之一實例；圖2A至圖2P圖解說明根據一實施例之製作一垂直NAND記憶體之一技術；圖3A至圖3D圖解說明根據一實施例之製作一垂直NAND記憶體 之另一技術；圖4A至圖4H展示根據一實施例之用以減小或消除電荷洩露之一個替代製程；圖5A至圖5H展示根據一實施例之用以減小或消除電荷洩露之一第二替代製程；圖6A至圖6C圖解說明三個額外垂直記憶體實施例；圖7A至圖7F圖解說明根據一實施例之如圖6A中所展示之一垂直記憶體之製作；圖8圖解說明根據一實施例之如圖6B中所展示之一垂直記憶體；圖9A至圖9D圖解說明根據一實施例之如圖6C中所展示之一垂直記憶體之製作；及圖10A至圖10F圖解說明根據某些實施例之如圖6C中所展示之一垂直記憶體之製作。
圖1圖解說明根據發明人視為一現有內部實施例之內容之包含呈一3D NAND(「非及」)架構之垂直記憶體單元串之一垂直記憶體100的一實例。垂直記憶體100包含一記憶體單元堆疊110，記憶體單元堆疊110包含浮動閘極(FG)102、電荷阻擋結構(例如，IPD 104)、控制閘極(CG)106及介電材料疊層(例如，氧化物層108)。在所圖解說明實例中，IPD 104安置於每一浮動閘極(FG)102與控制閘極(CG)106之間。電荷可陷獲於IPD 104之部分上，諸如陷獲於IPD 104的在一FG 102與各別介電材料疊層之間橫向延伸之部分上。如圖1中所展示，一FG 102之長度(亦即，L1)係一各別CG 106之長度(亦即，L2)之大致一半。在一項實施例中，舉例而言，與大致30nm之一各別CG 106之長度相比，一FG 102在電流流動方向上(例如，在一串記憶體單元之一柱中)之長度係大致15nm。
舉例而言，在其中一給定記憶體單元之IPD 104係ONO(氧化物-氮化物-氧化物)之一實施例中，氮化物可不合意地使電荷陷獲於氮化物之一第一實質上水平部分122中及/或陷獲於氮化物之一第二實質上水平部分120中。因此，本發明之實施例削減彼等區中之IPD 104(例如，一ONO電荷阻擋結構之氮化物)及/或相對於一各別CG 106增加一FG 102之長度。本文中所呈現之實施例包含其中(舉例而言)使一記憶體單元中之IPD 104凹入且使用一第二浮動閘極材料(例如，FG2多晶矽)(未展示於圖1中)來回填凹部之實施例。舉例而言，在某些實施例中，主要藉由乾式蝕刻、蒸氣蝕刻或濕式蝕刻或者其一組合使IPD 104自FG 102中之每一者之頂部及底部凹入。替代一電介質沈積(諸如一種氧化物層沈積)，替代地用導電材料來填充凹部之所得體積以增加FG 102中之每一者之大小。舉例而言，在特定實施例中，一FG 102在通道電流流動方向上之長度實質上等於各別CG 106之長度(例如，與FG 102之長度等於CG 106之長度減IPD 104(例如，一個氧化氮(NO)或ONO)之兩倍厚度相對比)。舉例而言，FG 102及CG 106之長度可係大致30nm。在該等實施例中之至少某些實施例中，選擇性地移除一第一(例如，原始)浮動閘極材料(例如，FG1多晶矽)且形成IPD 104之一第二氧化物層，且接著沈積一第二浮動閘極材料(例如，FG2多晶矽)並使用其來形成FG 102。
圖2A至圖2P圖解說明根據一實施例之製作一垂直NAND記憶體之一技術。圖2A係包含交替介電材料疊層(例如，氧化物層240)與控制閘極材料(例如，導電材料疊層，諸如經摻雜多晶矽層242)之一材料堆疊200之一剖面圖。圖2B係圖2A中所展示之材料堆疊200之一透視圖。在圖2A及圖2B中，氧化物層240及經摻雜多晶矽層242已經蝕刻以形成延伸穿過其之開口，其中該等開口包含毗鄰於經摻雜多晶矽層242之第一凹部246。底部層244係一蝕刻停止層，諸如AlOx。
圖2C係在於毗鄰於經摻雜多晶矽層242中之一各別者之凹部246中之每一者中形成(例如，生長)一電荷阻擋結構之一第一層(例如，一第一氧化物層248)之後的材料堆疊200之一剖面圖。
圖2D係在於毗鄰於第一氧化物層248及毗鄰於開口中之氧化物層240之經曝露表面之凹部246中之每一者中形成一電荷阻擋結構(其在某些實施例中包括一障壁膜)之一第二層250(例如，一個氮化物層250)之後的材料堆疊200之一剖面圖。該第二層具有一內表面252。圖2E係圖2D中所展示之材料堆疊200之一透視圖。
圖2F係在毗鄰於開口中之氮化物層250形成一電荷阻擋結構之一第三層(例如，一第二氧化物層256)之後的材料堆疊200之一剖面圖，其中該等開口中之每一者此後包含對應於第一凹部246之第二凹部258。
圖2G係在於第二凹部258中形成一第一浮動閘極(FG1)材料(例如，第一多晶矽)之後的材料堆疊200之一剖面圖。舉例而言，在至少某些實施例中，可在開口中沈積並回蝕第一多晶矽以使該第一多晶矽凹入於第二凹部258中之每一者中，藉此形成具有內表面262之第一FG1 260。在其他實施例中，可將第一多晶矽氧化，且接著移除氧化物以形成第一FG1 260。圖2H係圖2G中所展示之材料堆疊200之一透視圖。
圖2I係在開口中之每一者中之第二氧化物層256之一各向同性蝕刻以使開口中之每一者中之第二氧化物層256之一內表面264自各別第一FG1 260之內表面262凹入之後的材料堆疊200之一剖面圖。該蝕刻可係一濕式蝕刻、一蒸氣蝕刻或一乾式蝕刻，且可對氮化物係選擇性的以留下開口中之每一者中之氮化物層250。舉例而言，可使用一稀釋氟化氫(HF)蒸氣蝕刻來蝕刻第二氧化物層256。
圖2J係在開口中之每一者中之氮化物層250之一各向同性蝕刻以 使氮化物層250凹入至超出開口中之每一者中之第二氧化物層256之一內表面264之一深度之後的材料堆疊200之一剖面圖。可將磷酸用作氮化物層250之一蝕刻劑，其對多晶矽及氧化物係選擇性的。
圖2K係在於開口中形成一第二浮動閘極(FG2)材料(例如，第二多晶矽266)之後的材料堆疊200之一剖面圖。第二多晶矽266可具有與第一多晶矽相同之組合物或可具有一不同組合物。可使用一原子層沈積(ALD)技術來沈積第二多晶矽266，以使得經沈積多晶矽266係高度保形的。在至少某些實施例中，第二多晶矽266可植入有摻雜劑。舉例而言，可使用電漿摻雜或其他高度保形摻雜技術。另外，可使用一膜沈積與移除技術來移除經沈積膜，此乃因晶圓被多晶矽完全覆蓋。
圖2L至圖2N係在已於開口中回蝕第二多晶矽266之後的材料堆疊200之剖面圖，其中圖2L、圖2M及圖2N各自展示取決於(舉例而言)回蝕之時序之略微差異之所得結構之不同替代物。在圖2L至圖2N中所展示之結構中之每一者中，在開口中回蝕第二多晶矽266直至第二多晶矽266之內表面268與開口中之氧化物層240之內表面270實質上共面為止。一第一FG1 260與經回蝕第二多晶矽266(FG2)之一組合可共同形成具有朝向一控制閘極CG延伸之一突出部之一浮動閘極FG(例如，對應於第一FG1 260)。
因此，如圖2N中所展示，可因此形成包含在一第一介電材料疊層之一上部表面與一第二介電材料疊層之一下部表面之間且與該等表面接觸之一FG之一記憶體單元。該FG包含朝向亦已形成於第一介電材料疊層之上部表面與第二介電材料疊層之下部表面之間的一CG延伸之一突出部。一電荷阻擋結構(例如，上文所闡述ONO結構)在FG與CG之間。
該電荷阻擋結構包含一障壁膜，諸如一個氮化物層。該障壁膜之一實質上垂直部分在CG與FG之間。障壁膜之一第一實質上水平部 分部分地在第一介電材料疊層與FG之間橫向延伸。同樣地，障壁膜之一第二實質上水平部分部分地在第二介電材料疊層與FG之間橫向延伸。舉例而言，在圖2N中所圖解說明之實施例中，障壁膜之一第一實質上水平部分橫向延伸至一點，以使得其在突出部與第一介電材料疊層之間但不在FG之另一部分與第一介電材料疊層之間。換言之，針對FG之其他部分，在FG與第一介電材料疊層之間不存在障壁膜。
在圖2N中所圖解說明之實施例中，電荷阻擋結構之至少一部分包覆突出部之至少一部分。舉例而言，一第二氧化物層256可包覆突出部。氮化物層250之一第一部分(例如，先前段落中所參考之第一實質上水平部分)及第二氧化物層256之一第一部分在突出部與第一介電材料疊層之一上部表面之間(且兩者皆與FG接觸)。氮化物層250之一第二部分(例如，先前段落中所參考之第二實質上水平部分)及第二氧化物層256之一第二部分在突出部與第二介電材料疊層之一下部表面之間(其兩者皆與FG接觸)。
在更特定細節中，圖2N中所展示之實施例展示包含朝向一CG延伸之三個突出部之一FG：毗鄰於第一介電材料疊層之上部表面之一第一突出部、毗鄰於第二介電材料疊層之下部表面之一第二突出部及第一突出部與第二突出部之間的一中間突出部(例如，對應於第一FG1 260)。如圖2N中所展示，在此一實施例中，第二氧化物層256之第一部分可在第一突出部與中間突出部之間，且第二氧化物層256之第二部分可在第二突出部與中間突出部之間。
因此，展示具有一控制閘極242在介電材料疊層240(氧化物層)之間、一浮動閘極260/266在介電材料疊層240之間的一記憶體單元之一垂直記憶體單元串200，其中浮動閘極260/266包含朝向控制閘極242及在浮動閘極260/266與該控制閘極之間的一電荷阻擋結構(層248、 250、256)延伸之一突出部269，其中電荷阻擋結構之至少一部分包覆該突出部。
電荷阻擋結構包含一第一氧化物層248、一個氮化物層250及一第二氧化物層256，且電荷阻擋結構(層248、250、256)包含包覆突出部269之一障壁結構(例如，第二氧化物層)。氮化物層250之一層及第二氧化物層256之部分安置於突出部269與一介電材料240之間。浮動閘極266與氮化物層250及第二氧化物層256接觸。
浮動閘極部分266毗鄰於介電材料240之一疊層，且其中第二氧化物層256之一水平部分安置於突出部269與浮動閘極部分266之間。浮動閘極部分266接觸介電材料240之一疊層。電荷阻擋結構之一障壁膜(例如，層248、250、256中之至少一者)具有安置於控制閘極242與浮動閘極260/266之間的一實質上垂直部分及部分地在一介電材料疊層240與浮動閘極260之一部分之間橫向延伸之一第一實質上水平部分。障壁膜可係氮化物層250。突出部269藉由障壁膜250及第二氧化物層256之至少一水平部分而與一介電材料疊層240分離。
第二氧化物層256包含實質上水平部分257及一實質上垂直部分259，其中第二氧化物層256之實質上垂直部分259之一厚度與第二氧化物層256之水平部分257之厚度實質上相同。浮動閘極260之一第一部分藉由障壁膜250及第二氧化物層256之一實質上水平部分而與第一介電材料疊層240分離。
圖2O係在於第一FG1 260之經曝露表面及開口中之經回蝕第二多晶矽266上方形成(例如，生長)一穿隧介電材料(例如，穿隧氧化物層280)之後的材料堆疊200(如圖2N中所繪示之實施例中所展示)之一剖面圖。
圖2P係圖2O中所展示之材料堆疊200之一透視圖。相對於圖1中所展示之結構中之一記憶體單元，可削減任何頂部及/或底部寄生 SONOS裝置(相對於記憶體單元)且將FG之長度實質上加倍(例如，自大致15nm至大致30nm)，以使得浮動閘極與控制閘極係實質上相同長度。
圖3A至圖3D圖解說明根據一實施例之製作一垂直NAND記憶體之另一技術。圖3A至圖3D在圖2G中所展示之製程之後開始。
圖3A係對應於圖2G中所展示之記憶體單元堆疊200之一材料堆疊300之一剖面圖，其展示繼續各向同性蝕刻以使第一FG1 360之內表面362進一步凹入至第一凹部(246)中之結果。
圖3B係在已回蝕第二氧化物層356及氮化物層350直至開口中之氮化物層350及第二氧化物層356之經曝露表面與第一FG1 360之內表面362實質上共面為止之後的材料堆疊300之一剖面圖。在至少某些實施例中，舉例而言，可以對氮化物係選擇性的方式蝕刻第二氧化物層356，接著可以對多晶矽及氧化物係選擇性的方式蝕刻氮化物層350(例如，使用磷酸)。該等蝕刻可係濕式蝕刻、蒸氣蝕刻或乾式蝕刻或者其組合。
圖3C係在於開口中且覆蓋材料堆疊300之長度311形成一第二浮動閘極(FG2)材料(例如，第二多晶矽366)之後的材料堆疊300之一剖面圖。第二多晶矽366可具有與第一多晶矽相同之組合物或可具有一不同組合物。
圖3D係在已於開口中回蝕第二多晶矽366直至第二多晶矽366之內表面368與氧化物層340之內表面370實質上共面為止之後的材料堆疊300之一剖面圖。一第一FG1 360與經回蝕第二多晶矽366(FG2)之一組合可共同形成具有朝向一控制閘極CG延伸之一突出部(例如，對應於第一FG1 360)之一浮動閘極FG。與圖2N中所展示之結構相比，在圖3D中所展示之結構中，一FG具有朝向CG延伸之一個突出部。
因此，展示具有一記憶體單元之一垂直記憶體單元串300，該記 憶體單元具有在介電材料疊層340(氧化物層)之間的一控制閘極342、在介電材料疊層340之間的一浮動閘極360/366，其中浮動閘極360/366包含朝向控制閘極342及在浮動閘極360/266與控制閘極342之間的一電荷阻擋結構(層348、350、356)延伸之一突出部369，其中電荷阻擋結構(層348、350、356)之至少一部分包覆突出部369。
電荷阻擋結構包含一第一氧化物層348、一個氮化物層350及一第二氧化物層356，且電荷阻擋結構(層348、350、356)包含包覆突出部369之一障壁結構(例如，第二氧化物層356及/或氮化物層350)。氮化物層350之一層及第二氧化物層356之部分安置於突出部369與一介電材料340之間。
浮動閘極366與氮化物層350及第二氧化物層356接觸。浮動閘極部分366接觸介電材料340之一疊層。僅浮動閘極360/266之突出部369朝向控制閘極342延伸。電荷阻擋結構之一障壁膜(例如，層348、350、356中之至少一者)具有安置於控制閘極342與浮動閘極360/366之間的一實質上垂直部分及部分地在一介電材料疊層340與浮動閘極360之一部分之間橫向延伸之一第一實質上水平部分。障壁膜可係氮化物層350。
突出部369藉由障壁膜350及第二氧化物層356之至少一水平部分而與一介電材料疊層340分離。第二氧化物層356包含第一及第二實質上水平部分357以及一實質上垂直部分359，其中第二氧化物層356之實質上垂直部分359之一厚度與第二氧化物層356之水平部分357之厚度實質上相同。浮動閘極360之一第一部分藉由障壁膜350及第二氧化物層356之一實質上水平部分而與第一介電材料疊層340分離。
在某些情形中，圖2A至圖2P及圖3A至圖3D中所圖解說明之結構可易受一潛在負麵條件影響。舉例而言，如圖3D中所展示，存在將CG與FG分離之一薄氧化物層348、氮化物層350及第二氧化物層356。 電荷阻擋結構之至少一部分包覆突出部之至少一部分(例如，氮化物層350及第二氧化物層256包覆由第一FG1 360形成之突出部)。一第一FG1 360與經回蝕第二多晶矽366(FG2)之一組合可共同形成具有朝向一控制閘極CG延伸之一突出部(例如，對應於第一FG1 360)之一浮動閘極FG。然而，甚至在氮化物層350係相對厚時，仍可發生電荷洩露。
圖4A至圖4H及圖5A至圖5G展示解決以上狀況之兩個替代製程。由圖4A至圖4G及圖5A至圖5G圖解說明之製程在於分別毗鄰於第一氧化物層448、548及分別毗鄰於氧化物層440、540之經曝露表面之凹部中分別形成一電荷阻擋結構(其在某些實施例中包括一障壁膜)之一第二層450、550(例如，一個氮化物層)之後開始。
圖4A係包含交替介電材料疊層(例如，氧化物層440)與控制閘極材料(例如，導電材料疊層，諸如經摻雜多晶矽層442)之一材料堆疊400之一剖面圖。在圖4A中，形成包含在凹入CG層442上方實質上垂直地形成之一第一氧化物層448及跨過全柱411之長度形成之一第二層450(例如，一個氮化物層)(其在某些實施例中包括一障壁膜)之一電荷阻擋結構。不同於圖2A至圖2F及圖3A，不在沈積柱氮化物450之後執行第二氧化步驟。可在毗鄰於第一氧化物層448及毗鄰於開口中之氧化物層440之經曝露表面之凹部446中之每一者中形成第二層450(例如，一個氮化物層)。
圖4B係一堆疊式單元400之一透視圖，其展示交替氧化物層440、控制閘極層442、第一凹部446、第一氧化物層448及氮化物層450之形成。形成(例如，生長)第一氧化物層448及氮化物層450以形成一電荷阻擋結構。在圖4A及圖4B中，開口包含毗鄰於經摻雜多晶矽層442之第一凹部446且已經形成延伸穿過經摻雜多晶矽層442。底部層444可係一蝕刻停止層，諸如AlOx。
圖4C係在於圖4A至圖4B中所展示之第一凹部446中形成一第一浮動閘極(FG1)材料(例如，第一多晶矽)之後的材料堆疊400之一剖面圖。舉例而言，在至少某些實施例中，可在開口中沈積並回蝕第一多晶矽460以使該第一多晶矽凹入於第一凹部446中之每一者中，藉此形成具有內表面462之第一FG1 460。第一FG層460之內表面462可經蝕刻以與第二層450(例如，氮化物層)之內表面452對齊。另一選擇係，可使用具有適當良好保形沈積之任一可棄式層。
圖4D係在蝕刻第一FG層460以使第一FG/可棄式層460之內表面462凹入超出疊層式氧化物層440之內表面470之後的材料堆疊400之一剖面圖。可使用對氮化物係選擇性的一蝕刻劑來蝕刻第一FG/可棄式層460。
圖4E係在執行開口中之每一者中之氮化物層450之一各向同性蝕刻以使氮化物層450凹入至超出開口中之每一者中之第一FG/可棄式層460之一內表面462之一深度之後的材料堆疊400之一剖面圖。可將磷酸用作氮化物層450之一蝕刻劑，其對多晶矽及氧化物係選擇性的。
圖4F係在經由蝕刻(例如，濕式蝕刻、乾式蝕刻或蒸氣蝕刻)移除FG/可棄式層460之後的材料堆疊400之一剖面圖。在氮化物層450與疊層氧化物層440之間留下一第二凹部458。
圖4G係在形成一第二氧化層456以完成ONO層之後的材料堆疊400之一剖面圖。圖4G亦圖解說明跨過第二FG層466之全柱411之長度沈積多晶矽。可視情況摻雜第二FG層466之多晶矽。
圖4H係在藉由蝕刻或氧化直至第二FG層466之內表面468與疊層式氧化物層440之內表面470實質上對齊為止而隔離第二FG層466之後的材料堆疊400之一剖面圖。可使用對氧化物係選擇性的一蝕刻劑來蝕刻第二FG層466。第二FG 466包含朝向亦已形成於一第三凹部459中之一CG 442延伸之一突出部469。
在圖4H中，展示具有一記憶體單元之一垂直記憶體單元串400，該記憶體單元具有安置於介電材料疊層440(氧化物層)之間的一控制閘極442、在介電材料疊層440之間的一浮動閘極466，其中浮動閘極466包含朝向控制閘極442及在浮動閘極466與控制閘極442之間的一電荷阻擋結構(層448、450、456)延伸之一突出部469，其中電荷阻擋結構之至少一部分(例如，氮化物層450及/或第二氧化物層456)包覆突出部469。
電荷阻擋結構包含一第一氧化物層448、一個氮化物層450及一第二氧化物層456，且電荷阻擋結構(層448、450、456)包含包覆突出部469之一障壁結構(例如，氮化物層450及/或第二氧化物層456)。氮化物450之一層及第二氧化物層456之部分安置於突出部469與一介電材料440之間。第二氧化物層456將氮化物層450與浮動閘極466完全分離。浮動閘極466與第二氧化物層456接觸且不與氮化物層450接觸。
浮動閘極部分466接觸介電材料440之一疊層。僅浮動閘極466之突出部469朝向控制閘極442延伸。電荷阻擋結構之一障壁膜(例如，層448、450、456中之至少一者)具有安置於控制閘極442與浮動閘極466之間的一實質上垂直部分及部分地在一介電材料疊層440與浮動閘極466之一部分之間橫向延伸之一第一實質上水平部分。障壁膜可係氮化物層450。
突出部469藉由第二氧化物層456或藉由障壁膜450及第二氧化物層456之一水平部分而與一介電材料疊層440分離。第二氧化物層456包含第一及第二實質上水平部分457以及一實質上垂直部分459，其中第二氧化物層456之實質上垂直部分459之一厚度與第二氧化物層456之水平部分457之厚度實質上相同。浮動閘極466之一第一部分藉由第二氧化物層456之一實質上水平部分而與第一介電材料疊層440分離。浮動閘極466之另一部分藉由障壁膜450之實質上水平部分及第二氧化 物層456之一第一部分而與第一介電材料疊層440分離。
圖5A至圖5H圖解說明根據一實施例之一材料堆疊500之形成。圖5A至圖5H在沈積如圖2D中所展示之柱氧化物之後開始。圖5A係包含交替介電材料疊層(例如，氧化物層540)與控制閘極材料(例如，導電材料疊層，諸如經摻雜多晶矽層542)之一材料堆疊500之一剖面圖。在圖5A中，形成包含在凹入CG層542上方實質上垂直地形成之一第一氧化物層548及跨過全柱511之長度形成之一第二層550(例如，一個氮化物層)(其在某些實施例中包括一障壁膜)之一電荷阻擋結構。不同於圖2A至圖2F及圖3A，不在沈積柱氮化物550之後執行第二氧化步驟。可在毗鄰於第一氧化物層548及毗鄰於開口中之氧化物層540之經曝露表面之凹部546中之每一者中形成第二層550(例如，一個氮化物層)。
圖5B系一堆疊式單元500之一透視圖，其展示交替氧化物層540、控制閘極層542、第一凹部546、第一氧化物層548及氮化物層550之形成。形成(例如，生長)第一氧化物層548及氮化物層550以形成一電荷阻擋結構。在圖5A及圖5B中，開口包含毗鄰於經摻雜多晶矽層542之第一凹部546且已經形成延伸穿過經摻雜多晶矽層542。底部層544可係一蝕刻停止層，諸如AlOx。
圖5C係在於圖5A至圖5B中所展示之第一凹部546中形成一第一浮動閘極(FG1)材料(例如，第一多晶矽)之後的材料堆疊500之一剖面圖。舉例而言，在至少某些實施例中，可在開口中沈積並回蝕第一多晶矽560以使該第一多晶矽凹入於第一凹部546中之每一者中，藉此形成具有內表面562之第一FG1 560。第一FG層560之內表面562可經蝕刻以與第二層550(例如，氮化物層)之內表面552對齊。另一選擇係，可使用具有適當良好保形沈積之任一可棄式層。
圖5D係在蝕刻第一FG層560以使第一FG/可棄式層560之內表面 562凹入以與疊層式氧化物層540之內表面570對齊之後且在蝕刻第二層550(例如，氮化物層)之內表面552以超出疊層式氧化物層540之內表面570之後的材料堆疊500之一剖面圖。可使用對多晶矽係選擇性的一蝕刻劑及對氮化物係選擇性的一蝕刻劑來分別蝕刻第一FG/可棄式層560及氮化物層。
圖5E係在經由蝕刻(例如，濕式蝕刻、乾式蝕刻或蒸氣蝕刻)移除FG/可棄式層560之後的材料堆疊500之一剖面圖。在氮化物層550與疊層氧化物層540之間留下一第二凹部558。
圖5F係在形成一第二氧化層556以完成ONO層之後的材料堆疊500之一剖面圖。第二氧化層556之形成產生一第三凹部559。
圖5G係在跨過全柱511之長度且在第二FG層566之第三凹部559中沈積多晶矽之後的材料堆疊500之一剖面圖。可視情況摻雜第二FG層566之多晶矽。
圖5H係在藉由蝕刻或氧化直至第二FG層566之內表面568與疊層式氧化物層540之內表面570實質上對齊為止而隔離第二FG層566之後的材料堆疊500之一剖面圖。可使用對氧化物係選擇性的一蝕刻劑來蝕刻第二FG層566以與疊層式氧化物層540之內表面570對齊。第二FG 566包含朝向亦已形成於一第三凹部559中之一CG 542延伸之一突出部569。
在圖5H中，展示具有一記憶體單元之一垂直記憶體單元串500，該記憶體單元具有安置於介電材料疊層540(氧化物層)之間的一控制閘極542、在介電材料疊層540之間的一浮動閘極566，其中浮動閘極566包含朝向控制閘極542及在浮動閘極566與控制閘極542之間的一電荷阻擋結構(層548、550、556)延伸之一突出部569，其中電荷阻擋結構之至少一部分(例如，氮化物層550及/或第二氧化物層556)包覆突出部569。
電荷阻擋結構包含一第一氧化物層548、一個氮化物層550及一第二氧化物層556，且電荷阻擋結構(層548、550、556)包含包覆突出部569之一障壁結構(例如，氮化物層550及/或第二氧化物層556)。氮化物550之一層及第二氧化物層556之部分安置於突出部569與一介電材料540之間。第二氧化物層556將氮化物層550與浮動閘極566完全分離。浮動閘極566與第二氧化物層556接觸且不與氮化物層550接觸。
浮動閘極部分566接觸介電材料540之一疊層。僅浮動閘極566之突出部569朝向控制閘極542延伸。電荷阻擋結構之一障壁膜(例如，層548、550、556中之至少一者)具有安置於控制閘極542與浮動閘極566之間的一實質上垂直部分及部分地在一介電材料疊層540與浮動閘極566之一部分之間橫向延伸之一第一實質上水平部分。障壁膜可係氮化物層550。
突出部569藉由第二氧化物層556或藉由障壁膜550及第二氧化物層556之一水平部分而與一介電材料疊層540分離。第二氧化物層556包含第一及第二實質上水平部分557以及一實質上垂直部分559，其中第二氧化物層556之實質上垂直部分559之一厚度與第二氧化物層556之水平部分557之厚度實質上相同。浮動閘極566之一第一部分藉由第二氧化物層556之一實質上水平部分而與第一介電材料疊層540分離。浮動閘極566之另一部分藉由障壁膜550之實質上水平部分及第二氧化物層556之一第一部分而與第一介電材料疊層540分離。
上文參考圖2A至圖2P、圖3A至圖3D、圖4A至圖4H及圖5A至圖5H所闡述之實施例圖解說明其中至少相對於圖1中所展示之結構中之一記憶體單元，可削減任何頂部及/或底部寄生SONOS裝置(相對於記憶體單元)且將FG之長度實質上加倍(且可現在實質上等於CG之長度)的實施例。經加長FG將(例如)由於較長FG及寄生SONOS裝置之缺乏或小型化而對調變NAND串電流潛在地提供較多影響。
一負面影響可包含閘極耦合比(GCR)之一減小。在模擬中，GCR自38%減小至31.4%。然而，可藉由增加介電層之回蝕以形成側壁而減少此減小(亦即，增加GCR)。可將電介質之回蝕自電介質之50%增加至75%。此GCR減小導致較高VgVt及VwVt，其中Vg係閘極電壓，Vt係臨限電壓，且Vw係寫入電壓。
在該等實施例中之至少某些實施例中，顯著增加FG面積，且減小或消除兩個潛在寄生SONOS裝置及其提供之用於電子自CG移動至通道之直接注入路徑。在NAND通道之方向上增加FG長度可由於兩個SiN區域之替換影響具有一較大FG(例如，在通道長度方向上大致兩倍長)之NAND通道電導率而產生一較高程度之通道電導率調變(例如，一較高接通/關斷比)、雜訊減小(例如，一較大FG)及可靠性增益。此外，結構減小或消除兩種寄生電流：CG-AA(作用區)及在FG及聚間(interpoly)電介質(IPD)裝置之邊界處。兩者皆可導致氮化物陷獲。
若發生對角線FG-AA電流(其係FG邊緣至LDD區域之間的電流)，則陷獲被降級。然而，在SiN下方之一較薄氧化物可能提供一不合意折衷，此乃因較多SiN將在FG至LDD電流路徑中，從而導致額外SiN陷獲。由於調變邊界電場之在邊緣處之SiN可增加此寄生電流且亦係不合意的，因此一邊緣電場增加。
一凹入單元中之較大FG長度可減小單元雜訊，諸如正向穿隧電壓(FTV)及反向穿隧電壓(RTV)。舉例而言，GCR=CIPD/(CIPD+CTUNOX)，其中CTUNOX係跨越一穿隧氧化物層之電容且CIPD指跨越控制電介質或IPD之電容。凹入單元可具有一較大CTUNOX及一較大CIPD。由於CTUNOX增加更顯著，因此GCR減小。此係一Vt窗損失及一Vpgm/抹除增加，其中Vpgm係程式化電壓。程式化電壓Vpgm被施加至一字線(WL)以程式化記憶體單元。由於電容增 加，因此雜訊可變小。凹入單元之疊層式氧化物(TO)中之較均勻電場可提供一可靠性(循環降級)增益。因此，GCR損失及雜訊改良可經組態以獲得關於功能性及可靠性之一淨增益。
圖6A至圖6C圖解說明根據各種實施例之根據本文中下文所闡述之方法形成之三個額外垂直NAND記憶體602、604、606。圖7A至圖7F圖解說明根據一實施例之如圖6A中所展示之一垂直記憶體之製作。
圖7A係包含交替介電材料疊層(例如，氧化物層740)與控制閘極材料(例如，導電材料疊層，諸如經摻雜多晶矽層742)以形成一柱711之一材料堆疊700之一剖面圖。將CG層742蝕刻至一預定深度以在疊層式氧化物層740之間形成一第一凹部區746。
圖7B係在形成一電荷阻擋結構之後的材料堆疊700之一剖面圖。在圖7B中，電荷阻擋結構包含在凹入CG層742上方實質上垂直地形成之一第一氧化物層748及跨過全柱711之長度形成之一第二層750(例如，一個氮化物層)(其在某些實施例中包括一障壁膜)。可在毗鄰於第一氧化物層748及毗鄰於開口中之氧化物層740之經曝露表面之凹部746中之每一者中形成第二層750(例如，一個氮化物層)。在第二層750(例如，一個氮化物層)上方實質上垂直地形成一第二氧化物層756以形成第二凹部758。
圖7C係在跨過一FG層760之全柱711之長度沈積多晶矽之後的材料堆疊700之一剖面圖。FG層760填充疊層式氧化物層740之間及氮化物層754之水平部分上方以及實質上垂直第二氧化物層756上方之凹部758(展示於圖7B中)。FG層760包含一內表面762。可視情況摻雜FG層760之多晶矽。
圖7D係在使FG層760(例如，多晶矽)與第二層750(例如，氮化物層)之內表面752對齊之後的材料堆疊700之一剖面圖。可使用一個 氧化物脫蓋(decapping)步驟後續接著熱磷酸蝕刻來使FG層760與第二層750(例如，氮化物層)之內表面752對齊。
圖7E係在蝕刻第二層750(例如，氮化物層)之內表面752以超出疊層式氧化物層740之內表面770之後的材料堆疊700之一剖面圖。可使用對多晶矽係選擇性的一蝕刻劑及對氧化物係選擇性的一蝕刻劑來蝕刻氮化物層750。
圖7F係在沈積一通道材料780之後的材料堆疊700之一剖面圖。該通道材料保形於氮化物層750之內表面770。
因此，在圖7F中，浮動閘極760藉由障壁膜(例如，氮化物層750)之水平部分而與一介電材料疊層740分離。障壁膜750之實質上垂直部分781之一厚度大於障壁膜750之實質上水平部分783之一厚度。
圖8圖解說明根據一實施例之如圖6B中所展示之一垂直NAND單元800。圖8展示具有交替疊層式氧化物層840與多晶矽疊層式控制閘極(CG)層842以形成一柱811之垂直記憶體單元802。將CG層842蝕刻至一預定深度以形成疊層式氧化物層840之間的一第一凹部區。在凹入CG層842上方形成一個氧化物層848及一個氮化物層850。在氮化物層850之水平部分849之間的凹部中形成一多晶矽浮動閘極(FG)層860。在FG層860上方形成一TuOx層或第二氧化物層890。儘管將FG層860展示為實質上圓形的，但熟習此項技術者將認識到，FG層可係矩形的，如至少圖7A至圖7F中所圖解說明。蝕刻第二層850(例如，氮化物層)之內表面852以超出疊層式氧化物層840之內表面870。
在圖8中，第二氧化物層890將氮化物層850與浮動閘極860完全分離。浮動閘極860與第二氧化物層890接觸且不與氮化物層850接觸。電荷阻擋結構之一障壁膜(例如，層848、850、890中之至少一者)具有安置於控制閘極842與浮動閘極860之間的一實質上垂直部分859及部分地在一介電材料疊層840與浮動閘極860之一部分之間橫向 延伸之實質上水平部分857。障壁膜可係氮化物層850。浮動閘極860藉由障壁膜250及第二氧化物層890之實質上水平部分857而與第一介電材料疊層240分離。
圖9A至圖9D圖解說明根據一實施例之如圖6C中所展示之一垂直記憶體單元606之製作。針對如圖6C中所展示之垂直記憶體單元606之製作，初始製程類似於圖7A至圖7D中所展示之製程。
圖9A係包含交替介電材料疊層(例如，氧化物層940)與控制閘極材料(例如，導電材料疊層，諸如經摻雜多晶矽層942)之一材料堆疊900之一剖面圖。在圖9A中，形成包含在凹入CG層942上方實質上垂直地形成之一第一氧化物層948及跨過全柱911之長度形成之一第二層950(例如，一個氮化物層)(其在某些實施例中包括一障壁膜)之一電荷阻擋結構。可毗鄰於第一氧化物層948形成第二層950(例如，一個氮化物層)。可藉由沿柱之全長沈積第二層950並接著蝕刻第二層950以使第二層950之內表面962凹入超出疊層式氧化物層940之內表面970從而形成凹部958而形成第二層950。可使用對氧化物係選擇性的一蝕刻劑來蝕刻第二層950。
圖9B係在形成一第二氧化層956以完成ONO層之後的材料堆疊900之一剖面圖。第二氧化層956之形成產生一第二凹部959。跨過第二FG層966之全柱411之長度沈積一多晶矽層。可視情況摻雜第二FG層966之多晶矽。
圖9C係在藉由蝕刻或氧化直至第二FG層966之內表面968與疊層式氧化物層940之內表面970實質上對齊為止而隔離第二FG層966之後的材料堆疊900之一剖面圖。可使用對氧化物係選擇性的一蝕刻劑來蝕刻第二FG層966以與疊層式氧化物層940之內表面970對齊。第二FG 966包含朝向一CG延伸之一突出部969。圖9D係在沈積一通道材料980之後的材料堆疊900之一剖面圖。
因此，在圖9D中，展示具有一記憶體單元之一垂直記憶體單元串900，該記憶體單元包含在介電材料疊層940(氧化物層)之間的一控制閘極942、在介電材料疊層940之間的一浮動閘極966，其中浮動閘極966包含朝向控制閘極942及在浮動閘極966與控制閘極942之間的一電荷阻擋結構(層948、950、956)延伸之一突出部969，其中電荷阻擋結構(層948、950、956)之至少一部分包覆突出部969。
電荷阻擋結構包含一第一氧化物層948、一個氮化物層950及一第二氧化物層956，且電荷阻擋結構(層948、950、956)包含包覆突出部969之一障壁結構(例如，第二氧化物層956或氮化物層950)。氮化物層950之一層及第二氧化物層956之部分安置於突出部969與介電材料940之間。浮動閘極966與氮化物層950及第二氧化物層956接觸。在內表面970附近，浮動閘極部分966接觸介電材料940之一疊層。僅浮動閘極966之突出部969朝向控制閘極942延伸。介電材料疊層940之間的浮動閘極966之一長度971實質上等於介電材料疊層940之間的控制閘極942之一長度943。
電荷阻擋結構之一障壁膜(例如，至少氮化物層950)具有安置於控制閘極942與浮動閘極966之間的一實質上垂直部分959及部分地在一介電材料疊層940與浮動閘極966之一部分之間橫向延伸之實質上水平部分957。障壁膜可係氮化物層950。突出部969藉由障壁膜950及第二氧化物層956之至少一水平部分而與一介電材料疊層940分離。
第二氧化物層956包含第一及第二實質上水平部分987及一實質上垂直部分989，其中第二氧化物層956之實質上垂直部分989之一厚度與第二氧化物層956之水平部分987之厚度質上相同。浮動閘極966之一第一部分藉由障壁膜950之一實質上水平部分957及第二氧化物層956之水平部分987而與第一介電材料疊層940分離。障壁膜950之實質上垂直部分959之一厚度999大於障壁膜950之實質上水平部分957之一 厚度997。
圖10A至圖10F圖解說明根據某些實施例之如圖6C中所展示之一垂直記憶體之製作。圖10A係一堆疊式單元1000之一剖面圖，其展示交替疊層式氧化物層1040與多晶矽疊層式控制閘極(CG)層1042以形成一柱1011。將CG層1042蝕刻至一預定深度以形成疊層式氧化物層1040之間的一第一凹部區1043。
圖10B係在形成一電荷阻擋結構之後的材料堆疊1000之一剖面圖。在圖10B中，電荷阻擋結構包含在凹入CG層1042上方實質上垂直地形成之一第一氧化物層1048及跨過全柱1011之長度形成之一第二層1050(例如，一個氮化物層)(其在某些實施例中包括一障壁膜)。然而，在圖10B中，第二層1050具有隨著朝向CG層1042前進而變窄之有角度邊緣。可毗鄰於第一氧化物層1048及毗鄰於開口中之氧化物層1040之經曝露表面形成第二層1050。第二層1050(例如，一個氮化物層)形成凹部1046。
圖10C係在蝕刻第二層1050(例如，氮化物層)之內表面1052以超出疊層式氧化物層1040之內表面1070之後的材料堆疊1000之一剖面圖。可使用對氧化物係選擇性的一蝕刻劑來蝕刻氮化物層。
圖10D係在於第二層1050上方形成一第二氧化層1056以完成ONO層之後的材料堆疊1000之一剖面圖。圖10D亦展示跨過全柱1011之長度在FG層1060之第二氧化層1056及疊層式氧化物層1040上方沈積多晶矽。可視情況摻雜FG層1060之多晶矽。
圖10E係在藉由蝕刻或氧化直至FG層1060之內表面1062與疊層式氧化物層1040之內表面1070實質上對齊為止而隔離第二FG層1060之後的材料堆疊1000之一剖面圖。可使用對氧化物係選擇性的一蝕刻劑來蝕刻FG層1060以與疊層式氧化物層1040之內表面1070對齊。FG 1060包含朝向一CG 1042延伸之一突出部1069。
圖10F係在於FG層1060上方形成一TuOx層1090之後的材料堆疊1000之一剖面圖。可在FG層1060上方生長TuOx層1090。
作為實施本文中所闡述之設備及方法之一結果，可達成較大密度及較可靠記憶體操作。可形成增加之顧客滿意度。
因此，在圖10F中，展示具有一記憶體單元之一垂直記憶體單元串1000，該記憶體單元包含在介電材料疊層1040(氧化物層)之間的一控制閘極1042、在介電材料疊層1040之間的一浮動閘極1060，其中浮動閘極1060包含朝向控制閘極1042及在浮動閘極1060與控制閘極1042之間的一電荷阻擋結構(層1048、1050、1056)延伸之一突出部1069，其中電荷阻擋結構之至少一部分(例如，氮化物層1050及/或第二氧化物層1056)至少部分地包覆突出部1069。
電荷阻擋結構包含一第一氧化物層1048、一個氮化物層1050及一第二氧化物層1056，且電荷阻擋結構(層1048、1050、1056)包含至少部分地包覆突出部1069之一障壁結構(例如，第二氧化物層1056及/或氮化物層1050)。氮化物層1050之層之部分及第二氧化物層1056之部分安置於突出部1069與一介電材料1040之間。第二氧化物層1056將氮化物層1050與浮動閘極1060完全分離。浮動閘極1060與第二氧化物層1056接觸且不與氮化物層1050接觸。
僅浮動閘極1060之突出部1069朝向控制閘極1042延伸。電荷阻擋結構之一障壁膜(例如，層1050、1056中之至少一者)具有安置於控制閘極1042與浮動閘極1060之間的一實質上垂直部分1059及至少部分地在一介電材料疊層1040與浮動閘極1060之一部分之間橫向延伸之實質上水平部分1057。障壁膜可係氮化物層1050。
突出部1069藉由障壁膜1050及/或第二氧化物層1056之至少一水平部分而與一介電材料疊層1040分離。第二氧化物層1056包含實質上水平部分1087及一實質上垂直部分1089，其中第二氧化物層1056之實 質上垂直部分1089之一厚度與第二氧化物層1056之水平部分1087之厚度實質上相同。浮動閘極1060之一第一部分藉由第二氧化物層1056之實質上水平部分1087而與第一介電材料疊層1040分離。浮動閘極1060之另一部分藉由障壁膜1050之實質上水平部分1057及第二氧化物層1056之水平部分1087而與第一介電材料疊層1040分離。
可在本文中個別地及/或共同地參考本發明標的物之此等實施例，若實際上揭示一個以上概念，則並不意欲將本申請案之範疇自發地限於任一單個概念。因此，雖然本文中已圖解說明且闡述了特定實施例，但經計算以達成相同目的之任一配置可替代所展示之特定實施例。本發明意欲涵蓋各種實施例之任何及/或所有更改或變化形式。熟習此項技術者在審閱以上說明後將顯而易見以上實施例之組合及本文中未具體闡述之其他實施例。
如本申請案中所使用之術語「水平面」定義為平行於一晶圓或基板之平面或表面之一平面，而無論晶圓或基板之實際定向如何。術語「垂直」指垂直於如上文所定義之水平面之一方向。諸如「在」…「上」、「側」、「較高」、「較低」、「在」…「上方」及「在」…「下方」之介詞係相對於在晶圓或基板之頂部表面上之平面或表面定義，而無論晶圓或基板之實際定向如何。術語「晶圓」及「基板」在本文中用於一般指在其上形成積體電路之任一結構，且亦指在積體電路製作之各個階段期間之此等結構。因此，以上具體實施方式不應視為具有一限制意義，且實施例之範疇僅由隨附申請專利範圍連同授權此申請專利範圍之等效物之全部範疇界定。
一NAND陣列架構係一記憶體單元陣列，其經配置以使得該陣列之記憶體單元在邏輯列中耦合至稱為字線之存取線(其耦合至記憶體單元之CG且在某些情形中至少部分地由該等CG形成)。該陣列之某些記憶體單元在一源極線與資料線(其稱為一位元線)之間源極至汲極串 聯耦合在一起。
可將NAND陣列架構中之記憶體單元程式化為一預定資料狀態。舉例而言，可在一記憶體單元之一FG上累積(例如，放置)電荷或自該FG移除電荷以將該單元程式化為若干個資料狀態中之一者。舉例而言，可將稱為一單位階單元(SLC)之一記憶體單元程式化為兩個資料狀態(例如，一「1」或一「0」狀態)中之一者。可將稱為多位階單元(MLC)之記憶體單元程式化為兩個以上資料狀態中之一者。
當將電子儲存於FG上時，其修改單元之Vt。因此，當藉由在CG上放置一特定電壓(例如，藉由用一讀取電壓驅動耦合至單元之存取線)而「讀取」單元時，取決於單元之Vt，電流將在單元之源極與汲極連接之間流動或不流動。可感測此電流存在或缺乏並將其轉譯為1及0，從而使所儲存資料再生。
每一記憶體單元可能不直接耦合至一源極線及一資料線。而是，一實例性陣列之記憶體單元可共同配置成若干串(通常係各自8個、16個、32個或32個以上串)，其中串中之記憶體單元在一共同源極線與一命令資料線之間源極至汲極串聯耦合在一起。
一NAND架構可由啟動一列記憶體單元之一列解碼器藉由用一電壓驅動耦合至彼等單元之存取線而存取。另外，可用一不同電壓驅動耦合至每一串之未選擇記憶體單元之存取線。舉例而言，可用一通過電壓驅動每一串之未選擇記憶體單元以便將其作為通過電晶體操作，從而允許其以未由其經程式化資料狀態限定之一方式使電流通過。電流可接著透過串聯耦合串之每一浮動閘極記憶體單元自源極線流動至資料線、受每一串的經選擇以被讀取之記憶體單元限定。此將選定記憶體單元列之當前經編碼所儲存資料值放置於行位元線上。選擇並感測資料線之一行頁，且接著自來自該行頁且自記憶體設備傳遞之經感測資料字選擇個別資料字。快閃記憶體(諸如一NAND陣列)可形成為 具有包含浮動閘極(FG)、電荷阻擋結構(例如，IPD)、控制閘極(CG)及介電材料疊層(例如，氧化物層108)之一記憶體單元堆疊之一3D記憶體。在所圖解說明實例中，IPD 104安置於每一FG 102與CG 106之間。毗鄰於IPD之一CG及一FG而形成一凹部。
提供發明摘要以符合需要將允許讀者快速確定技術性發明之本質之一摘要之37 C.F.R.§1.72(b)。基於理解其將不用於解釋或限制申請專利範圍之範疇或含義而提交摘要。另外，在前述具體實施方式中，可見出於簡化本發明之目的而將各種特徵共同分組於一單項實施例中。不應將此揭示方法解釋為反映所主張實施例需要比每一請求項中所明確陳述多之特徵之一意圖。而是，如以下申請專利範圍反應，實施例之標的物在於一單項所揭示實施例之一或多個特徵。因此，特此將以下申請專利範圍併入至具體實施方式中，其中每一請求項本身作為一單獨實施例。

Claims (21)

  1. 一種記憶體單元，其包括：一控制閘極，其在一第一介電材料疊層與一第二介電材料疊層之間；一浮動閘極，其在該第一介電材料疊層與該第二介電材料疊層之間，其中該浮動閘極包含朝向該控制閘極延伸之一突出部；及一電荷阻擋結構，其在該浮動閘極與該控制閘極之間，其中該電荷阻擋結構包括接觸該控制閘極之一第一氧化物、接觸該浮動閘極之一第二氧化物及在該第一氧化物及該第二氧化物之間的一氮化物，且其中該第二氧化物包覆該浮動閘極之該突出部。
  2. 如請求項1之記憶體單元，其中該浮動閘極接觸該第一介電材料疊層及該第二介電材料疊層。
  3. 如請求項1之記憶體單元，其中該突出部係該浮動閘極的朝向該控制閘極延伸之一僅有突出部。
  4. 如請求項1之記憶體單元，其中該等介電材料疊層之間的該浮動閘極之一長度實質上等於該等介電材料疊層之間的該控制閘極之一長度。
  5. 如請求項1之記憶體單元，其中該浮動閘極與該氮化物層及該第二氧化物層接觸。
  6. 如請求項1之記憶體單元，其中該第二氧化物層將該氮化物層與該浮動閘極完全分離。
  7. 如請求項1之記憶體單元，其中該浮動閘極與該第二氧化物層接觸且不與該氮化物層接觸。
  8. 如請求項1之記憶體單元，其中該氮化物層之一第一部分及該第二氧化物層之一第一部分在該突出部與該第一介電材料疊層之一上部表面之間，且其中該氮化物層之一第二部分及該第二氧化物層之一第二部分在該突出部與該第二介電材料疊層之一下部表面之間。
  9. 如請求項8之記憶體單元，其中該突出部包括一中間突出部，且該浮動閘極進一步包括：一第一突出部，其毗鄰於該第一介電材料疊層之該上部表面；及一第二突出部，其毗鄰於該第二介電材料疊層之該下部表面，其中該中間突出部在該等第一與第二突出部之間，其中該第二氧化物層之該第一部分在該第一突出部與該等中間突出部之間，且其中該第二氧化物層之該第二部分在該第二突出部與該等中間突出部之間。
  10. 一種包含一垂直記憶體單元串之設備，其中該垂直記憶體單元串之一記憶體單元包括：一控制閘極，其在一第一介電材料疊層與一第二介電材料疊層之間；一浮動閘極，其在該第一介電材料疊層與該第二介電材料疊層之間，其中該浮動閘極接觸該第一介電材料疊層及該第二介電材料疊層；及一電荷阻擋結構，其在該浮動閘極與該控制閘極之間，其中該電荷阻擋結構包括一障壁膜，其中該障壁膜之一實質上垂直部分在該控制閘極與該浮動閘極之間，其中該障壁膜之一第一實質上水平部分部分地在該第一介電材料疊層與該浮動閘極之間橫向延伸，且其中該障壁膜之一第二實質上水平部分部分地在該第二介電材料疊層與該浮動閘極之間橫向延伸。
  11. 如請求項10之設備，其中該浮動閘極之一第一部分藉由該障壁膜之該第一實質上水平部分而與該第一介電材料疊層之一上部表面分離，且進一步其中該浮動閘極之一第二部分藉由該障壁膜之該第二實質上水平部分而與該第二介電材料疊層之一下部表面分離。
  12. 如請求項10之設備，其中該障壁膜之該實質上垂直部分之一厚度大於該障壁膜之該第一實質上水平部分之一厚度且大於該障壁膜之該第二實質上水平部分之一厚度。
  13. 如請求項10之設備，其中該等介電材料疊層之間的該浮動閘極之一長度實質上等於該等介電材料疊層之間的該控制閘極之一長度。
  14. 如請求項10之設備，其中該障壁膜包括一個氮化物層。
  15. 如請求項10之設備，其中該電荷阻擋結構進一步包括第一及第二氧化物層。
  16. 如請求項15之設備，其中該障壁膜包括一個氮化物層。
  17. 如請求項15之設備，其中該浮動閘極之一第一部分藉由該障壁膜之該第一實質上水平部分及該第二氧化物層之一第一部分而與該第一介電材料疊層之一上部表面分離，且進一步其中該浮動閘極之一第二部分藉由該障壁膜之該第二實質上水平部分及該第二氧化物層之一第二部分而與該第二介電材料疊層之一下部表面分離。
  18. 如請求項17之設備，其中該浮動閘極之一第三部分藉由該第二氧化物層之一第三部分而與該第一介電材料疊層之該上部表面分離，且進一步其中該浮動閘極之一第四部分藉由該第二氧化物層之一第四部分而與該第二介電材料疊層之該下部表面分離。
  19. 如請求項15之設備，其中該浮動閘極包含朝向該控制閘極延伸之一突出部。
  20. 如請求項19之設備，其中該突出部藉由該障壁膜之至少該第一實質上水平部分及該第二氧化物層之一第一部分而與該第一介電材料疊層之一上部表面分離，且進一步其中該突出部藉由該障壁膜之至少該第二實質上水平部分及該第二氧化物層之一第二部分而與該第二介電材料疊層之一下部表面分離。
  21. 如請求項20之設備，其中該第二氧化物層之該等第一及第二部分包括該第二氧化物層之第一及第二實質上水平部分，其中該第二氧化物層進一步包括一實質上垂直部分，且其中該第二氧化物層之該實質上垂直部分之一厚度、該第二氧化物層之該第一實質上水平部分之一厚度及該第二氧化物層之該第二實質上水平部分之一厚度實質上相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252149B2 (en) * 2012-04-30 2016-02-02 Hewlett-Packard Development Company, L.P. Device including active floating gate region area that is smaller than channel area
US9093152B2 (en) 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9147493B2 (en) * 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR20150050877A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 트랜지스터 및 이를 포함하는 반도체 장치
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9478643B2 (en) * 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
US9240416B2 (en) * 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9793124B2 (en) * 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
CN107534045B (zh) * 2015-03-17 2021-03-30 美光科技公司 替换控制栅极的方法及设备
US10672785B2 (en) 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2018004581A1 (en) * 2016-06-30 2018-01-04 Intel Corporation 3d nand structures including group iii-n material channels
KR102395563B1 (ko) * 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US9941293B1 (en) 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
US9773882B1 (en) 2017-01-12 2017-09-26 Micron Technology, Inc. Integrated structures
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
KR102505240B1 (ko) * 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
US10714494B2 (en) 2017-11-23 2020-07-14 Macronix International Co., Ltd. 3D memory device with silicon nitride and buffer oxide layers and method of manufacturing the same
US10937482B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
US10937904B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10622450B2 (en) 2018-06-28 2020-04-14 Intel Corporation Modified floating gate and dielectric layer geometry in 3D memory arrays
JP2020047744A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
US11527548B2 (en) 2018-12-11 2022-12-13 Micron Technology, Inc. Semiconductor devices and electronic systems including an etch stop material, and related methods
KR102574451B1 (ko) * 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
CN110148598A (zh) * 2019-04-19 2019-08-20 华中科技大学 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备
KR102708558B1 (ko) 2019-06-20 2024-09-24 삼성전자주식회사 수직형 메모리 장치
US11508746B2 (en) 2019-10-25 2022-11-22 Micron Technology, Inc. Semiconductor device having a stack of data lines with conductive structures on both sides thereof
US11605588B2 (en) 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
TWI749549B (zh) 2020-05-08 2021-12-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
DE102020132926A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d ferroelektrischer speicher
US11574929B2 (en) 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
DE102020133314A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d-speicher mit leitfähigen graphitstreifen
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2023092644A (ja) * 2021-12-22 2023-07-04 キオクシア株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100240205A1 (en) * 2009-03-19 2010-09-23 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional nonvolatile memory devices using expansions
US20120132981A1 (en) * 2010-11-30 2012-05-31 Kabushiki Kaisha Toshiba Semiconductor storage device and manufacturing method of semiconductor storage device

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58184874A (ja) 1982-04-22 1983-10-28 Matsushita Electric Ind Co Ltd 帯域圧縮装置
TW390028B (en) 1998-06-08 2000-05-11 United Microelectronics Corp A flash memory structure and its manufacturing
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US6445029B1 (en) 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US6780712B2 (en) * 2002-10-30 2004-08-24 Taiwan Semiconductor Manufacturing Company Method for fabricating a flash memory device having finger-like floating gates structure
US6583009B1 (en) 2002-06-24 2003-06-24 Advanced Micro Devices, Inc. Innovative narrow gate formation for floating gate flash technology
US7045849B2 (en) 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
US7687860B2 (en) * 2005-06-24 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor device including impurity regions having different cross-sectional shapes
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
KR100781563B1 (ko) * 2005-08-31 2007-12-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법.
US7342272B2 (en) 2005-08-31 2008-03-11 Micron Technology, Inc. Flash memory with recessed floating gate
JP2007123415A (ja) * 2005-10-26 2007-05-17 Sharp Corp 半導体装置およびその製造方法
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4791949B2 (ja) * 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ
JP4445514B2 (ja) 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
KR100866966B1 (ko) 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
TWI340431B (en) 2007-06-11 2011-04-11 Nanya Technology Corp Memory structure and method of making the same
US7910446B2 (en) 2007-07-16 2011-03-22 Applied Materials, Inc. Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices
US7795673B2 (en) 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010004020A (ja) * 2008-05-19 2010-01-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101052921B1 (ko) 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
JP5498011B2 (ja) * 2008-11-13 2014-05-21 株式会社東芝 不揮発性半導体記憶装置
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
WO2010086067A1 (en) * 2009-01-29 2010-08-05 International Business Machines Corporation Memory transistor with a non-planar floating gate and manufacturing method thereof
KR101573697B1 (ko) 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2011003722A (ja) 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
US8258034B2 (en) 2009-08-26 2012-09-04 Micron Technology, Inc. Charge-trap based memory
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011166061A (ja) 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8357970B2 (en) 2010-04-09 2013-01-22 Micron Technology, Inc. Multi-level charge storage transistors and associated methods
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
KR101738533B1 (ko) 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2012094694A (ja) 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
JP2012146773A (ja) 2011-01-11 2012-08-02 Hitachi Kokusai Electric Inc 不揮発性半導体記憶装置およびその製造方法
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8722525B2 (en) 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
US8912589B2 (en) 2011-08-31 2014-12-16 Micron Technology, Inc. Methods and apparatuses including strings of memory cells formed along levels of semiconductor material
KR20130024303A (ko) 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101906406B1 (ko) 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US20130256777A1 (en) 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9412753B2 (en) 2014-09-30 2016-08-09 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100240205A1 (en) * 2009-03-19 2010-09-23 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional nonvolatile memory devices using expansions
US20120132981A1 (en) * 2010-11-30 2012-05-31 Kabushiki Kaisha Toshiba Semiconductor storage device and manufacturing method of semiconductor storage device

Also Published As

Publication number Publication date
TW201507168A (zh) 2015-02-16
US20170365615A1 (en) 2017-12-21
EP2973710A4 (en) 2016-12-28
CN108461500B (zh) 2022-04-29
US10355008B2 (en) 2019-07-16
US9793282B2 (en) 2017-10-17
TW201826547A (zh) 2018-07-16
US9184175B2 (en) 2015-11-10
EP3792972A1 (en) 2021-03-17
EP2973710A1 (en) 2016-01-20
KR20150132470A (ko) 2015-11-25
EP2973710B1 (en) 2020-11-04
TWI655782B (zh) 2019-04-01
KR101764626B1 (ko) 2017-08-03
US20180350827A1 (en) 2018-12-06
US20160049417A1 (en) 2016-02-18
CN105164808B (zh) 2018-05-04
JP2016514371A (ja) 2016-05-19
KR20170091764A (ko) 2017-08-09
US9991273B2 (en) 2018-06-05
CN108461500A (zh) 2018-08-28
CN105164808A (zh) 2015-12-16
US20140264532A1 (en) 2014-09-18
KR101821943B1 (ko) 2018-01-25
JP5965091B2 (ja) 2016-08-03
WO2014149740A1 (en) 2014-09-25

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