CN105164808A - 垂直存储器中的浮动栅极存储器单元 - Google Patents

垂直存储器中的浮动栅极存储器单元 Download PDF

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Abstract

本发明涉及垂直存储器中的浮动栅极存储器单元。控制栅极形成于第一电介质材料叠层与第二电介质材料叠层之间。浮动栅极形成于所述第一电介质材料叠层与所述第二电介质材料叠层之间，其中所述浮动栅极包含朝向所述控制栅极延伸的突出部。电荷阻挡结构形成于所述浮动栅极与所述控制栅极之间，其中所述电荷阻挡结构的至少一部分包覆所述突出部。

Description

垂直存储器中的浮动栅极存储器单元
优先权申请案
本申请案主张对2013年3月15日提出申请的第13/838,297号美国申请案的优先权权益，所述美国申请案以全文引用的方式并入本文中。
背景技术
用于存储数据的半导体存储器装置可通常划分成两种类别：易失性存储器装置及非易失性存储器装置。易失性存储器装置在电力供应器中断时丢失其中所存储的数据。相比来说，非易失性存储器装置甚至在电力供应器中断时仍保留所存储数据。因此，非易失性存储器装置(例如快闪存储器装置)广泛用于其中电力可能中断的应用中。举例来说，电力可能不可用。例如，在移动电话系统、用于存储音乐及/或电影数据的存储器卡中，可偶尔中断电力或可规定较低电力消耗。随着过程能力增加及小型化，甚至在快闪存储器装置中越来越需要较小大小的存储器单元。
附图说明
在图式(其未必按比例绘制)中，相似编号可在不同视图中描述类似组件。具有不同字母后缀的相似编号可表示类似组件的不同例子。图式通常以实例方式而非限制方式图解说明本文件中所论述的各种实施例。
图1图解说明呈3DNAND阵列架构的垂直存储器单元串的实例；
图2A-P图解说明根据一实施例的制作垂直NAND存储器的技术；
图3A-D图解说明根据一实施例的制作垂直NAND存储器的另一技术；
图4A-H展示根据一实施例的用以减小或消除电荷泄露的一个替代过程；
图5A-H展示根据一实施例的用以减小或消除电荷泄露的第二替代过程；
图6A-C图解说明三个额外垂直存储器实施例；
图7A-F图解说明根据一实施例的如图6A中所展示的垂直存储器的制造；
图8图解说明根据一实施例的如图6B中所展示的垂直存储器；
图9A-D图解说明根据一实施例的如图6C中所展示的垂直存储器的制造；及
图10A-F图解说明根据一些实施例的如图6C中所展示的垂直存储器的制造。
具体实施方式
图1图解说明根据发明人视为现有内部实施例的内容的包含呈3DNAND(“与非”)架构的垂直存储器单元串的垂直存储器100的实例。垂直存储器100包含存储器单元堆叠110，存储器单元堆叠110包含浮动栅极(FG)102、电荷阻挡结构(例如，IPD104)、控制栅极(CG)106及电介质材料叠层(例如，氧化物层108)。在所图解说明实例中，IPD104安置于每一浮动栅极(FG)102与控制栅极(CG)106之间。电荷可陷获于IPD104的部分上，例如陷获于IPD104的在FG102与相应电介质材料叠层之间横向延伸的部分上。如图1中所展示，FG102的长度(即，L1)是相应CG106的长度(即，L2)的大约一半。在一个实施例中，举例来说，与大约30nm的相应CG106的长度相比，FG102在电流流动方向上(例如，在一串存储器单元的柱中)的长度为大约15nm。
举例来说，在其中给定存储器单元的IPD104为ONO(氧化物-氮化物-氧化物)的实施例中，氮化物可不合意地使电荷陷获于氮化物的第一实质上水平部分122中及/或陷获于氮化物的第二实质上水平部分120中。因此，本发明的实施例削减那些区中的IPD104(例如，ONO电荷阻挡结构的氮化物)及/或相对于相应CG106增加FG102的长度。本文中所呈现的实施例包含其中(举例来说)使存储器单元中的IPD104凹入且使用第二浮动栅极材料(例如，FG2多晶硅)(未展示于图1中)来回填凹部的实施例。举例来说，在一些实施例中，主要通过干法蚀刻、气相蚀刻或湿法蚀刻或者其组合使IPD104从FG102中的每一者的顶部及底部凹入。替代电介质沉积(例如氧化物层沉积)，替代地用导电材料来填充凹部的所得体积以增加FG102中的每一者的大小。举例来说，在特定实施例中，FG102在沟道电流流动方向上的长度实质上等于相应CG106的长度(例如，与FG102的长度等于CG106的长度减IPD104(例如，氧化氮(NO)或ONO)的两倍厚度相对比)。举例来说，FG102及CG106的长度可为大约30nm。在所述实施例中的至少一些实施例中，选择性地移除第一(例如，原始)浮动栅极材料(例如，FG1多晶硅)且形成IPD104的第二氧化物层，且接着沉积第二浮动栅极材料(例如，FG2多晶硅)并使用其来形成FG102。
图2A-P图解说明根据一实施例的制作垂直NAND存储器的技术。图2A是包含交替电介质材料叠层(例如，氧化物层240)与控制栅极材料(例如，导电材料叠层，例如经掺杂多晶硅层242)的材料堆叠200的横截面图。图2B是图2A中所展示的材料堆叠200的透视图。在图2A及2B中，氧化物层240及经掺杂多晶硅层242已经蚀刻以形成延伸穿过其的开口，其中所述开口包含邻近于经掺杂多晶硅层242的第一凹部246。底部层244为蚀刻停止层，例如AlOx。
图2C是在于邻近于经掺杂多晶硅层242中的相应一者的凹部246中的每一者中形成(例如，生长)电荷阻挡结构的第一层(例如，第一氧化物层248)之后的材料堆叠200的横截面图。
图2D是在于邻近于第一氧化物层248及邻近于开口中的氧化物层240的经暴露表面的凹部246中的每一者中形成电荷阻挡结构(其在一些实施例中包括势垒膜)的第二层250(例如，氮化物层250)之后的材料堆叠200的横截面图。所述第二层具有内表面252。图2E是图2D中所展示的材料堆叠200的透视图。
图2F是在邻近于开口中的氮化物层250形成电荷阻挡结构的第三层(例如，第二氧化物层256)之后的材料堆叠200的横截面图，其中所述开口中的每一者此后包含对应于第一凹部246的第二凹部258。
图2G是在于第二凹部258中形成第一浮动栅极(FG1)材料(例如，第一多晶硅)之后的材料堆叠200的横截面图。举例来说，在至少一些实施例中，可在开口中沉积并回蚀第一多晶硅以使所述第一多晶硅凹入于第二凹部258中的每一者中，借此形成具有内表面262的第一FG1260。在其它实施例中，可将第一多晶硅氧化，且接着移除氧化物以形成第一FG1260。图2H是图2G中所展示的材料堆叠200的透视图。
图2I是在开口中的每一者中的第二氧化物层256的各向同性蚀刻以使开口中的每一者中的第二氧化物层256的内表面264从相应第一FG1260的内表面262凹入之后的材料堆叠200的横截面图。所述蚀刻可为湿法蚀刻、气相蚀刻或干法蚀刻，且可对氮化物为选择性的以留下开口中的每一者中的氮化物层250。举例来说，可使用稀释氟化氢(HF)气相蚀刻来蚀刻第二氧化物层256。
图2J是在开口中的每一者中的氮化物层250的各向同性蚀刻以使氮化物层250凹入到超出开口中的每一者中的第二氧化物层256的内表面264的深度之后的材料堆叠200的横截面图。可将磷酸用作氮化物层250的蚀刻剂，其对多晶硅及氧化物为选择性的。
图2K是在于开口中形成第二浮动栅极(FG2)材料(例如，第二多晶硅266)之后的材料堆叠200的横截面图。第二多晶硅266可具有与第一多晶硅相同的组合物或可具有不同组合物。可使用原子层沉积(ALD)技术来沉积第二多晶硅266，使得经沉积多晶硅266为高度保形的。在至少一些实施例中，第二多晶硅266可植入有掺杂剂。举例来说，可使用等离子掺杂或其它高度保形掺杂技术。另外，可使用膜沉积与移除技术来移除经沉积膜，这是因为晶片被多晶硅完全覆盖。
图2L-N是在已于开口中回蚀第二多晶硅266之后的材料堆叠200的横截面图，其中图2L、2M及2N各自展示取决于(举例来说)回蚀的时序的略微差异的所得结构的不同替代物。在图2L-2N中所展示的结构中的每一者中，在开口中回蚀第二多晶硅266直到第二多晶硅266的内表面268与开口中的氧化物层240的内表面270实质上共面为止。第一FG1260与经回蚀第二多晶硅266(FG2)的组合可共同形成具有朝向控制栅极CG延伸的突出部的浮动栅极FG(例如，对应于第一FG1260)。
因此，如图2N中所展示，可因此形成包含在第一电介质材料叠层的上部表面与第二电介质材料叠层的下部表面之间且与所述表面接触的FG的存储器单元。所述FG包含朝向也已形成于第一电介质材料叠层的上部表面与第二电介质材料叠层的下部表面之间的CG延伸的突出部。电荷阻挡结构(例如，上文所描述ONO结构)在FG与CG之间。
所述电荷阻挡结构包含势垒膜，例如氮化物层。所述势垒膜的实质上垂直部分在CG与FG之间。势垒膜的第一实质上水平部分部分地在第一电介质材料叠层与FG之间横向延伸。同样地，势垒膜的第二实质上水平部分部分地在第二电介质材料叠层与FG之间横向延伸。举例来说，在图2N中所图解说明的实施例中，势垒膜的第一实质上水平部分横向延伸到一点，使得其在突出部与第一电介质材料叠层之间但不在FG的另一部分与第一电介质材料叠层之间。换句话说，针对FG的其它部分，在FG与第一电介质材料叠层之间不存在势垒膜。
在图2N中所图解说明的实施例中，电荷阻挡结构的至少一部分包覆突出部的至少一部分。举例来说，第二氧化物层256可包覆突出部。氮化物层250的第一部分(例如，先前段落中所参考的第一实质上水平部分)及第二氧化物层256的第一部分在突出部与第一电介质材料叠层的上部表面之间(且两者均与FG接触)。氮化物层250的第二部分(例如，先前段落中所参考的第二实质上水平部分)及第二氧化物层256的第二部分在突出部与第二电介质材料叠层的下部表面之间(且两者均与FG接触)。
在更特定细节中，图2N中所展示的实施例展示包含朝向CG延伸的三个突出部的FG：邻近于第一电介质材料叠层的上部表面的第一突出部、邻近于第二电介质材料叠层的下部表面的第二突出部及第一突出部与第二突出部之间的中间突出部(例如，对应于第一FG1260)。如图2N中所展示，在此实施例中，第二氧化物层256的第一部分可在第一突出部与中间突出部之间，且第二氧化物层256的第二部分可在第二突出部与中间突出部之间。
因此，展示具有控制栅极242在电介质材料叠层240(氧化物层)之间、浮动栅极260/266在电介质材料叠层240之间的存储器单元的垂直存储器单元串200，其中浮动栅极260/266包含朝向控制栅极242及在浮动栅极260/266与所述控制栅极之间的电荷阻挡结构(层248、250、256)延伸的突出部269，其中电荷阻挡结构的至少一部分包覆所述突出部。
电荷阻挡结构包含第一氧化物层248、氮化物层250及第二氧化物层256，且电荷阻挡结构(层248、250、256)包含包覆突出部269的势垒结构(例如，第二氧化物层)。氮化物层250的一层及第二氧化物层256的部分安置于突出部269与电介质材料240之间。浮动栅极266与氮化物层250及第二氧化物层256接触。
浮动栅极部分266邻近于电介质材料240的叠层，且其中第二氧化物层256的水平部分安置于突出部269与浮动栅极部分266之间。浮动栅极部分266接触电介质材料240的叠层。电荷阻挡结构的势垒膜(例如，层248、250、256中的至少一者)具有安置于控制栅极242与浮动栅极260/266之间的实质上垂直部分及部分地在电介质材料叠层240与浮动栅极260的一部分之间横向延伸的第一实质上水平部分。势垒膜可为氮化物层250。突出部269通过势垒膜250及第二氧化物层256的至少水平部分而与电介质材料叠层240分离。
第二氧化物层256包含实质上水平部分257及实质上垂直部分259，其中第二氧化物层256的实质上垂直部分259的厚度与第二氧化物层256的水平部分257的厚度实质上相同。浮动栅极260的第一部分通过势垒膜250及第二氧化物层256的实质上水平部分而与第一电介质材料叠层240分离。
图2O是在于第一FG1260的经暴露表面及开口中的经回蚀第二多晶硅266上方形成(例如，生长)穿隧电介质材料(例如，穿隧氧化物层280)之后的材料堆叠200(如图2N中所描绘的实施例中所展示)的横截面图228。
图2P是图2O中所展示的材料堆叠200的透视图。相对于图1中所展示的结构中的存储器单元，可削减任何顶部及/或底部寄生SONOS装置(相对于存储器单元)且将FG的长度实质上加倍(例如，从大约15nm到大约30nm)，使得浮动栅极与控制栅极为实质上相同长度。
图3A-D图解说明根据一实施例的制作垂直NAND存储器的另一技术。图3A-D在图2G中所展示的过程之后开始。
图3A是对应于图2G中所展示的存储器单元堆叠200的材料堆叠300的横截面图，其展示继续各向同性蚀刻以使第一FG1360的内表面362进一步凹入到第一凹部(246)中的结果。
图3B是在已回蚀第二氧化物层356及氮化物层350直到开口中的氮化物层350及第二氧化物层356的经暴露表面与第一FG1360的内表面362实质上共面为止之后的材料堆叠300的横截面图。在至少一些实施例中，举例来说，可以对氮化物为选择性的方式蚀刻第二氧化物层356，接着可以对多晶硅及氧化物为选择性的方式蚀刻氮化物层350(例如，使用磷酸)。所述蚀刻可为湿法蚀刻、气相蚀刻或干法蚀刻或者其组合。
图3C是在于开口中且覆盖材料堆叠300的长度311形成第二浮动栅极(FG2)材料(例如，第二多晶硅366)之后的材料堆叠300的横截面图。第二多晶硅366可具有与第一多晶硅相同的组合物或可具有不同组合物。
图3D是在已于开口中回蚀第二多晶硅366直到第二多晶硅366的内表面368与氧化物层340的内表面370实质上共面为止之后的材料堆叠300的横截面图。第一FG1360与经回蚀第二多晶硅366(FG2)的组合可共同形成具有朝向控制栅极CG延伸的突出部的浮动栅极FG(例如，对应于第一FG1360)。与图2N中所展示的结构相比，在图3D中所展示的结构中，FG具有朝向CG延伸的一个突出部。
因此，展示具有存储器单元的垂直存储器单元串300，所述存储器单元具有在电介质材料叠层340(氧化物层)之间的控制栅极342、在电介质材料叠层340之间的浮动栅极360/366，其中浮动栅极360/366包含朝向控制栅极342及在浮动栅极360/266与控制栅极342之间的电荷阻挡结构(层348、350、356)延伸的突出部369，其中电荷阻挡结构(层348、350、356)的至少一部分包覆突出部369。
电荷阻挡结构包含第一氧化物层348、氮化物层350及第二氧化物层356，且电荷阻挡结构(层348、350、356)包含包覆突出部369的势垒结构(例如，第二氧化物层356及/或氮化物层350)。氮化物层350的一层及第二氧化物层356的部分安置于突出部369与电介质材料340之间。
浮动栅极366与氮化物层350及第二氧化物层356接触。浮动栅极部分366接触电介质材料340的叠层。仅浮动栅极360/266的突出部369朝向控制栅极342延伸。电荷阻挡结构的势垒膜(例如，层348、350、356中的至少一者)具有安置于控制栅极342与浮动栅极360/366之间的实质上垂直部分及部分地在电介质材料叠层340与浮动栅极360的一部分之间横向延伸的第一实质上水平部分。势垒膜可为氮化物层350。
突出部369通过势垒膜350及第二氧化物层356的至少水平部分而与电介质材料叠层340分离。第二氧化物层356包含第一及第二实质上水平部分357以及实质上垂直部分359，其中第二氧化物层356的实质上垂直部分359的厚度与第二氧化物层356的水平部分357的厚度实质上相同。浮动栅极360的第一部分通过势垒膜350及第二氧化物层356的实质上水平部分而与第一电介质材料叠层340分离。
在一些情形中，图2A-P及图3A-D中所图解说明的结构可易受潜在负面条件影响。举例来说，如图3D中所展示，存在将CG与FG分离的薄氧化物层348、氮化物层350及第二氧化物层356。电荷阻挡结构的至少一部分包覆突出部的至少一部分(例如，氮化物层350及第二氧化物层256包覆由第一FG1360形成的突出部)。第一FG1360与经回蚀第二多晶硅366(FG2)的组合可共同形成具有朝向控制栅极CG延伸的突出部的浮动栅极FG(例如，对应于第一FG1360)。然而，甚至在氮化物层350为相对厚时，仍可发生电荷泄露。
图4A-H及图5A-G展示解决以上状况的两个替代过程。由图4A-G及图5A-G图解说明的过程在于分别邻近于第一氧化物层448、548及分别邻近于氧化物层440、540的经暴露表面的凹部中分别形成电荷阻挡结构(其在一些实施例中包括势垒膜)的第二层450、550(例如，氮化物层)之后开始。
图4A是包含交替电介质材料叠层(例如，氧化物层440)与控制栅极材料(例如，导电材料叠层，例如经掺杂多晶硅层442)的材料堆叠400的横截面图。在图4A中，形成包含在凹入CG层442上方实质上垂直地形成的第一氧化物层448及跨过全柱411的长度形成的第二层450(例如，氮化物层)(其在一些实施例中包括势垒膜)的电荷阻挡结构。不同于图2A-F及3A，不在沉积柱氮化物450之后执行第二氧化步骤。可在邻近于第一氧化物层448及邻近于开口中的氧化物层440的经暴露表面的凹部446中的每一者中形成第二层450(例如，氮化物层)。
图4B是堆叠式单元400的透视图，其展示交替氧化物层440、控制栅极层442、第一凹部446、第一氧化物层448及氮化物层450的形成。形成(例如，生长)第一氧化物层448及氮化物层450以形成电荷阻挡结构。在图4A及4B中，开口包含邻近于经掺杂多晶硅层442的第一凹部446，已经形成延伸穿过经掺杂多晶硅层442。底部层444可为蚀刻停止层，例如AlOx。
图4C是在于图4A-B中所展示的第一凹部446中形成第一浮动栅极(FG1)材料(例如，第一多晶硅)之后的材料堆叠400的横截面图。举例来说，在至少一些实施例中，可在开口中沉积并回蚀第一多晶硅460以使所述第一多晶硅凹入于第一凹部446中的每一者中，借此形成具有内表面462的第一FG1460。第一FG层460的内表面462可经蚀刻以与第二层450(例如，氮化物层)的内表面452对齐。替代地，可使用具有适当良好保形沉积的任何一次性层。
图4D是在蚀刻第一FG层460以使第一FG/一次性层460的内表面462凹入超出叠层式氧化物层440的内表面470之后的材料堆叠400的横截面图。可使用对氮化物为选择性的蚀刻剂来蚀刻第一FG/一次性层460。
图4E是在执行开口中的每一者中的氮化物层450的各向同性蚀刻以使氮化物层450凹入到超出开口中的每一者中的第一FG/一次性层460的内表面462的深度之后的材料堆叠400的横截面图。可将磷酸用作氮化物层450的蚀刻剂，其对多晶硅及氧化物为选择性的。
图4F是在经由蚀刻(例如，湿法蚀刻、干法蚀刻或气相蚀刻)移除FG/一次性层460之后的材料堆叠400的横截面图。在氮化物层450与叠层氧化物层440之间留下第二凹部458。
图4G是在形成第二氧化层456以完成ONO层之后的材料堆叠400的横截面图。图4G还图解说明跨过第二FG层466的全柱411的长度沉积多晶硅。可任选地掺杂第二FG层466的多晶硅。
图4H是在通过蚀刻或氧化直到第二FG层466的内表面468与叠层式氧化物层440的内表面470实质上对齐为止而隔离第二FG层466之后的材料堆叠400的横截面图。可使用对氧化物为选择性的蚀刻剂来蚀刻第二FG层466。第二FG466包含朝向也已形成于第三凹部459中的CG442延伸的突出部469。
在图4H中，展示具有存储器单元的垂直存储器单元串400，所述存储器单元具有安置于电介质材料叠层440(氧化物层)之间的控制栅极442、在电介质材料叠层440之间的浮动栅极466，其中浮动栅极466包含朝向控制栅极442及在浮动栅极466与控制栅极442之间的电荷阻挡结构(层448、450、456)延伸的突出部469，其中电荷阻挡结构的至少一部分(例如，氮化物层450及/或第二氧化物层456)包覆突出部469。
电荷阻挡结构包含第一氧化物层448、氮化物层450及第二氧化物层456，且电荷阻挡结构(层448、450、456)包含包覆突出部469的势垒结构(例如，氮化物层450及/或第二氧化物层456)。氮化物450的一层及第二氧化物层456的部分安置于突出部469与电介质材料440之间。第二氧化物层456将氮化物层450与浮动栅极466完全分离。浮动栅极466与第二氧化物层456接触且不与氮化物层450接触。
浮动栅极部分466接触电介质材料440的叠层。仅浮动栅极466的突出部469朝向控制栅极442延伸。电荷阻挡结构的势垒膜(例如，层448、450、456中的至少一者)具有安置于控制栅极442与浮动栅极466之间的实质上垂直部分及部分地在电介质材料叠层440与浮动栅极466的一部分之间横向延伸的第一实质上水平部分。势垒膜可为氮化物层450。
突出部469通过第二氧化物层456或通过势垒膜450及第二氧化物层456的水平部分而与电介质材料叠层440分离。第二氧化物层456包含第一及第二实质上水平部分457以及实质上垂直部分459，其中第二氧化物层456的实质上垂直部分459的厚度与第二氧化物层456的水平部分459的厚度实质上相同。浮动栅极466的第一部分通过第二氧化物层456的实质上水平部分而与第一电介质材料叠层440分离。浮动栅极466的另一部分通过势垒膜450的实质上水平部分及第二氧化物层456的第一部分而与第一电介质材料叠层440分离。
图5A-H图解说明根据一实施例的材料堆叠500的形成。图5A-H在沉积如图2D中所展示的柱氧化物之后开始。图5A是包含交替电介质材料叠层(例如，氧化物层540)与控制栅极材料(例如，导电材料叠层，例如经掺杂多晶硅层542)的材料堆叠500的横截面图。在图5A中，形成包含在凹入CG层542上方实质上垂直地形成的第一氧化物层548及跨过全柱511的长度形成的第二层550(例如，氮化物层)(其在一些实施例中包括势垒膜)的电荷阻挡结构。不同于图2A-F及3A，不在沉积柱氮化物550之后执行第二氧化步骤。可在邻近于第一氧化物层548及邻近于开口中的氧化物层540的经暴露表面的凹部546中的每一者中形成第二层550(例如，氮化物层)。
图5B是堆叠式单元500的透视图，其展示交替氧化物层540、控制栅极层542、第一凹部546、第一氧化物层548及氮化物层550的形成。形成(例如，生长)第一氧化物层548及氮化物层550以形成电荷阻挡结构。在图5A及5B中，开口包含邻近于经掺杂多晶硅层542的第一凹部546、已经形成延伸穿过经掺杂多晶硅层542。底部层544可为蚀刻停止层，例如AlOx。
图5C是在于图5A-B中所展示的第一凹部546中形成第一浮动栅极(FG1)材料(例如，第一多晶硅)之后的材料堆叠500的横截面图。举例来说，在至少一些实施例中，可在开口中沉积并回蚀第一多晶硅560以使所述第一多晶硅凹入于第一凹部546中的每一者中，借此形成具有内表面562的第一FG1560。第一FG层560的内表面562可经蚀刻以与第二层550(例如，氮化物层)的内表面552对齐。替代地，可使用具有适当良好保形沉积的任何一次性层。
图5D是在蚀刻第一FG层560以使第一FG/一次性层560的内表面562凹入以与叠层式氧化物层540的内表面570对齐之后且在蚀刻第二层550(例如，氮化物层)的内表面552以超出叠层式氧化物层540的内表面570之后的材料堆叠500的横截面图。可使用对多晶硅为选择性的蚀刻剂及对氮化物为选择性的蚀刻剂来分别蚀刻第一FG/一次性层560及氮化物层。
图5E是在经由蚀刻(例如，湿法蚀刻、干法蚀刻或气相蚀刻)移除FG/一次性层560之后的材料堆叠500的横截面图。在氮化物层550与叠层氧化物层540之间留下第二凹部558。
图5F是在形成第二氧化层556以完成ONO层之后的材料堆叠500的横截面图。第二氧化层556的形成产生第三凹部559。
图5G是在跨过全柱511的长度且在第二FG层566的第三凹部559中沉积多晶硅之后的材料堆叠500的横截面图。可任选地掺杂第二FG层566的多晶硅。
图5H是在通过蚀刻或氧化直到第二FG层566的内表面568与叠层式氧化物层540的内表面570实质上对齐为止而隔离第二FG层566之后的材料堆叠500的横截面图。可使用对氧化物为选择性的蚀刻剂来蚀刻第二FG层566以与叠层式氧化物层540的内表面570对齐。第二FG566包含朝向也已形成于第三凹部559中的CG542延伸的突出部569。
在图5H中，展示具有存储器单元的垂直存储器单元串500，所述存储器单元具有安置于电介质材料叠层540(氧化物层)之间的控制栅极542、在电介质材料叠层540之间的浮动栅极566，其中浮动栅极566包含朝向控制栅极542及在浮动栅极566与控制栅极542之间的电荷阻挡结构(层548、550、556)延伸的突出部569，其中电荷阻挡结构的至少一部分(例如，氮化物层550及/或第二氧化物层556)包覆突出部569。
电荷阻挡结构包含第一氧化物层548、氮化物层550及第二氧化物层556，且电荷阻挡结构(层548、550、556)包含包覆突出部569的势垒结构(例如，氮化物层550及/或第二氧化物层556)。氮化物550的一层及第二氧化物层556的部分安置于突出部569与电介质材料540之间。第二氧化物层556将氮化物层550与浮动栅极566完全分离。浮动栅极566与第二氧化物层556接触且不与氮化物层550接触。
浮动栅极部分566接触电介质材料540的叠层。仅浮动栅极566的突出部569朝向控制栅极542延伸。电荷阻挡结构的势垒膜(例如，层548、550、556中的至少一者)具有安置于控制栅极542与浮动栅极566之间的实质上垂直部分及部分地在电介质材料叠层540与浮动栅极566的一部分之间横向延伸的第一实质上水平部分。势垒膜可为氮化物层550。
突出部569通过第二氧化物层556或通过势垒膜550及第二氧化物层556的水平部分而与电介质材料叠层540分离。第二氧化物层556包含第一及第二实质上水平部分557以及实质上垂直部分559，其中第二氧化物层556的实质上垂直部分559的厚度与第二氧化物层556的水平部分559的厚度实质上相同。浮动栅极566的第一部分通过第二氧化物层556的实质上水平部分而与第一电介质材料叠层540分离。浮动栅极566的另一部分通过势垒膜550的实质上水平部分及第二氧化物层556的第一部分而与第一电介质材料叠层540分离。
上文参考图2A-P、图3A-D、图4A-H及图5A-H所描述的实施例图解说明其中至少相对于图1中所展示的结构中的存储器单元，可削减任何顶部及/或底部寄生SONOS装置(相对于存储器单元)且将FG的长度实质上加倍(且可现在实质上等于CG的长度)的实施例。经加长FG将(例如)由于较长FG及寄生SONOS装置的缺乏或小型化而对调制NAND串电流潜在地提供较多影响。
负面影响可包含栅极耦合比(CGR)的减小。在模拟中，GCR从38％减小到31.4％。然而，可通过增加电介质层的回蚀以形成侧壁而减少此减小(即，增加CGR)。可将电介质的回蚀从电介质的50％增加到75％。此GCR减小导致较高VgVt及VwVt，其中Vg为栅极电压，Vt为阈值电压，且Vw为写入电压。
在所述实施例中的至少一些实施例中，显著增加FG面积，且减小或消除两个潜在寄生SONOS装置及其提供的用于电子从CG移动到沟道的直接注入路径。在NAND沟道的方向上增加FG长度可由于两个SiN区域的替换影响具有较大FG(例如，在沟道长度方向上大约两倍长)的NAND沟道电导率而产生较高程度的沟道电导率调制(例如，较高接通/关断比)、噪声减小(例如，较大FG)及可靠性增益。此外，所述结构减小或消除两种寄生电流：CG-AA(作用区)及在FG及多晶硅间(interpoly)电介质(IPD)装置的边界处。两者均可致使氮化物陷获。
如果发生对角线FG-AA电流(其为FG边缘到LDD区域之间的电流)，那么陷获被降级。然而，在SiN下方的较薄氧化物可能提供不合意折衷，这是因为较多SiN将在FG到LDD电流路径中，从而导致额外SiN陷获。由于调制边界电场的在边缘处的SiN可增加此寄生电流且也为不合意的，因此边缘电场增加。
凹入单元中的较大FG长度可减小单元噪声，例如正向穿隧电压(FTV)及反向穿隧电压(RTV)。举例来说，如果GCR＝CIPD/(CIPD+CTUNOX)，其中CTUNOX为跨越穿隧氧化物层的电容且CIPD指跨越控制电介质或IPD的电容。凹入单元可具有较大CTUNOX及较大CIPD。由于CTUNOX增加更显著，因此GCR减小。此为Vt窗损失及Vpgm/擦除增加，其中Vpgm为编程电压。编程电压Vpgm被施加到字线(WL)以编程存储器单元。由于电容增加，因此噪声可变小。凹入单元的叠层式氧化物(TO)中的较均匀电场可提供可靠性(循环降级)增益。因此，GCR损失及噪声改进可经配置以获得关于功能性及可靠性的净增益。
图6A-C图解说明根据各种实施例的根据本文中下文所描述的方法形成的三个额外垂直NAND存储器602、604、606。图7A-F图解说明根据一实施例的如图6A中所展示的垂直存储器的制造。
图7A是包含交替电介质材料叠层(例如，氧化物层740)与控制栅极材料(例如，导电材料叠层，例如经掺杂多晶硅层742)以形成柱711的材料堆叠700的横截面图。将CG层742蚀刻到预定深度以在叠层式氧化物层740之间形成第一凹部区746。
图7B是在形成电荷阻挡结构之后的材料堆叠700的横截面图。在图7B中，电荷阻挡结构包含在凹入CG层742上方实质上垂直地形成的第一氧化物层748及跨过全柱711的长度形成的第二层750(例如，氮化物层)(其在一些实施例中包括势垒膜)。可在邻近于第一氧化物层748及邻近于开口中的氧化物层740的经暴露表面的凹部746中的每一者中形成第二层750(例如，氮化物层)。在第二层750(例如，氮化物层)上方实质上垂直地形成第二氧化物层756以形成第二凹部758。
图7C是在跨过FG层760的全柱711的长度沉积多晶硅之后的材料堆叠700的横截面图。FG层760填充叠层式氧化物层740之间及氮化物层754的水平部分上方以及实质上垂直第二氧化物层756上方的凹部758(展示于图7B中)。FG层760包含内表面762。可任选地掺杂FG层760的多晶硅。
图7D是在使FG层760(例如，多晶硅)与第二层750(例如，氮化物层)的内表面752对齐之后的材料堆叠700的横截面图。可使用氧化物脱盖(decapping)步骤后续接着热磷酸蚀刻来使FG层760与第二层750(例如，氮化物层)的内表面752对齐。
图7E是在蚀刻第二层750(例如，氮化物层)的内表面752以超出叠层式氧化物层740的内表面770之后的材料堆叠700的横截面图。可使用对多晶硅为选择性的蚀刻剂及对氧化物为选择性的蚀刻剂来蚀刻氮化物层750。
图7F是在沉积沟道材料780之后的材料堆叠700的横截面图。所述沟道材料保形于氮化物层750的内表面770。
因此，在图7F中，浮动栅极760通过势垒膜(例如，氮化物层750)的水平部分而与电介质材料叠层740分离。势垒膜750的实质上垂直部分781的厚度大于势垒膜750的实质上水平部分783的厚度。
图8图解说明根据一实施例的如图6B中所展示的垂直NAND单元800。图8展示具有交替叠层式氧化物层840与多晶硅叠层式控制栅极(CG)层842以形成柱811的垂直存储器单元802。将CG层842蚀刻到预定深度以形成叠层式氧化物层840之间的第一凹部区。在凹入CG层842上方形成氧化物层848及氮化物层850。在氮化物层850的水平部分849之间的凹部中形成多晶硅浮动栅极(FG)层860。在FG层860上方形成TuOx层或第二氧化物层890。尽管将FG层860展示为实质上圆形的，但所属领域的技术人员将认识到，FG层可为矩形的，如至少图7A-F中所图解说明。蚀刻第二层850(例如，氮化物层)的内表面852以超出叠层式氧化物层840的内表面870。
在图8中，第二氧化物层890将氮化物层850与浮动栅极860完全分离。浮动栅极860与第二氧化物层890接触且不与氮化物层850接触。电荷阻挡结构的势垒膜(例如，层848、850、890中的至少一者)具有安置于控制栅极842与浮动栅极860之间的实质上垂直部分859及部分地在电介质材料叠层840与浮动栅极860的一部分之间横向延伸的实质上水平部分857。势垒膜可为氮化物层850。浮动栅极860通过势垒膜250及第二氧化物层890的实质上水平部分859而与第一电介质材料叠层240分离。
图9A-D图解说明根据一实施例的如图6C中所展示的垂直存储器单元606的制造。针对如图6C中所展示的垂直存储器单元606的制造，初始过程类似于图7A-D中所展示的过程。
图9A是包含交替电介质材料叠层(例如，氧化物层940)与控制栅极材料(例如，导电材料叠层，例如经掺杂多晶硅层942)的材料堆叠900的横截面图。在图9A中，形成包含在凹入CG层942上方实质上垂直地形成的第一氧化物层948及跨过全柱911的长度形成的第二层950(例如，氮化物层)(其在一些实施例中包括势垒膜)的电荷阻挡结构。可邻近于第一氧化物层948形成第二层950(例如，氮化物层)。可通过沿着所述柱的全长沉积第二层950并接着蚀刻第二层950以使第二层950的内表面962凹入超出叠层式氧化物层940的内表面970从而形成凹部958而形成第二层950。可使用对氧化物为选择性的蚀刻剂来蚀刻第二层950。
图9B是在形成第二氧化层956以完成ONO层之后的材料堆叠900的横截面图。第二氧化层956的形成产生第二凹部959。跨过第二FG层966的全柱411的长度沉积多晶硅层。可任选地掺杂第二FG层966的多晶硅。
图9C是在通过蚀刻或氧化直到第二FG层966的内表面968与叠层式氧化物层940的内表面970实质上对齐为止而隔离第二FG层966之后的材料堆叠900的横截面图。可使用对氧化物为选择性的蚀刻剂来蚀刻第二FG层966以与叠层式氧化物层940的内表面970对齐。第二FG966包含朝向CG延伸的突出部969。图9D是在沉积沟道材料980之后的材料堆叠900的横截面图。
因此，在图9D中，展示具有存储器单元的垂直存储器单元串900，所述存储器单元包含在电介质材料叠层940(氧化物层)之间的控制栅极942、在电介质材料叠层940之间的浮动栅极966，其中浮动栅极966包含朝向控制栅极942及在浮动栅极966与控制栅极942之间的电荷阻挡结构(层948、950、956)延伸的突出部969，其中电荷阻挡结构(层948、950、956)的至少一部分包覆突出部969。
电荷阻挡结构包含第一氧化物层948、氮化物层950及第二氧化物层956，且电荷阻挡结构(层948、950、956)包含包覆突出部969的势垒结构(例如，第二氧化物层956或氮化物层950)。氮化物层950的一层及第二氧化物层956的部分安置于突出部969与电介质材料940之间。浮动栅极966与氮化物层950及第二氧化物层956接触。在内表面970附近，浮动栅极部分966接触电介质材料940的叠层。仅浮动栅极966的突出部969朝向控制栅极942延伸。电介质材料叠层940之间的浮动栅极966的长度971实质上等于电介质材料叠层940之间的控制栅极942的长度943。
电荷阻挡结构的势垒膜(例如，至少氮化物层950)具有安置于控制栅极942与浮动栅极966之间的实质上垂直部分959及部分地在电介质材料叠层940与浮动栅极966的一部分之间横向延伸的实质上水平部分957。势垒膜可为氮化物层950。突出部969通过势垒膜950及第二氧化物层956的至少水平部分而与电介质材料叠层940分离。
第二氧化物层956包含第一及第二实质上水平部分987及实质上垂直部分989，其中第二氧化物层956的实质上垂直部分989的厚度与第二氧化物层956的水平部分987的厚度实质上相同。浮动栅极966的第一部分通过势垒膜950的实质上水平部分957及第二氧化物层987的水平部分987而与第一电介质材料叠层940分离。势垒膜950的实质上垂直部分959的厚度999大于势垒膜950的实质上水平部分957的厚度997。
图10A-F图解说明根据一些实施例的如图6C中所展示的垂直存储器的制造。图10A是堆叠式单元1000的横截面图，其展示交替叠层式氧化物层1040与多晶硅叠层式控制栅极(CG)层1042以形成柱1011。将CG层1042蚀刻到预定深度以形成叠层式氧化物层1040之间的第一凹部区1043。
图10B是在形成电荷阻挡结构之后的材料堆叠1000的横截面图。在图10B中，电荷阻挡结构包含在凹入CG层1042上方实质上垂直地形成的第一氧化物层1048及跨过全柱1011的长度形成的第二层1050(例如，氮化物层)(其在一些实施例中包括势垒膜)。然而，在图10B中，第二层1050具有随着朝向CG层1042前进而变窄的有角度边缘。可邻近于第一氧化物层1048及邻近于开口中的氧化物层1040的经暴露表面形成第二层1050。第二层1050(例如，氮化物层)形成凹部1046。
图10C是在蚀刻第二层1050(例如，氮化物层)的内表面1052以超出叠层式氧化物层1040的内表面1070之后的材料堆叠1000的横截面图。可使用对氧化物为选择性的蚀刻剂来蚀刻氮化物层。
图10D是在于第二层1050上方形成第二氧化层1056以完成ONO层之后的材料堆叠1000的横截面图。图10D还展示跨过全柱1011的长度在FG层1060的第二氧化层1056及叠层式氧化物层1040上方沉积多晶硅。可任选地掺杂FG层1060的多晶硅。
图10E是在通过蚀刻或氧化直到FG层1060的内表面1062与叠层式氧化物层1040的内表面1070实质上对齐为止而隔离第二FG层1060之后的材料堆叠1000的横截面图。可使用对氧化物为选择性的蚀刻剂来蚀刻FG层1060以与叠层式氧化物层1040的内表面1070对齐。FG1060包含朝向CG1042延伸的突出部1069。
图10D是在于FG层1060上方形成TuOx层1090之后的材料堆叠1000的横截面图。可在FG层1060上方生长TuOx层1090。
作为实施本文中所描述的设备及方法的结果，可实现较大密度及较可靠存储器操作。可产生增加的顾客满意度。
因此，在图10F中，展示具有存储器单元的垂直存储器单元串1000，所述存储器单元包含在电介质材料叠层1040(氧化物层)之间的控制栅极1042、在电介质材料叠层1040之间的浮动栅极1060，其中浮动栅极1060包含朝向控制栅极1042及在浮动栅极1060与控制栅极1042之间的电荷阻挡结构(层1048、1050、1056)延伸的突出部1069，其中电荷阻挡结构的至少一部分(例如，氮化物层1050及/或第二氧化物层1056)至少部分地包覆突出部1069。
电荷阻挡结构包含第一氧化物层1048、氮化物层1050及第二氧化物层1056，且电荷阻挡结构(层1048、1050、1056)包含至少部分地包覆突出部1069的势垒结构(例如，第二氧化物层1056及/或氮化物层1050)。氮化物层1050的层的部分及第二氧化物层1056的部分安置于突出部1069与电介质材料1040之间。第二氧化物层1056将氮化物层1050与浮动栅极1060完全分离。浮动栅极1060与第二氧化物层1056接触且不与氮化物层1050接触。
仅浮动栅极1060的突出部1069朝向控制栅极1042延伸。电荷阻挡结构的势垒膜(例如，层1050、1056中的至少一者)具有安置于控制栅极1042与浮动栅极1060之间的实质上垂直部分1059及至少部分地在电介质材料叠层1040与浮动栅极1060的一部分之间横向延伸的实质上水平部分1057。势垒膜可为氮化物层1050。
突出部1069通过势垒膜1050及/或第二氧化物层1056的至少水平部分而与电介质材料叠层1040分离。第二氧化物层1056包含实质上水平部分1087及实质上垂直部分1089，其中第二氧化物层1056的实质上垂直部分1089的厚度与第二氧化物层1056的水平部分1087的厚度实质上相同。浮动栅极1060的第一部分通过第二氧化物层1056的实质上水平部分1087而与第一电介质材料叠层1040分离。浮动栅极1060的另一部分通过势垒膜1050的实质上水平部分1057及第二氧化物层1056的水平部分1087而与第一电介质材料叠层1040分离。
可在本文中个别地及/或共同地参考本发明标的物的此类实施例，如果实际上揭示一个以上概念，那么并不打算将本申请案的范围自发地限制于任何单个概念。因此，虽然本文中已图解说明且描述了特定实施例，但经计算以实现相同目的的任何布置可替代所展示的特定实施例。本发明打算涵盖各种实施例的任何及/或所有更改或变化形式。所属领域的技术人员在审阅以上描述后将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。
如本申请案中所使用的术语“水平面”定义为平行于晶片或衬底的平面或表面的平面，而无论晶片或衬底的实际定向如何。术语“垂直”指垂直于如上文所定义的水平面的方向。例如“在…上”、“侧”、“较高”、“较低”、“在…上方”及“在…下方”的介词是相对于在晶片或衬底的顶部表面上的平面或表面定义的，而无论晶片或衬底的实际定向如何。术语“晶片”及“衬底”在本文中用于一般指在其上形成集成电路的任何结构，且还指在集成电路制造的各个阶段期间的此类结构。因此，以下具体实施方式不应视为具有限制意义，且实施例的范围仅由所附权利要求书连同此权利要求书授权的等效物的全部范围界定。
NAND阵列架构是存储器单元阵列，其经布置使得所述阵列的存储器单元在逻辑行中耦合到称为字线的存取线(其耦合到存储器单元的CG且在一些情形中至少部分地由所述CG形成)。所述阵列的一些存储器单元在源极线与数据线(其称为位线)之间源极到漏极地串联耦合在一起。
可将NAND阵列架构中的存储器单元编程为预定数据状态。举例来说，可在存储器单元的FG上积累(例如，放置)电荷或从所述FG移除电荷以将所述单元编程为若干个数据状态中的一者。举例来说，可将称为单电平单元(SLC)的存储器单元编程为两个数据状态(例如，“1”或“0”状态)中的一者。可将称为多电平单元(MLC)的存储器单元编程为两个以上数据状态中的一者。
当将电子存储于FG上时，其修改单元的Vt。因此，当通过在CG上放置特定电压(例如，通过用读取电压驱动耦合到单元的存取线)而“读取”单元时，取决于单元的Vt，电流将在单元的源极与漏极连接之间流动或不流动。可感测此电流存在或缺乏并将其翻译为1及0，从而使所存储数据再生。
每一存储器单元可能不直接耦合到源极线及数据线。而是，实例性阵列的存储器单元可共同布置成若干串(通常为各自8个、16个、32个或32个以上串)，其中所述串中的存储器单元在共同源极线与命令数据线之间源极到漏极地串联耦合在一起。
NAND架构可由激活一行存储器单元的行解码器通过用电压驱动耦合到那些单元的存取线而存取。另外，可用不同电压驱动耦合到每一串的未选择存储器单元的存取线。举例来说，可用通过电压驱动每一串的未选择存储器单元以便将其作为通过晶体管操作，从而允许其以未由其经编程数据状态限制的方式使电流通过。电流可接着经由串联耦合串的每一浮动栅极存储器单元从源极线流动到数据线、受每一串的经选择以被读取的存储器单元限制。此将选定存储器单元行的当前经编码所存储数据值放置于列位线上。选择并感测数据线的一列页，且接着从来自所述列页且从存储器设备传递的经感测数据字选择个别数据字。快闪存储器(例如NAND阵列)可形成为具有包含浮动栅极(FG)、电荷阻挡结构(例如，IPD)、控制栅极(CG)及电介质材料叠层(例如，氧化物层108)的存储器单元堆叠的3D存储器。在所图解说明实例中，IPD104安置于每一FG102与CG106之间。邻近于IPD的CG及FG而形成凹部。
发明摘要经提供以符合需要将允许读者迅速确定技术性发明的本质的摘要的37C.F.R.§1.72(b)。基于以下理解提交摘要：其并非将用于解释或限制权利要求书的范围或含义。另外，在前述具体实施方式中，可见出于简化本发明的目的而将各种特征共同分组于单个实施例中。不应将此揭示方法解释为反映所主张实施例需要比每一权利要求中所明确陈述多的特征的意图。而是，如所附权利要求书反映，实施例的标的物在于单个所揭示实施例的一或多个特征。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求本身作为单独实施例。

Claims (23)

1.一种存储器单元，其包括：
控制栅极，其在第一电介质材料叠层与第二电介质材料叠层之间；
浮动栅极，其在所述第一电介质材料叠层与所述第二电介质材料叠层之间，其中所述浮动栅极包含朝向所述控制栅极延伸的突出部；及
电荷阻挡结构，其在所述浮动栅极与所述控制栅极之间，其中所述电荷阻挡结构的至少一部分包覆所述突出部。
2.根据权利要求1所述的存储器单元，其中所述浮动栅极接触所述第一电介质材料叠层及所述第二电介质材料叠层。
3.根据权利要求1所述的存储器单元，其中所述突出部是所述浮动栅极的朝向所述控制栅极延伸的仅有突出部。
4.根据权利要求1所述的存储器单元，其中所述电介质材料叠层之间的所述浮动栅极的长度实质上等于所述电介质材料叠层之间的所述控制栅极的长度。
5.根据权利要求1所述的存储器单元，其中所述电荷阻挡结构包括第一氧化物层、氮化物层及第二氧化物层；且其中所述电荷阻挡结构的势垒结构的至少一部分包覆所述突出部，包括所述第二氧化物层。
6.根据权利要求5所述的存储器单元，其中所述浮动栅极与所述氮化物层及所述第二氧化物层接触。
7.根据权利要求5所述的存储器单元，其中所述第二氧化物层将所述氮化物层与所述浮动栅极完全分离。
8.根据权利要求5所述的存储器单元，其中所述浮动栅极与所述第二氧化物层接触且不与所述氮化物层接触。
9.根据权利要求5所述的存储器单元，其中所述氮化物层的第一部分及所述第二氧化物层的第一部分在所述突出部与所述第一电介质材料叠层的上部表面之间，且其中所述氮化物层的第二部分及所述第二氧化物层的第二部分在所述突出部与所述第二电介质材料叠层的下部表面之间。
10.根据权利要求9所述的存储器单元，其中所述突出部包括中间突出部，且所述浮动栅极进一步包括：
第一突出部，其邻近于所述第一电介质材料叠层的所述上部表面；及
第二突出部，其邻近于所述第二电介质材料叠层的所述下部表面，
其中所述中间突出部在所述第一突出部与所述第二突出部之间，其中所述第二氧化物层的所述第一部分在所述第一突出部与所述中间突出部之间，且其中所述第二氧化物层的所述第二部分在所述第二突出部与所述中间突出部之间。
11.一种设备，其包含垂直存储器单元串，其中所述垂直存储器单元串的存储器单元包括：
控制栅极，其在第一电介质材料叠层与第二电介质材料叠层之间；
浮动栅极，其在所述第一电介质材料叠层与所述第二电介质材料叠层之间；及
电荷阻挡结构，其在所述浮动栅极与所述控制栅极之间，其中所述电荷阻挡结构包括势垒膜，其中所述势垒膜的实质上垂直部分在所述控制栅极与所述浮动栅极之间，其中所述势垒膜的第一实质上水平部分部分地在所述第一电介质材料叠层与所述浮动栅极之间横向延伸，且其中所述势垒膜的第二实质上水平部分部分地在所述第二电介质材料叠层与所述浮动栅极之间横向延伸。
12.根据权利要求11所述的设备，其中所述浮动栅极的第一部分通过所述势垒膜的所述第一实质上水平部分而与所述第一电介质材料叠层的上部表面分离，且进一步其中所述浮动栅极的第二部分通过所述势垒膜的所述第二实质上水平部分而与所述第二电介质材料叠层的下部表面分离。
13.根据权利要求11所述的设备，其中所述势垒膜的所述实质上垂直部分的厚度大于所述势垒膜的所述第一实质上水平部分的厚度且大于所述势垒膜的所述第二实质上水平部分的厚度。
14.根据权利要求11所述的设备，其中所述电介质材料叠层之间的所述浮动栅极的长度实质上等于所述电介质材料叠层之间的所述控制栅极的长度。
15.根据权利要求11所述的设备，其中所述势垒膜包括氮化物层。
16.根据权利要求11所述的设备，其中所述电荷阻挡结构进一步包括第一氧化物层及第二氧化物层。
17.根据权利要求16所述的设备，其中所述势垒膜包括氮化物层。
18.根据权利要求16所述的设备，其中所述浮动栅极的第一部分通过所述势垒膜的所述第一实质上水平部分及所述第二氧化物层的第一部分而与所述第一电介质材料叠层的上部表面分离，且进一步其中所述浮动栅极的第二部分通过所述势垒膜的所述第二实质上水平部分及所述第二氧化物层的第二部分而与所述第二电介质材料叠层的下部表面分离。
19.根据权利要求18所述的设备，其中所述浮动栅极的第三部分通过所述第二氧化物层的第三部分而与所述第一电介质材料叠层的所述上部表面分离，且进一步其中所述浮动栅极的第四部分通过所述第二氧化物层的第四部分而与所述第二电介质材料叠层的所述下部表面分离。
20.根据权利要求16所述的设备，其中所述浮动栅极包含朝向所述控制栅极延伸的突出部。
21.根据权利要求20所述的设备，其中所述浮动栅极接触所述第一电介质材料叠层及所述第二电介质材料叠层。
22.根据权利要求20所述的设备，其中所述突出部通过所述势垒膜的至少所述第一实质上水平部分及所述第二氧化物层的第一部分而与所述第一电介质材料叠层的上部表面分离，且进一步其中所述突出部通过所述势垒膜的至少所述第二实质上水平部分及所述第二氧化物层的第二部分而与所述第二电介质材料叠层的下部表面分离。
23.根据权利要求22所述的设备，其中所述第二氧化物层的所述第一部分及所述第二部分包括所述第二氧化物层的第一实质上水平部分及第二实质上水平部分，其中所述第二氧化物层进一步包括实质上垂直部分，且其中所述第二氧化物层的所述实质上垂直部分的厚度、所述第二氧化物层的所述第一实质上水平部分的厚度及所述第二氧化物层的所述第二实质上水平部分的厚度实质上相同。
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