KR101821943B1 - 수직 메모리에서의 부동 게이트 메모리 셀들 - Google Patents

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아키라 고다
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Abstract

수직 메모리에서의 부동 게이트 메모리 셀들. 제어 게이트는 유전 재료의 제 1 티어 및 유전 재료의 제 2 티어 사이에서 형성된다. 부동 게이트는 유전 재료의 제 1 티어 및 유전 재료의 제 2 티어 사이에 형성되며, 부동 게이트는 제어 게이트 쪽으로 연장된 돌출부를 포함한다. 전하 차단 구조는 부동 게이트 및 제어 게이트 사이에 형성되며, 전하 차단 구조의 적어도 일 부분은 돌출부를 감싼다.

Description

수직 메모리에서의 부동 게이트 메모리 셀들{FLOATING GATE MEMORY CELLS IN VERTICAL MEMORY}
우선권 출원
본 출원은 2013년 3월 15일에 출원된, 미국 출원 일련 번호 제13/838,297호에 대한 우선권의 이득을 주장하고, 이는 본 출원에 전체가 참조로서 통합된다.
데이터를 저장하기 위해 사용되는 반도체 메모리 디바이스들은 일반적으로 두 개의 클래스들로 분할될 수 있다: 휘발성 메모리 디바이스들 및 비-휘발성 메모리 디바이스들. 휘발성 메모리 디바이스들은 전원 공급 장치가 중단될 때 그 안에 저장된 데이터를 잃는다. 반대로, 비-휘발성 메모리 디바이스들은 전원 공급 장치가 중단될 때조차 저장된 데이터를 보유한다. 그러므로, 플래시 메모리 디바이스들과 같은, 비휘발성 메모리 디바이스들은 전력이 중단될 수 있는 애플리케이션들에서 광범위하게 사용된다. 예를 들면, 전력은 이용 가능하지 않을 수 있다. 전력은 가끔 중단될 수 있거나 또는 보다 낮은 전력 소비가 예로서, 음악 및/또는 영화 데이터를 저장하기 위한 이동 전화 시스템, 메모리 카드에서 구술될 수 있다. 증가하는 프로세스 능력 및 소형화를 갖고, 플래시 메모리 디바이스에서조차, 보다 작은 크기의 메모리 셀들에 대한 증가된 요구가 있다.
도면들에서, 이것은 반드시 일정한 비율로 그려지지는 않으며, 유사한 부호들은 상이한 도면들에서 유사한 구성요소들을 설명할 수 있다. 상이한 글자 접미사들을 가진 유사한 부호들은 유사한 구성요소들의 상이한 인스턴스들을 나타낼 수 있다. 도면들은 일반적으로, 제한으로서가 아닌, 단지 예로서 본 문서에 논의된 다양한 실시예들을 예시한다.
도 1은 3D NAND 어레이 아키텍처에서 메모리 셀들의 수직 스트링들의 예를 예시한다;
도 2a-p는 실시예에 따른 수직 NAND 메모리를 만드는 기술을 예시한다;
도 3a-d는 실시예에 따른 수직 NAND 메모리를 만드는 또 다른 기술을 예시한다;
도 4a-h는 실시예에 따라 전하 누설을 감소시키거나 또는 제거하기 위한 일 대안적인 프로세스를 도시한다;
도 5a-h는 실시예에 따라 전하 누설을 감소시키거나 또는 제거하기 위한 제 2 대안적인 프로세스를 도시한다;
도 6a-c는 3개의 부가적인 수직 메모리들 실시예들을 예시한다;
도 7a-f는 실시예에 따라 도 6a에 도시된 바와 같은 수직 메모리의 제작을 예시한다;
도 8은 실시예에 따라 도 6b에 도시된 바와 같은 수직 메모리를 예시한다;
도 9a-d는 실시예에 따라 도 6c에 도시된 바와 같은 수직 메모리의 제작을 예시한다; 및
도 10a-f는 몇몇 실시예들에 따라 도 6c에 도시된 바와 같은 수직 메모리의 제작을 예시한다.
도 1은 본 발명자들이 이전 내부 실시예인 것으로 고려하는 것에 따라, 3D NAND(Not And) 아키텍처에서 메모리 셀들의 수직 스트링들을 포함하는 수직 메모리(100)의 예를 예시한다. 수직 메모리(100)는 부동 게이트들(FG들)(102), 전하 차단 구조들(예로서, IPD(104)), 제어 게이트들(CG들)(106), 유전 재료의 티어들(예로서, 산화물 층들(108))을 포함하는 메모리 셀들(110)의 스택을 포함한다. 예시된 예에서, IPD(104)는 각각의 부동 게이트(FG)(102) 및 제어 게이트(CG)(106) 사이에 배치된다. 전하는 FG(102) 및 유전 재료의 각각의 티어들 사이에서 측방향으로 연장되는 IPD(104)의 부분들 상에서와 같은, IPD(104)의 부분들 상에서 트랩핑 될 수 있다. 도 1에 도시된 바와 같이, FG(102)의 길이, 즉 L1은 각각의 CG(106)의 길이, 즉 L2의 대략 절반이다. 일 실시예에서, 예를 들면, 전류 흐름의 방향으로(예로서, 메모리 셀들의 스트링의 필러에서) FG(102)의 길이는 대략 30 nm의 각각의 CG(106)의 길이에 비교하여 대략 15 nm이다.
예를 들면, 주어진 메모리 셀의 IPD(104)가 ONO(산화물-질화물-산화물)인 실시예에서, 질화물은 질화물의 제 1 실질적으로 수평 부분(122)에서 및/또는 질화물의 제 2 실질적으로 수평 부분(120)에서 전하를 바람직하지 않게 트랩핑할 수 있다. 따라서, 본 개시의 실시예들은 이들 영역들에서 IPD(104)(예로서, ONO 전하 차단 구조의 질화물)를 다시 감소시키며 및/또는 각각의 CG(106)에 대하여 FG(102)의 길이를 증가시킨다. 여기에 제공된 실시예들은 예를 들면, 메모리 셀에서의 IPD(104)가 리세싱되며 제 2 부동 게이트 재료(예로서, FG2 폴리)(도 1에 도시되지 않음)가 리세스를 다시 메우기 위해 사용되는 것들을 포함한다. 예를 들면, 몇몇 실시예들에서, IPD(104)는 대부분 건식, 가스 또는 습식 에칭, 또는 그것의 조합에 의해, FG들(102)의 각각의 최상부 및 최하부로부터 리세싱된다. 산화물 층 증착과 같은, 유전체 증착 대신에, 리세스의 결과적인 볼륨은 대신에 FG들(102)의 각각의 크기를 증가시키기 위해 도전성 재료로 채워진다. 예를 들면, 특정한 실시예들에서, 채널 전류 흐름의 방향으로 FG(102)의 길이는 각각의 CG(106)의 길이와 실질적으로 동일하다(예로서, CG(106)의 길이 마이너스 IPD(104), 예로서 산화 질소(NO) 또는 ONO의 두께의 두 배와 같은 FG(102)의 길이와 대조적으로). 예를 들면, FG(102) 및 CG(106)의 길이는 대략 30 nm일 수 있다. 실시예들의 적어도 일부에서, 제 1(예로서, 원래) 부동 게이트 재료(예로서, FG1 폴리)는 선택적으로 제거되며 IPD(104)의 산화물의 제 2 층이 형성되고, 그 후 제 2 부동 게이트 재료(예로서, FG2 폴리)가 FG들(102)을 형성하기 위해 증착되며 사용된다.
도 2a-p는 실시예에 따른 수직 NAND 메모리를 만드는 기술을 예시한다. 도 2a는 유전 재료(예로서, 산화물 층들(240)) 및 제어 게이트 재료의 교번하는 티어들(예로서, 도핑된 폴리실리콘 층들(242)과 같은, 도전성 재료들의 티어들)을 포함한 재료들(200)의 스택의 단면도이다. 도 2b는 도 2a에 도시된 재료들(200)의 스택의 투시도이다. 도 2a 및 도 2b에서, 산화물 층들(240) 및 도핑된 폴리실리콘 층들(242)은 그것을 통해 연장된 개구들을 형성하기 위해 에칭되었으며, 개구들은 도핑된 폴리실리콘 층들(242)에 인접한 제 1 리세스들(246)을 포함한다. 최하부 층(244)은 AlOX와 같은, 에칭 정지 층이다.
도 2c는 전하 차단 구조의 제 1 층(예로서, 제 1 산화물 층(248))이 도핑된 폴리실리콘 층들(242)의 각각의 것에 인접한 리세스들(246)의 각각에 형성(예로서, 성장)된 후 재료들(200)의 스택의 단면도이다.
도 2d는 전하 차단 구조(몇몇 실시예들에서 배리어 막을 포함하는)의 제 2 층(250)(예로서, 질화물 층(250))이 제 1 산화물 층(248)에 인접하며 개구들에서 산화물 층들(240)의 노출된 표면들에 인접한 리세스들(246)의 각각에 형성된 후 재료들(200)의 스택의 단면도이다. 제 2 층은 내부 표면(252)을 가진다. 도 2e는 도 2d에 도시된 재료들(200)의 스택의 투시도이다.
도 2f는 전하 차단 구조의 제 3 층(예로서, 제 2 산화물 층(256))이 개구들에서 질화물 층(250)에 인접하여 형성된 후 재료들(200)의 스택의 단면도이며, 개구들의 각각은 그 후 제 1 리세스들(246)에 대응하는 제 2 리세스들(258)을 포함한다.
도 2g는 제 1 부동 게이트(FG1) 재료(예로서, 제 1 폴리실리콘)가 제 2 리세스들(258)에 형성된 후 재료들(200)의 스택의 단면도이다. 예를 들면, 적어도 몇몇 실시예들에서, 제 1 폴리실리콘은 개구들에서 증착되며 제 2 리세스들(258)의 각각에서 제 1 폴리실리콘을 리세싱하기 위해 에칭백될 수 있고, 그에 의해 내부 표면들(262)을 가진 제 1 FG1들(260)을 형성한다. 다른 실시예들에서, 제 1 폴리실리콘은 산화될 수 있으며, 그 후 산화물은 제 1 FG1들(260)을 형성하기 위해 제거된다. 도 2h는 도 2g에 도시된 재료들(200)의 스택의 투시도이다.
도 2i는 각각의 제 1 FG1(260)의 내부 표면(262)으로부터 개구들의 각각에서 제 2 산화물 층(256)의 내부 표면(264)을 리세싱하기 위해 개구들의 각각에서의 제 2 산화물 층(256)의 등방성 에칭 후 재료들(200)의 스택의 단면도이다. 에칭은 습식 에칭, 가스 에칭 또는 건식 에칭일 수 있으며, 개구들의 각각에서 질화물 층(250)을 남기기 위해 질화물에 선택적일 수 있다. 예를 들면, 제 2 산화물 층(256)은 묽은 플루오르화수소(HF) 가스 에칭을 사용하여 에칭될 수 있다.
도 2j는 개구들의 각각에서 제 2 산화물 층(256)의 내부 표면(264)을 넘는 깊이로 질화물 층(250)을 리세싱하기 위해 개구들의 각각에서의 질화물 층(250)의 등방성 에칭 후 재료들(200)의 스택의 단면도이다. 인산은 폴리실리콘 및 산화물에 선택적인, 질화물 층(250)에 대한 에천트로서 사용될 수 있다.
도 2k는 제 2 부동 게이트(FG2) 재료(예로서, 제 2 폴리실리콘(266))가 개구들에 형성된 후 재료들(200)의 스택의 단면도이다. 제 2 폴리실리콘(266)은 제 1 폴리실리콘과 동일한 조성일 수 있거나, 또는 그것과 상이한 조성일 수 있다. 제 2 폴리실리콘(266)은 원자 층 증착(ALD) 기술을 사용하여 증착될 수 있으며, 따라서 증착된 폴리실리콘(266)은 고 등도포성(conformal)이다. 적어도 몇몇 실시예들에서, 제 2 폴리실리콘(266)은 도펀트들을 갖고 주입될 수 있다. 예를 들면, 플라즈마-도핑 또는 다른 고 등도포성의 도핑 기술들이 사용될 수 있다. 또한, 막 증착 및 제거 기술은 웨이퍼가 폴리실리콘으로 완전히 커버되기 때문에 증착된 막을 제거하기 위해 사용될 수 있다.
도 2l-n은 제 2 폴리실리콘(266)이 개구들에서 에칭백된(etched back) 후 재료들(200)의 스택의 단면도들이며, 도 2l, 도 2m 및 도 2n 각각은 예를 들면, 에칭 백의 타이밍에서 약간의 차이들에 의존하여 결과적인 구조에 대한 상이한 대안들을 도시한다. 도 2l 내지 도 2n에 도시된 구조들의 각각에서, 제 2 폴리실리콘(266)은 제 2 폴리실리콘(266)의 내부 표면들(268)이 개구들에서 산화물 층들(240)의 내부 표면들(270)과 실질적으로 동일 평면일 때까지 개구들에서 에칭백된다. 제 1 FG1(260) 및 에칭백된 제 2 폴리실리콘(266)(도 2)의 조합은 제어 게이트(CG) 쪽으로 연장된 돌출부(예로서, 제 1 FG1(260)에 대응하는)를 가진, 부동 게이트(FG)를 총괄하여 형성할 수 있다.
따라서, 도 2n에 도시된 바와 같이, 메모리 셀은 따라서 유전 재료의 제 1 티어의 상부 표면 및 유전 재료의 제 2 티어(tier)의 하부 표면 사이에서 및 그것과 접촉하여 FG를 포함하여 형성될 수 있다. FG는 유전 재료의 제 1 티어의 상부 표면 및 유전 재료의 제 2 티어의 하부 표면 사이에 또한 형성된 CG 쪽으로 연장된 돌출부를 포함한다. 전하 차단 구조(예로서, 상기 설명된 ONO 구조)는 FG 및 CG 사이에 있다.
전하 차단 구조는 질화물 층과 같은, 배리어 막을 포함한다. 배리어 막의 실질적으로 수직 부분은 CG 및 FG 사이에 있다. 배리어 막의 제 1 실질적으로 수평 부분은 부분적으로 유전 재료의 제 1 티어 및 FG 사이에서 측방향으로 연장된다. 마찬가지로, 배리어 막의 제 2 실질적으로 수평 부분은 부분적으로 유전 재료의 제 2 티어 및 FG 사이에서 측방향으로 연장된다. 예를 들면, 도 2n에 예시된 실시예에서, 배리어 막의 제 1 실질적으로 수평 부분은 그것이 돌출부 및 유전 재료의 제 1 티어 사이에 있지만 FG의 또 다른 부분 및 유전 재료의 제 1 티어 사이에 있지 않도록 하는 포인트로 측방향으로 연장된다. 다시 말해서, FG의 다른 부분에 대해, FG 및 유전 재료의 제 1 티어 사이에 어떤 배리어 막도 없다.
도 2n에 예시된 실시예에서, 전하 차단 구조의 적어도 일 부분은 돌출부의 적어도 일 부분을 감싼다. 예를 들면, 산화물의 제 2 층(256)은 돌출부를 감쌀 수 있다. 질화물 층(250)의 제 1 부분(예로서, 이전 단락에서 참조된 제 1 실질적으로 수평 부분) 및 산화물의 제 2 층(256)의 제 1 부분은 돌출부 및 유전 재료의 제 1 티어의 상부 표면 사이에 있다(및 양쪽 모두 FG와 접촉한다). 질화물 층(250)의 제 2 부분(예로서, 이전 단락에서 참조된 제 2 실질적으로 수평 부분) 및 산화물의 제 2 층(256)의 제 2 부분은 돌출부 및 유전 재료의 제 2 티어의 하부 표면 사이에 있다(및 양쪽 모두 FG와 접촉한다).
보다 특히 상세하게, 도 2n에 도시된 실시예는 CG 쪽으로 연장된 3개의 돌출부들을 포함하는 FG를 도시한다: 유전 재료의 제 1 티어의 상부 표면에 인접한 제 1 돌출부, 유전 재료의 제 2 티어의 하부 표면에 인접한 제 2 돌출부, 및 제 1 및 제 2 돌출부들 사이에서의 중간 돌출부(예로서, 제 1 FG1(260)에 대응하는). 도 2n에 도시된 바와 같이, 이러한 실시예에서, 산화물의 제 2 층(256)의 제 1 부분은 제 1 및 중간 돌출부들 사이에 있을 수 있으며, 산화물의 제 2 층(256)의 제 2 부분은 제 2 및 중간 돌출부들 사이에 있을 수 있다.
따라서, 유전 재료(240)(산화물 층들)의 티어들 사이에서의 제어 게이트(242) 및 유전 재료(240)의 티어들 사이에서의 부동 게이트(260/266)를 포함하는 메모리 셀을 갖는 메모리 셀들(200)의 수직 스트링이 도시되며, 부동 게이트(260/266)는 제어 게이트(242) 쪽으로 연장된 돌출부(269), 및 부동 게이트(260/266) 및 제어 게이트 사이에서의 전하 차단 구조(층들(248, 250, 256))를 포함하고, 상기 전하 차단 구조의 적어도 일 부분은 돌출부를 감싼다.
전하 차단 구조는 산화물의 제 1 층(248), 질화물 층(250) 및 산화물의 제 2 층(256)을 포함하며, 전하 차단 구조(층들(248, 250, 256))는 돌출부(269)를 감싸는 배리어 구조(예로서, 산화물의 제 2 층)를 포함한다. 질화물 층(250)의 층 및 산화물(256)의 제 2 층의 부분들은 돌출부(269) 및 유전 재료(240) 사이에 배치된다. 부동 게이트(266)는 질화물 층(250) 및 산화물의 제 2 층(256)과 접촉한다.
부동 게이트 부분(266)은 유전 재료(240)의 티어에 인접하며, 제 2 산화물 층(256)의 수평 부분은 돌출부(269) 및 부동 게이트 부분(266) 사이에 배치된다. 부동 게이트 부분(266)은 유전 재료(240)의 티어를 접촉한다. 전하 차단 구조의 배리어 막, 예로서 층들(248, 250, 256) 중 적어도 하나는 제어 게이트(242) 및 부동 게이트(260/266) 사이에 배치된 실질적으로 수직 부분 및 유전 재료(240) 및 부동 게이트(260)의 일 부분 사이에서 부분적으로 측방향으로 연장된 제 1 실질적으로 수평 부분을 가진다. 배리어 막은 질화물 층(250)일 수 있다. 돌출부(269)는 적어도 배리어 막(250) 및 제 2 산화물 층(256)의 수평 부분에 의해 유전 재료(240)의 티어로부터 분리된다.
산화물의 제 2 층(256)은 실질적으로 수평 부분들(257) 및 실질적으로 수직 부분(259)을 포함하며, 산화물의 제 2 층(256)의 실질적으로 수직 부분(259)의 두께 및 산화물의 제 2 층(256)의 수평 부분들(257)의 두께는 실질적으로 동일하다. 부동 게이트(260)의 제 1 부분은 배리어 막(250) 및 산화물의 제 2 층(256)의 실질적으로 수평 부분에 의해 유전 재료(240)의 제 1 티어로부터 분리된다.
도 2o는 터널 유전 재료(예로서, 터널 산화물 층(280))가 제 1 FG1(260)의 노출된 표면들 및 개구들에서의 에칭백된 제 2 폴리실리콘(266) 위에 형성(예로서, 성장)된 후 재료들(200)의 스택의 단면도(228)이다(도 2n에 묘사된 실시예에 도시된 바와 같이).
도 2p는 도 2o에 도시된 재료들(200)의 스택의 투시도이다. 도 1에 도시된 구조에서의 메모리 셀에 대하여, 임의의 최상부 및/또는 최하부 기생 SONOS 디바이스들(메모리 셀에 대하여)은 다시 감소될 수 있으며 FG의 길이는 실질적으로 두 배, 예로서 대략 15 nm에서 대략 30 nm로 되며, 따라서 부동 게이트는 제어 게이트와 실질적으로 동일한 길이이다.
도 3a-d는 실시예에 따라 수직 NAND 메모리를 만드는 또 다른 기술을 예시한다. 도 3a-d는 도 2g에 도시된 프로세스 후 시작된다.
도 3a는 제 1 리세스들(246)로 제 1 FG1들(360)의 내부 표면들(362)을 추가로 리세싱하기 위해 등방성 에칭을 계속한 계속한 결과들을 도시한, 도 2g에 도시된 메모리 셀들(200)의 스택에 대응하는, 재료들(300)의 스택의 단면도이다.
도 3b는 제 2 산화물 층(356) 및 질화물 층(350)이 개구들에서 질화물 층(350) 및 제 2 산화물 층(356)의 노출된 표면들이 제 1 FG1들(360)의 내부 표면들(362)과 실질적으로 동일 평면일 때까지 에칭백된 후 재료들(300)의 스택의 단면도이다. 적어도 몇몇 실시예들에서, 예를 들면, 산화물의 제 2 층(356)은 질화물에 선택적으로 에칭될 수 있으며, 그 후 질화물 층(350)은 폴리실리콘 및 산화물에 선택적으로 에칭될 수 있다(예로서, 인산을 사용하여). 에칭들은 습식 에칭들, 가스 에칭들 또는 건식 에칭들, 또는 그것의 조합들일 수 있다.
도 3c는 제 2 부동 게이트(FG2) 재료(예로서, 제 2 폴리실리콘(366))가 개구들에서 형성되며 재료들(300)의 스택의 길이(311)를 커버한 후 재료들(300)의 스택의 단면도이다. 제 2 폴리실리콘(366)은 제 1 폴리실리콘과 동일한 조성일 수 있거나, 또는 그것과 상이한 조성일 수 있다.
도 3d는 제 2 폴리실리콘(366)이 제 2 폴리실리콘(366)의 내부 표면들(368)이 산화물 층들(340)의 내부 표면들(370)과 실질적으로 동일 평면일 때까지 개구들에서 에칭백된 후 재료들(300)의 스택의 단면도이다. 제 1 FG(360) 및 에칭백된 제 2 폴리실리콘(366)(FG2)의 조합은 총괄하여 제어 게이트(CG) 쪽으로 연장된 돌출부(예로서, 제 1 FG1(360)에 대응하는)를 가진, 부동 게이트(FG)를 형성할 수 있다. 도 2n에 도시된 구조와 대조적으로, 도 3d에 도시된 구조에서, FG는 CG 쪽으로 연장된 하나의 돌출부를 가진다.
따라서, 유전 재료(340)의 티어들(산화물 층들) 사이에서의 제어 게이트(342), 유전 재료(340)의 티어들 사이에서의 부동 게이트(360/366)를 가진 메모리 셀을 갖는 메모리 셀들(300)의 수직 스트링이 도시되며, 부동 게이트(360/366)는 제어 게이트(342) 쪽으로 연장된 돌출부(369), 및 부동 게이트(360/266) 및 제어 게이트(342) 사이에서의 전하 차단 구조(층들(348, 350, 356))를 포함하고, 상기 전하 차단 구조(층들(348, 350, 356))의 적어도 일 부분은 돌출부(369)를 감싼다.
전하 차단 구조는 산화물의 제 1 층(348), 질화물 층(350) 및 산화물의 제 2 층(356)을 포함하며, 전하 차단 구조(층들(348, 350, 356))는 돌출부(369)를 감싸는 배리어 구조(예로서, 산화물의 제 2 층(356) 및/또는 질화물 층(350))를 포함한다. 질화물 층(350)의 층 및 산화물의 제 2 층(356)의 부분들은 돌출부(369) 및 유전 재료(340) 사이에 배치된다.
부동 게이트(366)는 질화물 층(350) 및 산화물의 제 2 층(356)과 접촉한다. 부동 게이트 부분(366)은 유전 재료(340)의 티어를 접촉한다. 부동 게이트(360/266)의 돌출부(369)만이 제어 게이트(342) 쪽으로 연장된다. 전하 차단 구조의 배리어 막, 예로서 층들(348, 350, 356) 중 적어도 하나는 제어 게이트(342) 및 부동 게이트(360/366) 사이에 배치된 실질적으로 수직 부분 및 유전 재료(340)의 티어 및 부동 게이트(360)의 일 부분 사이에서 부분적으로 측방향으로 연장된 제 1 실질적으로 수평 부분을 가진다. 배리어 막은 질화물 층(350)일 수 있다.
돌출부(369)는 제 2 산화물 층(356) 및 배리어 막(350)의 적어도 수평 부분에 의해 유전 재료(340)의 티어로부터 분리된다. 산화물의 제 2 층(356)은 제 1 및 제 2 실질적으로 수평 부분들(357) 및 실질적으로 수직 부분(359)을 포함하며, 산화물의 제 2 층(356)의 실질적으로 수직 부분(359)의 두께 및 산화물(356)의 제 2 층의 수평 부분들(357)의 두께는 실질적으로 동일하다. 부동 게이트(360)의 제 1 부분은 산화물의 제 2 층(356) 및 배리어 막(350)의 실질적으로 수평 부분에 의해 유전 재료(340)의 제 1 티어로부터 분리된다.
몇몇 경우들에서, 도 2a-p 및 도 3a-d에 예시된 구조들은 잠재적으로 부정 조건에 영향을 받기 쉬울 수 있다. 예를 들면, 도 3d에 도시된 바와 같이, FG로부터 CG를 분리하는 얇은 산화물 층(348), 질화물 층(350), 및 제 2 산화물 층(356)이 있다. 전하 차단 구조의 적어도 일 부분은 돌출부의 적어도 일 부분을 감싼다(예로서, 질화물 층(350) 및 산화물의 제 2 층(256)은 제 1 FG(360)에 의해 형성된 돌출부를 감싼다). 제 1 FG(360) 및 에칭백된 제 2 폴리실리콘(366)(FG2)의 조합은 총괄하여 제어 게이트(CG) 쪽으로 연장된 돌출부(예로서, 제 1 FG1(360)에 대응하는)를 가진, 부동 게이트(FG)를 형성할 수 있다. 그러나, 질화물 층(350)이 비교적 두꺼울 때조차, 전하 누설은 여전히 발생할 수 있다.
도 4a-h 및 도 5a-g는 상기 조건을 처리하는 두 개의 대안적인 프로세스들을 도시한다. 도 4a-g 및 도 5a-g에 의해 예시된 프로세스들은 전하 차단 구조(몇몇 실시예들에서 배리어 막을 포함하는)의 각각 제 2 층(450, 550)(예로서, 질화물 층)이 각각 제 1 산화물 층(448, 548)에 인접한, 및 각각 산화물 층들(440, 540)의 노출된 표면들에 인접한 리세스들에 형성된 후 시작된다.
도 4a는 유전 재료(예로서, 산화물 층들(440)) 및 제어 게이트 재료의 교번 티어들(예로서, 도핑된 폴리실리콘 층들(442)과 같은, 도전성 재료들의 티어들)을 포함한 재료들(400)의 스택의 단면도이다. 도 4a에서, 전하 차단 구조는 리세싱된 CG 층(442) 위에서 실질적으로 수직으로 형성된 제 1 산화물 층(448) 및 전체 필러(411)의 길이에 걸쳐 형성된 제 2 층(450)(예로서, 질화물 층)을 포함하여 형성된다(몇몇 실시예들에서 배리어 막을 포함한다). 도 2a-f 및 도 3a와 달리, 제 2 산화 단계는 필러 질화물(450)의 증착 후 수행되지 않는다. 제 2 층(450)(예로서, 질화물 층)은 제 1 산화물 층(448)에 인접한 및 개구들에서의 산화물 층들(440)의 노출된 표면들에 인접한 리세스들(446)의 각각에 형성될 수 있다.
도 4b는 교번하는 산화물 층들(440), 제어 게이트 층(442), 제 1 리세스(446), 제 1 산화물 층(448) 및 질화물 층(450)의 형성을 도시한 적층된 셀(400)의 투시도이다. 제 1 산화물 층(448) 및 질화물 층(450)은 전하 차단 구조를 생성하기 위해 형성(예로서, 성장)된다. 도 4a 및 도 4b에서, 개구들은 도핑된 폴리실리콘 층들(442)에 인접한 제 1 리세스들(446)을 포함하고, 그것을 통해 연장되어 형성된다. 최하부 층(444)은 AlOX와 같은, 에칭 정지 층일 수 있다.
도 4c는 제 1 부동 게이트(FG1) 재료(예로서, 제 1 폴리실리콘)가 도 4a-b에 도시된 제 1 리세스들(446)에 형성된 후 재료들(400)의 스택의 단면도이다. 예를 들면, 적어도 몇몇 실시예들에서, 제 1 폴리실리콘(460)은 개구들에 증착되며 제 1 리세스들(446)의 각각에서 제 1 폴리실리콘을 리세싱하기 위해 에칭백되고, 그에 의해 내부 표면들(462)을 가진 제 1 FG1들(460)을 형성할 수 있다. 제 1 FG 층(460)의 내부 표면(462)은 제 2 층(450)(예로서, 질화물 층)의 내부 표면(452)과 균일하게 에칭될 수 있다. 대안적으로, 적절한 양호한 등도포성 증착을 가진 임의의 처분 가능 층이 사용될 수 있다.
도 4d는 티어드 산화물 층(440)의 내부 표면(470)을 넘어 제 1 FG/처분 가능 층(460)의 내부 표면(462)을 리세싱하기 위해 제 1 FG 층(460)을 에칭한 후 재료들(400)의 스택의 단면도이다. 질화물에 선택적인 에천트는 제 1 FG/처분 가능 층(460)을 에칭하기 위해 사용될 수 있다.
도 4e는 개구들의 각각에서 질화물 층(450)의 등방성 에칭이 개구들의 각각에서 제 1 FG/처분 가능 층(460)의 내부 표면(462)을 넘는 깊이로 질화물 층(450)을 리세싱하기 위해 수행된 후 재료들(400)의 스택의 단면도이다. 인산은 폴리실리콘 및 산화물에 선택적인, 질화물 층(450)에 대한 에천트로서 사용될 수 있다.
도 4f는 에칭, 예로서 습식, 건식 또는 가스 에칭을 통해 FG/처분 가능 층(460)의 제거 후 재료들(400)의 스택의 단면도이다. 제 2 리세스(458)는 질화물 층(450) 및 티어 산화물 층(440) 사이에 남겨진다.
도 4g는 ONO 층을 완성하기 위해 제 2 산화 층(456)을 형성한 후 재료들(400)의 스택의 단면도이다. 도 4g는 또한 제 2 FG 층(466)에 대한 전체 필러(411)의 길이에 걸쳐 폴리실리콘의 증착을 예시한다. 제 2 FG 층(466)에 대한 폴리실리콘은 선택적으로 도핑될 수 있다.
도 4h는 제 2 FG 층(466)의 내부 표면(468)이 티어드 산화물 층(440)의 내부 표면(470)과 실질적으로 동등할 때까지 에칭 또는 산화에 의해 제 2 FG 층(466)을 분리한 후 재료들(400)의 스택의 단면도이다. 산화물에 선택적인 에천트는 제 2 FG 층(466)을 에칭하기 위해 사용될 수 있다. 제 2 FG(466)는 제 3 리세스(459)에 또한 형성된 CG(442) 쪽으로 연장된 돌출부(469)를 포함한다.
도 4h에서, 유전 재료(440)의 티어들(산화물 층들) 사이에 배치된 제어 게이트(442) 및 유전 재료(440)의 티어들 사이에서의 부동 게이트(466)로서, 부동 게이트(466)는 제어 게이트(442) 쪽으로 연장된 돌출부(469)를 포함하고, 및 부동 게이트(466) 및 제어 게이트(442) 사이에서의 전하 차단 구조(층들(448, 450, 456))를 가진 메모리 셀을 갖는 메모리 셀들(400)의 수직 스트링이 도시되며, 전하 차단 구조의 적어도 일 부분(예로서, 질화물 층(450) 및/또는 제 2 산화물 층(456))은 돌출부(469)를 감싼다.
전하 차단 구조는 산화물의 제 1 층(448), 질화물 층(450) 및 산화물의 제 2 층(456)을 포함하며, 전하 차단 구조(층들(448, 450, 456))는 돌출부(469)를 감싸는 배리어 구조(예로서, 질화물 층(450) 및/또는 제 2 산화물 층(456))를 포함한다. 질화물 층(450) 및 산화물의 제 2 층(456)의 부분들은 돌출부(469) 및 유전 재료(440) 사이에 배치된다. 산화물의 제 2 층(456)은 부동 게이트(466)로부터 질화물 층(450)을 완전히 분리한다. 부동 게이트(466)는 제 2 산화물 층(456)과 접촉하며 질화물 층(450)과 접촉하지 않는다.
부동 게이트 부분(466)은 유전 재료(440)의 티어를 접촉한다. 단지 부동 게이트(466)의 돌출부(469)만이 제어 게이트(442) 쪽으로 연장된다. 전하 차단 구조의 배리어 막, 예로서 층들(448, 450, 456) 중 적어도 하나는 제어 게이트(442) 및 부동 게이트(466) 사이에 배치된 실질적으로 수직 부분 및 유전 재료(440)의 티어 및 부동 게이트(466)의 일 부분 사이에서 부분적으로 측방향으로 연장된 제 1 실질적으로 수평 부분을 가진다. 배리어 막은 질화물 층(450)일 수 있다.
돌출부(469)는 제 2 산화물 층(456)에 의해, 또는 제 2 산화물 층(456) 및 배리어 막(450)의 수평 부분에 의해 유전 재료(440)의 티어로부터 분리된다. 산화물의 제 2 층(456)은 제 1 및 제 2 실질적으로 수평 부분들(457) 및 실질적으로 수직 부분(459)을 포함하며, 산화물의 제 2 층(456)의 실질적으로 수직 부분(459)의 두께 및 산화물의 제 2 층(456)의 수평 부분들(459)의 두께는 실질적으로 동일하다. 부동 게이트(466)의 제 1 부분은 산화물의 제 2 층(456)의 실질적으로 수평 부분에 의해 유전 재료(440)의 제 1 티어로부터 분리된다. 부동 게이트(466)의 또 다른 부분은 배리어 막(450)의 실질적으로 수평 부분 및 산화물의 제 2 층(456)의 제 1 부분에 의해 유전 재료(440)의 제 1 티어로부터 분리된다.
도 5a-h는 실시예에 따른 재료들(500)의 스택의 형성을 예시한다. 도 5a-h는 도 2d에 도시된 바와 같이 필러 산화물의 증착 후 시작된다. 도 5a는 유전 재료(예로서, 산화물 층들(540)) 및 제어 게이트 재료의 교번하는 티어들(예로서, 도핑된 폴리실리콘 층들(542)과 같은, 도전성 재료들의 티어들)을 포함한 재료들(500)의 스택의 단면도이다. 도 5a에서, 전하 차단 구조는 리세싱된 CG 층(542) 위에서 실질적으로 수직으로 형성된 제 1 산화물 층(548) 및 전체 필러(511)의 길이에 걸쳐 형성된 제 2 층(550)(예로서, 질화물 층)을 포함하여 형성된다(몇몇 실시예들에서, 배리어 막을 포함한다). 도 2a-f 및 도 3a와 달리, 제 2 산화 단계는 필러 질화물(550)의 증착 후 수행되지 않는다. 제 2 층(550)(예로서, 질화물 층)은 제 1 산화물 층(548)에 인접한 및 개구들에서 산화물 층들(540)의 노출된 표면들에 인접한 리세스들(546)의 각각에 형성될 수 있다.
도 5b는 교번하는 산화물 층들(540), 제어 게이트 층(542), 제 1 리세스(546), 제 1 산화물 층(548), 및 질화물 층(550)의 형성을 도시한 적층된 셀(500)의 투시도이다. 제 1 산화물 층(548) 및 질화물 층(550)은 전하 차단 구조를 생성하기 위해 형성(예로서, 성장)된다. 도 5a 및 도 5b에서, 개구들은 도핑된 폴리실리콘 층들(542)에 인접한 제 1 리세스들(546)을 포함하고, 그것을 통해 연장되어 형성된다. 최하부 층(544)은 AlOX와 같은, 에칭 정지 층일 수 있다.
도 5c는 제 1 부동 게이트(FG1) 재료(예로서, 제 1 폴리실리콘)가 도 5a-b에 도시된 제 1 리세스들(546)에 형성된 후 재료들(500)의 스택의 단면도이다. 예를 들면, 적어도 몇몇 실시예들에서, 제 1 폴리실리콘(560)은 개구들에 증착되며 제 1 리세스들(546)의 각각에서 제 1 폴리실리콘을 리세싱하도록 에칭백될 수 있고, 그에 의해 내부 표면(562)을 가진 제 1 FG1들(560)을 형성한다. 제 1 FG 층(560)의 내부 표면(562)은 제 2 층(550)(예로서, 질화물 층)의 내부 표면(552)과 균일하게 에칭될 수 있다. 대안적으로, 적절한 양호한 등도포성 증착을 가진 임의의 처분 가능 층이 사용될 수 있다.
도 5d는 티어드 산화물 층(540)의 내부 표면(570)과 균일하게 제 1 FG/처분 가능 층(560)의 내부 표면(562)을 리세싱하기 위해 제 1 FG 층(560)을 에칭한 후 및 티어드 산화물 층(540)의 내부 표면(570)을 넘어 제 2 층(550)(예로서, 질화물 층)의 내부 표면(552)을 에칭한 후 재료들(500)의 스택의 단면도이다. 폴리실리콘에 선택적인 에천트 및 질화물에 선택적인 에천트는 각각 제 1 FG/처분 가능 층(560) 및 질화물 층을 에칭하기 위해 사용될 수 있다.
도 5e는 에칭, 예로서 습식, 건식 또는 가스 에칭을 통해 FG/처분 가능 층(560)의 제거 후 재료들(500)의 스택의 단면도이다. 제 2 리세스(558)는 질화물 층(550) 및 티어 산화물 층(540) 사이에 남겨진다.
도 5f는 ONO 층을 완성하기 위해 제 2 산화 층(556)을 형성한 후 재료들(500)의 스택의 단면도이다. 제 2 산화 층(556)의 형성은 제 3 리세스(559)를 야기한다.
도 5g는 전체 필러(511)의 길이에 걸쳐 및 제 2 FG 층(566)에 대한 제 3 리세스(559)에서 폴리실리콘의 증착 후 재료들(500)의 스택의 단면도이다. 제 2 FG 층(566)에 대한 폴리실리콘은 선택적으로 도핑될 수 있다.
도 5h는 제 2 FG 층(566)의 내부 표면(568)이 티어드 산화물 층(540)의 내부 표면(570)과 실질적으로 동등할 때까지 에칭 또는 산화에 의해 제 2 FG 층(566)을 분리한 후 재료들(500)의 스택의 단면도이다. 산화물에 선택적인 에천트는 티어드 산화물 층들(540)의 내부 표면(570)과 균일하게 제 2 FG 층(566)을 에칭하기 위해 사용될 수 있다. 제 2 FG(566)는 또한 제 3 리세스(559)에서 형성되는 CG(542) 쪽으로 연장된 돌출부(569)를 포함한다.
도 5h에서, 유전 재료(540)의 티어들(산화물 층들) 사이에 배치된 제어 게이트(542) 및 유전 재료(540)의 티어들 사이에서의 부동 게이트(566)로서, , 부동 게이트(566)는 제어 게이트(542) 쪽으로 연장된 돌출부(569)를 포함하고, 및 부동 게이트(566) 및 제어 게이트(542) 사이에서의 전하 차단 구조(층들(548, 550, 556))를 가진 메모리 셀을 갖는 메모리 셀들(500)의 수직 스트링이 도시되며, 전하 차단 구조의 적어도 일 부분(예로서, 질화물 층(550) 및/또는 제 2 산화물 층(556))은 돌출부(569)를 감싼다.
전하 차단 구조는 산화물의 제 1 층(548), 질화물 층(550) 및 산화물의 제 2 층(556)을 포함하며, 전하 차단 구조(층들(548, 550, 556))는 돌출부(569)를 감싸는 배리어 구조(예로서, 질화물 층(550) 및/또는 제 2 산화물 층(556))를 포함한다. 질화물 층(550) 및 산화물의 제 2 층(556)의 부분들은 돌출부(569) 및 유전 재료(540) 사이에 배치된다. 산화물의 제 2 층(556)은 부동 게이트(566)로부터 질화물 층(550)을 완전히 분리한다. 부동 게이트(566)는 제 2 산화물 층(556)과 접촉하며 질화물 층(550)과 접촉하지 않는다.
부동 게이트 부분(566)은 유전 재료(540)의 티어를 접촉한다. 단지 부동 게이트(566)의 돌출부(569)만이 제어 게이트(542) 쪽으로 연장된다. 전하 차단 구조의 배리어 막, 예로서 층들(548, 550, 556)의 적어도 하나는 제어 게이트(542) 및 부동 게이트(566) 사이에 배치된 실질적으로 수직 부분 및 유전 재료(540)의 티어 및 부동 게이트(566)의 부분 사이에서 부분적으로 측방향으로 연장된 제 1 실질적으로 수평 부분을 가진다. 배리어 막은 질화물 층(550)일 수 있다.
돌출부(569)는 제 2 산화물 층(556)에 의해, 또는 제 2 산화물 층(556) 및 배리어 막(550)의 수평 부분에 의해 유전 재료(540)의 티어로부터 분리된다. 산화물의 제 2 층(556)은 제 1 및 제 2 실질적으로 수평 부분들(557) 및 실질적으로 수직 부분(559)을 포함하며, 산화물의 제 2 층(556)의 실질적으로 수직 부분(559)의 두께 및 산화물의 제 2 층(556)의 수평 부분들(559)의 두께는 실질적으로 동일하다. 부동 게이트(566)의 제 1 부분은 산화물의 제 2 층(556)의 실질적으로 수평 부분에 의해 유전 재료(540)의 제 1 티어로부터 분리된다. 부동 게이트(566)의 또 다른 부분은 배리어 막(550)의 실질적으로 수평 부분 및 산화물(556)의 제 2 층의 제 1 부분에 의해 유전 재료(540)의 제 1 티어로부터 분리된다.
도 2a-p, 도 3a-d, 도 4a-h, 및 도 5a-h를 참조하여 상기 설명된 실시예들은 적어도 도 1에 도시된 구조에서의 메모리 셀에 대하여, 임의의 최상부 및/또는 최하부 기생 SONOS 디바이스들(메모리 셀에 대하여)이 다시 감소될 수 있으며 FG의 길이가 실질적으로 두 배가 되는(및 이제 CG의 길이와 실질적으로 동일할 수 있는) 실시예들을 예시한다. 길어진 FG는 잠재적으로 예로서, 보다 긴 FG 및 기생 SONOS 디바이스들의 부재 또는 소형화로 인해, NAND 스트링 전류를 변조하는데 보다 많은 영향을 제공할 것이다.
부정적인 영향은 게이트 결합 비(CGR)에서의 감소를 포함할 수 있다. 시뮬레이션에서, GCR은 38%에서 31.4%로 감소되었다. 그러나, 이러한 감소는 측벽들을 형성하기 위해 유전체 층의 에칭 백을 증가시킴으로써, 감소될 수 있으며, 즉 CGR은 증가된다. 유전체의 에치백(etchback)은 유전체의 50%에서 75%로 증가될 수 있다. GCR에서의 이러한 감소는 보다 높은 VgVt및 VwVt을 야기하며, Vg는 게이트 전압이고, Vt는 임계 전압이며, Vw는 기록 전압이다.
실시예들의 적어도 일부에서, FG 영역은 상당히 증가되며 두 개의 잠재적인 기생 SONOS 디바이스들, 및 그것들이 CG로부터 채널로 이동하는 전자들을 위해 제공하는 직접 주입 경로가 감소되거나 또는 제거된다. NAND 채널의 방향으로 FG 길이를 증가시키는 것은 보다 큰 FG(채널 길이 방향으로 대략 2배 더 긴)로의 NAND 채널 도전도에 영향을 주는 두 개의 SiN 영역들의 교체로 인해 보다 높은 정도의 채널 도전도 변조(예로서, 보다 높은 온/오프 비), 잡음 감소(예로서, 보다 큰 FG) 및 신뢰성 이득을 야기할 수 있다. 뿐만 아니라, 구조들은 두 개의 기생 전류들을 감소시키거나 또는 제거한다: CG-AA(활성 영역) 및 FG 및 인터폴리 유전체(IPD) 디바이스들의 경계에서. 양쪽 모두는 질화물 트랩핑을 야기할 수 있다.
FG 에지 내지 LDD 영역 사이에서의 전류인 대각선 FG-AA 전류가 발생한다면, 트랩핑은 저하된다. 그러나, 보다 많은 SiN이 FG 내지 LDD 전류 경로에 있을 것이기 때문에, SiN 하에서 보다 얇은 산화물은 바람직하지 않은 트레이드오프를 제공할 수 있으며, 이는 부가적인 SiN트랩핑으로 이어진다. 에지 변조 프린지 E-필드에서의 SiN으로 인한 에지 E-필드 증가는 이러한 기생 전류를 증가시킬 수 있으며 또한 바람직하지 않다.
리세싱된 셀에서의 보다 큰 FG 길이는, 순방향-터널링 전압(FTV) 및 역방향-터널링 전압(RTV)과 같은, 셀 잡음을 감소시킬 수 있다. 예를 들면, GCR = CIPD/(CIPD+CTUNOX)이면, CTUNOX는 터널 산화물 층에 걸친 정전 용량이며 CIPD는 제어-유전체 또는 IPD에 걸친 정전 용량을 나타낸다. 리세싱된 셀들은 보다 큰 CTUNOX, 및 보다 큰 CIPD를 가질 수 있다. CTUNOX 증가는 더 중요하기 때문에, GCR이 감소된다. 이것은 Vt 윈도우 손실 및 Vpgm/소거 증가이며, Vpgm는 프로그램 전압이다. 프로그램 전압(Vpgm)은 메모리 셀들을 프로그램하기 위해 워드 라인(WL)에 인가된다. 정전 용량이 증가하기 때문에, 잡음은 더 작을 수 있다. 리세싱된 셀의 티어드 산화물(TO)에서의 보다 균일한 E-필드는 신뢰성(순환 저하) 이득을 제공할 수 있다. 따라서, GCR 손실 및 잡음 개선은 기능에 대한 순 이득 및 신뢰성을 획득하도록 구성될 수 있다.
도 6a-c는 다양한 실시예들에 따라 이하에 설명된 방법들에 따라 형성된 3개의 부가적인 수직 NAND 메모리들(602, 604, 606)을 예시한다. 도 7a-7f는 실시예에 따라 도 6a에 도시된 바와 같이 수직 메모리의 제작을 예시한다.
도 7a는 필러(711)를 형성하기 위해 유전 재료(예로서, 산화물 층들(740) 및 제어 게이트 재료의 교번 티어들(예로서, 도핑된 폴리실리콘 층들(742)과 같은, 도전성 재료들의 티어들)을 포함한 재료들(700)의 스택의 단면도이다. CG 층(742)은 티어드 산화물 층들(740) 사이에 제 1 리세스 영역(746)을 생성하기 위해 미리 결정된 깊이로 에칭된다.
도 7b는 전하 차단 구조가 형성된 후 재료들(700)의 스택의 단면도이다. 도 7b에서, 전하 차단 구조는 리세싱된 CG 층(742) 위에 실질적으로 수직으로 형성된 제 1 산화물 층(748) 및 전체 필러(711)의 길이에 걸쳐 형성된 제 2 층(750)(예로서, 질화물 층)을 포함한다(몇몇 실시예들에서 배리어 막을 포함한다). 제 2 층(750)(예로서, 질화물 층)은 제 1 산화물 층(748)에 인접한 및 개구들에서 산화물 층들(740)의 노출 표면들에 인접한 리세스들(746)의 각각에 형성될 수 있다. 제 2 산화물 층(756)은 제 2 리세스(758)를 형성하기 위해 제 2 층(750)(예로서, 질화물 층) 위에 실질적으로 수직하여 형성된다.
도 7c는 FG 층(760)에 대한 전체 필러(711)의 길이에 걸친 폴리실리콘의 증착 후 재료들(700)의 스택의 단면도이다. FG 층(760)은 티어드 산화물 층들(740) 사이에 및 질화물 층(754)의 수평 부분들 위에 및 실질적으로 수직의 제 2 산화물 층(756) 위에 리세스(758)(도 7b에 도시된)를 채운다. FG 층(760)은 내부 표면(762)를 포함한다. FG 층(760)을 위한 폴리실리콘은 선택적으로 도핑될 수 있다.
도 7d는 FG 층(760)(예로서, 폴리실리콘)이 제 2 층(750)(예로서, 질화물 층)의 내부 표면(752)과 균일하게 만들어진 후 재료들(700)의 스택의 단면도이다. FG 층(760)은 핫 인산 에칭에 앞서 산화물 디캐핑 단계를 사용하여 제 2 층(750)(예로서, 질화물 층)의 내부 표면(752)과 균일하게 만들어질 수 있다.
도 7e는 티어드 산화물 층(740)의 내부 표면(770)을 넘어 제 2 층(750)(예로서, 질화물 층)의 내부 표면(752)을 에칭한 후 재료들(700)의 스택의 단면도이다. 폴리실리콘에 선택적인 에천트 및 산화물에 선택적인 에천트는 질화물 층(750)을 에칭하기 위해 사용될 수 있다.
도 7f는 채널 재료(780)의 증착 후 재료들(700)의 스택의 단면도이다. 채널 재료는 질화물 층(750)의 내부 표면(770)에 등도포성이다.
따라서, 도 7f에서, 부동 게이트(760)는 배리어 막, 예로서 질화물 층(750)의 수평 부분에 의해 유전 재료(740)의 티어로부터 분리된다. 배리어 막(750)의 실질적으로 수직 부분(781)의 두께는 배리어 막(750)의 실질적으로 수평 부분들(783)의 두께보다 크다.
도 8은 실시예에 따라 도 6b에 도시된 바와 같이 수직 NAND 셀(800)을 예시한다. 도 8은 필러(811)를 형성하기 위해 티어드 산화물(840) 및 폴리실리콘 티어드 제어 게이트(CG) 층들(842)의 교번 층들을 가진 수직 메모리 셀(802)을 도시한다. CG 층(842)은 티어드 산화물 층들(840) 사이에 제 1 리세스 영역을 생성하기 위해 미리 결정된 깊이로 에칭된다. 산화물 층(848) 및 질화물 층(850)은 리세싱된 CG 층(842) 위에 형성된다. 폴리실리콘 부동 게이트(FG) 층(860)은 질화물 층(850)의 수평 부분들(849) 사이에서의 리세스에 형성된다. TuOX층 또는 제 2 산화물 층(890)은 FG 층(860) 위에 형성된다. FG 층(860)이 실질적으로 원형으로 도시되지만, 이 기술분야의 숙련자들은 FG 층이 적어도 도 7a-f에 예시된 바와 같이 직사각형일 수 있음을 인식할 것이다. 제 2 층(850)(예로서, 질화물 층)의 내부 표면(852)은 티어드 산화물 층(840)의 내부 표면(870)을 넘어 에칭된다.
도 8에서, 산화물의 제 2 층(890)은 부동 게이트(860)로부터 질화물 층(850)을 완전히 분리한다. 부동 게이트(860)는 제 2 산화물 층(890)과 접촉하며 질화물 층(850)과 접촉하지 않는다. 전하 차단 구조의 배리어 막, 예로서 층들(848, 850, 890) 중 적어도 하나는 제어 게이트(842) 및 부동 게이트(860) 사이에 배치된 실질적으로 수직 부분(859) 및 유전 재료(840)의 티어 및 부동 게이트(860)의 부분 사이에서 부분적으로 측방향으로 연장된 실질적으로 수평 부분들(857)을 가진다. 배리어 막은 질화물 층(850)일 수 있다. 부동 게이트(860)는 제 2 산화물 층(890) 및 배리어 막(250)의 실질적으로 수평 부분(859)에 의해 유전 재료(240)의 제 1 티어로부터 분리된다.
도 9a-d는 실시예에 따라 도 6c에 도시된 바와 같이 수직 메모리 셀(606)의 제작을 예시한다. 도 6c에 도시된 바와 같이 수직 메모리 셀(606)의 제작을 위해, 초기 프로세스들은 도 7a-d에 도시된 것들과 유사하다.
도 9a는 유전 재료(예로서, 산화물 층들(940)) 및 제어 게이트 재료의 교번하는 티어들(예로서, 도핑된 폴리실리콘 층들(942)과 같은, 도전성 재료들의 티어들)을 포함한 재료들(900)의 스택의 단면도이다. 도 9a에서, 전하 차단 구조는 리세싱된 CG 층(942) 위에서 실질적으로 수직으로 형성된 제 1 산화물 층(948) 및 전체 필러(911)의 길이에 걸쳐 형성된 제 2 층(950)(예로서, 질화물 층)을 포함하여 형성된다(몇몇 실시예들에서 배리어 막을 포함하는). 제 2 층(950)(예로서, 질화물 층)은 제 1 산화물 층(948)에 인접하여 형성될 수 있다. 제 2 층(950)은 필러의 전체 길이를 따라 제 2 층(950)을 증착시키고 그 후 리세스(958)를 형성한 티어드 산화물 층(940)의 내부 표면(970)을 넘어 제 2 층(950)의 내부 표면(962)을 리세싱하기 위해 제 2 층(950)을 에칭함으로써 형성될 수 있다. 산화물에 선택적인 에천트는 제 2 층(950)을 에칭하기 위해 사용될 수 있다.
도 9b는 ONO 층을 완성하기 위해 제 2 산화 층(956)을 형성한 후 재료들(900)의 스택의 단면도이다. 제 2 산화 층(956)의 형성은 제 2 리세스(959)를 야기한다. 폴리실리콘 층은 제 2 FG 층(966)에 대한 전체 필러(411)의 길이에 걸쳐 증착된다. 제 2 FG 층(966)에 대한 폴리실리콘은 선택적으로 도핑될 수 있다.
도 9c는 제 2 FG 층(966)의 내부 표면(968)이 티어드 산화물 층(940)의 내부 표면(970)과 실질적으로 동등할 때까지 에칭 또는 산화에 의해 제 2 FG 층(966)을 분리한 후 재료들(900)의 스택의 단면도이다. 산화물에 선택적인 에천트는 티어드 산화물 층들(940)의 내부 표면(970)과 균일하게 제 2 FG 층(966)을 에칭하기 위해 사용될 수 있다. 제 2 FG(966)는 CG 쪽으로 연장된 돌출부(969)를 포함한다. 도 9d는 채널 재료(980)의 증착 후 재료들(900)의 스택의 단면도이다.
따라서, 도 9d에서, 유전 재료(940의 티어들)(산화물 층들) 사이에서의 제어 게이트(942), 유전 재료(940)의 티어들 사이에서의 부동 게이트(966)로서, 상기 부동 게이트(966)는 제어 게이트(942) 쪽으로 연장된 돌출부(969)를 포함하고, 및 부동 게이트(966) 및 제어 게이트(942) 사이에서의 전하 차단 구조(층들(948, 950, 956))를 포함하는 메모리 셀을 갖는 메모리 셀들(900)의 수직 스트링이 도시되며, 전하 차단 구조(층들(948, 950, 956))의 적어도 일 부분은 돌출부(969)를 감싼다.
전하 차단 구조는 산화물의 제 1 층(948), 질화물 층(950) 및 산화물의 제 2 층(956)을 포함하며, 전하 차단 구조(층들(948, 950, 956))는 돌출부(969)를 감싸는 배리어 구조(예로서, 산화물의 제 2 층(956) 또는 질화물 층(950))를 포함한다. 질화물 층의 층(950) 및 산화물의 제 2 층(956)의 부분들은 돌출부(969) 및 유전 재료(940) 사이에 배치된다. 부동 게이트(966)는 질화물 층(950) 및 산화물의 제 2 층(956)과 접촉한다. 내부 표면(970) 가까이에서, 부동 게이트 부분(966)은 유전 재료(940)의 티어를 접촉한다. 단지 부동 게이트(966)의 돌출부(969)만이 제어 게이트(942) 쪽으로 연장된다. 유전 재료(940)의 티어들 사이에서의 부동 게이트(966)의 길이(971)는 유전 재료(940)의 티어들 사이에서의 제어 게이트(942)의 길이(943)와 실질적으로 동일하다.
전하 차단 구조의 배리어 막, 예로서 적어도 질화물 층(950)은 제어 게이트(942) 및 부동 게이트(966) 사이에 배치된 실질적으로 수직 부분(959) 및 유전 재료(940)의 티어 및 부동 게이트(966)의 일 부분 사이에서 부분적으로 측방향으로 연장된 실질적으로 수평 부분들(957)을 가진다. 배리어 막은 질화물 층(950)일 수 있다. 돌출부(969)는 적어도 제 2 산화물 층(956) 및 배리어 막(950)의 수평 부분에 의해 유전 재료(940)의 티어로부터 분리된다.
산화물의 제 2 층(956)은 제 1 및 제 2 실질적으로 수평 부분들(987) 및 실질적으로 수직 부분(989)을 포함하며, 산화물의 제 2 층(956)의 실질적으로 수직 부분(989)의 두께 및 산화물의 제 2 층(956)의 수평 부분(987)의 두께는 실질적으로 동일하다. 부동 게이트(966)의 제 1 부분은 배리어 막(950)의 실질적으로 수평 부분(957) 및 제 2 산화물 층(987)의 수평 부분(987)에 의해 유전 재료(940)의 제 1 티어로부터 분리된다. 배리어 막(950)의 실질적으로 수직 부분(959)의 두께(999)는 배리어 막(950)의 실질적으로 수평 부분들(957)의 두께(997)보다 크다.
도 10a-f는 몇몇 실시예들에 따라 도 6c에 도시된 바와 같은 수직 메모리의 제작을 예시한다. 도 10a는 필러(1011)를 형성하기 위해 티어드 산화물(1040) 및 폴리실리콘 티어드 제어 게이트(CG) 층들(1042)의 교번하는 층들을 도시한 적층된 셀(1000)의 단면도이다. CG 층(1042)은 티어드 산화물 층들(1040) 사이에 제 1 리세스 영역(1043)을 생성하기 위해 미리 결정된 깊이로 에칭된다.
도 10b는 전하 차단 구조가 형성된 후 재료들(1000)의 스택의 단면도이다. 도 10b에서, 전하 차단 구조는 리세싱된 CG 층(1042) 위에 실질적으로 수직으로 형성된 제 1 산화물 층(1048) 및 전체 필러(1011)의 길이에 걸쳐 형성된 제 2 층(1050)(예로서, 질화물 층)을 포함한다(몇몇 실시예들에서 배리어 막을 포함하는). 그러나, 도 10b에서, 제 2 층(1050)은 CG 층(1042)을 향해 진행함에 따라 좁은 각이 있는 에지들을 가진다. 제 2 층(1050)은 제 1 산화물 층(1048)에 인접하여 및 개구들에서 산화물 층들(1040)의 노출된 표면들에 인접하여 형성될 수 있다. 제 2 층(1050)(예로서, 질화물 층)은 리세스들(1046)을 형성한다.
도 10c는 티어드 산화물 층(1040)의 내부 표면(1070)을 넘어 제 2 층(1050)(예로서, 질화물 층)의 내부 표면(1052)을 에칭한 후 재료들(1000)의 스택의 단면도이다. 산화물에 선택적인 에천트는 질화물 층을 에칭하기 위해 사용될 수 있다.
도 10d는 ONO 층을 완성하기 위해 제 2 층(1050) 위에 제 2 산화 층(1056)을 형성한 후 재료들(1000)의 스택의 단면도이다. 도 10d는 또한 FG 층(1060)에 대한 제 2 산화 층(1056) 및 티어드 산화물 층들(1040) 위에서 전체 필러(1011)의 길이에 걸친 폴리실리콘의 증착을 도시한다. FG 층(1060)에 대한 폴리실리콘은 선택적으로 도핑될 수 있다.
도 10e는 FG 층(1060)의 내부 표면(1062)이 티어드 산화물 층(1040)의 내부 표면(1070)과 실질적으로 동등할 때까지 에칭 또는 산화에 의해 제 2 FG 층(1060)을 분리한 후 재료들(1000)의 스택의 단면도이다. 산화물에 선택적인 에천트는 티어드 산화물 층들(1040)의 내부 표면(1070)과 균일하게 FG 층(1060)을 에칭하기 위해 사용될 수 있다. FG(1060)는 CG(1042) 쪽으로 연장된 돌출부(1069)를 포함한다.
도 10d는 FG 층(1060) 위에 TuOX 층(1090)을 형성한 후 재료들(1000)의 스택의 단면도이다. TuOX 층(1090)은 FG 층(1060) 위에 성장될 수 있다.
여기에 설명된 장치 및 방법들을 구현한 결과로서, 보다 큰 밀도 및 보다 신뢰성 있는 메모리 동작이 달성될 수 있다. 증가된 고객 만족이 발생할 수 있다.
따라서, 도 10f에서, 유전 재료(1040)의 티어들(산화물 층들) 사이에서의 제어 게이트(1042), 유전 재료(1040)의 티어들 사이에서의 부동 게이트(1060)로서, 상기 부동 게이트(1060)는 제어 게이트(1042) 쪽으로 연장된 돌출부(1069)를 포함하고, 및 부동 게이트(1060) 및 제어 게이트(1042) 사이에 전하 차단 구조(층들(1048, 1050, 1056))를 포함하는 메모리 셀을 갖는 메모리 셀들(1000)의 수직 스트링은 도시되며, 전하 차단 구조의 적어도 일 부분, 예로서 질화물 층(1050) 및/또는 제 2 산화물 층(1056)은 돌출부(1069)를 적어도 부분적으로 감싼다.
전하 차단 구조는 산화물의 제 1 층(1048), 질화물 층(1050) 및 산화물의 제 2 층(1056)을 포함하며, 상기 전하 차단 구조(층들(1048, 1050, 1056))는 돌출부(1069)를 적어도 부분적으로 감싸는 배리어 구조(예로서, 산화물의 제 2 층(1056) 및/또는 질화물 층(1050))를 포함한다. 질화물 층(1050)의 층의 부분들 및 산화물의 제 2 층(1056)의 부분들은 돌출부(1069) 및 유전 재료(1040) 사이에 배치된다. 산화물의 제 2 층(1056)은 부동 게이트(1060)로부터 질화물 층(1050)을 완전히 분리한다. 부동 게이트(1060)는 제 2 산화물 층(1056)과 접촉하며 질화물 층(1050)과 접촉하지 않는다.
단지 부동 게이트(1060)의 돌출부(1069)만이 제어 게이트(1042) 쪽으로 연장된다. 전하 차단 구조의 배리어 막, 예로서 층들(1050, 1056) 중 적어도 하나는 제어 게이트(1042) 및 부동 게이트(1060) 사이에 배치된 실질적으로 수직 부분(1059) 및 유전 재료(1040)의 티어 및 부동 게이트(1060)의 부분 사이에서 적어도 부분적으로 측방향으로 연장된 실질적으로 수평 부분들(1057)을 가진다. 배리어 막은 질화물 층(1050)일 수 있다.
돌출부(1069)는 적어도 제 2 산화물 층(1056) 및/또는 배리어 막(1050)의 수평 부분에 의해 유전 재료(1040)의 티어로부터 분리된다. 산화물의 제 2 층(1056)은 실질적으로 수평 부분들(1087) 및 실질적으로 수직 부분(1089)을 포함하며, 산화물의 제 2 층(1056)의 실질적으로 수직 부분(1089)의 두께 및 산화물의 제 2 층(1056)의 수평 부분들(1087)의 두께는 실질적으로 동일하다. 부동 게이트(1060)의 제 1 부분은 제 2 산화물 층(1056)의 실질적으로 수평 부분들(1087)에 의해 유전 재료(1040)의 제 1 티어로부터 분리된다. 부동 게이트(1060)의 또 다른 부분은 배리어 막(1050)의 실질적으로 수평 부분들(1057) 및 산화물(1056)의 제 2 층의 수평 부분들(1087)에 의해 유전 재료(1040)의 제 1 티어로부터 분리된다.
본 발명의 주제의 이러한 실시예들은 하나 이상이 사실상 개시된다면 임의의 단일 개념으로 본 출원의 범위를 자발적으로 제한하도록 의도하지 않고, 개별적으로 및/또는 총괄하여 여기에서 참조될 수 있다. 따라서, 특정 실시예들이 여기에 예시되며 설명되지만, 동일한 목적을 달성하기 위해 산출된 임의의 배열은 도시된 특정 실시예들로 대체될 수 있다. 본 개시는 다양한 실시예들의 임의의 및/또는 모든 각색들 또는 변형들을 커버하도록 의도된다. 상기 실시예들의 조합들, 및 여기에 구체적으로 설명되지 않은 다른 실시예들은 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다.
본 출원에 사용된 바와 같이 용어(“수평(horizontal)”)는 웨이퍼 또는 기판의 실제 배향에 관계없이, 웨이퍼 또는 기판의 평면 또는 표면에 평행한 평면으로서 정의된다. 용어(“수직(vertical)”)는 상기 정의된 바와 같이 수평에 수직인 방향을 나타낸다. “상에(on)”, “측(side)”, “보다 높은(higher)”, “보다 낮은(lower)”, “위에(over)” 및 “아래에(under)”와 같은 전치사들은 웨이퍼 또는 기판의 실제 배향에 관계없이, 웨이퍼 또는 기판의 최상부 표면 상에 있는 평면 또는 표면에 대하여 정의된다. 용어들(“웨이퍼(wafer)” 및 “기판(substrate)”)은 일반적으로 집적 회로들이 형성되는 임의의 구조를, 및 또한 집적 회로 제작의 다양한 스테이지들 동안 이러한 구조들을 나타내기 위해 여기에서 사용된다. 다음의 상세한 설명은, 그러므로, 제한적인 의미로 취해져서는 안되며, 실시예들의 범위는 이러한 청구항들이 자격을 얻은 등가물들의 전체 범위와 함께, 첨부된 청구항들에 의해서만 정의된다.
NAND 어레이 아키텍처는 어레이의 메모리 셀들이 논리 로우들에서 워드 라인들로서 불리우는, 액세스 라인들에 결합되도록(메모리 셀들의 CG들에 결합되며, 몇몇 경우들에서 그것에 의해 적어도 부분적으로 형성되는) 배열된 메모리 셀들의 어레이이다. 어레이의 몇몇 메모리 셀들은 직렬로, 소스 대 드레인으로, 비트 라인으로서 불리우는 데이터 라인 및 소스 라인 사이에서 함께 결합된다.
NAND 어레이 아키텍처에서의 메모리 셀들은 미리 결정된 데이터 상태로 프로그램될 수 있다. 예를 들면, 전기 전하는 다수의 데이터 상태들 중 하나로 셀을 프로그램하기 위해 메모리 셀의 FG 상에서 누적(예로서, 배치)되거나, 또는 그로부터 제거될 수 있다. 예를 들면, 단일 레벨 셀(SLC)로서 불리우는 메모리 셀은 두 개의 데이터 상태들, 예로서 “1” 또는 “0” 상태 중 하나로 프로그램될 수 있다. 다중레벨 셀들(MLC들)로서불리우는 메모리 셀들은 둘 이상의 데이터 상태들 중 하나로 프로그램될 수 있다.
전자들이 FG 상에 저장될 때, 그것들은 셀의 Vt를 수정한다. 따라서, 셀이 CG 상에 특정 전압을 둠으로써(예로서, 판독 전압을 갖고 셀에 결합된 액세스 라인을 구동함으로써) “판독”될 때, 전기 전류는 셀의 Vt에 의존하여, 셀의 소스 및 드레인 연결들 사이에서 흐르거나 또는 흐르지 않을 것이다. 전류의 이러한 존재 또는 부재가 감지되며 1들 및 0들로 변환될 수 있어서, 저장된 데이터를 재생한다.
각각의 메모리 셀은 소스 라인 및 데이터 라인에 직접 결합하지 않을 수 있다. 대신에, 예시적인 어레이의 메모리 셀들은 스트링들로, 통상적으로 각각 8, 16, 32 이상의 스트링들로, 함께 배열될 수 있으며, 스트링에서의 메모리 셀들은 직렬로, 소스 대 드레인으로, 공통 소스 라인 및 공통 데이터 라인 사이에서 함께 결합된다.
NAND 아키텍처는 전압을 갖고 이들 셀들에 결합된 액세스 라인을 구동함으로써 메모리 셀들의 로우를 활성화시키는 로우 디코더에 의해 액세스될 수 있다. 또한, 각각의 스트링의 선택되지 않은 메모리 셀들에 결합된 액세스 라인들은 상이한 전압을 갖고 구동될 수 있다. 예를 들면, 각각의 스트링의 선택되지 않은 메모리 셀들은 그것들을 패스 트랜지스터로서 동작하도록 패스 전압을 갖고 구동될 수 있어서, 그것들이 그것들의 프로그램된 데이터 상태들에 의해 제한되지 않는 방식으로 전류를 전달하도록 허용한다. 전류는 그 후 판독되기 위해 선택되는 각각의 스트링의 메모리 셀에 의해 제한된, 직렬 결합 스트링의 각각의 부동 게이트 메모리 셀을 통해 소스 라인으로부터 데이터 라인으로 흐를 수 있다. 이것은 컬럼 비트 라인들 상에서 선택된 메모리 셀들의 로우의 현재 인코딩된, 저장된 데이터 값들을 위치시킨다. 데이터 라인들의 컬럼 페이지가 선택되며 감지되고, 그 후 개개의 데이터 워드들은 컬럼 페이지로부터의 감지된 데이터 워드들로부터 선택되며 메모리 장치로부터 전달된다. NAND 어레이와 같은 플래시 메모리는 부동 게이트들(FG들), 전하 차단 구조들(예로서, IPD), 제어 게이트들(CG들), 및 유전 재료의 티어들(예로서, 산화물 층들(108))을 포함하는 메모리 셀들의 스택을 가진 3D 메모리로서 형성될 수 있다. 예시된 예에서, IPD(104)는 각각의 FG(102) 및 CG(106) 사이에 배치된다. 리세스는 IPD에 대한 CG 및 FG에 인접하여 형성된다.
개시의 요약은 판독자가 기술적 개시의 특징을 빨리 알아내도록 허용할 요약을 요구하는, 37 C.F.R. §1.72(b)를 준수하기 위해 제공된다. 그것은 청구항들의 범위 또는 의미를 해석하거나 또는 제한하기 위해 사용되지 않을 것이라는 이해를 갖고 제출된다. 또한, 앞서 말한 상세한 설명에서, 다양한 특징들은 개시의 간소화를 위해 단일 실시예에 함께 그룹핑 된다는 것이 이해될 수 있다. 개시의 이러한 방법은 청구된 실시예들이 각각의 청구항에서 명확하게 나열된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 실시예들의 주제는 단일의 개시된 실시예의 하나 이상의 특징들에 있다. 따라서 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 자체로 성립된다.

Claims (8)

  1. 메모리 셀들의 수직 스트링을 포함하는 장치에 있어서, 상기 메모리 셀들의 수직 스트링의 메모리 셀은,
    유전 재료의 제 1 티어 및 유전 재료의 제 2 티어 사이의 제어 게이트;
    상기 유전 재료의 제 1 티어 및 상기 유전 재료의 제 2 티어 사이의 부동 게이트로서, 상기 부동 게이트는 상기 유전 재료의 제 1 티어 및 상기 유전 재료의 제 2 티어와 접촉하는, 상기 부동 게이트; 및
    상기 부동 게이트 및 상기 제어 게이트 사이의 전하 차단 구조(charge blocking structure)로서, 상기 전하 차단 구조는 배리어 막을 포함하고, 상기 배리어 막의 실질적으로 수직 부분은 상기 제어 게이트 및 상기 부동 게이트 사이에 있고, 상기 배리어 막의 제 1 실질적으로 수평 부분은 상기 유전 재료의 제 1 티어 및 상기 부동 게이트 사이에서 부분적으로 측방향으로 연장하고, 상기 배리어 막의 제 2 실질적으로 수평 부분은 상기 유전 재료의 제 2 티어 및 상기 부동 게이트 사이에서 부분적으로 측방향으로 연장하는, 상기 전하 차단 구조
    를 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 배리어 막의 상기 실질적으로 수직 부분의 두께는 상기 배리어 막의 상기 제 1 실질적으로 수평 부분의 두께보다 크고 상기 배리어 막의 상기 제 2 실질적으로 수평 부분의 두께보다 큰, 장치.
  3. 제 1 항에 있어서, 상기 배리어 막은 질화물의 층을 포함하는, 장치.
  4. 제 3 항에 있어서, 상기 전하 차단 구조는 상기 질화물의 층의 대향 면들 상의 산화물의 제 1 및 제 2 층들을 더 포함하는, 장치.
  5. 제 4 항에 있어서, 상기 산화물의 제 1 층은 상기 제어 게이트와 접촉하고 상기 산화물의 제 2 층은 상기 부동 게이트와 접촉하는, 장치.
  6. 제 5 항에 있어서, 상기 부동 게이트는 상기 질화물의 층 및 상기 산화물의 제 2 층과 접촉하는, 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 부동 게이트의 제 1 부분은 상기 배리어 막의 상기 제 1 실질적으로 수평 부분 및 상기 산화물의 제 2 층의 제 1 부분에 의해 상기 유전 재료의 제 1 티어의 상부 표면으로부터 분리되고, 또한 상기 부동 게이트의 제 1 부분은 상기 배리어 막의 상기 제 2 실질적으로 수평 부분 및 상기 산화물의 제 2 층의 제 2 부분에 의해 상기 유전 재료의 제 2 티어의 하부 표면으로부터 분리되는, 장치.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 부동 게이트의 제 1 부분은 상기 배리어 막의 상기 제 1 실질적으로 수평 부분에 의해 상기 유전 재료의 제 1 티어의 상부 표면으로부터 분리되고, 또한 상기 부동 게이트의 제 2 부분은 상기 배리어 막의 상기 제 2 실질적으로 수평 부분에 의해 상기 유전 재료의 제 2 티어의 하부 표면으로부터 분리되는, 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217799B2 (en) 2013-03-15 2019-02-26 Micron Technology, Inc. Cell pillar structures and integrated flows
US10355008B2 (en) 2013-03-15 2019-07-16 Micron Technology, Inc. Floating gate memory cells in vertical memory
US11665893B2 (en) 2013-11-01 2023-05-30 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104067392B (zh) * 2012-04-30 2016-10-26 惠普发展公司，有限责任合伙企业 包括小于沟道面积的活跃浮栅区面积的器件
US9093152B2 (en) 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9147493B2 (en) 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR20150050877A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 트랜지스터 및 이를 포함하는 반도체 장치
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9478643B2 (en) * 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
US9240416B2 (en) * 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9793124B2 (en) 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
US10672785B2 (en) 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2018004581A1 (en) * 2016-06-30 2018-01-04 Intel Corporation 3d nand structures including group iii-n material channels
KR102395563B1 (ko) * 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US9941293B1 (en) 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
US9773882B1 (en) 2017-01-12 2017-09-26 Micron Technology, Inc. Integrated structures
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
KR102505240B1 (ko) * 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
US10714494B2 (en) 2017-11-23 2020-07-14 Macronix International Co., Ltd. 3D memory device with silicon nitride and buffer oxide layers and method of manufacturing the same
US10937904B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10937482B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
US10622450B2 (en) 2018-06-28 2020-04-14 Intel Corporation Modified floating gate and dielectric layer geometry in 3D memory arrays
JP2020047744A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
US11527548B2 (en) 2018-12-11 2022-12-13 Micron Technology, Inc. Semiconductor devices and electronic systems including an etch stop material, and related methods
KR102574451B1 (ko) 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
CN110148598A (zh) * 2019-04-19 2019-08-20 华中科技大学 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备
KR20210002137A (ko) 2019-06-20 2021-01-07 삼성전자주식회사 수직형 메모리 장치
US11508746B2 (en) 2019-10-25 2022-11-22 Micron Technology, Inc. Semiconductor device having a stack of data lines with conductive structures on both sides thereof
US11605588B2 (en) 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
TWI749549B (zh) 2020-05-08 2021-12-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
DE102020132926A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d ferroelektrischer speicher
DE102020133314A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d-speicher mit leitfähigen graphitstreifen
US11574929B2 (en) 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2023092644A (ja) * 2021-12-22 2023-07-04 キオクシア株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080012061A1 (en) * 2006-04-24 2008-01-17 Masayuki Ichige Nonvolatile semiconductor memory
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58184874A (ja) 1982-04-22 1983-10-28 Matsushita Electric Ind Co Ltd 帯域圧縮装置
TW390028B (en) 1998-06-08 2000-05-11 United Microelectronics Corp A flash memory structure and its manufacturing
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6445029B1 (en) 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US6780712B2 (en) * 2002-10-30 2004-08-24 Taiwan Semiconductor Manufacturing Company Method for fabricating a flash memory device having finger-like floating gates structure
US6583009B1 (en) 2002-06-24 2003-06-24 Advanced Micro Devices, Inc. Innovative narrow gate formation for floating gate flash technology
US7045849B2 (en) 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
US7687860B2 (en) * 2005-06-24 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor device including impurity regions having different cross-sectional shapes
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
KR100781563B1 (ko) * 2005-08-31 2007-12-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법.
US7342272B2 (en) 2005-08-31 2008-03-11 Micron Technology, Inc. Flash memory with recessed floating gate
JP2007123415A (ja) * 2005-10-26 2007-05-17 Sharp Corp 半導体装置およびその製造方法
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4791949B2 (ja) * 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ
JP4445514B2 (ja) 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
KR100866966B1 (ko) 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
TWI340431B (en) 2007-06-11 2011-04-11 Nanya Technology Corp Memory structure and method of making the same
US7910446B2 (en) 2007-07-16 2011-03-22 Applied Materials, Inc. Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices
US7795673B2 (en) 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010004020A (ja) * 2008-05-19 2010-01-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101052921B1 (ko) 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
JP5498011B2 (ja) * 2008-11-13 2014-05-21 株式会社東芝 不揮発性半導体記憶装置
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5576400B2 (ja) * 2009-01-29 2014-08-20 インターナショナル・ビジネス・マシーンズ・コーポレーション フラッシュ・メモリ・デバイスおよびその製造方法
KR101573697B1 (ko) 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP2011003722A (ja) 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
US8258034B2 (en) 2009-08-26 2012-09-04 Micron Technology, Inc. Charge-trap based memory
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011166061A (ja) 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8357970B2 (en) 2010-04-09 2013-01-22 Micron Technology, Inc. Multi-level charge storage transistors and associated methods
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
KR101738533B1 (ko) 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2012094694A (ja) 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
JP2012146773A (ja) 2011-01-11 2012-08-02 Hitachi Kokusai Electric Inc 不揮発性半導体記憶装置およびその製造方法
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8722525B2 (en) 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
KR20130024303A (ko) 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8912589B2 (en) 2011-08-31 2014-12-16 Micron Technology, Inc. Methods and apparatuses including strings of memory cells formed along levels of semiconductor material
KR101906406B1 (ko) 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US20130256777A1 (en) 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9412753B2 (en) 2014-09-30 2016-08-09 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080012061A1 (en) * 2006-04-24 2008-01-17 Masayuki Ichige Nonvolatile semiconductor memory
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217799B2 (en) 2013-03-15 2019-02-26 Micron Technology, Inc. Cell pillar structures and integrated flows
US10355008B2 (en) 2013-03-15 2019-07-16 Micron Technology, Inc. Floating gate memory cells in vertical memory
US10529776B2 (en) 2013-03-15 2020-01-07 Micron Technology, Inc. Cell pillar structures and integrated flows
US11043534B2 (en) 2013-03-15 2021-06-22 Micron Technology, Inc. Cell pillar structures and integrated flows
US11665893B2 (en) 2013-11-01 2023-05-30 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source

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