CN101461067A - 半导体场效应晶体管、存储器单元和存储器设备 - Google Patents

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Abstract

由半导体材料的第一导电带(10)所形成的半导体设备(1；38；48)；半导体材料的控制栅极区域(7；35；55)，其面对第一导电带的沟道部分(5c)；隔离区域(6；32；52)，其被布置在第一导电带与控制栅极区域之间。第一导电带(10)包括：导电线(5)，其具有第一导电类型；控制线(4)，其具有第二导电类型，导电线(5)和控制线(4)被布置为彼此相邻并且彼此电接触，导电线(5)形成沟道部分(5c)、被布置在沟道部分的相对侧的第一导电部分(5a)和第二导电部分(5b)。

Description

半导体场效应晶体管、存储器单元和存储器设备
技术领域
本发明涉及场效应电子设备，形成晶体管、存储器单元以及设备阵列。
背景技术
已知的是，市场需要能够存储越来越多数据量的大容量存储器。因此，一段时间以来，研究一直致力于减小各个单元的尺度，从而使得能够将越来越多数量的单元集成在单个设备中。另一种已知的解决方案在于：尝试通过使用多级存储技术(所谓的“电增强”)在单个单元中存储越来越多数量的比特。
然而，这两种解决方案都具有既与理论限制有关的限制，又与被设计成使得能够将数据输入存储器阵列/从存储器阵列输出的存储器阵列和电路的设计困难有关的限制。
其它已知的解决方案设想在与传统使用的、包括行和列的平面垂直的方向上开发单元。特别地，已经提出了三维存储器阵列，其由叠加的单元级所形成，并且因此还被提供有第三维度。
关于此点，US-A-6,034,882公开了一种三维阵列，其中，存储器单元被布置在不同级上，并且由与相变元件串联的选择元件来形成。选择元件例如由PN二级管、肖特基(Schottky)二级管、Zener二级管、SCR、双极型晶体管或场效应晶体管形成。相变元件例如由介电材料或者非晶硅或多晶硅的熔断器、铁电电容器、或Hall效应设备形成。因此，存储器阵列由一次性可编程单元(OTP设备)的栅格来形成。这种设备因此不适合于其中必须能够对单元进行多次擦除和重写的大容量存储应用。
US-A-6,501,111还描述了一种三维存储器阵列，可以基于使用硫化物(calcogenide)、通过利用作为基本单元的相变电阻来对该三维存储器阵列进行电编程。因此，这种解决方案使用不同于用来制造电子存储器的经典技术的技术，该解决方案要求使用半导体工业中不常用的特定材料，并且因此显现出仍然不知道的成本和可靠性级别。
最后，US 6,940,109 B2描述了一种由晶体管或存储器单元形成的三维结构，其包括多个级，每个级由多个平行的线来形成，每一线与在其之下的级的线以及在其之上的级的线相垂直而延伸。在存储器阵列的情况下，每一线由堆叠的层所形成，基本上包括：底部介电层，其容纳多个沟道区域，每个沟道区域面对下方的级的两个线，并且在其各端与下方的级的两个线电接触；一系列中间电荷存储层；以及一系列顶部导电层，其与上方的级的沟道区域电接触。与上方的级的沟道区域电接触的下方的级的两个相邻的线因此构成存储器单元的源极和漏极区域，而上方的级的顶部导电层形成同一单元的栅极。此外，形成给定级的单元的栅极的顶部导电层还形成上方的级的单元的源极和漏极区域。
这样，每个存储器单元被形成为跨过两个级，并且包括至少三个线：两个底部线，即源极和漏极线，以及一个顶部线，即栅极线。
因此，即使该结构能够显著增加每单位区域的单元的密度，也不能有效地利用可用的层。此外，在不同层的排列方面，尤其是至底部线，即源极和漏极线的沟道区域的各端的排列方面的实践中的困难，使得实际制造十分困难，需要高的制造容限，这部分地抵消了所获得的空间方面的益处，因而在实践中导致难以制造该阵列。
发明内容
因此，本发明的目的在于提供能够克服已知解决方案的缺点的设备、存储器单元和存储器阵列。
根据本发明，分别提供如权利要求1和12所限定的半导体设备和半导体设备阵列。
附图说明
为了理解本发明，现参照附图仅通过非限定性实例的方式来描述本发明的一些优选实施例，其中：
图1a是半导体材料的主体的截面图，示出了根据本发明一个方面的晶体管的结构；
图1b示出了图1a的晶体管的等效电路；
图2示出了由根据图1a的晶体管所形成的平面阵列的透视图；
图3示出了由图1a的晶体管所形成的三维多晶体管结构的透视图；
图3a示出了图3的三维多晶体管结构的变形；
图4a是半导体材料的主体的截面图，示出了根据本发明第二方面的存储器单元的结构；
图4b示出了图4a的存储器单元的等效电路；
图5示出了由根据图4a的存储器单元所形成的平面存储器阵列的透视图；
图6是基于图5的平面结构的三维存储器阵列的透视图；
图7a是半导体材料的主体的截面图，示出了根据本发明第三方面的存储器单元的结构；
图7b表示图7a的存储器单元的等效电路；
图8示出由根据图7a的存储器单元所形成的平面存储器阵列的透视图；和
图9示出了基于图8的平面结构的三维存储器阵列的透视图。
具体实施方式
图1a示出了根据本发明第一方面的晶体管1的结构。
晶体管1形成在半导体材料2的主体中，该主体包括由硅衬底2、厚氧化物层3、本体(bulk)区域4、导电区域5、栅极氧化物区域6以及栅极区域7所形成的堆叠。本体区域4优选地是P-型的多晶硅，具有例如70nm的厚度，导电区域5优选地是N+型的多晶硅，具有例如50nm的厚度。本体区域4和导电区域5形成第一导电带10。栅极区域7由第二导电带17形成，如图2的透视图所示，图2涉及晶体管阵列。栅极氧化物区域6具有与当前在标准CMOS工艺中使用的栅极氧化物区域相似的结构和厚度，栅极区域7是具有N+或P掺杂的多晶硅，如在标准MOS设备中那样。
在栅极区域7的第一侧(在图中的左边)，导电区域5连接到漏极端子D，在此其形成第一导电区域5a；而在栅极区域7的第二侧(在图中的右边)，导电区域5连接到源极端子S，在此其形成第二导电区域5b。导电区域5的、在栅极区域7的下面且在第一导电区域5a与第二导电区域5b之间的部分形成沟道区域5c。如可以注意的那样，本体区域4在导电区域5a、5b和沟道区域5c下面以连续方式延伸。
本体区域4连接到本体端子B，栅极区域7连接到栅极端子G。
图1b示出了图1a的晶体管1的等效电路，在图1b中还示出了分别被施加到本体端子B、栅极端子G、漏极端子D和源极端子S的电压Vb、Vg、Vd和Vs。
晶体管1是“耗尽”型的，其中，在栅极端子上没有电压并且本体区域接地的情况下，阈值电压Vth0为负，其值与N型掺杂级别以及导电区域5的厚度相关(例如，在指定厚度的情况下，可以调整掺杂，使得Vth0＝-1.5V)。在此情况下，导电区域5作为电流导体工作，并且使得电流能够在漏极端子D与源极端子S之间通过。反之，将具有阈值电压以下的值的负电压施加到漏极端子G，导致沟道区域5c的耗尽，并且因此导致其夹断。在此情况下，晶体管1断开。
可以通过经由主体端子B将具有负值的电压(以下称为本体电压Vb)施加到本体区域4来修改晶体管1的阈值电压。在此情况下，事实上，考虑到体效应，晶体管1的阈值电压Vth变为：
Vth＝Vth0+f(Vb)，
其中，f(Vb)是本体电压Vb的(已知)函数，并且是正值。特别地，在栅极端子G没有电压的情况下，如果
|Vth0|>|f(Vb)|
则阈值电压Vth为负；反之，如果
|Vth0|<|f(Vb)|
则阈值电压Vth为正。
在后一种情况下，晶体管1一般是断开的(其中，Vg＝0V)，并且仅当栅极电压Vg超过阈值电压Vth时才接通，这类似于标准的增强型晶体管。
这样，晶体管1具有两个不同的控制区域，即栅极区域7和本体区域4，这两个控制区域可以以二者择一的方式使用，或者组合地使用，以获得沟道区域5c的夹断。
可以简单地通过以下操作来制造图1a的晶体管1：构建层2-4的堆叠，例如：在衬底2的顶部沉积厚氧化物层3、P型的第一多晶硅层，从而形成本体区域4；然后沉积N型的第二多晶硅层，从而形成导电区域5；接下来，以标准方式形成栅极氧化物区域6和栅极区域7。
图2示出了使用图1a的晶体管1所形成的平面晶体管的阵列12。如所注意到的那样，多个带10在厚氧化物层3的顶部延伸，每个带10由本体线14和导电线15形成，其通过介电材料的隔离区域11而彼此横向地隔离。在与带10垂直的方向上，多个栅极氧化物线16和多个栅极线17在带10和隔离区域11的顶部延伸。
在图2的阵列12中，每个带10形成多个沟道部分5c，每个沟道部分5c面对相应的栅极线17和面对被布置在每个沟道部分的相对侧的多个第一导电部分5a以及第二导电部分5b。在实践中，每个带10形成多个晶体管1，它们彼此级联，并且在带10的方向上排列。此外，在栅极线17的方向上，每个栅极线17形成多个相互隔离的晶体管1。
在图2的阵列12中，类似于参照图1a所描述的情况，在没有本体线14的偏置的情况下(Vb＝0V)，沿着同一带10的所有晶体管都接通。反之，如果将本体电压Vb施加到本体线14，则带10上的所有晶体管都断开。因此，可以通过将适当的本体电压施加到阵列12的本体线14和栅极线17来调节图2的阵列的单个晶体管1的导电性。例如，可以通过使Vb＝1.5-2V来对晶体管进行偏置，并且根据栅极电压Vg来使该晶体管表现为导通状态或断开状态。
该制造工艺与以上所描述的相似，但其是针对在带10之间需要布置隔离区域11的事实。隔离区域例如可以是在进行注入以形成区域14和15之前通过挖掘沟槽并以介电材料来对其进行填充所形成的氧化物区域。
图3示出了由多个平面或级所形成的三维晶体管阵列18，每个平面或级具有图2所示的结构，其中，由具有与图2的带10相同的结构的带20来形成每个级的栅极区域，下文中进行详细解释。
在图3的结构中，除了确切具有与图2相同的结构并且因此对于其使用相同附图标记的底部的级之外，每个级包括多个带20，这些带20由为了说明的清楚性仅在图3的左手部分所示的隔离区域24来彼此分离。每个带20包括栅极氧化物层21、本体线22和导电线23，线22、23优选地等同于本体线14和导电线15。可替选地，栅极氧化物层21可以在下方的级的整个表面上延伸，并且贯穿整个阵列都是连续的，如图3a可见。
每个级的带20在与下方的级或上方的级的带10、20垂直的方向上延伸。这样，每个晶体管由给定级的仅一个带10或20(这个线形成图1a的导电区域5)以及由紧接的上方的级的仅一个带20(这个线形成图1a的栅极区域7)来形成。此外，每个带20可选地操作为给定级的晶体管的导电区域5或下方的级的晶体管的栅极区域7。
图4a示出了基于图1a的晶体管结构的存储器单元38的结构，由相同的附图标记来表示等同部分。
详细地说，存储器单元38包括：硅衬底2、厚氧化物层3、本体区域4、导电区域5、栅极氧化物区域32、浮置栅极区域33、聚合(interpoly)氧化物区域34和控制栅极区域35。通过本身已知的方式，栅极氧化物区域32、浮置栅极区域33和聚合氧化物区域34形成隔离的栅极区域31。浮置栅极区域33和控制栅极区域35两者都是多晶硅的。
类似于图1a，导电区域5在一端连接到漏极端子D，在另一端连接到源极端子S，本体区域4连接到本体端子或连接B(设置为Vb)，控制栅极区域35连接到栅极端子或连接G(设置为Vg)。
在4ab示出了图4a的存储器单元38的等效电路。
下文中描述存储器单元38的操作。当未对本体区域4进行偏置(Vb＝0V)时，根据存储器单元是未开发的(被擦除的)还是被编程后的，存储器单元38具有两个不同的阈值Vth0v和Vth0p，其中，Vth0v<Vth0p。
此外，类似于图1a的晶体管1，可以通过经由具有负值的本体电压Vb对相应的本体层4进行偏置来改变每个存储器单元38的阈值电压。在此情况下，事实上，考虑到体效应，存储器单元38具有用于未开发的存储器单元的初始的阈值电压Vthv以及用于编程后的存储器单元的已编程的阈值电压Vthp，由下式来表示：
Vthv＝Vth0v+f(Vb)，
Vthp＝Vth0p+f(Vb)，
其中，f(Vb)是本体电压Vb的(已知)函数。
特别地，对于未开发的(被擦除的)存储器单元，如果施加了使得f(Vb)<|Vthv0|的本体电压Vb，则阈值电压Vthv仍然为负，并且在没有栅极电压的情况下(Vg＝0V)，该单元稍微具有导电性。
反之，如果f(Vb)≥|Vth0v|，则Vthv为正，并且如果Vg<Vthv，则该单元断开，而如果Vg>Vthv，则该单元接通。
本体电压Vb的施加导致已编程的阈值电压Vthp的相似偏移，使得如果本体区域4被偏置在负电压并且中间栅极电压Vg被施加为在Vthv与Vthp之间，则有可能如在两级存储器单元中那样读取存储器单元38。
通过将例如18V的高电压施加到控制栅极区域35，而借助于Fowler-Nordheim隧穿效应来获得对存储器单元38的编程。
通过将例如18-20V的高电压施加到(彼此电连接的)本体区域4和导电区域5，而借助于关于编程电压反转极性来产生存储器单元38的擦除。
图5示出了由图4a的多个存储器单元38所形成的平面存储器阵列30。
详细地说，平面存储器阵列30包括硅衬底2、厚氧化物层3和多个带10，这些带10通过多个隔离区域11而彼此隔离。每个带10包括本体线14和导电线15，类似于图2。在此也由区域32-34形成的多个隔离的栅极区域31在每个带10的顶部延伸。隔离区域(未示出)在隔离的栅极区域31之间延伸。多晶硅的、形成图4a的控制栅极区域35的字线36在隔离的栅极区域31的顶部延伸。字线36也由隔离区域(未示出)来分离。也是在此情况下，取代具有分离的栅极氧化物区域32，可以具有在阵列的整个表面上延伸的仅一个连续的栅极氧化物层。
字线36在与带10垂直的方向上延伸，并且每个字线36连接到栅极连接Gi-1、G1、......，其在使用中被偏置到栅极电压Vgi-1、Vgi、......。带10在第一端连接到位线连接BLi-1、BLi、......，并且在相对端连接到公共源极连接S(例如在读取期间接地)。本体线14连接到各个本体连接Bi-1、Bi、......。
在实践中，每个隔离的栅极区域31与上方的带10的部分和上方的字线36的部分一起形成存储器单元38，该存储器单元38沿着带10并沿着字线而排列。此外，每个存储器单元38仅由单个带10的部分、上方的字线36的部分和所插入的隔离的栅极区域31来形成。
平面存储器阵列30的操作是基于针对存储器单元38所做出的考虑。
图6示出了基于图5的平面存储器阵列30的三维存储器阵列40。
详细地说，在图6的结构中，除了确切具有与图5所示的相同结构并且因此对于其使用相同附图标记的底部的级之外，每个级包括多个带41和多个隔离的栅极区域31。每个带41包括与区域14、15相似的本体区域42和导电区域43。在此也由区域32-34形成隔离的栅极区域31。优选地，聚合氧化物区域34具有大于栅极氧化物区域32的电厚度的电厚度(等于除以相对介电常数的厚度)，从而使得存储器单元38不对称。
每个级的带41在与下方的级或上方的级的带10、41垂直的方向上延伸，隔离的栅极区域31被布置在连续级的带41之间的交叉处。相邻的带41和隔离的栅极区域31通过隔离区域44(仅部分地示出，并且与区域11相似)所分离。这样，每个存储器单元38由给定级的仅一个带10或41(形成导电区域，包括第一导电区域5a和第二导电区域5b以及沟道区域5c)和由紧接的上方的级的仅一个带41(形成控制栅极区域)以及由所插入的隔离的栅极区域31来形成。此外，每个带41可选地操作为给定级的存储器单元38的导电区域(在第一方向上排列)或下方的级的存储器单元的控制栅极区域(在与其垂直的第二方向上排列)。
图6的三维存储器阵列40的每个级的操作与针对平面存储器阵列30所指示的相似。当然，在此情况下，至少在每个带41的一端提供选择器，以用于对各个级的每个带进行正确选择和偏置。此外，区域32与34之间的厚度差异确保了仅通过栅极氧化物区域32来进行编程和擦除，并且因此确保了期望的级的单元的编程或擦除。
图7a示出了基于图1a的晶体管结构的不同存储器单元48的结构，由相同的附图标记来表示等同部分。
详细地说，存储器单元48包括硅衬底2、厚氧化物层3、本体线14、导电线15、ONO区域51以及多晶硅的控制栅极区域55。ONO区域51由栅极氧化物区域52、聚合氧化物区域54以及氮化硅的电荷捕获区域53来形成，优选地，聚合氧化物区域54的厚度大于栅极氧化物区域52的厚度。
例如，本体线14具有50nm的厚度，导电线15具有30nm的厚度，栅极氧化物区域52具有7nm的厚度，电荷捕获区域53具有8nm的厚度，聚合氧化物区域54具有13nm的厚度，控制栅极区域55具有50nm的厚度。
类似于图1a，导电线15连接到漏极端子D和源极端子S，本体线14连接到本体端子或连接B(设置为Vb)，控制栅极区域55连接到栅极端子或连接G(设置为Vg)。在实践中，在图7a的存储器单元48中，由ONO区域51来替代图4a的隔离的栅极区域41。因此，电荷捕获层是介电材料，在编程步骤中所捕获的电荷无法在电荷捕获区域53中自由移动。关于其它部分，存储器单元48的结构和操作与存储器38相同。
图7b示出了存储器单元48的等效电路。
存储器单元48的操作与以上参照图4a对于存储器单元38所描述的相似。
图8示出了由图7a的多个存储器单元48所形成的平面存储器阵列50。
详细地说，平面存储器阵列50包括：硅衬底2、厚氧化物层3和多个带10。由栅极氧化物层57、聚合氧化物层59和氮化硅的电荷捕获层58所形成的ONO堆叠在每个带10的顶部延伸。多晶硅的字线56在ONO堆叠的顶部延伸，并且形成图7a的控制栅极区域55。在实践中，字线56形成控制栅极区域，ONO堆叠在字线56与带10之间的交叉处形成图7a的隔离的栅极区域51，为了更好地理解，在图7a中以虚线来部分地表示。事实上，由于电荷捕获层58是介电材料，并且因此使得所捕获的电荷不能移动，所以其可以由连续的层来限定，并且对于它的限定不需要有目的地提供的掩膜和蚀刻，这使得能够节省制造成本，并且能够进行更好的电行为，消除了有关可能导致损坏的步骤。
字线56在与带10垂直的方向上延伸，并且分别连接到栅极连接Gi-1、Gi、......，其在使用中被偏置到栅极电压Vgi-1、Vgi、......。类似于图5，带10在第一端连接到位线连接BLi-1、BLi、......，并且在相对端连接到公共源极连接S。本体线4连接到相应的本体连接Bki-1、Bki、......。
在实践中，ONO层被布置在带10和字线56的交叉处的部分与这些带10和这些线56的面对部分一起来形成存储器单元48。
作为替选方案，替代具有贯穿存储器阵列50的区域延伸的非限定的ONO堆叠，可以具有自对准到字线56并且使用相同掩膜所限定的多个ONO线。
此外，电荷捕获层58可以是以多晶硅微粒彼此不融合的方式所沉积的多晶硅的十分薄的层而不是氮化硅。每个微米粒(micrograin)或纳米粒(nanograin)因此将在空间上与同一级中的相邻微米粒或纳米粒分离，并且因此将基本上在栅极氧化物层57与聚合氧化物层59之间被隔离，并且将充当局部的浮置栅极区域。电场的反转可以将电子有效地注入微米粒/纳米粒和/或从微米粒/纳米粒有效地提取出电子。由于带10与字线56的交叉区域外部的所有微米粒/纳米粒彼此横向地隔开，因此它们虽然具有导电性，但基本上是不活泼的。
图8的平面存储器阵列50的操作与图4的存储器阵列40的操作相似。
这种解决方案的优点在于：即使在整个尺度小的情况下，也不会遭遇在存储器单元48之间的容性耦合的问题(例如，在50nm的沟道长度以及带10与字线56之间也近似为50nm的距离的情况下，被称为“边缘电容”的现象)。
图9示出了基于图8的平面存储器阵列50的三维存储器阵列60。
详细地说，在图9的结构中，除了确切具有与图8相同结构的底部的级之外，每个级包括ONO堆叠57-59和通过隔离区域64所分离的多个带61。每个带61包括与线14、15相似的本体线62和导电线63。
类似于图6，每个级的带61在与上方的级或下方的级的带10、61垂直的方向上延伸。这样，每个存储器单元由给定级的仅一个带10或61(形成导电区域)和紧接的上方的级的仅一个带61(形成控制栅极区域)以及ONO堆叠被布置在所述两个带61之间的交叉处的部分来制成。因此，类似于图6，每个带61可选地充当给定级的存储器单元48的导电区域以及下方的级的存储器单元48的栅极区域。
也是在此情况下，如在图8的平面存储器阵列50中那样，电荷捕获层58可以是沉积得十分薄的多晶硅层，并且/或者堆叠57-59可以被限定为形成适合于带61的多个带。
根据以上描述，所描述的设备的优点是明显的。特别地，强调了基本结构的很大的灵活性。事实上，在一个相同的导电区域5中形成沟道区域、源极区域和漏极区域以及存在由栅极区域7和本体区域4所形成的两个控制区域，使得能够获得非常紧凑的结构。这样，阵列的每个晶体管1或存储器单元18、31、38总是仅由彼此相交的两个带来制成，并且因此占据小的横向空间，不受光刻限制的约束。整个阵列因此可以在二维解决方案和三维解决方案两者中呈现小的整体尺度。
更进一步地，甚至当沟道被夹断时与沟道区域5c相邻的区域5a、5b也不经历极性反转的事实，使得它们能够与相同类型或不同类型的其它设备的相似部分进行期望的连接。因此，基本结构可以以多种方式而被组合，并且能够构成任意类型的电路或整个结构。
此外，可以容易地修改基本结构，以便形成晶体管或存储器单元、各个设备或被连接以形成阵列的设备，并且这些设备进而可以是二维类型的，或者是三维类型的，如以上详细描述的那样。
通过将夹断电压施加到本体区域4或栅极区域7而获得沟道部分5c的夹断或在任意情况下以组合的方式来不同地调节被施加到控制区域4、7的电压的可能性，赋予了设备很大的功能灵活性。
此外，可以使用不同技术来简单地修改存储器单元的基本结构，以便使用氮化物、多晶硅纳米层、相变材料或利用存储信息的任何物理原理的任意其它材料来提供ONO类型的栅极区域。
最后，使用已知的并且经多年测试的材料保证了设备的可控制性和可再生性。
最后，明显的是，可以对在此所描述和说明的设备进行很多修改和变化，这些修改和变化全部落入所附权利要求中限定的本发明的范围内。
特别地，明显的是，可以通过多种方式来连接设备(晶体管和单元)，这实现了不同类型的架构。特别地，在存储器阵列的情况下，可以获得AND架构和OR架构。本体区域4、14、22、42、62和导电区域5、15、43、63可以被不同地布置，例如彼此并排侧向地布置。

Claims (22)

1.一种半导体设备(1；38；48)，包括：
-半导体材料的第一导电带(10)；
-半导体材料的控制栅极区域(7；35；55)，其面对第一导电带的沟道部分(5c)；
-隔离区域(6；32；52)，其被布置在第一导电带与控制栅极区域之间；
其中，第一导电带(10)包括第一导电类型的导电线(5)和第二导电类型的控制线(4)，所述导电线(5)和控制线(4)相邻，并且彼此电接触，其中，所述导电线(5)包括所述沟道部分(5c)、被布置在所述沟道部分的相对侧的第一导电部分(5a)和第二导电部分(5b)。
2.如权利要求1所述的设备，还包括：第一偏置装置和第二偏置装置(G，B)，其被配置成将相应的控制电压提供给所述控制栅极区域(7；35；55)以及所述控制线(4)，使得在所述设备的第一操作条件下产生所述沟道部分(5c)的夹断以及所述第一导电部分和第二导电部分(5a，5b)之间的电中断，并且使得在所述设备的第二操作条件下保持所述第一导电部分与第二导电部分(5a，5b)之间的电连续性。
3.如权利要求1或2所述的设备，其中所述导电线(5)和控制线(4)彼此接近。
4.如权利要求1-3中的任一项所述的设备，其中，所述导电线(5)和控制线(4)彼此重叠。
5.如权利要求1-4中的任一项所述的设备，包括：半导体主体(2)和介电层(3)，该介电层(3)被布置在所述半导体主体(2)与所述第一带(10)之间。
6.如权利要求1-5中的任一项所述的设备，其形成场效应晶体管(1)。
7.如权利要求1-5中的任一项所述的设备，其形成存储器单元(38；48)。
8.如权利要求7所述的设备，其中所述存储器单元(38；48)包括：隔离的栅极区域(31；51)，其合并所述隔离区域(32；53)，并且被布置在所述控制栅极区域(35；55)与所述沟道部分(5c)之间。
9.如权利要求8所述的设备，其中所述隔离的栅极区域包括半导体材料的浮置栅极区域(31；51)。
10.如权利要求8所述的设备，其中所述浮置栅极区域(31；51)包括：从氮化硅、硫化物、由彼此分离的微米粒/纳米粒所形成的多晶硅之中选择的材料的层(33；53)。
11.如权利要求1-10中的任一项所述的设备，包括：控制栅极区域(7；35；55)，其属于相对于所述第一导电带(10)横向延伸的第二导电带(7)。
12.如权利要求1-11中的任一项所述的设备，其中所述第一导电类型是N，所述第二导电类型是P。
13.如前述权利要求中的任一项所述的半导体设备(1；38，48)的阵列(12；18；30；40；50；60)，包括：
-多个第一导电带(10)，其彼此平行地延伸；
-多个第二导电带(17；20；36；41；56；61)，其彼此平行地延伸，并且相对于所述第一导电带(10)横向延伸；和
-多个第一隔离区域(16；21；32；57)，其被布置在所述第一导电带与所述第二导电带之间的交叉点处；
每个所述第一导电带(17；20；36；41；56；61)包括：彼此相邻的第一导电线(15)和第一控制线(14)，所述第一导电线(15)是第一导电类型的，所述第一控制线(14)是第二导电类型的，所述第一导电线(15)中的每个包括：多个第一沟道部分(5c)，其中每个第一沟道部分(5c)面对相应的第二导电带(17；20；36；41；56；61)；多个第一导电部分和第二导电部分(5a，5b)，其被布置在所述第一沟道部分(5c)的相对侧，所述第二导电带(17；20；35；41；55；61)形成控制栅极区域(7；35；55)，其中每个控制栅极区域(7；35；55)面对所述第一导电带的相应的第一沟道部分。
14.如权利要求13所述的阵列，还包括：第一偏置装置和第二偏置装置(G，B)，其被配置成将相应的控制电压(Vg，Vb)提供给所述第二导电带(17；20；36；41；56；61)中的至少一个以及提供给所述第一控制线(14)中的至少一个，从而产生所述第一沟道部分(5c)中的至少一个的夹断以及与所述一个第一沟道部分相邻的相应的第一导电部分(5a)与相应的第二导电部分(5b)之间的电中断，并且因此在所述阵列的第一操作条件下关断由所述第一沟道部分以及所述相邻的第一导电部分和第二导电部分所形成的半导体设备，以及，可替选地，保持所述相应的第一导电部分(5a)与所述相应的第二导电部分(5b)之间的电连续性，并且因此在所述阵列的第二操作条件下导通所述半导体设备。
15.如权利要求13或14所述的阵列，其中所述第一隔离区域(16；21；32；57)属于同一层。
16.如权利要求13-15中的任一项所述的阵列，包括多个第一电荷捕获区域(33；58)和多个第二隔离区域(34；59)，其被布置在所述第一隔离区域(32；57)与所述第二导电带(36；41；56；61)之间。
17.如权利要求16所述的阵列，其中所述第一电荷捕获区域是半导体材料的浮置栅极区域。
18.如权利要求16所述的阵列，其中所述第一电荷捕获区域(33；58)的材料是从氮化硅、硫化物、由彼此分离的微米粒/纳米粒所形成的多晶硅之中选择的材料。
19.如权利要求18所述的阵列，其中所述第一电荷捕获区域(33；58)属于同一层，并且所述第二隔离区域(34；59)属于同一层。
20.如权利要求13-19中的任一项所述的阵列，形成三维阵列(40；60)，并且包括：
-多个第三导电带(41；61)，其彼此平行地延伸，并且相对于所述第二导电带(41；61)横向延伸；和
-多个第三隔离区域(32；57)，其被布置在所述第二导电带与第三导电带之间的交叉处，
其中，每个所述第二导电带(41；61)包括彼此相邻的第二导电线(43；63)和第二控制线(42；62)，每个所述第三导电带(41；61)包括彼此相邻的第三导电线(43；63)与第三控制线(42；62)，所述第二导电线和第三导电线(43；63)是所述第一导电类型的，所述第二控制线和第三控制线(42；62)是所述第二导电类型的，并且所述第二导电线(43；63)包括多个第二沟道部分(5c)，其中每个第二沟道部分(5c)面对相应的第三导电带(41；61)；以及多个第一导电部分和第二导电部分(5a，5b)，其被布置在所述第二沟道部分的相对侧，并且其中所述第三导电带(41；61)的所述第三控制线(42；62)面对所述第二沟道部分。
21.如权利要求20所述的阵列，当从属于权利要求16-19中的任一项时，包括多个第二电荷捕获区域(33；58)和多个第四隔离区域(34；59)，其被布置在所述第二隔离区域(32；57)与所述第三导电带(41；61)之间。
22.如权利要求21所述的阵列，其中所述第四隔离区域(34；59)的厚度大于所述第三隔离区域(32；57)的厚度，并且所述第二隔离区域(34；59)的厚度大于所述第一隔离区域(32；57)的厚度。
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