KR20020002607A - 강유전체 캐패시터의 전극과 폴리실리콘 플러그 간의확산을 방지할 수 있는 강유전체 메모리 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 전극과 플러그 간의 확산을 효과적으로 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 캐패시터의 전극과 플러그가 직접 접촉하지 않은 상태에서 유전막의 열처리 공정을 진행하기 위하여, 콘택홀 내부에 플러그를 형성한 후, 전체 구조 상에 제1 절연막을 증착하고, 그 내부에 상기 플러그와 중첩되는 제1 절연막 부분을 노출시키는 개구부를 포함하는 캐패시터의 제1 전극을 상기 제1 절연막 상에 형성한 다음, 전체 구조 상에 유전막을 형성하고 열처리한 다음 상기 유전막을 패터닝하여 상기 제1 전극의 상부 및 측면 덮는 유전막 패턴을 형성하고, 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시킨 후, 상기 플러그를 통하여 트랜지스터와 연결되는 캐패시터의 제2 전극을 형성하는데 그 특징이 있다. 상기 제1 전극은 플레이트 라인과 연결되는 전극이다.

Description

강유전체 캐패시터의 전극과 폴리실리콘 플러그 간의 확산을 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법{FeRAM capable of preventing diffusing between capacitor electrode and polysilicon plug and method for forming the same}

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로 특히, 캐패시터의 전극과 폴리실리콘 플러그 간의 확산을 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.

반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.

FeRAM 소자를 고집적화시키기 위해서는 DRAM 구조와 같이 트랜지스터의 상부에 캐패시터를 형성하고 전도성 플러그를 이용하여 트랜지스터의 접합영역과 수직으로 연결하는 구조를 적용하여야 한다.

첨부된 도면 도1은 종래 기술에 따른 FeRAM 소자 제조 공정 단면도로서, 소자분리막(11) 그리고 게이트 절연막(12), 게이트 전극(13) 및 소오스·드레인(14)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(15) 내에 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통하여 트랜지스터의 소오스·드레인(14)과 연결되는 비트라인(16)을 형성한 다음, 비트라인(16) 형성이 완료된 전체 구조 상에 제2 층간절연막(17)을 형성하고, 제2 층간절연막 내에 제2 콘택홀을 형성하고, 제2 콘택홀 내에 폴리실리콘막(18) 및 확산방지막(19)을 적층하여 플러그를 형성한 후, Pt 하부전극(20), 강유전체막(21) 및 상부전극(22)으로 이루어지는 캐패시터를 형성한 상태를 보이고 있다.

DRAM과 달리 FeRAM 소자는 축전물질로 SrBi₂Ta₂O₉(이하 SBT)와 Pb(Zr_xTi_1-x)O₃등과 같은 강유전체 물질을 사용하기 때문에 결정화를 위한 고온 열처리 공정이 필수적으로 수반된다. 한편, 강유전체 캐패시터의 Pt 하부전극(20)은 폴리실리콘막(18)과 반응하여 낮은 온도에서도 쉽게 Pt 실리사이드(silicide)를 형성하기 때문에, Pt막과 폴리실리콘의 반응을 억제하기 위하여 도 1에 보이는 바와 같이 폴리실리콘막(18)과 Pt 하부전극(20) 사이에 확산방지막(19)을 형성하여야 한다.

전술한 바와 같은 역할을 하는 확산방지막은 전도성을 가져야 하며, 비교적 고온에서도 확산방지 능력이 우수하여야 한다. 종래 확산방지막 물질로는 TiN(Titanium Nitride), TiSiN(Titanium Silicon Nitride), TaN(TantalumNitride), WBN(Tungsten Boron Nitride), TiAlSiN(Titanium Aluminum Silicon Nitride), MoN(Molybdenum Nitride), IrO₂(Iridiu, Oxide) 등이 많이 연구되고 있다. 그러나, 이와 같은 물질들은 SBT 또는 PZT 등의 강유체막의 충분한 잔류분극 값의 확보를 위해 실시하는 700 ℃ 이상의 고온 열처리 공정에서 확산방지막의 역활을 충분히 수행하지 못한다. 따라서, 캐패시터의 전극과 플러그 간의 확산을 효과적으로 방지하며, 강유전체의 잔류 분극 값을 확보할 수 있는 기술이 필요하다.

상기와 같은 문제점을 해결하기 위한 본 발명은 캐패시터의 전극과 플러그 간의 확산을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.

도 1은 종래 기술에 따른 FeRAM 소자 제조 공정 단면도,

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 FeRAM 소자 제조 공정 단면도,

도 3은 도 2b의 'A' 부분 확대 평면도.

*도면의 주요부분에 대한 도면 부호의 설명*

18: 폴리실리콘 플러그 19: 확산방지막

21: 캐패시터의 제1 전극 22: 강유전체막

23: 캐패시터의 제2 전극

상기와 같은 목적을 달성하기 위한 본 발명은 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상부를 덮는 층간절연막; 상기 층간절연막 내에 형성되어 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀; 상기 콘택홀 내에 형성되어 상기 소오스·드레인과 접하는 플러그; 상기 플러그 주변의 상기 층간절연막 상에 형성되며 상기 플러그를 노출시키는 제1 절연막; 상기 제1 절연막 상에 형성되어 상기 플러그를 노출시키며 플레이트 라인과 연결되는 캐패시터의 제1 전극; 상기 캐패시터의 제1 전극 상부 및 측면을 덮는 유전막; 및 상기 유전막을 사이에두고 상기 캐패시터의 제1 전극과 중첩되며 상기 플러그와 접하는 캐패시터의 제2 전극을 포함하는 반도체 메모리 소자를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 콘택홀 내에 상기 트랜지스터의 소오스·드레인과 연결되는 플러그를 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제1 절연막을 형성하는 제4 단계; 그 내부에 상기 플러그와 중첩되는 상기 제1 절연막 부분을 노출시키는 개구부를 포함하며 플레이트 라인과 연결될 캐패시터의 제1 전극을 상기 제1 절연막 상에 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 유전막을 형성하는 제6 단계; 상기 유전막을 열처리하는 제7 단계; 상기 유전막을 선택적으로 식각하여 상기 캐패시터의 제1 전극의 상부 및 측면을 덮는 유전막 패턴을 형성하는 제8 단계; 상기 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 제9 단계; 및 상기 유전막을 사이에 두고 상기 캐패시터의 제1 전극과 중첩되며 상기 플러그와 접하는 캐패시터의 제2 전극을 형성하는 제10 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.

본 발명은 캐패시터의 전극과 플러그가 직접 접촉하지 않은 상태에서 유전막의 열처리 공정을 진행하기 위하여, 콘택홀 내부에 플러그를 형성한 후, 전체 구조 상에 제1 절연막을 증착하고, 그 내부에 상기 플러그와 중첩되는 제1 절연막 부분을 노출시키는 개구부를 포함하는 캐패시터의 제1 전극을 상기 제1 절연막 상에 형성한 다음, 전체 구조 상에 유전막을 형성하고 열처리한 다음 상기 유전막을 패터닝하여 상기 제1 전극의 상부 및 측면 덮는 유전막 패턴을 형성하고, 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시킨 후, 상기 플러그를 통하여 트랜지스터와 연결되는 캐패시터의 제2 전극을 형성하는데 그 특징이 있다. 상기 제1 전극은 플레이트 라인과 연결되는 전극이다.

이하, 첨부된 도면 도 2a 내지 도 2e 그리고 도 3을 참조하여 본 발명의 실시 예에 따른 FeRAM 소자의 제조 방법을 설명한다.

먼저 도 2a에 도시한 바와 같이 소자분리막(21) 그리고 게이트 절연막(22), 게이트 전극(23) 및 소오스·드레인(24)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(20)을 덮는 제1 층간절연막(25) 내에 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통하여 트랜지스터의 소오스·드레인(24)과 연결되는 비트라인(26)을 형성한 다음, 비트라인(26) 형성이 완료된 전체 구조 상에 제2 층간절연막(27)을 형성하고, 제2 층간절연막 내에 제2 콘택홀을 형성한 후, 제2 콘택홀 내에 제2 폴리실리콘막(28) 및 전도성 확산방지막(29)을 적층하여 플러그를 형성한다. 상기 제1 층간절연막(25) 및 상기 제2 층간절연막(27) 각각은 USG(undoped silicate glass), BPSG(borophopho silicate glass)로 형성하거나 또는 BPSG와 TEOS(tetraethyl orthosilicate)-SiO₂의 적층구조로 형성한다. 그리고, 상기 전도성확산방지막(29)은 TiN, TiSiN, TaN, WBN, TiAlSiN, MoN 또는 IrO₂으로 형성한다.

다음으로 도 2b에 보이는 바와 같이 평탄화가 완료된 제2 층간절연막(27) 및 전도성 확산방지막(29) 상에 100 Å 내지 500 Å 두께의 제1 절연막(30)을 형성한다. 상기 제1 절연막(30)은 USG, BPSG로 형성하거나 또는 BPSG와 TEOS-SiO₂의 적층구조로 형성한다. 이어서, 물리기상증착(physical vapor deposition, PVD) 또는 화학기상증착(chemical vapor deposition)법으로 Pt, Pt 실리사이드 등을 증착하여 100 Å 내지 3000 Å 두께의 제1 전극용 전도막을 증착하고 이를 패터닝(patterning)하여 상기 제1 절연막 상에 플레이트 라인(plate line)과 연결될 캐패시터의 제1 전극(31)을 형성한다. 상기 캐패시터의 제1 전극(31)은 도 2b 및 도 3에 보이는 바와 같이 그 내부에 상기 플러그와 중첩되는 상기 제1 절연막(30) 부분을 노출시키는 개구부(100)를 포함한다.

이어서 도 2c에 도시한 바와 같이 전체 구조 상에 SrBi₂Ta₂O₉, SrBi₂(Ta,Nb)₂O₉, SrBi₂Nb₂O₉등과 같은 Y-1 계열의 물질, PbZrO₃, Pb(Zr_xTi_1-x)O₃등과 같은 페롭스카이트(perovskite) 물질을 CVD, PVD 또는 MOD(metal organic deposition) 방법으로 도포하여 100 Å 내지 3000 Å 두께의 강유전체막(32)을 형성하고, 700 ℃ 내지 1000 ℃ 온도 범위에서 열처리를 실시하여 상기 강유전체막(32)을 충분히 결정화시킨다. 이와 같은 고온 열처리 과정에서 캐패시터의 전극과 플러그가 접촉되어 있지 않으므로 폴리실리콘막(28)과 제1 Pt 전극(31) 사이의 반응에 따른 실리사이드는 형성되지 않는다.

다음으로 도 2d에 보이는 바와 같이 상기 강유전체막(32)을 선택적으로 식각하여 상기 제1 전극(31)의 상부면 및 측면을 감싸는 강유전체막(32) 패턴을 형성하고, 상기 제1 절연막(30)을 선택적으로 식각하여 상기 전도성 확산방지막(29)을 노출시킨다.

그리고 도 2e에 보이는 바와 같이 전체 구조 상에 PVD 또는 CVD 방법으로 Pt, Pt 실리사이드 또는 TiN 등으로 전도막을 증착하고 패터닝하여 상기 전도성 확산방지막(29)과 접촉되어 상기 트랜지스터와 연결되는 캐패시터의 제2 전극(33)을 형성한다. 이후, 식각 공정에 따른 강유전체막(32)의 손상을 보상하기 위한 회복 열처리(recovery anneal)를 실시한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 SrBi₂Ta₂O₉, SrBi₂(Ta,Nb)₂O₉, SrBi₂Nb₂O₉등과 같은 Y-1 계열의 물질, PbZrO₃, Pb(Zr_xTi_1-x)O₃등과 같은 ABO₃계열의 페롭스카이트 물질을 이용한 비휘발성 메모리 소자의 고집적화를 위해 DRAM 구조와 같이 폴리실리콘 등의 전도성 물질을 이용하여 플러그를 형성하는 구조의 셀을 제조함에있어서, 고온 열처리 과정 중에 폴리실리콘 플러그와 Pt 하부전극 사이의 상호반응을 효과적으로 억제할 수 있어, 충분한 잔류 분극 값을 갖는 고집적 강유전체 캐패시터를 제조할 수 있다.

Claims (13)

1. 반도체 메모리 소자에 있어서,

   트랜지스터를 포함하는 하부구조 형성이 완료된 반도체 기판 상부를 덮는 층간절연막;

   상기 층간절연막 내에 형성되어 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀;

   상기 콘택홀 내에 형성되어 상기 소오스·드레인과 접하는 플러그;

   상기 플러그 주변의 상기 층간절연막 상에 형성되며 상기 플러그를 노출시키는 제1 절연막;

   상기 제1 절연막 상에 형성되어 상기 플러그를 노출시키며 플레이트 라인과 연결되는 캐패시터의 제1 전극;

   상기 캐패시터의 제1 전극 상부 및 측면을 덮는 유전막; 및

   상기 유전막을 사이에 두고 상기 캐패시터의 제1 전극과 중첩되며 상기 플러그와 접하는 캐패시터의 제2 전극

   을 포함하는 반도체 메모리 소자.
2. 제 1 항에 있어서,

   상기 유전막은,

   SrBi₂Ta₂O₉, SrBi₂(Ta,Nb)₂O₉, SrBi₂Nb₂O₉, PbZrO₃, 또는 Pb(Zr_xTi_1-x)O₃중 어느 하나의 층으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제2 전극은,

   Pt, Pt 실리사이드 또는 TiN 중 어느 하나인 것을 특징으로 하는 반도체 메모리 소자.
4. 제 3 항에 있어서,

   상기 플러그는,

   폴리실리콘막 및 확산방지막의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
5. 제 4 항에 있어서,

   상기 확산방지막은 TiN, TiSiN, TaN, WBN, TiAlSiN, MoN 또는 IrO₂으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
6. 제 3 항에 있어서,

   상기 절연막은,

   USG, BPSG 또는 BPSG와 TEOS-SiO₂의 적층구조로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
7. 반도체 메모리 소자 제조 방법에 있어서,

   트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계;

   상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계;

   상기 콘택홀 내에 상기 트랜지스터의 소오스·드레인과 연결되는 플러그를 형성하는 제3 단계;

   상기 제3 단계가 완료된 전체 구조 상에 제1 절연막을 형성하는 제4 단계;

   그 내부에 상기 플러그와 중첩되는 상기 제1 절연막 부분을 노출시키는 개구부를 포함하며 플레이트 라인과 연결될 캐패시터의 제1 전극을 상기 제1 절연막 상에 형성하는 제5 단계;

   상기 제5 단계가 완료된 전체 구조 상에 유전막을 형성하는 제6 단계;

   상기 유전막을 열처리하는 제7 단계;

   상기 유전막을 선택적으로 식각하여 상기 캐패시터의 제1 전극의 상부 및 측면을 덮는 유전막 패턴을 형성하는 제8 단계;

   상기 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 제9 단계; 및

   상기 유전막을 사이에 두고 상기 캐패시터의 제1 전극과 중첩되며 상기 플러그와 접하는 캐패시터의 제2 전극을 형성하는 제10 단계

   를 포함하는 반도체 메모리 소자 제조 방법.
8. 제 7 항에 있어서,

   상기 유전막은,

   SrBi₂Ta₂O₉, SrBi₂(Ta,Nb)₂O₉, SrBi₂Nb₂O₉, PbZrO₃, 또는 Pb(Zr_xTi_1-x)O₃중 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
9. 제 8 항에 있어서,

   상기 제7 단계는,

   상기 유전막을 강유전체 결정화시키는 조건에서 상기 열처리를 실시하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 제2 전극을,

    Pt, Pt 실리사이드 또는 TiN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
11. 제 10 항에 있어서,

    상기 플러그는,

    폴리실리콘막 및 확산방지막의 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
12. 제 11 항에 있어서,

    상기 확산방지막을,

    TiN, TiSiN, TaN, WBN, TiAlSiN, MoN 또는 IrO₂으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
13. 제 10 항에 있어서,

    상기 절연막을,

    USG, BPSG 또는 BPSG와 TEOS-SiO₂의 적층구조로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.