JP5073255B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

本発明は、不揮発性半導体メモリ装置に係り、特にダミービット線を有する不揮発性半導体メモリ装置に関する。

一般に、不揮発性半導体メモリ装置は、工程上の利点のために、データの有効な格納に用いられないビット線（以下、「ダミービット線」という）を採用している。ダミービット線を介して、ビット線の上方の配線と下方の配線とが接続される。このようにダミービット線を介して上方の配線と下方の配線とが接続される例として、共通ソース線がある。前記共通ソース線を介して、前記ノーマルビット線（本明細書では、データの有効な格納のために用いられるビット線をいう）に接続されるノーマルメモリセル（本明細書では、データを有効に格納することが可能なメモリセルのことをいう）のソース電圧として作用する電圧が提供される。共通ソース線の電圧レベルは相対的に遅く安定化され、また、ビット線がメモリセルＭＣのデータをセンシングする時点で、前記共通ソース線ＣＳＬの電圧レベルは下降する現象が発生する。

一方、不揮発性半導体メモリ装置では、対応するノーマルビット線の電圧レベルを介して、選択されたノーマルメモリセルのデータが読み出される。この際、正確なデータの読み出しのためには、該当するノーマルビット線が受ける周囲の配線によるカップリングノイズなどの影響を最小化することが重要である。

図１は従来の不揮発性半導体メモリ装置のセルアレイの一部を示す回路図、図２は図１の回路図におけるノーマルビット線ＢＬ、ダミービット線ＤＢＬ、共通ソース線ＣＳＬを示すレイアウト図である。図１及び図２を参照すると、ノーマルビット線ＢＬには、データを有効に格納する複数のノーマルメモリセルＭＣが接続される。ダミービット線ＤＢＬには、データの有効な格納がなされないダミーセルＤＭＣが接続される。ダミービット線ＤＢＬは、ノーマルビット線ＢＬと同一の長さで並んで配列される。したがって、ダミービット線ＤＢＬとそれに隣接するノーマルビット線ＢＬとの間には、大きい値のカップリングキャパシタンスが形成される。

ところが、従来の不揮発性半導体メモリ装置において、ダミービット線ＤＢＬは、図１及び図２のＰＴ１１において、主に共通ソース線ＣＳＬと接続される。この場合、ノーマルビット線ＢＬがメモリセルＭＣのデータをセンシングする時点で、ダミービット線ＤＢＬの電圧レベルも大きい幅で下降する。これにより、ダミービット線ＤＢＬに隣接するノーマルビット線ＢＬ＜１，１＞、ＢＬ＜２，１＞の電圧レベルも大きい幅で下降する。

したがって、従来の不揮発性半導体メモリ装置では、隣接するノーマルビット線ＢＬ＜１，１＞、ＢＬ＜２，１＞を介して読み出されるメモリセルの場合、「オフセル（ｏｆｆ−ｃｅｌｌ）」が「オンセル（ｏｎ−ｃｅｌｌ）」として読み出され得るという問題点が発生する。

そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ダミービット線に隣接するノーマルビット線のメモリセルからも安定的にデータを読み出すことが可能な不揮発性半導体メモリ装置を提供することにある。

上記課題を解決するための本発明のある観点は、不揮発性半導体メモリ装置を提供する。本発明の不揮発性半導体メモリ装置は、ノーマルメモリセルが接続されるノーマルビット線と、有効なデータの格納がなされないダミーセルが接続されるダミービット線であって、前記ノーマルビット線に沿って一列上に配列される複数のダミービット線部分を持つ前記ダミービット線と、前記ノーマルビット線及び前記ダミービット線と交差するように配列される共通ソース線と、前記ノーマルメモリセル及び前記ダミーセルを含むウェルとを備える。前記複数のダミービット線部分の中の一部は、前記共通ソース線と接続され、前記複数のダミービット線部分の中の他の一部は、電源電圧を分配する電源電圧線、接地電圧を分配する接地電圧線及び前記ウェル（ＷＥＬＬ）よりなる群から選択される。

また、上記課題を解決するための本発明の他の観点も、不揮発性半導体メモリ装置を提供する。本発明の不揮発性半導体メモリ装置は、ノーマルメモリセルが接続されるノーマルビット線と、前記ビット線に隣接して並んで配列され、有効なデータの格納から排除されるダミーセルが接続されるダミービット線と、前記ノーマルメモリセル及び前記ダミーセルを含むウェル（ＷＥＬＬ）とを備える。前記ダミービット線は、前記ウェル（ＷＥＬＬ）に電気的に接続される。

上述したように、本発明の不揮発性半導体メモリ装置では、ノーマルビット線と隣接して配置されるダミービット線またはダミービット線部分は、主にウェル領域に接続される。したがって、本発明の不揮発性半導体メモリ装置では、共通ソース線の電圧レベルによるダミービット線または全体的なダミービット線部分の電圧レベルの変化は著しく減少する。

したがって、本発明の不揮発性半導体メモリ装置では、ダミービット線に隣接するノーマルビット線のメモリセルについても、選択されるメモリセルのデータが安定的に読み出され得る。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載された内容が参照されるべきである。各図面において、同一の構成要素には出来る限り同一の参照符号が付されていることに留意すべきである。なお、本発明の要旨を埋没させるおそれがあると判断される公知の機能及び構成についての詳細な記述は省略される。

本明細書では、データの有効な格納に用いられるセルは「メモリセル（ＭＣ）」、データの有効な格納に用いられないセルは「ダミーセル（ＤＭＣ）」と呼ばれる。そして、メモリセルＭＣに接続されるビット線は「ノーマルビット線（ＢＬ）」、ダミーセルＤＭＣに接続されるビット線ＢＬは「ダミービット線ＤＢＬ」とそれぞれ呼ばれる。

次に、添付図面を参照して本発明の好適な実施形態を説明することにより、本発明を詳細に説明する。

図３は本発明の一実施形態に係る不揮発性半導体メモリ装置のセルアレイ１００の一部を示す回路図である。図４は図３の回路図においてノーマルビット線ＢＬ、ダミービット線ＤＢＬ、共通ソース線ＣＳＬをウェル領域３０と共に示すレイアウト図である。図３に示したセルアレイ１００は、ＮＡＮＤ型のフラッシュメモリに適用される。本発明の技術的思想は、例えば、データ読み出しの際にノーマルビット線ＢＬの電圧レベルが下降するＮＡＮＤ型のフラッシュメモリに特に有用である。

図３及び図４を参照すると、セルアレイ１００には、ノーマルビット線ＢＬ、ダミービット線ＤＢＬ及び共通ソース線ＣＳＬが含まれる。参考として、図３及び図４には、１本のダミービット線ＤＢＬの左右に２本ずつのノーマルビット線ＢＬが代表的に示される。

ノーマルビット線ＢＬとダミービット線ＤＢＬは並んで配列される。共通ソース線ＣＳＬは、ノーマルビット線ＢＬ及びダミービット線ＤＢＬと交差する方向に配列される。

次に、図３を参照して、ノーマルビット線ＢＬ及びダミービット線ＤＢＬをより具体的に説明する。

ノーマルビット線ＢＬには、それぞれのセルストリングＳＴが接続される。セルストリングＳＴは、直列に接続される複数のノーマルメモリセルＭＣを含む。ノーマルメモリセルＭＣは、有効なデータの格納に用いられる。

セルストリングＳＴのそれぞれは、対応するストリングセルＳＣを介して対応するビット線ＢＬに電気的に接続される。ストリングセルＳＣは、対応するストリング選択信号ＳＳＬによってゲーティングされる。そして、セルストリングＳＴのそれぞれは、対応するグラウンドセルＧＣを介して共通ソース線ＣＳＬに電気的に接続される。グラウンドセルＧＣは、対応するグラウンド選択信号ＧＳＬによってゲーティングされる。

参考として、ノーマルビット線ＢＬ、ストリング選択信号ＳＳＬ及びグラウンド選択信号ＧＳＬそれぞれを区別するために、固有の参照符号の後ろに括弧＜＞内に参照記号が付加される。そして、参照符号ＳＴ＜１，２，Ｕ＞は、ノーマルビット線ＢＬ＜１，２＞に接続される上方側のセルストリングを示す。参照番号ＳＴ＜２，１，Ｄ＞は、ノーマルビット線ＢＬ＜２，１＞に接続される下方側のセルストリングを示す。ここで、上方側、下方側とは、左側、右側という表現と同様に、平面内或いは平面図内における方向、即ちチップ或いは基板の面に沿った方向を意味する。

本発明の好適な実施形態の不揮発性半導体メモリ装置において、選択されたメモリセルＭＣから対応するノーマルビット線ＢＬへのデータ読み出し過程について考察すると、次のとおりである。

まず、選択されたメモリセルＭＣのゲート端子には、対応するワード線ＷＬを介して読み出し電圧（例えば、Ｖｒ）が印加される。選択されたメモリセルＭＣは、読み出し電圧Ｖｒに対するしきい値電圧の大小関係によって、「オンセル」であるか「オフセル」であるかが判断される。

すなわち、しきい値電圧が読み出し電圧Ｖｒより低い場合には、選択されたメモリセルＭＣは「オンセル」であると判断される。この場合、対応するノーマルビット線ＢＬは、選択されたメモリセルＭＣが含まれるセルストリングＳＴを介して、共通ソース線ＣＳＬとの電流パスを形成する。したがって、対応するノーマルビット線ＢＬの電圧レベルは、所定の基準電圧（Ｖｒｅｆ、図５参照）より低いレベルに下降する。

これに対して、しきい値電圧が読み出し電圧Ｖｒより高い場合には、選択されたメモリセルＭＣは「オフセル」であると判断される。この場合、対応するノーマルビット線ＢＬと共通ソース線ＣＳＬとの間の電流パスが遮断される。したがって、対応するノーマルビット線ＢＬの電圧レベルは、所定の基準電圧Ｖｒｅｆより高い電圧レベルに維持される。

上述したような本発明の好適な実施形態の不揮発性半導体メモリ装置では、対応するノーマルビット線ＢＬの電圧レベルに基づいて、選択されたメモリセルＭＣのデータが読み取られる。従って、選択されるメモリセルＭＣのデータを正確に読み取るためには、対応するノーマルビット線ＢＬが周囲の配線、特にダミービット線ＤＢＬの電圧レベルの変化による影響を最小化することが要求される。

図３及び図４を参照すると、ダミービット線ＤＢＬは、ノーマルビット線ＢＬと並んで配列される。ダミービット線ＤＢＬには、複数のダミーセルＤＭＣが接続される。ここで、ダミーセルＤＭＣは、有効なデータの格納がなされないセルである。

ダミービット線ＤＢＬは、複数のダミービット線部分ＤＢＬ＿Ｕ、ＤＢＬ＿Ｍ、ＤＢＬ＿Ｄに分けられる。図３の実施形態において、ダミービット線ＤＢＬは、一列に配列される複数（図３では、３つ）のダミービット線部分ＤＢＬ＿Ｕ、ＤＢＬ＿Ｍ、ＤＢＬ＿Ｄに分けられる。すなわち、図３に示すように、複数個に分けられたダミービット線部分ＤＢＬ＿Ｕ、ＤＢＬ＿Ｍ、ＤＢＬ＿Ｄの和で構成されるダミービット線ＤＢＬの長さは、各ノーマルビット線ＢＬの長さと略同一になる。

そして、中央のダミービット線部分ＤＢＬ＿Ｍは、図３及び図４のＰＴ２１に示されるように、コンタクトホール４１を介して共通ソース線ＣＳＬと電気的に接続される。中央のダミービット線部分ＤＢＬ＿Ｍを介して、共通ソース線ＣＳＬは、ダミービット線部分ＤＢＬ＿Ｍ上に配線される共通ソース電圧供給線（図示せず）と接続される。

そして、上方と下方のダミービット線部分ＤＢＬ＿Ｕ、ＤＢＬ＿Ｄは、図３及び図４のＰＴ２２及びＰＴ２３に示されるように、コンタクトホール４２、４３を介してウェル領域３０と電気的に接続される。ウェル領域３０の内部に、メモリセルＭＣ及びダミーセルＤＭＣが配置される。好ましくは、ウェル領域３０は、Ｐ型の不純物が含まれるＰウェルである。

上述したような本発明の好適な実施形態の半導体メモリ装置では、ダミービット線ＤＢＬ中の大部分のダミービット線部分がウェルＷＥＬＬと電気的に接続される。そして、共通ソース線ＣＳＬと交差するようにレイアウトされるダミービット線部分ＤＢＬ＿Ｍは、共通ソース線ＣＳＬと接続される。

図５は従来の技術と本発明の効果を説明するための図であって、データ読み出し動作中に選択されるメモリセルが「オフセル」である場合のノーマルビット線ＢＬの電圧変化を示す。

図５において、ノーマルビット線ＢＬの電圧レベルが基準電圧Ｖｒｅｆより低い領域Ｉに下降する場合には、選択されたメモリセルＭＣは「オンセル」であるものとして読み取られる。ノーマルビット線ＢＬの電圧レベルが基準電圧Ｖｒｅｆより高い領域ＩＩに位置する場合には、選択されたメモリセルＭＣは「オフセル」であるものとして読み取られる。

この際、ウェル領域３０は、不揮発性半導体メモリ装置の読み出し動作中に、共通ソース線ＣＳＬに比べて、著しく速い速度で一定の電圧（図５では、接地電圧ＶＳＳ）に安定化される。

前述したように、従来の技術では、ダミービット線ＤＢＬが主に共通ソース線ＣＳＬに接続される。したがって、読み出し動作が行われて共通ソース線ＣＳＬの電圧レベルが下降する場合、図５のＬ１に示されるように、ノーマルビット線ＢＬは領域ＩＩに維持され、選択されたメモリセルＭＣは「オンセル」と間違って読み取られることがある。

これに対し、本発明の好適な実施形態では、ダミービット線ＤＢＬが主にウェル領域３０に接続される。したがって、読み出し動作が行われて共通ソース線ＣＳＬの電圧レベルが下降する場合にも、図５のＬ２に示されるように、ノーマルビット線ＢＬは領域Ｉに維持され、よって、選択されたメモリセルＭＣは「オフセル」であるものとして読み取られる。

一方、図３及び図４では、ダミービット線ＤＢＬが複数のダミービット線部分に分けられ、その中の一部が共通ソース線ＣＳＬに電気的に接続される実施例が図示されている。

ところが、ダミービット線ＤＢＬが複数のダミービット線部分に分けられなくても、図６の実施形態と同様に、ウェル領域４０に接続される実施形態においても、本発明の技術的思想による効果が得られる。図６の場合には、共通ソース線ＣＳＬは、ダミービット線部分ＤＢＬ＿Ｍの上に配線される共通ソース電圧供給線（図示せず）を接続するための別途の構成が要求されるであろう。

本発明は図示された実施形態を参考として説明したが、これは例示的なものに過ぎず、本技術分野における通常の知識を有する者であれば、これから種々の変形及び均等な他の実施が可能なのを理解するであろう。

例えば、本明細書では、ダミービット線全体またはダミービット線部分がウェル領域と電気的に接続される実施形態が図示され説明された。ところが、ダミービット線の全体または一部のダミービット線部分が、安定的な電圧レベルを持つ電源電圧ＶＣＣを分配する「電源電圧線」、または接地電圧ＶＳＳを分配する「接地電圧線」に接続される実施形態によっても、本発明の技術的思想が実現できるのは、当業者には自明な事実である。

また、図３及び図４では、３つのダミービット線部分ＤＢＬ＿Ｕ、ＤＢＬ＿Ｍ、ＤＢＬ＿Ｄが示されている。ところが、これは例示的なものに過ぎず、ダミービット線ＤＢＬは４つ以上のダミービット線部分に分けられてもよい。

したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。

本発明は、不揮発性半導体メモリ装置に適用可能である。

従来の不揮発性半導体メモリ装置のセルアレイの一部を示す回路図である。 図１の回路図においてノーマルビット線、ダミービット線、共通ソース線を示すレイアウト図である。 本発明の一実施形態に係る不揮発性半導体メモリ装置のセルアレイの一部を示す回路図である。 図３の回路図においてノーマルビット線、ダミービット線、共通ソース線をウェル領域と共に示すレイアウト図である。 従来の技術と本発明の効果を説明するための図である。 本発明の他の一実施形態に係る不揮発性半導体メモリ装置のセルアレイの一部においてノーマルビット線、ダミービット線、共通ソース線をウェル領域と共に示すレイアウト図である。

符号の説明

ＢＬ ノーマルビット線部
ＤＢＬ ダミービット線
ＣＳＬ 共通ソース線
ＤＢＬ＿Ｕ、ＤＢＬ＿Ｍ、ＤＢＬ＿Ｄ ダミービット線部分

Claims (5)

1. ノーマルメモリセルが接続されるノーマルビット線と、
   有効なデータの格納がなされないダミーセルが接続されるダミービット線であって、前記ノーマルビット線に沿って一列上に配列される複数のダミービット線部分を持つ前記ダミービット線と、
   前記ノーマルビット線及び前記ダミービット線と交差するように配列される共通ソース線と、
   前記ノーマルメモリセル及び前記ダミーセルを含むウェルとを備え、
   前記複数のダミービット線部分の中の一部は、前記共通ソース線と接続され、
   前記複数のダミービット線部分の中の他の一部は、電源電圧を分配する電源電圧線、接地電圧を分配する接地電圧線及び前記ウェルよりなる群から選択されるいずれか一つに電気的に接続されることを特徴とする不揮発性半導体メモリ装置。
2. 前記複数のダミービット線部分の中の他の一部は、前記ウェルに電気的に接続されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 前記ウェルは、Ｐ型の不純物を含むことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
4. 前記共通ソース線に接続される前記ダミービット線部分は、前記共通ソース線と交差してレイアウトされることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
5. 前記不揮発性半導体メモリ装置は、ＮＡＮＤ型のフラッシュメモリであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。

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