JP5478036B2 - ビットラインレイアウトの構造を改善したフラッシュメモリ装置及びそのレイアウト方法 - Google Patents

Description

本発明は、フラッシュメモリ装置及びそのレイアウト方法に係り、さらに詳細には、ダブルパターニング方式（ＤＰＴ：Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）に基づいたビットラインレイアウトの構造を改善した不揮発性メモリ装置及びそのレイアウト方法に関する。

モバイルシステム及び色々な応用システムの開発によって、不揮発性メモリであるフラッシュメモリの需要が増加している。電気的に消去及びプログラムの可能な不揮発性メモリ装置であるフラッシュメモリは、電源が供給されない状態でもデータを保存可能な特徴を有しており、また、マグネチックディスクメモリを基盤にする記録媒体に比べて、電力消耗が少なく、かつハードディスクのようにアクセスタイムが速いという特徴を有する。
フラッシュメモリは、セルとビットラインとの連結状態によって、ＮＯＲ型とＮＡＮＤ型とに区分される。特に、ＮＡＮＤ型フラッシュメモリは、１本のビットラインに２個以上のセルトランジスタが直列に連結された形態であって、相対的に小さい面積に多量のデータを保存しうる。
装置の特性を向上させるための一つの方法として、一般的に、フラッシュメモリ装置は、有効なデータの保存に利用されないダミービットラインを採用している。ダミービットラインは、実際有効なデータの保存に利用されるメインビットラインの間に配され、ダミービットラインを介してビットラインの上層部の配線と下層部の配線とが相互連結される。一例として、共通ソースラインＣＳＬは、ダミービットラインを介して前記ダミービットラインの上層部に配されるメタルラインと連結される。

図１は、一般的なフラッシュメモリ装置１０を示す回路図である。図示したように、フラッシュメモリ装置１０は、メモリセルアレイ１１及びページバッファブロック１２を備える。メモリセルアレイ１１は、データを保存するための複数のメモリセルＭＣとデータの有効な保存に利用されない複数のダミーセルＤＭＣとを備える。また、メインビットラインＢＬ０ｅないしＢＬ０ｏのそれぞれには、複数のメモリセルＭＣが直列連結され、ダミービットラインＤＢＬには、複数のダミーセルＤＭＣが直列連結される。また、ストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１及び接地選択ラインＧＳＬが相互平行に配列される。
一方、共通ソースラインＣＳＬは、ビットラインの下部層に配されて前記ビットラインとほぼ直交する方向に配列され、共通ソースラインＣＳＬを介してセルストリングのメモリセルＭＣのソース電圧として作用する電圧が印加される。しかし、ラインの抵抗成分によって共通ソースラインＣＳＬの電圧レベルが下降する現象が発生するが、これによる装置の性能低下を防止するために、ダミービットラインＤＢＬと共通ソースラインとを電気的に連結し、ダミービットラインＤＢＬを介して共通ソースラインの電圧レベルを提供する。図１のｍは、ダミービットラインＤＢＬと共通ソースラインとが電気的に連結される構成を示す。

図２は、図１のページバッファブロック１２に備えられるページバッファの一例を示す回路図である。一例として、メインビットラインは、イーブン（ｅｖｅｎ）ビットライン及びオッド（ｏｄｄ）ビットラインに区分され、それぞれのイーブンビットラインとオッドビットラインが一つのページバッファに連結される。
第１ページバッファ１２＿０には、第１イーブンビットラインＢＬ０ｅと第１オッドビットラインＢＬ０ｏとが連結される。一般的に、ページバッファは、高電圧で動作する高電圧領域と低電圧で動作する低電圧領域とを備える。高電圧領域には、複数のトランジスタＴ２１ないしＴ２４が配され、トランジスタＴ２１，Ｔ２２は、イーブンビットラインＢＬ０ｅ及びオッドビットラインＢＬ０ｏの電圧をプレチャージするか、または調節するための用途として使われる。すなわち、トランジスタＴ２１，Ｔ２２は、遮断制御信号ＳＨＬＤｅ，ＳＨＬＤｏに応答してビットラインパワー電圧ＢＬＰＷＲを伝達または遮断する。また、トランジスタＴ２３，Ｔ２４は、イーブンビットラインＢＬ０ｅ及びオッドビットラインＢＬ０ｏのうち何れか一つのビットラインを選択するための用途として使われる。すなわち、トランジスタＴ２３，Ｔ２４は、ビットライン選択信号ＢＬＳＬＴｅ，ＢＬＳＬＴｏに応答して、イーブンビットラインＢＬ０ｅをビットラインＢＬ０に連結するか、またはオッドビットラインＢＬ０ｏをビットラインＢＬ０に連結する。
一方、低電圧領域に備えられるトランジスタＴ２５は、シャットオフ制御信号ＢＬＳＨＦに応答して、イーブンビットラインＢＬ０ｅまたはオッドビットラインＢＬ０ｏとビットラインＢＬ０との連結を制御する。

最近フラッシュメモリ装置を含めて半導体メモリ装置の集積度が向上するにつれて、メモリ装置の回路を構成するパターンのサイズ（ピッチ）及び間隔も縮小している。パターンのサイズ及び間隔を減らせる技術として、ＤＰＴ（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）が提案されている。
前記のようなＤＰＴ方式に基づいて、フラッシュメモリ装置のコア部分（メモリセルアレイ、ページバッファ）の具現において、ビットラインを形成するためのパターンのサイズ及び間隔を縮小させうる。しかし、前記間隔の縮小によって相互隣接したビットラインの間には、大きい値のカップリングキャパシタンスが形成される。同様に、メインビットラインＢＬとこれに隣接したメインビットラインＤＢＬとの間にも、大きい値のカップリングキャパシタンスが形成される。
このような場合、ダミービットラインＤＢＬに隣接したメインビットラインＢＬに対応するメモリセルＭＣのデータをセンシングする時点で、前記ダミービットラインＤＢＬの電圧レベルも大幅に下降する。これにより、前記ダミービットラインＤＢＬと隣接したメインビットラインＢＬの電圧レベルも大幅に下降するので、メモリセルのデータを正確にセンシングできないという問題が発生する。
前記のような問題の発生を防止するために、ビットライン及びこれに関連した回路のレイアウトの構造を変形させる方案が考慮される。しかし、ＤＰＴ方式に基づいてビットラインをレイアウトする場合には、前記構造変形のために追加的な工程が発生するなど、工程の難易度及び費用的な側面で不利であるという問題がある。

本発明は、前記問題点を解決するためのものであって、ＤＰＴ方式で最適化されるビットラインレイアウト構造を有するフラッシュメモリ装置及びそのレイアウト方法を提供することを目的とする。

前記目的を達成するために、本発明の一実施態様によるフラッシュメモリ装置によれば、ＤＰＴ（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）に基づいてビットラインが配され、データを保存するためのメモリセルを備えるセルストリングにそれぞれ連結される一本以上のメインビットラインと、前記メインビットラインと平行に配される一本以上のダミービットラインと、前記メインビットライン及びダミービットラインと異なる層に配され、共通ソース電圧を伝達するための共通ソースラインと、を備え、前記ダミービットラインは、第１電圧を伝達するための第１ダミービットラインと第２電圧を伝達するための第２ダミービットラインとを備えることを特徴とする。

一方、本発明の他の実施態様によるフラッシュメモリ装置によれば、ＤＰＴに基づいて前記フラッシュメモリ装置のセルアレイ領域及びページバッファ領域にわたってビットラインが配され、前記ビットラインは、データ保存のためのメモリセルに連結される一本以上のメインビットラインと、データ保存に関係ないダミーセルに連結される一本以上のダミービットラインと、を備え、前記メインビットライン及びダミービットラインは、前記ＤＰＴに基づいて一定の幅及び間隔を有して平行に配され、前記メインビットライン及び／またはダミービットラインは、前記セルアレイ領域及びページバッファ領域でトリム領域を有さないことを特徴とする。

一方、本発明のさらに他の実施態様によるフラッシュメモリ装置によれば、ＤＰＴに基づいてビットラインが配され、データを保存するためのメモリセルを備えるセルストリングにそれぞれ連結される一本以上のメインビットラインと、前記メインビットラインと平行に配される一本以上のダミービットラインと、前記メインビットライン及びダミービットラインと異なるレイヤに配され、共通ソース電圧を伝達するための共通ソースライン及び装置のリード及び／または記録動作時にデータを一時保存し、高電圧が印加される第１領域及び低電圧が印加される第２領域を備え、前記第１領域と前記第２領域とは、前記ビットラインと異なるレイヤに配される導電ラインを介して電気的に連結されるページバッファを備えることを特徴とする。

一方、本発明の一実施態様によるフラッシュメモリ装置のレイアウト方法によれば、ＤＰＴに基づいてフラッシュメモリ装置のコアをレイアウトし、ワードライン電圧を伝達するための複数のワードラインと共通ソース電圧を伝達するための共通ソースラインとを配するステップと、データの有効な保存に関係した一本以上のメインビットラインとデータの保存に関係ない一本以上のダミービットラインとを含むビットラインを一定の幅及び間隔を有させて配するステップと、前記ダミービットラインのうち、第１ダミービットラインを第１電圧に電気的に連結し、第２ダミービットラインを第２電圧に電気的に連結するステップと、を含み、トリム工程がスキップされることによって、前記メインビットライン及び／またはダミービットラインは、セルアレイ領域及びページバッファ領域でトリム領域を有さないことを特徴とする。

本発明によるフラッシュメモリ装置及びそのレイアウト方法によれば、メインビットライン及びダミービットラインを同じパターンで形成できるので、ＤＰＴを基盤にするビットラインレイアウト工程に有利である。また、ビットラインに別途のトリム領域が要求されないので、ＤＰＴ方式に基づいたビットラインレイアウト工程時に別途のトリム工程を省略しうる。

本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図３は、ＤＰＴ方式に基づくビットラインレイアウトを示す図面である。図示したように、複数のメインビットラインＭａｉｎ ＢＬ１１０が平行に配され、前記メインビットライン１１０の間には、有効なデータの保存とは関係ないダミービットラインＤＢＬ １２０が配される。一方、メインビットライン１１０及びダミービットライン１２０が配される層の下部には、複数のワードラインＷＬと共通ソースラインＣＳＬとが前記ビットラインとほぼ直交する方向に配される。半導体基板には、データを保存するためのメモリセルとデータの有効な保存に利用されないダミーセルとが配される。複数の直列連結されたメモリセルを備えるセルストリングは、メインビットライン１１０のそれぞれに連結される。また、ダミービットライン１２０には、複数のダミーセルを含むセルストリングに連結される。
図３には、メモリセルとダミーセルとが配されるセルアレイ領域と、前記セルアレイ領域とデータを送受信するためのページバッファ領域と、が示される。一例として、図３に示されたセルアレイ領域は、ＮＡＮＤ型のフラッシュメモリに該当する。前記ページバッファ領域は、高電圧で動作する高電圧（Ｈｉｇｈ Ｖｏｌｔａｇｅ ｒｅｇｉｏｎ：ＨＶ）領域と低電圧で動作する低電圧（Ｌｏｗ Ｖｏｌｔａｇｅ ｒｅｇｉｏｎ：ＬＶ）領域とを備える。また、前記メインビットライン１１０及びダミービットライン１２０は、メモリセル領域及びページバッファ領域にわたって配される。

図３に示されたＤＰＴ方式に基づくビットラインのレイアウトについての説明は、次の通りである。メインビットライン１１０の間に配されるダミービットライン１２０に共通ソース電圧が印加される。図示されていないが、ビットラインが配される層の上層部には、共通ソース電圧を伝達する所定のメタルラインが配され、ダミービットライン１２０を前記所定のメタルラインと電気的に連結させる。前記所定のメタルラインを介して伝えられる共通ソース電圧は、ダミービットライン１２０を介して共通ソースラインＣＳＬに印加される。
一方、前述したようなビットライン間のカップリングキャパシタンスによる影響を除去するために、ＤＰＴ方式を基盤に配されたダミービットライン１２０に対してトリム工程を行うことによって、前記ダミービットライン１２０が複数のビットライン短絡１２１ないし１２３を備えるようにする。複数のビットライン短絡１２１ないし１２３のうち、ビットライン短絡１２２は、コンタクトホールを介して共通ソースラインＣＳＬと電気的に連結される。これにより、前記共通ソースラインＣＳＬと共通ソース電圧を伝達するビットラインの上層部のメタルラインとは、ビットライン短絡１２２を介して相互連結される。
一方、残りのビットライン短絡１２１，１２３は、基板のウェル領域と電気的に連結される。好ましくは、残りのビットライン短絡１２１，１２３は、Ｐ型不純物が含まれるＰ−ウェルＰＷＥＬＬ（図６）領域と電気的に連結される。すなわち、ダミービットライン１２０のほとんど（一例として、ビットライン短絡１２１及び１２３）は、Ｐ−ウェルＰＷＥＬＬ領域と電気的に連結され、共通ソースラインＣＳＬと交差する領域にレイアウトされるビットライン短絡１２２は、共通ソースラインＣＳＬと電気的に連結される。

図４は、図３のダミービットライン１２０のコンタクト構造を示すための図面である。図４に示された半導体基板１３０には、複数のメモリセル及びダミーセルが配され、共通ソースラインＣＳＬと接地選択トランジスタＧＳＴとがさらに配される。
一方、メモリセル及びダミーセルの上層部ｂには、ビットライン及びダミービットラインが配され、一例として、前記ビットライン及びダミービットラインは、複数のワードライン及び共通ソースラインＣＳＬとほぼ直交する方向に配される。図４は、トリム領域を有するダミービットラインＤＢＬを示しており、前述したように、トリム工程によって、ダミービットラインＤＢＬは、複数のビットライン短絡１２１ないし１２３からなる。

図示された複数のビットライン短絡１２１ないし１２３のうち、ビットライン短絡１２２は、メタルコンタクトＭＣ２を介してビットラインが配される層ｂの上層部ａに配されるメタルラインＭｅｔａｌ２ １４０と電気的に連結される。また、中央のビットライン短絡１２２は、半導体基板１３０に配される共通ソースラインＣＳＬとメタルコンタクトＭＣ１を介して相互電気的に連結される。前述したように、メタルライン１４０を介して伝えられる共通ソース電圧は、メタルコンタクトＭＣ２、中央のビットライン短絡１２２及びメタルコンタクトＭＣ１を介して共通ソースラインＣＳＬに印加される。一方、残りのビットライン短絡１２１，１２３は、半導体基板１３０上のＰ型不純物が含まれるＰ−ウェルＰＷＥＬＬ領域と電気的に連結される。

しかし、ＤＰＴ方式に基づいてビットラインをパターニングする場合、前記のようなトリム領域を考慮してビットラインのパターンを形成するのは、工程の側面で不利である。一例として、ＤＰＴ方式に基づく場合、ビットラインレイアウト時に別途のトリム工程と、これによる別途のトリムレイヤとを必要とする。また、図３に示されたように、メインビットライン１１０のうち一部のビットラインも、トリム領域を有さねばならないが、これは、ページバッファの高電圧領域と低電圧領域とに電圧を伝達するビットラインが相互区分されねばならないためである。
また、ダミービットライン１２０とその上層部のメタルラインとの連結のためのコンタクトサイズは、縮小が難しいため、ダミービットライン１２０の幅は、メインビットライン１１０に比べて、大きく形成される。このような理由によって、ビットラインレイアウトのために多様なパターンが存在するが、ＤＰＴ方式に基づく場合には、多様な形態にパターンを形成し難いという問題がある。

図５は、本発明の一実施形態によるＤＰＴ方式に基づくビットラインレイアウトの一例を示す図面である。また、図６は、図５のダミービットラインを詳細に示す図面である。
図５に示したように、複数のメインビットラインＭａｉｎ ＢＬ ２１０が平行に配され、前記メインビットライン２１０の間には、有効なデータの保存とは関係ないダミービットラインＤＢＬ ２２０が配される。好ましくは、メインビットライン２１０の間に配されるダミービットライン２２０は、二本以上のビットラインからなる。前記メインビットライン２１０及びダミービットライン２２０は、セルアレイ領域及びページバッファ領域にわたって配される。
セルアレイ領域で、メインビットライン２１０及びダミービットライン２２０が配される層の下部には、複数のワードラインと共通ソースラインとが前記ビットラインとほぼ直交する方向に配される。メインビットライン２１０のそれぞれは、コンタクトホールを介してメモリセルに電気的に連結される。

一方、ダミービットライン２２０をメインビットライン２１０に平行に配するに当たって、ダミービットライン２２０の幅及び間隔をメインビットライン２１０とほぼ同一にする。また、本発明の一実施形態によれば、ＤＰＴ方式を基盤としてビットラインレイアウトを行う場合、別途のトリム工程が要求されないので、前記ダミービットライン２２０は、トリム領域を備えない。
一方、ページバッファ領域に示したように、メインビットライン２１０は、前記ページバッファ領域でトリム領域を備えない。その代わりに、ページバッファ領域には、別途の導電ライン２３０が配される。すなわち、ページバッファ領域は、高電圧（ＨＶ）領域と低電圧（ＬＶ）領域とを備えるが、高電圧領域での信号伝達は、メインビットライン２１０を介して行われ、低電圧領域での信号伝達は、前記別途に配される導電ライン２３０を介して行われる。
好ましくは、前記別途の導電ライン２３０は、メインビットライン２１０及びダミービットライン２２０が配される層の下部層に配される。すなわち、前記導電ライン２３０は、ビットラインが配される層と半導体基板との間の層に配される。また、二本のメインビットラインに対応して一本の導電ライン２３０が配され、前記導電ライン２３０は、ページバッファの高電圧領域及び低電圧領域にわたって配される。

図６には、ダミービットライン２２０の配置の一例として、メインビットラインの間に４本のダミービットライン２２０が配されることが示される。必要に応じて、前記ダミービットライン２２０の数は、さらに少なくまたはさらに多く配されることは明らかである。また、前記ダミービットライン２２０の両側にそれぞれ隣接するメインビットラインＢＬが示される。また、ダミービットライン２２０及びメインビットラインＢＬの配置方向とほぼ直交する方向に配される共通ソースラインＣＳＬが示される。

本発明の一実施形態では、複数のダミービットライン２２０（一例として、４本のダミービットライン）のうち一部のダミービットライン（以下、第１ダミービットライン）は、第１電圧に連結され、残りの一部のダミービットライン（以下、第２ダミービットライン）は、第２電圧に連結される。詳細には、第１ダミービットラインは、Ｐ−ウェルＰＷＥＬＬに電気的に連結され、第２ダミービットラインは、共通ソース電圧Ｖｃｓｌに連結される。特に、平行に配される複数のダミービットライン２２０のうち、メインビットラインと隣接して配される第１ダミービットライン２２１，２２４は、Ｐ−ウェルＰＷＥＬＬに電気的に連結され、ダミービットライン領域で内部に配される第２ダミービットライン２２２，２２３は、共通ソース電圧Ｖｃｓｌに電気的に連結される。
前記のように配されるメインビットラインＢＬ及びダミービットライン２２０において、メインビットラインは、所定のコンタクトホールＣＴ２１を介してセルストリングのメモリセルと電気的に連結される。一方、図６の場合、ダミービットライン２２０のそれぞれも、所定のコンタクトホールＣＴ２２を介してダミーセルと電気的に連結されることが示された。しかし、前記ダミーセルは、データの有効な保存に利用されないので、前記のようなダミービットラインに配されるコンタクトホールは、除去されても関係ない。

一方、メインビットラインＢＬと隣接していない第２ダミービットライン２２２，２２３は、コンタクトホールＣＴ２３を介して共通ソースラインＣＳＬと電気的に連結される。これにより、第２ダミービットライン２２２，２２３は、共通ソース電圧Ｖｃｓｌを印加する所定の電圧源と共通ソースラインＣＳＬとを相互電気的に連結させる。
前記のように構成される本発明の一実施形態によるフラッシュメモリ装置では、メインビットラインに隣接する第１ダミービットライン２２１，２２４の電圧レベルがＰ−ウェルの電圧Ｖ(ＰＷＥＬＬ)に対応する。これにより、メモリセルのデータをセンシングする時点で、ダミービットラインの電圧レベルを大幅に下降させない。また、ダミービットラインに隣接するメインビットラインの電圧レベルがカップリングキャパシタンスによって大幅に下降することを防止しうるので、データセンシング時にその正確度が低下する問題を防止しうる。また、メインビットラインに隣接していない第２ダミービットライン２２２，２２３を利用して、共通ソースラインＣＳＬに共通ソース電圧を印加するので、共通ソースラインＣＳＬの電圧レベルが下降する現象を防止しうる。

図７は、図６に示されたダミービットライン（特に、メインビットラインと隣接していないダミービットライン）のコンタクト構造を示す図面である。複数のメモリセル、ダミーセル、接地選択トランジスタＧＳＴ及び共通ソースラインＣＳＬが配される半導体基板層ｃの上部には、メインビットライン２１０及びダミービットライン２２０の配されるビットライン層ａが位置する。また、前記ビットライン層ａと半導体基板層ｃとの間には、少なくとも一本のメタルラインＭｅｔａｌ １の配される中間層ｂが備えられる。半導体基板層ｃに配される複数のワードライン及び共通ソースラインＣＳＬは、メインビットライン２１０及びダミービットライン２２０とほぼ直交する方向に配される。一方、中間層ｂに備えられるメタルラインＭｅｔａｌ １のうち、共通ソースラインＣＳＬに共通ソース電圧を印加するメタルライン２５０は、前記ビットラインとほぼ直交する方向に配される。

図７に示されたダミービットライン２２２の一例として、一本以上のダミービットライン２２０のうち、メインビットライン２１０に隣接していない第２ダミービットラインを表す。前述したように、第２ダミービットライン２２２は、所定の電圧源（好ましくは、共通ソース電圧、図示せず）に連結される。また、第２ダミービットライン２２２は、中間層ｂのメタルライン２５０を介して共通ソースラインＣＳＬに連結される。一方、図７では、第２ダミービットライン２２２が中間層ｂのメタルラインを介してセルストリングのストリング選択トランジスタＳＳＴと電気的に連結されることが示されたが、前述したように、ダミービットライン２２０は、データの有効な保存とは関係ないので、このような連結構造は、省略されても関係ない。

図７に示したような本発明の一実施形態によるフラッシュメモリ装置では、ダミービットライン２２０の上層部に共通ソース電圧を伝達するメタルラインが配されない。すなわち、ダミービットライン２２０と前記メタルラインとのコンタクト確保のために、ダミービットライン２２０の幅を大きくする必要はない。これにより、ビットラインレイアウト時に、ダミービットライン２２０の幅及び間隔をメインビットライン２１０のそれとほぼ同一に配置でき、このような構造は、ＤＰＴを基盤にしてビットラインをレイアウトする工程に有利である。また、ダミービットライン２２０にトリム領域が備えられなくても、メインビットラインとダミービットラインとの間のカップリングキャパシタンスによる性能低下を防止しうるので、ＤＰＴに基づいたビットラインレイアウト時に別途のトリム工程を経ないこともある。

図８Ａは、本発明の一実施形態によるページバッファを示す回路図であり、図８Ｂは、図８Ａのページバッファの回路一部のレイアウトを示す図面である。
図８Ａに示したように、ページバッファは、高電圧領域及び低電圧領域を備えうる。ページバッファの高電圧領域には、イーブンビットラインＢＬｅ及びオッドビットラインＢＬｏの電圧をプレチャージするか、または調節するためのトランジスタＴ４１，Ｔ４２と、イーブンビットラインＢＬｅ及びオッドビットラインＢＬｏのうち何れか一つのビットラインを選択するためのトランジスタＴ４３，Ｔ４４とが備えられる。一方、低電圧（ＬＶ）領域に備えられるトランジスタＴ４５は、シャットオフ制御信号ＢＬＳＨＦに応答して、イーブンビットラインＢＬｅまたはオッドビットラインＢＬｏの信号をページバッファの低電圧領域に伝達することを制御する。
図８Ｂは、図８Ａに示されたページバッファの回路の一部２６０（トランジスタＴ４３，Ｔ４４）をレイアウトする一例を示す図面である。図８Ｂに示された２３１は、ページバッファの高電圧領域と低電圧領域との間を電気的に連結する導電ラインを表し、２６１は、トランジスタＴ４３のゲートラインを表し、２６２は、Ｔ４４のゲートラインを表す。

図８Ａ及び図８Ｂに示された本発明の一実施形態によるフラッシュメモリ装置では、ページバッファの高電圧領域と低電圧領域との電気的連結がビットラインによって行われるのではなく、ビットライン以外に別途に配される導電ライン２３１を介して行われる。すなわち、従来の場合、イーブンビットラインＢＬｅ及びオッドビットラインＢＬｏのうち何れか一つによって、信号が高電圧領域から低電圧領域に伝えられたが、本発明の一実施形態では、図８Ｂに示したように、別途の導電ライン２３１を介して信号が伝えられる。
好ましくは、前記導電ライン２３１は、ビットラインの配される層と半導体基板層との間に位置させ、前記導電ライン２３１は、コンタクトホールｒを介して半導体基板上のアクティブ領域と電気的に連結される。また、好ましくは、イーブンビットラインＢＬｅ及びオッドビットラインＢＬｏからなるビットライン対に対応して一本の導電ライン２３１を配させる。また、前記図８Ｂでは、導電ライン２３１がイーブンビットラインＢＬｅとオッドビットラインＢＬｏとの間に配されると示されたが、これは、説明の便宜のためのものに過ぎず、導電ライン２３１は、ゲートライン２６１，２６２によって形成されるトランジスタに電気的に連結されるいかなる位置に配されても関係ない。
前記のように構成されることにより、高電圧が印加されるビットラインと低電圧が印加されるビットラインとを区分するために行われたビットラインのトリム工程を省略しうる。

図９は、図８に示されたページバッファのコンタクト構造を示す図面であって、導電ライン２３１の上層部に配されるビットラインとして、イーブンビットラインＢＬｅが一例として示される。また、前記イーブンビットラインは、導電ライン２３１と同じ層に配される所定のメタルラインＭｅｔａｌ １を経由して半導体基板上のアクティブ領域と電気的に連結されることを示しているが、前記メタルラインＭｅｔａｌ １なしに一つのコンタクトを介してイーブンビットラインとアクティブ領域とを連結させてもよい。導電ライン２３１は、所定のメタルコンタクトＭＣ１を介してトランジスタＴ４３及びイーブンビットラインと連結される。また、図示されていないが、前記導電ライン２３１は、トランジスタＴ４４及びオッドビットラインとも連結される。前記導電ライン２３１は、ビットライン選択信号ＢＬＳＬＴｅ，ＢＬＳＬＴｏに応答して選択された何れか一本のビットライン（イーブンまたはオッド）の信号を低電圧領域に伝達する。

本発明は、図面に示された実施形態を参照して説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、メモリ関連の技術分野に適用可能である。

一般的なフラッシュメモリ装置を示す回路図である。 図１のページバッファブロックに備えられるページバッファの一例を示す回路図である。 ＤＰＴ方式に基づくビットラインのレイアウトを示す図面である。 図３のダミービットラインのコンタクト構造を示すための図面である。 本発明の一実施形態によるＤＰＴ方式に基づくビットラインレイアウトの一例を示す図面である。 図５のダミービットラインを詳細に示す図面である。 図６に示されたダミービットラインのコンタクト構造を示す図面である。 本発明の一実施形態によるページバッファを示す回路図である。 図８Ａのページバッファの回路一部のレイアウトを示す図面である。 図８に示されたページバッファのコンタクト構造を示す図面である。

符号の説明

２００ フラッシュメモリ装置
２１０ メインビットライン（ＢＬ）
２２０ ダミービットライン（ＤＢＬ）
２２１，２２４ 第１ダミービットライン
２２２，２２３ 第２ダミービットライン
２３０ 導電ライン
ＣＳＬ 共通ソースライン
ＷＬ ワードライン
ＨＶ 高電圧領域
ＬＶ 低電圧領域

Claims (23)

1. ダブルパターニング方式に基づいてビットラインが配されるフラッシュメモリ装置において、
   データを保存するためのメモリセルを備えるセルストリングにそれぞれ連結される一本以上のメインビットラインと、
   前記メインビットラインと平行に配される二本以上のダミービットラインと、
   前記メインビットライン及びダミービットラインと異なる層に配され、共通ソース電圧を伝達するための共通ソースラインと、を備え、
   前記ダミービットラインは、第１電圧を伝達するための第１ダミービットラインと第２電圧を伝達するための第２ダミービットラインとを備え、
   前記ダミービットラインと前記メインビットラインとはトリム領域を備えない
   ことを特徴とするフラッシュメモリ装置。
2. 前記第１ダミービットラインは、前記メインビットラインに隣接して配されるダミービットラインであり、
   前記第２ダミービットラインは、前記メインビットラインに隣接せずに配されるダミービットラインである
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記第１ダミービットラインは、半導体基板のウェルに電気的に連結され、
   前記第２ダミービットラインは、共通ソース電圧を印加する電圧源に電気的に連結される
   ことを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記ウェルは、Ｐ型の不純物を含むＰ型ウェルである
   ことを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記第２ダミービットラインは、コンタクトホールを介して前記共通ソースラインにさらに連結される
   ことを特徴とする請求項３に記載のフラッシュメモリ装置。
6. 前記メインビットラインとダミービットラインとは、相互同じ幅及び間隔を有するように配される
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
7. 前記フラッシュメモリ装置は、
   前記メインビットライン及びダミービットラインが配される第１レイヤと、
   前記半導体基板層との電気的連結のために、前記第１レイヤと前記半導体基板層との間に配され、メタルラインを有する第２レイヤと、を備える
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記第２ダミービットラインは、共通ソース電圧を印加する電圧源に電気的に連結され、 前記第２レイヤのメタルラインを経由して前記共通ソースラインと連結される
   ことを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記フラッシュメモリ装置は、ＮＡＮＤタイプのフラッシュメモリである
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
10. フラッシュメモリ装置において、
    ダブルパターニング方式に基づいて、前記フラッシュメモリ装置のセルアレイ領域及びページバッファ領域にわたってビットラインが配され、
    前記ビットラインは、データ保存のためのメモリセルに連結される一本以上のメインビットラインと、データ保存に関係のないダミーセルに連結される一本以上のダミービットラインと、を備え、
    前記メインビットライン及びダミービットラインは、前記ダブルパターニング方式に基づいて、一定の幅及び間隔を有して平行に配され、前記メインビットライン及びダミービットラインは、前記セルアレイ領域及びページバッファ領域でトリム領域を有さない
    ことを特徴とするフラッシュメモリ装置。
11. 前記装置は、前記メインビットライン及びダミービットラインと異なる層に配され、共通ソース電圧を伝達するための共通ソースラインをさらに備え、
    前記ダミービットラインは、半導体基板のウェルに電気的に連結される第１ダミービットラインと、共通ソース電圧を印加する電圧源に電気的に連結される第２ダミービットラインとを備える
    ことを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. ダブルパターニング方式に基づいてビットラインが配されるフラッシュメモリ装置において、
    データを保存するためのメモリセルを備えるセルストリングにそれぞれ連結される一本以上のメインビットラインと、
    前記メインビットラインと平行に配される一本以上のダミービットラインと、
    前記メインビットライン及びダミービットラインと異なるレイヤに配され、共通ソース電圧を伝達するための共通ソースラインと、
    装置のリード及び／または記録動作時にデータを一時保存し、高電圧が印加される第１領域及び低電圧が印加される第２領域を備え、前記第１領域と前記第２領域とは、前記ビットラインと異なるレイヤに配される導電ラインを介して電気的に連結されるページバッファと、を備える
    ことを特徴とするフラッシュメモリ装置。
13. 前記導電ラインが配されるレイヤは、前記ビットラインが配されるレイヤと半導体基板層との間に位置する
    ことを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記導電ラインは、イーブン（ｅｖｅｎ）及びオッド（ｏｄｄ）のメインビットライン対のそれぞれに対応して導電ラインが配される
    ことを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 前記メインビットライン及び／またはダミービットラインは、セルアレイ領域及びページバッファ領域でトリム領域を有さない
    ことを特徴とする請求項１２に記載のフラッシュメモリ装置。
16. 前記ダミービットラインは、第１電圧を伝達するための第１ダミービットラインと第２電圧を伝達するための第２ダミービットラインとを備える
    ことを特徴とする請求項１２に記載のフラッシュメモリ装置。
17. 前記第１ダミービットラインは、前記メインビットラインに隣接して配されるダミービットラインであり、
    前記第２ダミービットラインは、前記メインビットラインに隣接せずに配されるダミービットラインである
    ことを特徴とする請求項１６に記載のフラッシュメモリ装置。
18. 前記第１ダミービットラインは、半導体基板のウェルに電気的に連結され、
    前記第２ダミービットラインは、共通ソース電圧を印加する電圧源と前記共通ソースラインとの間に電気的に連結される
    ことを特徴とする請求項１７に記載のフラッシュメモリ装置。
19. ダブルパターニング方式に基づいてフラッシュメモリ装置のコアをレイアウトする方法において、
    ワードライン電圧を伝達するための複数のワードラインと共通ソース電圧を伝達するための共通ソースラインとを配するステップと、
    データの有効な保存に関係した一本以上のメインビットラインとデータの保存に関係ない一本以上のダミービットラインとを備えるビットラインを一定の幅及び間隔を有させて配するステップと、
    前記ダミービットラインのうち、第１ダミービットラインを第１電圧に電気的に連結し、第２ダミービットラインを第２電圧に電気的に連結するステップと、を含み、
    トリム工程がスキップされることによって、前記メインビットライン及び／またはダミービットラインは、セルアレイ領域及びページバッファ領域でトリム領域を有さない
    ことを特徴とするフラッシュメモリ装置のレイアウト方法。
20. 前記第１ダミービットラインは、前記メインビットラインに隣接して配されるダミービットラインであり、
    前記第２ダミービットラインは、前記メインビットラインに隣接せずに配されるダミービットラインである
    ことを特徴とする請求項１９に記載のフラッシュメモリ装置のレイアウト方法。
21. 半導体基板層と前記ビットラインの配されるビットライン層との間に、前記第２ダミービットラインと前記共通ソースラインとを連結するためのメタル層を配するステップをさらに含む
    ことを特徴とする請求項１９に記載のフラッシュメモリ装置のレイアウト方法。
22. 前記フラッシュメモリ装置に備えられるページバッファは、高電圧が印加される第１領域及び低電圧が印加される第２領域を備え、
    前記第１領域と前記第２領域とは、前記ビットラインと異なるレイヤに配される導電ラインを介して電気的に連結される
    ことを特徴とする請求項１９に記載のフラッシュメモリ装置のレイアウト方法。
23. 前記導電ラインが配されるレイヤは、前記ビットラインが配されるレイヤと半導体基板層との間に位置する
    ことを特徴とする請求項２２に記載のフラッシュメモリ装置のレイアウト方法。

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