JP2008186522A - 不揮発性半導体記憶装置のデータ読み出し方法 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の誤読み出しを低減する。
【解決手段】不揮発性半導体記憶装置３０のメモリセルのデータ読み出しでは、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄを印加し、非選択ワード線、非選択ビット線、及びソース線を接地電圧Ｖｓｓにして選択されたメモリセルのデータの読み出しを行う。
【選択図】 図３

Description

本発明は、不揮発性半導体記憶装置のデータ読み出しに関する。

近年、映像情報産業の発展とともに、その情報を記憶する記憶媒体、記憶装置の開発が精力的に進まれている。その中で、電気的に書き換え可能でプログラマブルな不揮発性半導体記憶装置としてのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が多用されている。ＥＥＰＲＯＭには、バイト型ＥＥＰＲＯＭとフラッシュメモリがある。フラッシュメモリには、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型などがある。ＮＯＲ型フラッシュメモリは、コード記憶として、高速アクセスが可能で移動体端末やＰＣ等のプログラム格納用などに多用される（例えば、特許文献１参照。）。

特許文献１などに記載されるＮＯＲ型フラッシュメモリのメモリセルを微細化や低消費電力化を進めた場合、メモリセル間の相互干渉ノイズが増大してメモリセルのデータの誤読み出しが発生するという問題点がある。また、メモリセルを多値化した場合、メモリセルの多値データ読み出し動作の余裕が低下するという問題点がある。
特開平７−３０７４００号公報（頁１７、図１７）

本発明は、誤読み出しを低減できる不揮発性半導体記憶装置のデータ読み出し方法を提供する。

本発明の一態様の不揮発性半導体記憶装置のデータ読み出し方法は、制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルがマトリックス状に複数配置形成される不揮発性半導体記憶装置のデータ読み出し方法であって、前記メモリセルにデータを書き込む工程と、前記メモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程とを具備することを特徴とする。

更に、本発明の他態様の不揮発性半導体記憶装置のデータ読み出し方法は、制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルをマトリックス状に複数配置形成するメモリセルアレイが同一ウエル領域に設けられ、前記メモリセルアレイを一括消去動作できる不揮発性半導体記憶装置のデータ読み出し方法であって、前記メモリセルにデータを書き込む工程と、前記メモリセルアレイのメモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程とを具備することを特徴とする。

本発明によれば、誤読み出しを低減できる不揮発性半導体記憶装置のデータ読み出し方法を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る不揮発性半導体記憶装置のデータ読み出し方法について、図面を参照して説明する。図１は不揮発性半導体記憶装置を示す図、図１（ａ）はメモリセル部の構成を示す図、図１（ｂ）はメモリセルブロックの構成を示す図、図２はメモリセルアレイの構成を示す図、図２（ａ）はメモリセルアレイの構成を示す平面模式図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿う断面図ある。本実施例では、不揮発性半導体記憶装置としてのＮＯＲ型フラッシュメモリのデータ読み出し方法を変更している。

図１（ａ）に示すように、不揮発性半導体記憶装置３０にはメモリセル部１１が設けられる。不揮発性半導体記憶装置３０はＮＯＲ型フラッシュメモリであり、ここではメモリセル部１１以外の入出力回路や電源昇圧回路などの図示を省略している。メモリセル部１１には、メモリセルブロックＭＣＢ１乃至４が配置形成される。

図１（ｂ）に示すように、メモリセルブロックＭＣＢ１乃至４には、それぞれ、ロウデコーダ１２、センスアンプ１３、カラムデコーダ１４、及びメモリセルアレイ１６が設けられる。

メモリセルアレイ１６に設けられるワード線ＷＬは、上下方向に並列配置される。メモリセルアレイ１６に設けられるビット線ＢＬは、左右方向に並列配置される。ワード線ＷＬとビット線ＢＬが交差する部分にメモリセル１５が設けられ、メモリセル１５はメモリセルアレイ１６内部にマトリックス状に配置形成される。

ロウデコーダ１２は、メモリセルアレイ１６の上側に設けられ、並列配置される複数本のワード線ＷＬをメモリセルアレイ１６に配給する。センスアンプ１３は、メモリセルアレイ１６とカラムデコーダ１４の間に設けられ、並列配置される複数本のビット線ＢＬをメモリセルアレイ１６に配給する。センスアンプ１３は、メモリセル１５に記憶されるデータを入力し、その情報を増幅出力する。カラムデコーダ１４は、センスアンプ１３から出力されるビット線ＢＬの情報をデコードして出力する。

図２（ａ）に示すように、メモリセルアレイでは、ビット線ＢＬ０１乃至０３が左右方向に設けられ、互いに一定な間隔で離間され、並列配置される。ワード線ＷＬ０１乃至０５が上下方向に設けられ、互いに一定な間隔で離間され、並列配置される。ビット線とワード線が交差する領域にメモリセルトランジスタのゲートが設けられ、ワード線と交差しない領域にドレインコンタクトとソースコンタクトとが設けられる。例えば、ビット線ＢＬ０２とワード線ＷＬ０２の交差する領域のゲートと、ドレインコンタクトＤＣ０２のワード線ＷＬ０２側（ドレインコンタクトＤＣ０２の１／２）と、ソースコンタクトＳＣ０２のワード線ＷＬ０２側（ソースコンタクトＳＣ０２の１／２）とが１つのメモリセルトランジスタを構成する。

図２（ｂ）に示すように、メモリセルアレイでは、半導体基板１の表面にＰウエル２が設けられる。Ｐウエル２はメモリセルアレイ１６の全体に設けられる。Ｐウエル２の表面に、Ｎ＋層からなるソース層３ａ及びドレイン層３ｂが選択的に設けられる。ソース層３ａとドレイン層３ｂの間のＰウエル層２上に、浮遊ゲート電極膜５ａ、制御ゲート絶縁膜４ｂ、及び制御ゲート電極膜５ｂが積層形成される。浮遊ゲート電極膜５ａ、制御ゲート絶縁膜４ｂ、及び制御ゲート電極膜５ｂがメモリセルトランジスタのゲート（２重ゲート構造）となる。

ソース層３ａ及びドレイン層３ｂと、浮遊ゲート絶縁膜４ａ、浮遊ゲート電極膜５ａ、及び制御ゲート絶縁膜４ｂの側面と、制御ゲート電極膜５ｂの上面及び側面とを覆うように層間絶縁膜６が設けられる。

ソース層３ａ及びドレイン層３ｂの一部を露出するように開口部が設けられ、開口部にビア７が埋設される。ドレイン層３ｂのビア７上には、ビア７と接するビア８が設けられる。ビア８上には、ビア８と接続されるビット線としてのビット線配線層９が設けられる。ビット線配線層９には金属配線層が使用される。ソース層３ａのビア７は図示しないソース線に接続され、メモリセルトランジスタのゲートはワード線に接続される。

次に不揮発性半導体記憶装置のデータ読み出し動作について、図３乃至６を参照して説明する。図３は不揮発性半導体記憶装置のデータ読み出し動作を示すフローチャート、図４は不揮発性半導体記憶装置のデータ読み出し時の選択及び非選択メモリセルを示す模式図、図５は不揮発性半導体記憶装置のデータ読み出し時での印加電圧を示す図、図６は不揮発性半導体記憶装置のデータ読み出しでの電荷を示す模式図である。

図３に示すように、不揮発性半導体記憶装置では、まず、メモリセルにデータの書き込みを行う。ここでは、“１”（消去状態）或いは“０（ゼロ）”（書き込み状態）のデータをメモリセルに書き込んでいるが、メモリセルが多値、例えば２ｂｉｔの場合、“１１”（消去状態）、“１０”（書き込み状態）、“０１”（書き込み状態）、或いは“００（ゼロ）”（書き込み状態）のデータをメモリセルに書き込む（ステップＳ１）。

次に、データを読み出すメモリセルの選択を行う。ここでは、図４に示すように、データを読み出す選択されたメモリセルが、例えば“１”のデータを有し、隣接する非選択のメモリセルが、例えば“０（ゼロ）”のデータを有する場合である。選択メモリセルが“１”のデータで、隣接する非選択メモリセルが“０（ゼロ）”のデータの場合、他の場合よりもメモリセル間の相互干渉ノイズが増大してメモリセルのデータの誤読み出しが発生しやすい（ステップＳ２）。

続いて、選択されたメモリセルのデータの読み出しを行う。具体的には、図５に示すようにそれぞれの線に電圧を印加してデータの読み出しを行う。

従来では、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄ、例えば約５Ｖを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄ、例えば約１Ｖを印加し、非選択ワード線及びソース線を接地電圧Ｖｓｓ（０（ゼロ）Ｖ）にし、非選択ビット線を開放（Ｏｐｅｎ）にして選択されたメモリセルのデータの読み出しを行う。

ここで、データ読み出しでの電荷を模式的に示す（図６）。なお、図６では図４で示したメモリセルの模式図とは電荷の配置は変更表示している。図６に示すように、データ読み出しでの電荷を、選択されたメモリセルＣ２の電荷をｑｃ０１、非選択のメモリセルの電荷をｑｃ００、ソース線に接続されるソースコンタクトの電荷をｑｓ００、選択されたメモリセルのビット線に接続されるドレインコンタクトの電荷をｑｄ０１、非選択のビット線に接続されるドレインコンタクトの電荷をｑｄ００とそれぞれ表すと、
qc00＞qd01＞qc01＞qs00≧０・・・・・・・・・・・・・・式（１）
の関係が成立する。

メモリセルの相互干渉の電気力線は、電荷の高い方から低い方に向かうので、選択されたメモリセルＣ２は隣接する非選択のメモリセル（Ｃ１、Ｃ３、Ｂ１、Ｂ２、Ｂ３）からの相互干渉の影響を受ける。非選択のメモリセル（Ａ１、Ａ２、Ａ３）からの電気力線は、ソースコンタクトの電荷が０（ゼロ）であるから、ソースコンタクトが終端となるので、非選択のメモリセル（Ａ１、Ａ２、Ａ３）からの相互干渉の影響は遮断される。ここで、非選択のドレインコンタクトが開放（Ｏｐｅｎ）となっているので、電気力線の終端とはならない。このため、非選択のメモリセル（Ｃ１、Ｃ３、Ｂ１、Ｂ３）からの電気力線は、選択されたメモリセルＣ２と相互干渉する。非選択のメモリセルＢ２は、ドレインコンタクトＤＣ０２との関係が、
qc00＞qd01・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（２）
であり、選択されたメモリセルＣ２との相互干渉は比較的小さい。

一方、本実施例では、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄ、例えば約５Ｖを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄ、例えば約１Ｖを印加し、非選択ワード線、非選択ビット線、及びソース線を接地電圧Ｖｓｓにして選択されたメモリセルのデータの読み出しを行う。

非選択のドレインコンタクト（ＤＣ０１、ＤＣ０３）が接地電圧Ｖｓｓに設定されるので、
qd00＜qc00・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（３）
となり、電気力線の終端を非選択のドレインコンタクト（ＤＣ０１、ＤＣ０３）に作ることができる。

上述したように、本実施例の不揮発性半導体記憶装置のデータ読み出し方法では、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄ、例えば約５Ｖを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄ、例えば約１Ｖを印加し、非選択ワード線、非選択ビット線、及びソース線を接地電圧Ｖｓｓにして選択されたメモリセルのデータの読み出しを行う。

このため、電気力線の終端を非選択のドレインコンタクトに作ることができ、選択されたメモリセルへの相互干渉を大幅に抑制することができる。したがって、誤読み出しを防止することができ、電流センス幅を拡大することができる。

なお、本実施例では、選択メモリセルのデータを“１”、隣接する非選択メモリセルのデータを“０”に設定しているが、必ずしもこれに限定されるものではない。選択メモリセルと隣接する非選択メモリセルのデータ状態が異なる場合、或いは同じ場合によらず適用することができる。また、メモリセルが多値（２ｂｉｔ以上）の場合でも誤読み出しを防止することができる。

次に、本発明の実施例２に係る不揮発性半導体記憶装置のデータ読み出し方法について、図面を参照して説明する。図７は不揮発性半導体記憶装置のメモリセルアレイの構成を示す平面模式図、図８はメモリセルアレイの断面図、図８（ａ）は図７のＢ−Ｂ線に沿う断面図、図８（ｂ）は図７のＣ−Ｃ線に沿う断面図、図９はメモリセルのセル間相互干渉を示す模式図である。本実施例では、ワード線の間にソース線を設けて隣接メモリセル間の相互干渉容量を低減している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、不揮発性半導体記憶装置のメモリセルアレイでは、ビット線ＢＬ０１乃至０３が左右方向に設けられ、互いに一定な間隔で離間され、並列配置される。ワード線ＷＬ０１乃至０５が上下方向に設けられ、互いに一定な間隔で離間され、並列配置される。ワード線とワード線の間に、ワード線と一定な間隔で離間されたソース線ＳＬ０１及びＳＬ０２がそれぞれ設けられる。

図８に示すように、ソース層３ａとドレイン層３ｂの間には、ソース層３ａとドレイン層３ｂとを離間するためのＳＴＩ（Shallow Trench Isolation）２１が、Ｐウエル２の表面にソース層３ａ及びドレイン層３ｂよりも深く埋設される。ソース層３ａ上にはビア７を介してソース線としてのソース線配線層２２が形成される。ソース線配線層２２には金属配線層が使用される。ソース層３ａ上のビア７及びソース線配線層２２は隣接するメモリセルの相互干渉を抑制する働きをする。ドレイン層３ｂ上には、ビア７及び８を介してビット線としてのビット線配線層９が設けられる。ビット線配線層９は、ソース線配線層２２の上部に層間絶縁膜６を介して設けられる。ソース層３ａはビア７を介してソース線に接続され、ドレイン層３ｂはビア７及び８を介してビット線に接続される。

図９に示すように、浮遊ゲートＦＧと基板との間の容量を浮遊ゲート容量Ｃ_ＦＧ、浮遊ゲートＦＧと制御ゲートＣＧとの間の容量を制御ゲート容量Ｃ_ＣＧ、メモリセル間の相互干渉容量をメモリセル間相互干渉容量Ｃ_ＣＳＫと表すと、本実施例のメモリセルでは選択メモリセルと非選択メモリセルの間のソース層上に、ビア７及びソース配線層２２からなるソース線がメモリセルのゲート部よりも高く設けられ、しかもソース線は接地電圧Ｖｓｓに設定される。なお、不揮発性半導体記憶装置の選択されたメモリセルのデータ読み出しは実施例１と同様に行われる。

上述したように、本実施例の不揮発性半導体記憶装置のデータ読み出し方法では、隣接するメモリセルとメモリセルの間のソース層上に、ビア７及びソース配線層２２からなるソース線がメモリセルのゲート部よりも高く設けられる。選択されたメモリセルのデータの読み出し時、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄ、例えば約５Ｖを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄ、例えば約１Ｖを印加し、非選択ワード線、非選択ビット線、及びソース線を接地電圧Ｖｓｓに設定される。

このため、電気力線の終端を非選択のドレインコンタクトに作ることができ、ソース線に隣接する選択メモリセルと非選択メモリセルの間のメモリセル間相互干渉容量Ｃ_ＣＳＫを大幅に低減することができ、選択されたメモリセルへの相互干渉を実施例１よりも抑制することができる。したがって、誤読み出しを防止することができ、電流センス幅を拡大することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例１及び２では、ＮＯＲ型フラッシュメモリに適用したがＤＩＮＯＲ（Divided bit line NOR）型フラッシュメモリにも適用できる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルがマトリックス状に複数配置形成され、前記ソース線が前記ワード線の間に設けられる不揮発性半導体記憶装置のデータ読み出し方法であって、前記メモリセルにデータを書き込む工程と、前記メモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程とを具備する不揮発性半導体記憶装置のデータ読み出し方法。

（付記２） 制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルをマトリックス状に複数配置形成するメモリセルアレイが同一ウエル領域に設けられ、前記ソース線が前記ワード線の間に設けられ、前記メモリセルアレイを一括消去動作できる不揮発性半導体記憶装置のデータ読み出し方法であって、前記メモリセルにデータを書き込む工程と、前記メモリセルアレイのメモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程とを具備する不揮発性半導体記憶装置のデータ読み出し方法。

（付記３） 前記ソース線は金属配線である付記１又は２に記載の不揮発性半導体記憶装置のデータ読み出し方法。

本発明の実施例１に係る不揮発性半導体記憶装置を示す図、図１（ａ）はメモリセル部の構成を示す図、図１（ｂ）はメモリセルブロックの構成を示す図。 本発明の実施例１に係るメモリセルアレイの構成を示す図、図２（ａ）はメモリセルアレイの構成を示す平面模式図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿う断面図。 本発明の実施例１に係る不揮発性半導体記憶装置のデータ読み出し動作を示すフローチャート。 本発明の実施例１に係る不揮発性半導体記憶装置のデータ読み出し時の選択及び非選択メモリセルを示す模式図。 本発明の実施例１に係る不揮発性半導体記憶装置のデータ読み出し時での印加電圧を示す図。 本発明の実施例１に係る不揮発性半導体記憶装置のデータ読み出し時での電荷を示す模式図。 本発明の実施例２に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す平面模式図。 本発明の実施例２に係るメモリセルアレイの断面図、図８（ａ）は図７のＢ−Ｂ線に沿う断面図、図８（ｂ）は図７のＣ−Ｃ線に沿う断面図。 本発明の実施例２に係るメモリセルのセル間相互干渉を示す模式図。

符号の説明

１ シリコン基板
２ Ｐウエル
３ａ ソース層
３ｂ ドレイン層
４ａ 浮遊ゲート絶縁膜
４ｂ 制御ゲート絶縁膜
５ａ 浮遊ゲート電極膜
５ｂ 制御ゲート電極膜
６ 層間絶縁膜
７、８ ビア
９ ビット線配線層
１１ メモリセル部
１２ ロウデコーダ
１３ センスアンプ
１４ カラムデコーダ
１５ メモリセル
１６ メモリセルアレイ
２１ ＳＴＩ
２２ ソース線配線層
３０ 不揮発性半導体記憶装置
ＢＬ、ＢＬ０１〜０３ ビット線
Ｃ_ＣＧ 制御ゲート容量
Ｃ_ＣＳＫ メモリセル間相互干渉容量
Ｃ_ＦＧ 浮遊ゲート容量
ＣＧ 制御ゲート
ＦＧ 浮遊ゲート
ＤＣ０１〜０３、ＤＣ１１〜１３ ドレインコンタクト
ＭＣＢ１〜４ メモリセルブロック
ｑｃ００ 非選択メモリセルの電荷
ｑｃ０１ 選択メモリセルの電荷
ｑｄ００ 非選択メモリセルのドレインコンタクトの電荷
ｑｄ０１ 選択メモリセルのドレインコンタクトの電荷
ｑｓ００ ソースコンタクトの電荷
ＳＣ０１〜０３、ＳＣ１１〜１３ ソースコンタクト
ＳＬ０１、ＳＬ０２ ソース線
Ｖｂｉｔ−ｒｅａｄ 読み出しビット線電圧
Ｖｓｓ 接地電圧
Ｖｗｏｒｄ−ｒｅａｄ 読み出しワード線電圧
ＷＬ、ＷＬ０１〜０５ ワード線

Claims (5)

1. 制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルがマトリックス状に複数配置形成される不揮発性半導体記憶装置のデータ読み出し方法であって、
   前記メモリセルにデータを書き込む工程と、
   前記メモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程と、
   を具備することを特徴とする不揮発性半導体記憶装置のデータ読み出し方法。
2. 制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続されるメモリセルトランジスタから構成されるメモリセルをマトリックス状に複数配置形成するメモリセルアレイが同一ウエル領域に設けられ、前記メモリセルアレイを一括消去動作できる不揮発性半導体記憶装置のデータ読み出し方法であって、
   前記メモリセルにデータを書き込む工程と、
   前記メモリセルアレイのメモリセルの中から選択されたメモリセルに接続されるワード線に読み出しワード線電圧を印加し、前記選択されたメモリセルに接続されるビット線にビット線電圧を印加し、非選択のワード線及びビット線を接地電圧にし、前記ソース線を前記接地電圧にして前記選択されたメモリセルのデータを読み出す工程と、
   を具備することを特徴とする不揮発性半導体記憶装置のデータ読み出し方法。
3. 前記メモリセルには、多ビット情報が記憶されることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置のデータ読み出し方法。
4. 前記ソース線は、前記ワード線と並列配置される金属配線層から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置のデータ読み出し方法。
5. 前記メモリセルトランジスタは、制御ゲート電極と浮遊ゲート電極とを有する２重ゲート構造のトランジスタで、前記メモリセルはＮＯＲ型であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置のデータ読み出し方法。

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