JPH0676587A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速アクセスが可能であり、かつ、メモリセ
ルの消去時のしきい値の正確な検知が可能なＥＥＰＲＯ
Ｍを提供すること。 【構成】 通常の読出し等（ランダムアクセス）におい
ては、非選択メモリセルの制御ゲートの充電をソース側
及びドレイン側選択ゲートの少なくとも１つよりも先行
して行う。メモリセルの消去時のしきい値の判定を行う
場合には、読出しモードにおいて、非選択メモリセルの
制御ゲートを負に充電するタイミングより遅れて、選択
ゲートの充電が開始される。すなわち、制御ゲートが完
全に負のテスト電圧に設定されるまでは、選択ゲートを
閉じておき、ビット線が放電されるのを防ぐ。そして、
制御ゲートが完全に負のテスト電圧に設定された後、選
択ゲートがＯＮするように、選択ゲートの充電を遅れて
行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
のＮＡＮＤセル型ＥＥＰＲＯＭは、１のメモリセルのソ
ースと隣接するメモリセルのドレインとを共用する形で
直列接続して構成された複数のメモリセルを一単位とし
てビット線に接続されて構成される。このメモリセル
は、通常、電荷蓄積層と制御ゲートとが積層されたＦＥ
ＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板
又はｎ型基板に形成されたｐ型ウェル内に集積形成され
る。ＮＡＮＤセルのドレイン側は選択ゲートを介してビ
ット線に接続され、ソース側も選択ゲートを介してソー
ス線（基準電位配線）に接続される。メモリセルの制御
ゲートは、メモリセルアレイの行方向のメモリセルに連
続的に接続されてワード線となる。

【０００３】上記のように構成されたＮＡＮＤセル型Ｅ
ＥＰＲＯＭの動作は次の通りである。

【０００４】データ書込みの動作は、ビット線から最も
離れた位置のメモリセルから順に行われる。データを書
き込むために選択されたメモリセルの制御ゲートには高
電圧Ｖpp（＝２０Ｖ程度）が印加され、このメモリセル
よりもビット線側にあるメモリセルの制御ゲート及びド
レイン側の選択ゲートには中間電圧ＶppM （＝１０Ｖ程
度）が印加される。ビット線にはデータに応じて０Ｖ又
は中間電圧が与えられる。ビット線に０Ｖが与えられた
時に、その０Ｖの電位は選択メモリセルのドレインまで
伝達されることにより、ドレインから浮遊ゲートに電子
注入が生じる。この電子注入によりその選択されたメモ
リセルのしきい値は正方向にシフトする。この状態を例
えばデータ“０”とする。ビット線に中間電位が与えら
れた時には、電子注入が起こらないので、しきい値は変
化せず、負に止まる。この状態はデータ“１”である。

【０００５】データ消去は、ＮＡＮＤセル内のすべての
メモリセルに対して同時に行われる。すなわち全ての制
御ゲートを０Ｖとし、ビット線及びソース線を浮遊状態
として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖを印加
する。これにより、全てのメモリセルで浮遊ゲートの電
子がｐ型ウェルに放出され、しきい値は負方向にシフト
する。

【０００６】データ読出しの動作は、選択されたメモリ
セルの制御ゲートの電位を０Ｖとし、それ以外のメモリ
セルの制御ゲート及び選択ゲートの電位を電源電位Ｖcc
（＝５Ｖ）として、選択メモリセルで電流が流れるか否
かを検出することにより行われる。

【０００７】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば、“０”書込みされたメモ
リセルのしきい値の好ましい範囲は、０．５〜３．０Ｖ
程度となる。データ書込み後の経時変化、メモリセルの
製造パラメータのばらつきや電源電位のばらつきを考慮
すると、データ書込み後のしきい値分布はこれより小さ
い範囲であることが要求される。

【０００８】上記の要求を満たすために従来、以下の手
法によってデータの書込みと書込み状態の確認（ベリフ
ァイ）動作が行なわれている。図３３にそのデータ書込
みと書込み状態の確認（ベリファイ）動作を示す。

【０００９】図３３は、一本の制御ゲート線（ワード
線）に沿う５１２個のメモリセル（すなわちカラムアド
レス０〜５１１）を１ページとして、単位書込み時間を
４０μsec に設定して、ページモードでデータ書込みと
ベリファイ動作を繰り返す場合における１ページ分にデ
ータ書込み基本アルゴリズムを示している。

【００１０】まず、データ書込み回数を示すＮがＮ＝１
に設定され、ページ内のアドレスが０に設定され（Ｓ1
）、書込みモード設定（Ｓ2 ）、１ページ分のデータ
設定（Ｓ3 ）を経て、４０μsec の書込みパルスで１ペ
ージ分のデータ書込みが行われる（Ｓ4 ）。

【００１１】書込みが終了すると、書込みベリファイモ
ードに設定され（Ｓ5 ）、１ページ内のデータが順次読
出されて書込み状態が十分であるか否かが確認される
（Ｓ7）。書込みが不十分であれば、Ｎ＞１００である
か否かが判定され（Ｓ8 ）、ＮＯであればＮがステップ
アップされ（Ｓ9 ）、ページ内アドレスが０に再設定さ
れて（Ｓ10）、再び書込み（Ｓ2 、Ｓ3 、Ｓ4 ）とベリ
ファイ動作（Ｓ5 、Ｓ6）が繰り返される。この様に１
回の書込み時間を短くして小刻みな書込みとベリファイ
動作が繰り返される。

【００１２】ベリファイ動作でデータ書込み状態が十分
である事が確認されると、ページ内アドレスから５１１
に達しているか否かが判断され（Ｓ11）、ＮＯであれ
ば、読出しアドレスがステップアップされ（Ｓ2 ）、次
のアドレスについて同様にべリファイ読出し動作が繰り
返される。

【００１３】以上の動作を繰り返して、１ページ分、５
１２個のメモリセルのデータ書込みがすべて十分である
ことが確認されると（Ｓ11）、ベリファイ読出しモード
が解除されて（Ｓ13）、１ページ分のデータ書込みが終
了する。

【００１４】データ書込みを１００回繰り返してもデー
タ書込みが終了しない場合には（Ｓ8 ）、メモリセルに
何等かの異常があるものとみなして、ベリファイ読出し
モードが解除されて（Ｓ14）、書込み終了となる。

【００１５】上記のベリファイ方式は、最も書込みにく
いメモリセルに注目して、そのメモリセルが十分書込ま
れるまで書込み動作を繰り返す。従って、書込みが十分
行なわれたメモリセルに対しては、不必要な書込み動作
が繰り返される。例えば、あるメモリセルのしきい値が
０．５Ｖにまで書込まれている場合を考慮すると、理想
的にはこの状態が保たれれば良いが、もし書込み不足の
メモリセルが存在するとそのメモリセルが十分書込まれ
るまで書込み動作が繰り返される結果、すでに十分に書
き込まれているメモリセルのしきい値が不必要に上昇し
てしまう。

【００１６】以上のように、従来のＥＥＰＲＯＭでは、
最も書込みにくいメモリセルを対象に書込み動作が繰り
返されるので、書込みやすいメモリセルに対し不必要な
しきい値の上昇をまねく。しきい値が高くなるとそのメ
モリセルが読出し時に転送ゲートとして作用する時に、
非選択ワード線電位（Ｖcc）としきい値との差が小さく
なる。その結果として、読出し時のセル電流を減少さ
せ、アクセスタイムの増加を招くという問題点を生じ
る。

【００１７】ＮＡＮＤセル型ＥＥＰＲＯＭの別の問題と
して、センスアンプ回路の高速性能が十分でないという
問題がある。

【００１８】従来ＮＡＮＤセル型ＥＥＰＲＯＭのセンス
アンプ回路として、信号同期式インバータを２個用い
て、データラッチ機能を持たせたものが知られている。
このようなインバータを用いたセンスアンプ回路方式で
は、データのセンスに際して回路しきい値までビット線
を放電する必要があるため、高速センスができない。高
速センス動作を可能とするためには、ＤＲＡＭで用いら
れているフリップフロップを用いた差動型のセンスアン
プを適用することが考えられる。

【００１９】しかし、その場合には次のような問題があ
る。ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択メモリセル
が負のしきい値を持つ場合にセル電流が流れて、ビット
線電位が下がる。逆に正のしきい値を持つメモリセルの
場合にはセル電流は流れない。上記より、ビット線電位
はプリチャージレベルのままであるので、ＤＲＡＭで行
われていると同様に、センスアンプ回路に対して一対の
ビット線を接続して両者を同電位にプリチャージした
後、データ読出しを行うと、ビット線電位は参照電位に
対して低い電位か同電位となる。従って、プリチャージ
電位のまま保たれるビット線に対しては、ＤＲＡＭにお
けるセンスアンプをそのまま用いても読出しができな
い。

【００２０】このように、従来のＥＥＰＲＯＭのインバ
ータを用いたセンスアンプ回路は高速センスが難しく、
ＤＲＡＭにおけるようなフリップフロップ型センスアン
プを用いようとしても、そのままではセンス動作ができ
ない場合がある。

【００２１】更に、先に述べたように、ＮＡＮＤセル型
ＥＥＰＲＯＭでは、非選択メモリセルは転送ゲートとし
て用いられるため、データの読出しや書き込み時にその
制御ゲートを例えばＶccに充電する必要がある。この場
合、制御ゲートはワード線として多数のメモリセルが接
続されるために負荷容量が非常に大きく、その立上がり
時間や立ち下がり時間がアクセス時間の多くの割合を占
める。従って、高速アクセスが難しいという問題があ
る。

【００２２】データの読出しに際し、具体的に非選択メ
モリセルの制御ゲートの充電について説明する。

【００２３】データの読出しは、まず、ビット線をＶcc
に充電した後に、選択ＮＡＮＤセルブロックの非選択メ
モリセルの制御ゲートとソース側及びドレイン側の選択
ゲートを同じタイミングでＶssの状態からＶccに充電す
る。選択メモリセルの制御ゲートは回路上Ｖssに充電さ
れるように制御されるが、もともとＶssに固定されてい
る。

【００２４】上記の状態で、もし選択メモリセルのしき
い値が負であればセル電流が流れビット線電位はＶssへ
放電される。もし選択メモリセルのしきい値が正であれ
ば、セル電流は流れずビット線電位は“Ｈ”レベルを保
つ。このビット線電位をセンスアンプでセンスする。

【００２５】ＮＡＮＤセル型ＥＥＰＲＯＭでは、書込み
後に、メモリセルのしきい値はＶcc以下に設定されてい
る必要性があり、テストモードでの書き込み後のメモリ
セルのしきい値分布を調べるということが通常行われ
る。この場合は、選択されたメモリセルの制御ゲートに
正の電圧を印加し（例えば、１Ｖ、２Ｖ）、セル電流が
流れるか判定して、しきい値分布を導き出す。この場
合、通常の読出しモードと同じタイミングで回路を動作
する。

【００２６】更に、従来、消去側のメモリセルのしきい
値分布は詳細に測定することは困難である。しかし、信
頼性試験などの重要性から、選択メモリセルの制御ゲー
トに負の電圧を印加して、しきい値分布を得る方法が検
討され始めている。

【００２７】上記のように従来の読出しモードでは、制
御ゲートと、ソース側、ドレイン側選択ゲートの充放電
を同じタイミングで行っている。ここで選択された制御
ゲートに負電圧を印加して、負のしきい値分布測定、若
しくは消去のベリファイ読出し動作を行う場合を考え
る。

【００２８】例えば、メモリセルのしきい値が−２Ｖ以
下にあるかどうか調べる場合を例にとって説明する。

【００２９】この場合、選択メモリセルの制御ゲートに
−２Ｖ、非選択メモリセルの制御ゲートにＶccを印加
し、各セル電流が流れるかどうかを検出する。この時、
選択メモリセルの制御ゲートはＶssから−２Ｖに充電さ
れるが、ＮＡＮＤセル型ＥＥＰＲＯＭの場合、１本の制
御ゲートに多くメモリセルが接続されており、その立ち
上がりには、μsec オーダーの時間を要する。

【００３０】従って、もし選択メモリセルが−１Ｖ程度
のしきい値を有する場合、選択メモリセルの制御ゲート
がＶssから−２Ｖに移行する段階で選択メモリセルはし
ばらくＯＮ状態にあり、選択メモリセルの制御ゲートが
−１Ｖ以下になった段階で初めてＯＦＦ状態になる。

【００３１】この時、選択ゲートは選択メモリセルの制
御ゲートと同じタイミングでＶccに充電されていくの
で、制御ゲートがＶssから−１Ｖに至る間、セル電流が
流れ、ビット線電位は、放電されてしまう。

【００３２】よって、選択メモリセルの制御ゲートが−
２Ｖに充電された段階でセル電流が流れるかどうか調べ
るということはできない。

【００３３】従って、選択メモリセルの制御ゲートに負
電圧を印加して、メモリセルのしきい値を調べる場合、
選択メモリセルの制御ゲートと、選択ゲートを同時に充
電する従来の方法では、選択メモリセルの制御ゲートが
テスト電圧に充電される前にセル電流が流れてしまい、
正確な検知ができないという問題がある。

【００３４】

【発明が解決しようとする課題】上記のように、従来の
不揮発性半導体記憶装置には、下記のような問題があっ
た。

【００３５】書込み不足のメモリセルが存在するとその
メモリセルが十分書き込まれるまで書込み動作が繰り返
されるので、既に十分に書き込まれているメモリセルの
しきい値が不必要に上昇し、読出し時のセル電流を減少
させ、アクセスタイムの増加を招く。

【００３６】更に、ＥＥＰＲＯＭのインバータを用いた
センスアンプ回路は高速センスが難しく、ＤＲＡＭにお
けるようなフリップフロップ型センスアンプを用いよう
としても、そのままではセンス動作ができない場合があ
る。

【００３７】また、ＮＡＮＤセル型ＥＥＰＲＯＭは、非
選択メモリセルが転送ゲートとして用いられるので、デ
ータの読出し及び書込み時にその選択ゲートを充電する
必要があるが、この制御ゲートはワード線として多数の
メモリセルが接続されるため負荷容量が非常に大きいの
で、高速アクセスが困難である。

【００３８】加えて、選択メモリセルの制御ゲートに負
電圧を印加して、メモリセルのしきい値を調べる場合、
選択メモリセルの制御ゲートと、選択ゲートを同時に充
電する従来の方法では、選択メモリセルの制御ゲートが
テスト電圧に充電される前にセル電流が流れてしまい、
正確な検知ができない。

【００３９】本発明は、上記の事情に基づいてなされた
もので、下記の事項を目的とする。

【００４０】本発明の目的は、ビット毎のベリファイ動
作により、１ページ中の“０”書込み（電子注入）を行
うメモリセルにおいて、注入動作が不十分なメモリセル
に関しては再書込み動作を行うが、書込みが十分なされ
たメモリセルに対しては、それ以上電荷注入がおこなわ
れないようなベリファイ制御を可能としたＥＥＰＲＯＭ
を提供することである。

【００４１】本発明の他の目的は、フリップフロップ型
のセンスアンプ回路を用いてデータ読出しを可能とした
ＥＥＰＲＯＭを提供することである。

【００４２】本発明の更に他の目的は、高速アクセスが
可能であり、かつ、メモリセルの消去時のしきい値の正
確な検知が可能なＥＥＰＲＯＭを提供することである。

【００４３】

【課題を解決するための手段】本発明の第１局面のＥＥ
ＰＲＯＭは、“０”書込みのメモリセルに対してはベリ
ファイ読出しを行ってラッチしたデータを破壊すること
なく、ベリファイ再書込みを行うようにことを特徴とし
ている。具体的には、１ページ分のメモリセル群に書込
み不足のメモリセルがある場合に、書込みが行なわれる
べきビット線に対してはベリファイ読出してラッチした
データを追加書込み時のデータとし、消去状態を保つべ
きビット線に対してはベリファイ読出してラッチしたデ
ータを反転させて追加書込み時のデータとすべく前記セ
ンスアンプ兼データラッチ回路のデータを制御する手段
を備えた。

【００４４】本発明の第２局面のＥＥＰＲＯＭは、デー
タラッチ兼センスアンプを、ＮＭＯＳフリップフロップ
を構成する二つのＮＭＯＳトランジスタの間及びＰＭＯ
Ｓフリップフロップを構成する二つのＰＭＯＳトランジ
スタの間で電流駆動能力を異ならせたＣＭＯＳフリップ
フロップにより構成し、かつＮＭＯＳフリップフロップ
とＰＭＯＳフリップフロップを読出しアドレスによって
異なるタイミングで活性化するようにしたことを特徴と
する。

【００４５】本発明の第３局面のＥＥＰＲＯＭは、非選
択メモリセルの制御ゲートの充電をビット線の充電と同
時に行うことを特徴とする。すなわち、通常の読出し等
（ランダムアクセス）においては、非選択メモリセルの
制御ゲートの充電をソース側及びドレイン側選択ゲート
の少なくとも１つよりも先行して行う。次に、メモリセ
ルの消去時のしきい値の判定を行う場合には、読出しモ
ードにおいて、選択メモリセルの制御ゲートを負に充電
するタイミングより遅れて、選択ゲートの充電が開始さ
れることを特徴とする。すなわち、制御ゲートが完全に
負のテスト電圧に設定されるまでは、選択ゲートを閉じ
ておき、ビット線が放電されるのを防ぐ。そして、制御
ゲートが完全に負のテスト電圧に設定された後、選択ゲ
ートがＯＮするように、選択ゲートの充電を遅れて行
う。

【００４６】

【作用】上記手段を講じた結果、次のような作用が生じ
る。

【００４７】本発明の第１局面によれば、“０”書込み
のメモリセルのベリファイ読出しデータを破壊すること
なく、次の再書込みを行うことによって、注入が不十分
なメモリセルに対しては、再び注入動作が、注入が十分
なメモリセルに対しては、ビット線に中間電位を与える
ことによって、さらなる注入をふせぐ動作がなされ、ビ
ット毎のベリファイ動作が可能となる。

【００４８】データ書込み後、読出し動作を行って、外
部制御回路において、設定データと比較を行い、十分書
込みがおこなわれたセルに対してはデータは“０”から
“１”に変えて再びデータを設定し、再書込みを行うと
いう手法も考えられる。しかしこれは、外部制御回路に
大きな負担をかける他、ベリファイの度に１ページ分の
データを全て比較する必要が生じ書込み時間の増加を招
くなど問題点が大きい。本発明によれば、外部制御回路
から与えるデータを変更することなしに、ビットごとに
ベリファイを行なえる。従って、本発明の第１局面によ
れば、ビット毎のベリファイ動作を行うことによって、
従来のような過剰書込みをなくして信頼性向上を図り、
高速性能を実現したＥＥＰＲＯＭを得ることができる。

【００４９】本発明の第２局面によれば、電流駆動能力
の異なるトランジスタ対を用いたフリップフロップ型セ
ンスアンプは、電流駆動能力の等しいトランジスタを用
いたフリップフロップの二つのノードに電位差を与えた
と等価になるから、参照電位とセンス電位が等しい場合
にも所望の安定状態にフリップフロップを動作させるこ
とが可能になる。この場合、ＮＭＯＳフリップフロップ
とＰＭＯＳフリップフロップの活性化のタイミングを読
出しアドレスによって異ならせ、二つのノードのいずれ
の側のデータをセンスするかに応じて一方の活性化を先
行させることによって、誤りなくデータを検出すること
ができる。従って、本発明の第２局面によれば、フリッ
プフロップ型センスアンプ回路を用いて高速センス動作
を実現したＥＥＰＲＯＭを提供することができる。

【００５０】本発明の第３局面によれば、非選択メモリ
セルの制御ゲートの充電をビット線と同時に行うように
したので、メモリセルの高速アクセスが可能になる。更
に、非選択メモリセルの制御ゲートがＶssから負電圧へ
充電する過程でも、選択ゲートが閉じているので、ビッ
ト線電位は放電されない。制御ゲートが負のテスト電圧
に完全に設定された後、選択ゲートがＯＮするので、確
実にしきい値の判定が可能となる。従って、本発明の第
３局面によれば、ＮＡＮＤセル型ＥＥＰＲＯＭの高速ア
クセスが可能になると共に、ＮＡＮＤセル型ＥＥＰＲＯ
Ｍにおいて消去時のしきい値分布を正確に測定すること
ができる。

【００５１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００５２】図１は、本発明の一実施例に係るＮＡＮＤ
セル型ＥＥＰＲＯＭシステムの構成例を示す。複数のＮ
ＡＮＤセル型ＥＥＰＲＯＭチップ１は、後に詳述するア
ルゴリズムに従って制御するための制御回路ＬＳＩチッ
プ２により書き替えられる。

【００５３】図２（ａ）及び図２（ｂ）は、図１のシス
テムをＬＳＩメモリカードに適用した場合の斜視図と平
面図とをそれぞれ示す。こＬＳＩメモリカードは、カー
ド本体３に４個のＥＥＰＲＯＭチップ１と１個の制御回
路ＬＳＩチップ２を搭載しており、外部端子４により外
部との信号の送受信を行うように構成されている。

【００５４】図３は、図１のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの具体的な構成例を示す。

【００５５】図３によれば、本ＥＥＰＲＯＭは、メモリ
セルアレイ２１と、メモリセルアレイ２１に対してデー
タ書込み及び読出しを行うためのビット線制御回路２６
を有している。ビット線制御回路２６はデータ入出力バ
ッファ２５に接続されている。制御ゲート制御回路２３
は、メモリセルアレイ２１のロウデコーダ２２によって
選択される制御ゲート線にデータ書込み、消去、読出し
及びベリファイの各動作に対応して所定の制御信号を出
力する。基板電位制御回路２４はセルが構成されるｐ型
ウェルを通常は０Ｖ、消去時にＶpp（〜２０Ｖ）に制御
する。入力されたアドレスはアドレスバッファ２８を通
してロウデコーダ２２及びカラムデコーダ２７に伝達さ
れる。

【００５６】図４（ａ）及び図４（ｂ）は、図３のメモ
リセルアレイ２１の一つのＮＡＮＤセル部分のそれぞれ
平面図及び等価回路図である。図５（ａ）及び図５
（ｂ）はそれぞれ図４（ａ）のＡ−Ａ′及びＢ−Ｂ′断
面図である。

【００５７】素子分離酸化膜１２で囲まれたｐ型シリコ
ン基板（又はｐ型ウェル）１１に複数のＮＡＮＤセルか
らなるメモリセルアレイが形成されている。一つのＮＡ
ＮＤセルに着目して説明する。

【００５８】本実施例では、８個のメモリセルＭ1 〜Ｍ
8 が直列接続されて一つのＮＡＮＤセルを構成してい
る。メモリセルはそれぞれ、基板１１にゲート接続膜１
３を介して浮遊ゲート１４（１４1 、１４2 、…、１４
8 ）が形成され、この上に層間絶縁膜１５を介して制御
ゲート１６（１６1 、１６2 、…、１６8 ）が形成され
て、構成されている。これらのメモリセルのソース、ド
レインであるｎ型拡散層１９は隣接するメモリセル同志
がソース及びドレインを互いに共用する形で、直列接続
されている。ＮＡＮＤセルのドレイン側及びソース側に
は、それぞれ、メモリセルの浮遊ゲート及び制御ゲート
と同時に形成された選択ゲート１４9 及び１６9 と、１
４10及び１６10とが設けられている。

【００５９】上記のように素子形成された基板上はＣＶ
Ｄ酸化膜１７により覆われ、この上にビット線１８が配
設されている。ビット線１８はＮＡＮＤセルの一端のド
レイン側拡散層１９にコンタクトさせている。

【００６０】メモリセルの行方向に並ぶＮＡＮＤセルの
制御ゲート１６は行方向のメモリセルの共通の制御ゲー
ト線ＣＧ1 、ＣＧ2 、…、ＣＧ8 として配設されてい
る。これらの制御ゲート線はワード線となる。選択ゲー
ト１４9 、１６9 、及び１４10、１６10もそれぞれ行方
向の選択ゲートの共通の選択ゲート線ＳＧ1 、ＳＧ2 と
して配設されている。

【００６１】図６は、上記のように構成されたＮＡＮＤ
セルがマトリクス状に配列されたメモリセルアレイの等
価回路を示す。

【００６２】図７及び図８は、図３のロウデコーダ２２
の具体的な構成例を示す。図７において、ＮＡＮＤゲー
トＧ1 により、アドレスＡｉとイネーブル信号ＲＤＥＮ
Ｂによって１つのＮＡＮＤセルブロックが選択される。
ゲートＧ1 の出力の１つは、インバータＩ1 を介し、Ｅ
タイプｎチャネルＭＯＳトランジスタＱn9とＥタイプｐ
チャネルＭＯＳトランジスタＱp6からなるトランスファ
ゲートを介してノードＮ1 に接続されている。ゲートＧ
1 の出力の他の１つは、インバータを介さずＥタイプｎ
チャネルＭＯＳトランジスタＱn10 とＥタイプｐチャネ
ルＭＯＳトランジスタＱp7からなるトランスファゲート
を介してノードＮ1 に接続されている。これらの転送経
路は、制御信号ＥＲＡＳＥ、／ＥＲＡＳＥによって、読
出し、書込みの場合と、消去の場合に応じて選択され
る。

【００６３】ＤタイプｎチャネルＭＯＳトランジスタＱ
D3、ＱD6はそれぞれ、ノードＮ1 、Ｎ3 を昇圧するため
のトランジスタである。ＩタイプｎチャネルＭＯＳトラ
ンジスタＱI1、ＥタイプｎチャネルＭＯＳトランジスタ
Ｑn11 及びＱn12 は、高電位ＶppをノードＮ3 に転送す
るためのポンプ回路を構成する。ＤタイプｎチャネルＭ
ＯＳトランジスタＱD2、ＱD4、ＱD5はそれぞれノードＮ
5 とＮ1 、Ｎ1 とＮ2、Ｎ2 とＮ3 を電気的に分離する
ためのトランジスタである。

【００６４】図８において、ＥタイプｎチャネルＭＯＳ
トランジスタＱn14 、Ｑn16 、Ｑn18 、Ｑn20 、Ｑn22
、Ｑn24 、Ｑn26 、Ｑn28 、Ｑn30 及びＱn32 は、選
択ゲート及び制御ゲートをそれぞれ選択的に接地するた
めのトランジスタである。ＥタイプｎチャネルＭＯＳト
ランジスタＱn13 、Ｑn15 、Ｑn17 、Ｑn19 、Ｑn21 、
Ｑn23 、Ｑn25 、Ｑn27 、Ｑn29 及びＱn31 は、図３の
制御ゲート制御回路２３の出力をそれぞれ、選択ゲート
ＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 に選択的に
転送するためのものである。

【００６５】上記のように構成された、図７及び図８の
ロウデコーダ２２の各モードにおける動作を次に説明す
る。

【００６６】データ読出し時には、消去信号ＥＲＡＳＥ
は“Ｌ”、／ＥＲＡＳＥは“Ｈ”である。アドレス信号
Ａｉとイネーブル信号ＲＤＥＮＢが“Ｈ”となって選択
された場合、ノードＮ5 、Ｎ1 、Ｎ2 及びＮ3 はＶcc、
ノードＮ4 は０Ｖとなる。このときクロックφL は
“Ｈ”である。この後、クロックφL が“Ｌ”になり、
クロックφB が“Ｈ”になると、ノードＮ1 とＮ3 は電
源電位Ｖccより高い電位（Ｖcc＋Ｖth）になり、所望の
読出し電圧が選択ゲートＳＧ1 、ＳＧ2 及び制御ゲート
ＣＧ1 〜ＣＧ8 に出力される。例えば、制御ゲートＣＧ
2 が選択された場合には、ＳＧ1 、ＳＧ2 、ＣＧ1 並び
にＣＧ3 〜ＣＧ8 はＶccとなり、ＣＧ2 は０Ｖとなる。
ベリファイ読出しの場合には、選択された制御ゲートＣ
Ｇ2 は０．５Ｖとなる。

【００６７】データ書込みの場合には、ＥＲＡＳＥは
“Ｌ”、／ＥＲＡＳＥは“Ｈ”である。従って、読出し
と同様に選択されたブロックでは、ノードＮ1 、Ｎ2 、
Ｎ3 、Ｎ5 はＶcc、ノードＮ4 は０Ｖである。この後、
リングオシレータの出力φR が出力されると、選択され
たブロックのノードＮ1 、Ｎ2 、Ｎ3 、Ｎ5 はＶpp（〜
２０Ｖ）となる。この後クロックφL が“Ｌ”になり、
クロックφB が“Ｈ”になって、ノードＮ1 、Ｎ3 はＶ
pp＋Ｖthになり、選択ゲートＳＧ1 、ＳＧ2 、制御ゲー
トＣＧ1 〜ＣＧ8 に所望の電位が出力される。例えば、
制御ゲートＣＧ3が選択された場合には、ＳＧ1 はＶM
（〜１０Ｖ）となり、ＣＧ1 、ＣＧ2 はＶH となり、Ｃ
Ｇ3 はＶppとなり、ＣＧ4 〜ＣＧ8 はＶM となり、ＳＧ
2 は０Ｖとなる。

【００６８】データ消去の場合には、消去信号ＥＲＡＳ
Ｅが“Ｈ”、／ＥＲＡＳＥが“Ｌ”となる。これにより
選択されたブロックのノードＮ1 、Ｎ2 、Ｎ3 及びＮ5
は０Ｖとなり、ノードＮ4 はＶccとなり、選択ゲートＳ
Ｇ1 、ＳＧ2 並びに制御ゲートＣＧ1 〜ＣＧ8 は０Ｖと
なる。非選択ブロックでは書込み時と同様に、ノードＮ
1 、Ｎ3 がＶpp＋Ｖthとなり、選択ゲートＳＧ1 、ＳＧ
2 及び制御ゲートＣＧ1 〜ＣＧ8 はＶppとなる。

【００６９】以上の動作に於いて、セルが形成されるｐ
型ウェルに与えられる電位Ｖwellは、図３の基板電位制
御回路２７の出力により制御される。この出力により、
ｐ型ウェル電位Ｖwellは、データ消去の時のみＶppとな
り、それ以外の場合は０Ｖに保たれる。

【００７０】図９は図３のビット線制御回路２６の具体
的な構成例を示している。センスアンプ／データラッチ
回路は、ＥタイプｐチャネルＭＯＳトランジスタＱp1、
Ｑp2、及びＥタイプｎチャネルＭＯＳトランジスタＱn
1、Ｑn2を用いた信号同期式インバータと、Ｅタイプｐ
チャネルＱp3、Ｑp4及びＥタイプｎチャネルＭＯＳトラ
ンジスタＱn3、Ｑn4を用いた信号同期式インバータの組
み合わせにより構成されている。

【００７１】ＥタイプｎチャネルＭＯＳトランジスタＱ
n5、Ｑn6は、アドレスによって選ばれるカラム選択信号
ＣＳＬｉによってオン、オフし、データ入出力線ＩＯ、
／ＩＯとこのセンスアンプ／データラッチ回路の間のデ
ータの転送を制御するためのトランスファゲートであ
る。

【００７２】１アドレスが８ビットの構成の場合は、Ｃ
ＳＬｉは８本のビット線に対し共通の信号となる。

【００７３】ＥタイプｎチャネルＭＯＳトランジスタＱ
n7はセンスアンプ／データラッチ回路とビット線ＢＬｉ
のデータ転送を制御するトランスファゲートである。読
出し時にはクロックφCDが“Ｈ”、書込み時にはクロッ
クφCDはＶM （〜１０Ｖ）となって、このＭＯＳトラン
ジスタＱn7によりデータの転送が行われる。

【００７４】ＥタイプｐチャネルＭＯＳトランジスタＱ
p5は、ビット線プリチャージ用トランジスタである。制
御信号／ＰＲＥが“Ｌ”になると、このＭＯＳトランジ
スタＮp5がオンとなり、ビット線ＢＬｉがＶcc＝５Ｖに
プリチャージされる。

【００７５】ＥタイプｎチャネルＭＯＳトランジスタＱ
n8は、リセット用トランジスタである。制御信号ＲＥＳ
ＥＴが“Ｈ”になると、このＭＯＳトランジスタＱn8が
オンになり、ビット線ＢＬi が接地電位にリセットされ
る。

【００７６】ＤタイプｎチャネルＭＯＳトランジスタＱ
D1は、高電位がメモリセルに印加されるデータ消去の時
にトランジスタＱp5及びＱn8に高電位が印加されないよ
うにするためのトランジスタであり、クロックφCUを
“Ｌ”にすることでＭＯＳトランジスタＱD1がオフにな
ってＭＯＳトランジスタＱp5及びＱn8には高電位が印加
されなくなる。

【００７７】図９の制御回路の各モードによる動作を説
明する。

【００７８】データ読出し時には、クロックφA1、φB1
が“Ｈ”となり、クロックφA2、φB2が“Ｌ”となって
フリップフロップは非動作状態である。この時カラム選
択信号ＣＳＬｉは“Ｌ”、クロックφCDは“Ｈ”、クロ
ックφCUは“Ｈ”、制御信号／ＰＲＥは“Ｈ”、ＲＥＳ
ＥＴは“Ｌ”、ＶBTはＶccである。次に、制御信号／Ｐ
ＲＥは“Ｌ”となってビット線ＢＬｉがＶccにプリチャ
ージされる。制御信号／ＰＲＥが“Ｈ”となってビット
線ＢＬｉがフローティング状態になったら、ワード線を
所定の電位にしてメモリセルのデータが読出される。こ
の読出されたデータによってビット線ＢＬｉは“Ｈ”か
“Ｌ”となる。

【００７９】φA1を“Ｌ”、φA2を“Ｈ”にすると、ビ
ット線電位に応じてノードnode2 の電位が確定し、φB1
を“Ｌ”、φB2を“Ｈ”にすればデータがラッチ状態に
なる。カラム選択信号ＣＳＬｉを“Ｈ”とすることで、
データは入出力線ＩＯ、／ＩＯに転送される。

【００８０】図１０にデータ入出力バッファ２５の構成
例を示し、図１１に非ベリファイ時のデータ入力波形を
示す。非ベリファイ時のデータ書込み時には、まず図９
のビット線制御回路２６のクロックφCDが“Ｌ”となっ
てビット線ＢＬｉとセンスアンプが切り離される。

【００８１】“０”書込みのビット線につながるＩＯに
はＶssが、ＩＯＢにはＶccが出力され、カラム選択信号
ＣＳＬｉがアドレス信号によって選ばれ、node1 がＩＯ
と、node2 がＩＯＢとつながる。これによってnode1 が
Ｖssに、node2 がＶccとなる。ＩＯ及びＩＯＢはカラム
選択信号ＣＳＬｉが閉じるまで、それぞれＶss、Ｖccに
保たれており、node1 がＶss、node2 がＶccの状態でラ
ッチされる。

【００８２】“１”書込みの場合も同様にして、ＩＯに
はＶccが、ＩＯＢにはＶssが出力されて、node1 がＶc
c、node2 がＶssの状態でラッチされる。

【００８３】１ページ分のデータがラッチされると、ク
ロックφCDが“Ｈ”となる。クロックφCDとＶBTが電源
電位Ｖccから中間電位ＶM となって、データによってビ
ット線電位はＶM か０Ｖとなる。書込みが終了すると、
ＶBTとφCDはＶccとなり、φA1、φB1が“Ｈ”、φA2、
φB2が“Ｌ”となり、ＲＥＳＥＴが“Ｈ”となってリセ
ットされる。

【００８４】次にベリファイ動作に移行し、読出し動作
が行われる。ベリファイ時の読出しでは選択ワード線に
０．５Ｖが与えられる。すなわち選択メモリセルのしき
い値が０．５Ｖ以上であれば“０”書込みされた状態、
０．５Ｖ以下であれば消去状態“１”とみなされる。従
って、ベリファイは“０”となるべきメモリセルが十分
注入動作がなされ“０”と読出されればＯＫ、電子注入
動作が不十分で“１”と読出されればＮＧで再度の書込
みが必要と判定される。

【００８５】“０”書込みの場合について考える。

【００８６】注入が十分におこなわれ、“０”がベリフ
ァイ読出しされた場合には、セル電流は流れないで、読
出し動作後センスアンプ回路のノードnode1 にはＶcc
が、node2 にはＶssがラッチされている。このセルは再
度の書込み動作は不必要であるからベリファイ再書込み
の際には、node1 にはＶccが、node2 にはＶssがラッチ
されれば良い。すなわち読出し動作の後ラッチしたデー
タを保ったまま、再書込みモードに入れば都合が良い。

【００８７】電子注入が不十分で“１”がベリファイ読
出しされた場合にはセル電流が流れ、読出し動作後セン
スアンプのノードnode1 にはＶssが、node2 にはＶccが
ラッチされている。このセルは再度の書込み動作が必要
であるから、ベリファイ再書込みの際にはnode1 にはＶ
ssが、node2 にはＶccがラッチされれば良い。すなわち
この場合にも、読出し動作の後ラッチしたデータを保っ
たまま再書込みモードに入れれば都合が良い。

【００８８】以上のように、“０”書込みのセルのベリ
ファイ動作に関しては、ベリファイ読出しでラッチした
データをそのまま保ったまま、次の再書込みモードに入
れれば、注入が十分なセルにはビット線に中間電位が与
えられて、さらなる不必要な電子注入を防ぎ、注入が不
十分なセルにはビット線にＶssが与えられて、再注入が
行なわれるという、ビット毎のベリファイが可能とな
る。

【００８９】“１”書込みの場合について考える。

【００９０】この場合電子注入はされずにメモリセルは
消去状態を保ったままで、しきい値は負の状態である。
この場合ベリファイ読出し後においてセンスアンプ回路
ののノードnode1 にはＶssが、node2 にはＶccがラッチ
されている。このセルは次の再書込みモードにおいても
注入は行なわないようにするため、node1 にはＶccが、
node2 にはＶssがラチッされる必要がある。すなわち
“０”書込みの場合は逆にラッチデータを反転してやる
必要がある。

【００９１】以上をまとめると、“０”書込みのメモリ
セルに対してはベリファイ読出しでラッチしたデータを
用い“１”書込みメモリセルに対してはベリファイ読出
しでラッチしたデータを反転してやれば良い。すなわち
再書込みの際外部制御回路から転送されてくるデータが
“０”であればラッチデータを保持したまま、“１”で
あればラッチデータを反転してやれば、外部制御回路か
らのデータを変化させることなくビット毎のベリファイ
が達成されることになる。

【００９２】上記の条件を達成するための具体的なベリ
ファイ制御動作を以下に述べる。

【００９３】ベリファィモードに入ると、ベリファイ制
御信号φVER が“Ｈ”にラッチされ、ベリファイ動作が
完了するまで“Ｈ”が保たれる。ベリファイモード時の
データ転送の波形図を図１２に示す。

【００９４】まず、制御信号φVER が“Ｈ”の状態にお
いて、ＩＯはＶccに固定される。この状態で、書き込み
制御信号ＷＥＳＢが“Ｌ”に遷移すると図１０の回路に
おいてＩＯＢも同様にＶccに固定される。その後、カラ
ム選択信号ＣＳＬｉがＶccになる。

【００９５】次に、制御信号ＷＥＳＢが“Ｈ”に遷移し
たときにデータが確定するが、“０”書込みの場合に
は、図１０の制御回路によってＩＯＢはＶccを保つ。
“１”書込みの場合には図１０の回路によってＩＯＢは
ＶccからＶssに反転する。その後カラム選択信号ＣＳＬ
ｉがＶssになる。

【００９６】以上の条件をもとに“０”書込みで注入が
十分に成された場合、“０”書込みで注入が不十分だっ
た場合、及び、“１”書込みの場合の３種類の各々の場
合について図１２を参照して説明する。

【００９７】図１２において、電子注入が十分成された
場合、ベリファイ読みだしによってノードnode1 にはＶ
ccが、node2 にはＶssがラッチされている。カラム選択
信号ＣＳＬｉがＶccになった時、ＩＯ、ＩＯＢにはいず
れもＶccが出力されている。この時ＩＯＢからカラムゲ
ートトランジスタＱn5、node2 、クロック信号同期式イ
ンバータのトランジスタＱn1、Ｑn2を通じて電流パスが
生じて、node2 の電位が上昇するが、トランジスタＱn5
が五極管動作していてここでの電圧降下成分が大きいた
め、node2 の電位上昇は１Ｖ以下に押さえられる。従っ
て、ラッチデータが壊されることはない。次に制御信号
ＷＥＳＢが“Ｈ”に遷移するが、ＩＯ、ＩＯＢは変化せ
ずＶccを保つ。その後カラム選択信号のＣＳＬｉがＶss
になると、node1 はＶccに、node2 はＶssになり、ベリ
ファイ読みだし直後のラッチ状態に戻る。

【００９８】図１２の“０”書込みにおいて、電子注入
が不十分な場合の動作は次の通りである。この場合、ベ
リファイ読出しによって、ノードnode1 にはＶssが、no
de2にはＶccがラッチされている。カラム選択信号ＣＳ
ＬｉがＶccになった時、ＩＯ、ＩＯＢにはいずれもＶcc
が出力されている。この時、ＩＯからカラムゲートトラ
ンジスタＱn6、node1 、クロック信号同期式インバータ
のトランジスタＱn3、Ｑn4を通じて電流パスが生じて、
node1 の電位が上昇するが、トランジスタＱn6が五極管
動作してしてここでの電圧降下成分が大きいため、node
1 の電位上昇は１Ｖ以下に押さえられる。従って、ラッ
チデータが壊されることはない。次に制御信号ＷＥＳＢ
が“Ｈ”に遷移するが、ＩＯ、ＩＯＢには変化せずＶcc
を保つ。その後カラム選択信号ＣＳＬｉがＶssになる
と、node1 はＶssに、node2 はＶccになり、ベリファイ
読出し直後のラッチ状態に戻る。

【００９９】図１２において、“１”書込みの動作は次
のようになる。この場合、ベリファイ読出しによって、
ノードnode1 にはＶssが、node2 にはＶccがラッチされ
ている。カラム選択信号ＣＳＬｉがＶccになった時、Ｉ
Ｏ、ＩＯＢにはいずれもＶccが出力されている。この状
態では上述のようにラッチデータが破壊されることはな
い。次に制御信号ＷＥＳＢが“Ｈ”に遷移するが、ＩＯ
は変化せずＶccを保ち、ＩＯＢはＶssに反転する。これ
によってnode1 はＶccに、node2 はＶssになり、ベリフ
ァイ読出し直後のラッチ状態が反転される。その後カラ
ム選択信号ＣＳＬｉがＶssになると、node1 はＶccに、
node2 はＶssになり、ベリファイ読出し直後と反転した
状態にデータがラッチされる。

【０１００】上記のようにして、１ページ分のデータが
ラッチされると、クロックφCDが“Ｈ”となる。次にφ
CDとＶBTがＶccから中間電位ＶM となって、データによ
ってビット線ＶM かＶssになる。すなわち注入が十分行
なわれ、それ以上注入動作を必要としない“０”書込み
のビット線にはＶM が、注入が不十分で更に注入動作を
必要とする“０”書込みのビット線はＶssが“１”書込
みのビット線にはＶMが供給される。

【０１０１】以上のような構成と基本動作モードとを持
つＮＡＮＤセル型ＥＥＰＲＯＭを持つ図１のシステム
は、図１３に示すアルゴリズムによってデータ書込みと
書込み状態の確認（ベリファイ）動作が行われる。ここ
では一本の制御ゲート線に沿う４０９６個のメモリセル
（即ちカラムアドレイ０〜５１１）を１ページとして、
ページモードでデータ書込みとベリファイ動作を繰り返
す場合のアルゴリズムを示している。

【０１０２】まず最初のページに対してページ番号０が
設定され（Ｓ1 ）、次にデータ書込み回数を示す数Ｎが
Ｎ＝０に設定され（Ｓ2 ）、ページ内アドレスが０に設
定される。次に、書込みモードの設定（Ｓ4 ）、１ペー
ジ分のデータ設定（Ｓ5 ）を経た後、４０μsec の書込
みパルスで１ページ分のデータ書込みが行われる（Ｓ6
）。

【０１０３】書込みが終了すると書込みベリファイモー
ドに設定され（Ｓ7 ）、読出し動作が行われ（Ｓ8 ）、
書込み状態が十分であるか否かが判定される（Ｓ９）。
書込みが不十分であると、Ｎ＜３であるか否かが判定さ
れる（Ｓ12）。この判定結果がＮＯであれば、Ｎがステ
ップアップされ（Ｓ13）、再書込み時間を決定する数Ｐ
が計算される（Ｓ14）。

【０１０４】次に再び書込みモードに設定され（Ｓ1
5）、１ページ分のデータ設定（Ｓ16）を経て、Ｐ×１
ｍsec のパルス幅で１ページ分のデータが再書込みされ
る（Ｓ17）。次に書込みベリファイモードに設定され
（Ｓ7 ）、読出し動作が行われ（Ｓ8 ）、書込み状態が
十分であるか否かが判定される（Ｓ9 ）。書込みが十分
であることが確認されると、ページ内アドレスが５１１
に達しているかどうかが判断され（Ｓ10）、ＮＯであれ
ば、次のアドレスに対して（Ｓ11）、ベリファイ読出し
動作が繰り返される。

【０１０５】以上の動作を繰り返して、１ページ分のメ
モリセルのデータ書込みが十分である事が確認される
と、ベリファイ読出しモードが解除され（Ｓ19）、１ペ
ージ分の書込みが終了する。

【０１０６】データ再書込みを３回繰り返してもデータ
書込みが終了しない場合には、メモリセルに何等かの異
常があるものとして、ベリファイモードが解除され（Ｓ
18）、書込み終了となる。

【０１０７】１ページ分の書込みが終了すると、ベリフ
ァイモードが解除され（Ｓ19）、最終ページであるかが
判断され（Ｓ20）、ＮＯであればページ番号がステップ
アップされ（Ｓ21）、上記ベリファイ書込み動作が繰り
返される。最終ページであると判断されると書込み終了
となる。

【０１０８】再書込み（Ｓ17）のパルス幅を１ｍsec と
して１回目のパルス幅４０μsec に比べて大幅に増加さ
せている事について説明する。

【０１０９】書込み後のしきい値分布を０．５Ｖ〜３Ｖ
に収める場合を考えると、１回目のパルス幅４０μsec
で０．５Ｖ以上のしきい値を持ったセルは再書込みされ
る必要はない。最も書込まれやすいセルのしきい値がパ
ルス幅４０μsec で３Ｖを越えないような電圧で書込む
ことはいうまでもない。問題はパルス幅４０μsec でぎ
りぎり０．５Ｖにしきい値が達しなかったセルである
が、再書込みパルス幅の上限はそのパルス幅４０μsec
でぎりぎり０．５Ｖにしきい値が達しなかったセルが３
Ｖのしきい値を有するのにどの程度の書込み時間がかか
るかで決まる。しきい値の変動量は書込み時間に対して
指数関数的に減少するので、パルス幅４０μsec でぎり
ぎり０．５Ｖにしきい値が達しなかったセルは１ｍsec
程度の再書込みパルスを与えても、しきい値が３Ｖを越
えることはない。

【０１１０】書込みパルス幅をチップ内部で次のように
増加させてもよい。これは、チップ内部で自動ベリファ
イを行うときに有効である。パルス幅決定には、図１４
に示すように、リングオシレータ５１と、リングオシレ
ータ５１が発生するパルス数が規定回数に達したら信号
を出す第１のカウンタ５２と、再書込みの回数を記憶し
前記の規定回数の設定を行う第２のカウンタ５３と、カ
ウンタ５２、５３のロジックをとり所定幅のパルス信号
及びリセット信号を出力するリセット信号発生回路５４
を用いる。

【０１１１】上記の例では再書込みパルス幅を２倍又は
３倍ずつ増加しているが、その倍率の設定はＴp ＝４０
×ＫN （Ｋは任意）のように自由度を持つので、必ずし
も等比数列的に増加させなくてもよい。即ち、しきい値
の変動量の大きいＮの小さい領域ではパルス幅を短く設
定できるよう（４０μsec →４０μsec →８０μsec→
１６０μsec ）のようにしてもよい。

【０１１２】数回再書込みする度に再書込みパルス幅を
増やしてもよい。例えば、（４０μsec →４０μsec →
１２０μsec →１６０μsec ）のように２回再書込みを
する度に再書込みパルス幅を２倍としてもよい。再書込
みパルス幅を等差数列的にＴp ＝４０×（Ｎ＋１）と
し、（４０μsec →８０μsec →１２０μsec →１６０
μsec ）と増加させてもよい。更に、再書込みパルス幅
を指数関数的に増加させてもよい。

【０１１３】上記のように任意の数式に従って再書込み
パルス幅を増加又は変化させることが可能である。再書
込みパルス幅をどのように増加させるか外部（例えばＣ
ＰＵ）に記憶しておき、任意に再書込みパルス幅を決定
してもよい。

【０１１４】再書込みパルスの幅を２倍ずつ増加させる
場合について、図１５を参照して説明する。

【０１１５】まず、最初のページに対してページ番号０
が設定され（Ｓ1 ）、次にデータ書込み回数を示す数Ｎ
がＮ＝０に設定され（Ｓ2 ）、ページ内アドレスが０に
設定される。次に書込みモードの設定（Ｓ4 ）、１ペー
ジ分のデータ設定（Ｓ5 ）を経た後、４０μsec の書込
みパルスで１ページ分のデータ書込みが行われる（Ｓ6
）。

【０１１６】書込みが終了すると書込みベリファイモー
ドに設定され（Ｓ7 ）、読出し動作が行われ（Ｓ8 ）、
書込み状態が十分であるか否かが判定される（Ｓ9 ）。
書込みが不十分であると、Ｎがステップアップされる
（Ｓ13）。次に再び書込みモードに設定され（Ｓ15）、
１ページ分のデータ設定（Ｓ16）を経て、４０×２N μ
sec のパルス幅で１ページ分のデータが再書込みされる
（Ｓ17）。次に書込みベリファイモードに設定され（Ｓ
7 ）、読出し動作が行われ（Ｓ8 ）、書込み状態が十分
であるか否かが判定される（Ｓ9 ）。書込みが十分であ
ることが確認されると、ページ内アドレスが５１１に達
しているかどうかが判断され（Ｓ10）、ＮＯであれば、
次のアドレスに対して（Ｓ11）、ベリファイ読出し動作
が繰り返される。

【０１１７】以上の動作を繰り返して、１ページ分のメ
モリセルのデータ書込みが十分である事が確認される
と、ベリファイ読出しモードが解除され（Ｓ19）、１ペ
ージ分の書込みが終了する。

【０１１８】１ページ分の書込みが終了すると、ベリフ
ァイモードが解除され（Ｓ19）、最終ページであるかが
判断され（Ｓ20）、ＮＯであればページ番号がステップ
アップされ（Ｓ21）、上記ベリファイ書込み動作が繰り
返される。最終ページであると判断されると書込み終了
となる。

【０１１９】図９のセンスアンプ／データラッチ回路
は、ＥタイプｐチャネルＭＯＳトランジスタＱp1、Ｑp
2、及びＥタイプｎチャネルＭＯＳトランジスタＱn1、
Ｑn2を用いた信号同期式インバータと、Ｅタイプｐチャ
ネルＱp3、Ｑp4及びＥタイプｎチャネルＭＯＳトランジ
スタＱn3、Ｑn4を用いた信号同期式インバータの組み合
わせにより構成されているが、図１６にＣＭＯＳフリッ
プフロップ回路で構成されたセンスアンプ／データラッ
チ回路を示す。

【０１２０】更に、図９では、カラム選択信号ＣＳＬｉ
は複数本のビット線に対して共通な例を示したが、ＣＳ
Ｌｉがビット線ごとに分割されている場合は、上記実施
例によらずベリファイ時の再データ入力時に“０”デー
タならばＣＳＬｉを“Ｌ”のままで開かず、“１”デー
タならばＣＳＬｉを“Ｈ”として開いてラッチデータを
反転させてもよい。

【０１２１】図１６に示すＣＭＯＳフリップフロップ型
センスアンプを用いた場合のより具体的な構成例を、図
１７を用いて説明する。

【０１２２】先に述べたようにＣＭＯＳフリップフロッ
プを用いたセンスアンプ回路をそのままＮＡＮＤセル型
ＥＥＰＲＯＭに適用した場合には、ビット線電位が変化
しないとデータを読出すことができない。図１７の実施
例のセンスアンプ回路はこの問題を解決している。

【０１２３】センスアンプ回路本体は、ｎチャネルＭＯ
ＳトランジスタＱn41 及びＱn42 とｐチャネルＭＯＳト
ランジスタＱp41 及びＱp42 とからなるＣＭＯＳフリッ
プフリップ構造で構成される。ｎチャネルＭＯＳトラン
ジスタＱn41 及びＱn42 の共通ソースノードには活性化
用ｎチャネルＭＯＳトランジスタＱn43 が設けられ、同
様にｐチャネルＭＯＳトランジスタＱp41 及びＱp42 の
共通ソースノードには活性化用ｐチャネルＭＯＳトラン
ジスタＱp43 が設けられている。Ｑn46 は、フリップフ
ロップ回路の２個のノードをイコライズするｎチャネル
ＭＯＳトランジスタである。フリップフロップ回路の２
個のノードＮ1 及びＮ2 はトランスファゲートｎチャネ
ルＭＯＳトランジスタＱn44 及びＱn45 を介して、ビッ
ト線ＢＬL 、ＢＬR に接続される。メモリセルはビット
線の負荷容量が大きなアンバランスを持たぬようにセン
スアンプ回路をはさんで同程度の数が接続されている。

【０１２４】ここで特徴的な構造として、図示しない
が、ＣＭＯＳフリップフロップ回路を構成するトランジ
スタにおいて、ｎチャネルＭＯＳトランジスタＱn42 の
チャネル幅をｎチャネルＭＯＳトランジスタＱn41 のチ
ャネル幅に対して２倍とし、ｐチャネルＭＯＳトランジ
スタＱp42 のチャネル幅をｐチャネルＭＯＳトランジス
タＱp41 のチャネル幅に対して２倍としている。すなわ
ちｎチャネルＭＯＳトランジスタＱn42 がｎチャネルＭ
ＯＳトランジスタＱn41 より駆動能力が大きく、ｐチャ
ネルＭＯＳトランジスタＱp42 がｐチャネルＭＯＳトラ
ンジスタＱp41 より駆動能力が大きくなるように、素子
寸法が設定されている。

【０１２５】上記のような構成を有するセンスアンプ回
路の動作を、図１８及び図１９の波形図を参照して説明
する。

【０１２６】図１８は、ビット線ＢＬL 側のメモリセル
ＭＬ8 を選択して、ランダムアクセスする時の波形図で
ある。

【０１２７】この場合、ビット線ＢＬR は参照電位とし
ての役割を有する。その動作はまずイコライズ用トラン
ジスタＱn46 のゲート信号ＥＱを“Ｈ”にして両ビット
線ＢＬL 、ＢＬR を等電位にプリチャージする。ここで
は（１／２）Ｖccにする。その方法は、例えば、ビット
線ＢＬL をＶccに、ビット線ＢＬR をＶssにプリチャー
ジしてフローティング状態にした後、イコライズ信号Ｅ
Ｑを“Ｈ”にすることによって達成するか、或いは、周
辺回路からビット線ＢＬL 又はＢＬR を（１／２）Ｖcc
を供絡してもよい。プリチャージ電位は（１／２）Ｖcc
に限らない。

【０１２８】この間、活性化信号φSAP は“Ｈ”、活性
化φSAN は“Ｌ”でフリップフロップ回路は不活性にな
っている。その後選択されたＮＡＮＤセルの選択ゲート
トランジスタＳＧＬ１、ＳＧＬ２にＶccを与え、選択さ
れたメモリセルのコントロールゲートにＶss、非選択メ
モリセルのコントロールゲートにＶccを与える。この
時、選択されたメモリセルＭＬ8 が“０”状態（Ｖth＞
０）であれば、セル電流が流れずビット線ＢＬL は（１
／２）Ｖccを保つ。“１”状態（Ｖth＜０）であればセ
ル電流が流れ、ビット線ＢＬL は（１／２）Ｖccから低
下する。

【０１２９】一方フリップフロップ回路のノードＮ2 に
つながるビット線ＢＬR に接続されているＮＡＮＤセル
の選択ゲート及びコントロールゲートはＶssのままで、
ビット線ＢＬR は（１／２）Ｖccレベルを保持する。

【０１３０】“０”読出しの場合は、上記のように、両
ビット線ＢＬL 及びＢＬR はいずれも（１／２）Ｖccで
同電位であるが、この状態において、ｎチャネル側の活
性化信号φSAN を“Ｈ”としてフリップフロップ回路中
のノードＮ3 をゆっくりとＶssレベルに引き下げる。こ
のとき、ＭＯＳトランジスタＱn42 のチャネル幅はＭＯ
ＳトランジスタＱn41 のチャネル幅の２倍であるから、
ＭＯＳトランジスタＱn42 の方が約２倍の電流を流す。
よってノードＮ2 がノードＮ1 よりも速くＶss電位へ引
き下げられる。

【０１３１】“１”読出しの場合、ビット線ＢＬR は
（１／２）Ｖccに保たれているが、ビット線ＢＬL はセ
ル電流が流れて（１／２）Ｖcc−０．５Ｖ程度まで低下
している。この状態でｎチャネル側の活性化信号φSAN
を“Ｈ”としてノードＮ3 の電位を引き下げる。この場
合、ＭＯＳトランジスタＱn42 はＭＯＳトランジスタＱ
n41 に比較して２倍のチャネル長を有するが、ゲート入
力電圧が０．５Ｖ低いために、ノードＮ1 がノードＮ2
よりも速くＶss電位へ引き下げられる。

【０１３２】以上の様にビット線レベル差を拡大したの
ち、ｐチャネル側の活性化信号φSAP を“Ｌ”にするこ
とによって、ビット線レベルの差を拡大して、一方がＶ
cc、他方がＶssの状態でデータラッチする。

【０１３３】図１７の右側のＮＡＮＤセルのメモリセル
ＭＲ8 を選択する場合を説明する。このときの動作波形
は図１９である。

【０１３４】図１８に示す場合と同様に両ビット線を
（１／２）Ｖccにイコライズした後、選択ゲートトラン
ジスタＳＧＲ１、ＳＧＲ２にＶcc、選択されたメモリセ
ルＭＲ8 のコントロールゲートにＶss、その他の非選択
メモリセルのコントロールゲートにはＶccを与える。こ
の時選択されたメモリセルＭＲ8 が“０”であればセル
電流が流れず、ビット線ＢＬR は（１／２）Ｖccを保
つ。“１”状態であればセル電流が流れ、ビット線ＢＬ
R は（１／２）Ｖccから低下する。

【０１３５】一方フリップフロップ回路のノードＮ1 に
つながるビット線ＢＬL に接続されているＮＡＮＤセル
の選択ゲート及びコントロールゲートはＶssのままであ
るので、ビット線ＢＬL の電位は（１／２）Ｖccレベル
を保ち続ける。

【０１３６】“０”読出しの場合、両ビット線ＢＬL 、
ＢＬR はいずれも（１／２）Ｖccで同電位であるが、こ
の状態でまず、ｐチャネル側の活性化信号φSAP を
“Ｌ”としてフリップフロップ回路中のノードＮ4 をゆ
っくりとＶccレベルへ引き上げる。トランジスタＱp42
のチャネル幅はトランジスタＱp41 のチャネル幅の２倍
であるから、トランジスタＱp42 の方が約２倍電流駆動
能力が高い。よってノードＮ2 がノードＮ1 よりも速く
Ｖcc電位へ引き上げられる。

【０１３７】“１”読出しの場合、ビット線ＢＬL は
（１／２）Ｖccに保たれているが、ビット線ＢＬR はセ
ル電流が流れて（１／２）Ｖcc−０．５Ｖ程度まで低下
している。ここでノードＮ4 をＶccへ引き上げる。この
場合トランジスタＱp42 はＱp41 の２倍のチャネル長を
有するが、ゲート入力電圧が０．５Ｖ高いためにノード
Ｎ1 がノードＮ2 より速くＶcc電位に引き上げられる。
以上のようにビット線電位差を、ｎチャネル側活性化信
号φSAN を“Ｈ”にすることによって拡大してデータを
ラッチする。

【０１３８】以上をまとめると、左側のメモリセルを読
出す場合には、ｎチャネル側活性化信号φSAN を先に引
上げ、右側のメモリセルを読出す場合にはｐチャネル側
の活性化信号φSAP を先に引下げることによって、参照
電位と検出電位が同電位でも所望の安定状態へフリップ
フロップを動作させることができる。

【０１３９】図１８及び図１９ではフリップフロップを
構成するトランジスタのチャネル幅を変えた場合につい
て説明している。しかし、フリップフロップの電流駆動
能力が違えば良いのであるから、チャネル幅を変えた場
合に限定されず、他にも種々の方法が考えられる。例え
ば、チャネル長を違えても良いし、しきい値電圧を変え
ても良いし、トランジスタの酸化膜厚を変えても良い
し、これらの組み合わせでもよい。

【０１４０】読出し時の各信号のタイミングも種々の変
形が可能である。例えば、図１８及び図１９において、
活性化信号φSAN を“Ｈ”、若しくは、活性化信号φSA
P を“Ｌ”にした後に、ビット線電位差が十分に開いた
ら、トランスファーゲートトランジスタＱn44 及びＱn4
5 のそれぞれの制御信号φL 及びφR を“Ｌ”として、
ビット線をフリップフロップ回路から切り離しても良
い。これにより、その後ビット線容量がセンスアンプか
ら見えなくなるために、高速なセンスが可能となる。そ
の場合のタイミング図を図２０に示す。

【０１４１】更に、図１８において、“１”読出し時、
セル電流が流れることによってある程度、ビット線電位
が下った後、選択ゲートや非選択メモリセルのコントロ
ールゲート電位をＶssとしてもよい。そのタイミング
は、図２１に示すように、ｎチャネル側活性化信号φSA
N を“Ｈ”とする前（時刻ｔ1 ）、ｎチャネル側活性化
信号φSAN を“Ｈ”とした後（時刻ｔ2 ）、ｐチャネル
側活性化信号φSAP を“Ｌ”とした後（時刻ｔ3 ）のい
ずれでも良い。図１９のタイミングに対しても同様に考
える事ができる。

【０１４２】更に、選択ゲートと制御ゲートの制御タイ
ミングが異ってもよい。

【０１４３】以上では、ＮＡＮＤセル型ＥＥＰＲＯＭの
センスアンプの実施例を述べているが、他のＥＥＰＲＯ
Ｍ、ＥＰＲＯＭ、マスクＲＯＭ等の不揮発性メモリを始
め各種半導体メモリに対して、同様のセンスアンプ回路
の適用可能である。

【０１４４】図２２は、図１７のセンスアンプ回路の変
形例である。活性化用トランジスタとして、ｐチャネル
側に二つのｐチャネルＭＯＳトランジスタＱp431、Ｑp4
32が設けられ、同様にｎチャネル側に二つのｎチャネル
ＭＯＳトランジスタＱn431、Ｑn432が設けられている。
ここで、ｎチャネルＭＯＳトランジスタＱn431の電流駆
動能力はｎチャネルＭＯＳトランジスタＱn432よりも小
さく、ｐチャネルＭＯＳトランジスタＱp431の電流駆動
能力はｐチャネルＭＯＳトランジスタＱp432よりも小さ
く設定されている。それ以外は、図１７と同じである。

【０１４５】図２２のセンスアンプ回路の場合、ｎチャ
ネル側をｐチャネル側より先に活性化する時（左側のメ
モリセルを読み出す時）には、まず活性化信号φSAN1に
よりＭＯＳトランジスタＱn431がオンにされ、次に活性
化信号φSAN2によりＭＯＳトランジスタＱn432がオンさ
れる。この動作は、共通ソース電位の電位引き下げをゆ
っくり行い、両ビット線の電位差が開いたら電流駆動能
力の大きなトランジスタで急速にソース電位を引き下げ
るために行われる。ｐチャネル側を先に活性化する場合
（右側のメモリセルを読出す時）も同様に、電流駆動能
力の小さいＭＯＳトランジスタＱp431が先にオンにさ
れ、遅れて電流駆動能力の大きい方のＭＯＳトランジス
タＱp432がオンにされる。

【０１４６】左側のメモリセルを読出す時のｐチャネル
側の活性化、及び、右側のメモリセルを読出す時のｎチ
ャネル側の活性化は、二つの活性化トランジスタの駆動
の前後関係は問わない。例えば、図２２の左側のメモリ
セルを読む場合、上述のように活性化信号φSAN1を先に
“Ｈ”とし、次に活性化信号φSAN2を“Ｈ”にする。そ
の後、ｐチャネル側を活性化することになるが、この場
合は、活性化信号φSAP1とφSAP2のタイミングは、φSA
P1の方が早くてもよいし、同時でも良いし、或いは駆動
能力の大きい方のφSAP2のみ“Ｌ”としてもよい。

【０１４７】先に述べたように、ＮＡＮＤセル型ＥＥＰ
ＲＯＭでは、非選択メモリセルは転送ゲートとして用い
られるため、読出しや書き込み時にその制御ゲートを例
えばＶccに充電する必要がある。この場合、制御ゲート
はワード線として多数のメモリセルが接続されるために
負荷容量が非常に大きく、その立上がり時間や立ち下が
り時間がアクセス時間の多くの割合を占める。従って、
高速アクセスが難しいという問題がある。

【０１４８】この問題を解決するためには、ランダムア
クセスモードにおいて、非選択メモリセルの制御ゲート
の充電をソース側選択ゲート又はドレイン側選択ゲート
のそれより先行させ、放電は逆に遅らせるという制御を
行うことが好ましい。その理由を、非選択メモリセルの
制御ゲートの充電をソース側選択ゲートのそれより先行
させることを例にとって、以下に述べる。

【０１４９】転送ゲートとして働く非選択メモリセルの
制御ゲートの電位はセル電流を大きく律速するので、確
実にＶccに充電することが必要である。一方ソース側選
択ゲートはバックバイアス効果がないので、プロセス条
件で決定されるしきい値、例えば、約２Ｖ以上になれ
ば、セル電流を律速しない。選択ゲートを２Ｖに充電す
る時間はＶccまで充電する時間に比べて、１／４程度に
なる。そこで、ビット線プリチャージ中にドレイン側選
択ゲートと非選択メモリセルの制御ゲートの充電を先行
して開始する。このとき、ソース側選択ゲートは閉じて
いるので、ＶccからＶssへの電流パスはない。もし、ビ
ット線プリチャージの時間と、選択ゲート及び微制御ゲ
ートの充電時間が同等であるならば、ビット線プリチャ
ージ後はドレイン側選択ゲート及び非選択メモリセルの
制御ゲートの充電は終了しているので、その後はソース
側選択ゲートを２Ｖまで充電すればよい。これによっ
て、従来のようにビット線プリチャージの後に選択ゲー
トと非選択メモリセルの制御ゲートの充電を開始する場
合に比べて、大幅な時間短縮になる。

【０１５０】具体的に上記に示すような動作タイミング
を適用した実施例を説明する。

【０１５１】図２３は本実施例のロウデコーダ部分の構
成を示し、図２４はセンスアンプ部の構成を示す。動作
タイミングは、従来の図２５に対して、図２６のように
する。図２６のタイミングが図２５と異なるのは、ソー
ス側選択ゲートの制御に関係する信号ＲＤＥＮＢ、ＲＥ
ＡＤ、ＲＥＡＤＢ、φ2 等である。

【０１５２】ランダムアクセスは、従来と同様に、ロウ
アドレスの遷移を検出することにより始まる。信号同期
式インバータを用いたセンスアンプ部の活性化信号を、
ＳＥＮ＝“Ｌ”、ＳＥＮＢ＝“Ｈ”、ＲＬＣＨ＝
“Ｌ”、ＲＬＣＨＢ＝“Ｈ”として、インバータを非活
性化すると同時に、信号ＲＤＥＮＢ＝“Ｈ”とすること
によって、ドレイン側選択ゲートと非選択メモリセルの
制御ゲートの充電を先行して開始する。このときソース
側選択ゲートは、信号ＲＥＡＤ、ＲＥＡＤＢによってロ
ウデコーダから切り離され、信号φ2 によってＶssにな
っている。

【０１５３】次に信号ＰＲＥを“Ｌ”とすることによっ
て、ビット線をＶccにプリチャージする。このときドレ
イン側選択ゲートと非選択メモリセルの制御ゲートは充
電されているが、ソース側選択ゲートは閉じているの
で、ＶccからＶssへの放電パスはない。次に、ＳＥＮ＝
“Ｈ”、ＲＬＣＨＢ＝“Ｌ”とすることによって、ラッ
チ回路をリセットすると同時にビット線の追加充電を行
う。続いて、ＳＥＮ＝“Ｌ”、ＲＬＣＨＢ＝“Ｈ”とす
ることによって、センスアンプを再び非活性化する。こ
こまでの全時間は、従来と変わらない。

【０１５４】次に、信号φ2 を“Ｌ”、ＲＥＡＤを
“Ｈ”、ＲＥＡＤＢを“Ｌ”とする。これにより、ソー
ス側選択ゲートの充電を行う。ソース側選択ゲートは制
御ゲートと異なり、ソースがＶssであるから、２Ｖ程度
まで充電されれば、セル電流を制限することはない。従
って選択ゲート及び制御ゲートの充電時間は、実質的に
これらをＶccまで充電する時間から、ソース側選択ゲー
トを２Ｖまで充電する時間にまで短縮されたことにな
る。

【０１５５】その様子を従来例の図２７（ａ）と比較し
て図２７（ｂ）に示す。

【０１５６】この後、選択メモリセルのデータによって
ビット線電位が変化する。そしてＳＥＮ＝“Ｈ”、ＳＥ
ＮＢ＝“Ｌ”として、ビット線を入力とする一方の信号
同期式インバータを活性化し、次いでＲＬＣＨＢ＝
“Ｌ”、ＲＬＣＨ＝“Ｈ”とすることによって他方の信
号同期式インバータを活性化することによって、読出し
たデータをラッチする。その後カラムアドレス選択信号
ＣＳＬにより、ラッチされたデータを入出力センスアン
プ、データ出力バッファを介して外部に出力する。

【０１５７】選択ゲート及び非選択メモリセルの制御ゲ
ートの立ち下げについても同様に考えることができる。
ソース側選択ゲートは２Ｖ以上あればセル電流を制限し
ないから、ドレイン側選択ゲートや非選択メモリセルの
制御ゲートより先に立下げる。ソース側選択ゲートさえ
放電されていれば、ドレイン側選択ゲートや非選択メモ
リセルの制御ゲートが放電されていない状態でも次のラ
ンダムアクセスモードに入ることができる。

【０１５８】ドレイン側選択ゲートは、制御ゲートに比
較すればセル電流を律速しないので、ソース側選択ゲー
トと同じタイミングで駆動してもよい。

【０１５９】以上のように、セル電流の制御をソース側
選択ゲートによって行うことにより、実質的にドレイン
側選択ゲート及び非選択メモリセルの制御ゲートの立ち
上がり、立ち下がりに要する時間を短くすることがで
き、読出し時間の短縮が図られる。

【０１６０】図２８は、本発明の他の実施例における図
３のロウデコーダ２２の具体的な構成例を示す図であ
る。

【０１６１】図２８において、ＮＡＮＤゲートＧ1 にお
いてアドレスＡi とイネーブル信号ＲＤＥＮＢによって
１個のＮＡＮＤセルブロックが選択される。

【０１６２】ゲートＧ1 の出力は、インバータＩ1 を介
し、ｐ型ＭＯＳトランジスタＱp41及びＱp42 とｎ型Ｍ
ＯＳトランジスタＱn11 及びＱn12 からなる電圧切り替
え回路に入力される。

【０１６３】ｎ型ＭＯＳトランジスタＱn18 〜Ｑn27 は
ＮＡＮＤセルブロックが非選択なときに、選択ゲートＳ
ＧD 、ＳＧs 及び制御ゲートＣＧ1 〜ＣＧ8 を電位Ｖus
s に設定するためのトランジスタである。

【０１６４】トランジスタＱn13 及びＱp43 はＮＡＮＤ
セルブロックが選択されている時に、ＳＧDDを選択ゲー
トに転送するための転送ゲートである。

【０１６５】トランジスタＱn32 及びＱp52 はＮＡＮＤ
セルブロックが選択されている時に、ＳＧSDを選択ゲー
トに転送するための転送ゲートである。

【０１６６】トランジスタＱn14 〜Ｑn17 、Ｑn28 〜Ｑ
n31 、Ｑp44 〜Ｑp47 及びＱp48 〜Ｑp51 はＮＡＮＤセ
ルブロックが選択されている時に、それぞれ制御ゲート
の入力ＣＧ1D〜ＣＧ8Dを制御ゲートに転送するための転
送ゲートである。

【０１６７】図２９及び図３０を参照して、負のしきい
値分布を測定する場合を例に説明する。

【０１６８】まず、ロウアドレスの遷移に従って読出し
が開始される。次に、ＳＥＮが“Ｌ”、ＳＥＮＢが
“Ｈ”、ＲＬＣＨＢが“Ｈ”、ＲＬＣＨが“Ｌ”とな
り、センスアンプが非活性となる。

【０１６９】その後、ＰＲＥＢが“Ｌ”となってビット
線をＶccに充電する。ＰＲＥＢが“Ｈ”となった後に、
ＳＥＮを“Ｈ”、ＲＬＣＨＢを“Ｌ”としてセンスアン
プ内をリセットすると共にビット線を更にＶccへ充電す
る。次に、イネーブル信号ＲＤＥＮＢが“Ｈ”になる。

【０１７０】そして、ロウデコーダのｎ型トランジスタ
（Ｑn11 〜Ｑn12 、Ｑn13 〜Ｑn32）が形成されている
ｐ型ウェルと、電圧切り替え回路のｎ型トランジスタ
（Ｑn11 〜Ｑn12 ）のソース電位ＶL と、ＮＡＮＤゲー
トＧ1 、インバータＩ1 及びＩ2 のｎ型トランジスタの
ソース電位と、選択されたメモリセルの制御ゲートの入
力電位ＣＧ8Dと、周辺ロジック部のアドレス信号主力Ａ
i の“Ｌ”レベルと、をしきい値分布測定用の負電圧−
ＶTEに低下させる（例えば、−２Ｖ）。

【０１７１】非選択メモリセルの制御ゲート及びドレイ
ン側選択ゲートの入力電位（ＣＧ1D〜ＣＧ7D、ＳＧDD）
はＶccになり、制御ゲートＣＧ1 〜ＣＧ7 及びドレイン
側選択ゲートＳＧD はＶccに充電される。

【０１７２】この段階では、ソース側選択ゲートの入力
ＳＧSDがＶssであり、ソース側選択ゲートＳＧS の電位
はＶssに固定されているために、ビット線とソース線間
にリークパスは無い。

【０１７３】選択メモリセルの制御ゲートがテスト電圧
である−ＶTEになった後、ソース側選択ゲートの入力Ｓ
ＧSDをＶCCに上げ、ソース側選択ゲートＳＧS をＶccに
充電する。この段階で、もし選択メモリセルのしきい値
が制御ゲート電圧−２Ｖより低ければ（負の深い方
向）、セル電流が流れて、ビット線はＶssに充電され
る。もししきい値が−２Ｖより浅ければ、セル電流は流
れず、ビット線は“Ｈ”レベルを保つ。

【０１７４】その後、ＳＥＮを“Ｈ”、ＳＥＮＢを
“Ｌ”にして、ビット線レベルをセンスした後に、ＲＬ
ＣＨＢを“Ｌ”、ＲＬＣＨを“Ｈ”としてデータをラッ
チする。

【０１７５】次に、ＳＧSDをＶSSにしてソース側選択ゲ
ートＳＧS をＶssにする。これは、選択メモリセルの制
御ゲートをＶssに戻す際にビット線とソース線間にリー
クパスが発生し、センスアンプとソース線にリークが発
生しないようにするために行われる。

【０１７６】次に、非選択メモリセルの制御ゲートＣ
Ｇ、ドレイン側選択ゲートＳＧD をＶssに放電し、負の
電圧にバイアスしていたｎ型トランジスタのｐ型ウェル
等をＶssに戻す。

【０１７７】その後、又は、これらの作業と同時に、カ
ラムゲートＣＳＬｉを選択し、ラッチしていたデータを
ＩＯ、ＩＯＢを介して外部に読み出す。

【０１７８】上記の動作をテスト電圧を変化させて行う
ことにより、負のしきい値分布を調べることが可能とな
る。

【０１７９】上記の説明は、負のしきい値分布を調べる
場合について述べたが、消去のベリファイ動作について
も同様の考え方ができる。

【０１８０】消去動作後ベリファイ動作に移行するが、
１ページ単位に行う場合を説明する。この場合は負のし
きい値電圧分布を調べる場合と同様であり、しきい値を
−２Ｖ以下に制御するならば、選択メモリセルの選択制
御ゲートに−２Ｖを与えて読出しを行う。また１ＮＡＮ
Ｄブロックの全制御ゲートに−２Ｖを与えてブロック一
括でベリファイすることも可能である。これらの場合も
制御ゲートが負に十分充電されてから選択ゲートをＯＮ
させるようタイミングを制御させる。図２９のビット線
制御回路部には、そのための検知トランジスタＱn9が設
けられている。

【０１８１】消去動作の確認はセンスアンプのビット線
側ノードをゲート入力にする検知トランジスタＱn9を用
いて行われる。Ｑn9のドレインのＶDTCEは各センスアン
プの検知トランジスタのドレインが共通接続されてい
る。１ビットでも消去不足のセルがあれば、センスアン
プのビット線側ノードには、“Ｈ”がラッチされ、検知
トランジスタＱn9をＯＮさせ、ＶDTCEラインを“Ｌ”に
する。全ビットが十分消去されれば全センスアンプのビ
ット線側には、“Ｌ”がラッチされるので、トランジス
タＱn9はすべてＯＦＦ状態となり、ＶDTCEラインとアー
スの間にパスは無くなる。

【０１８２】このＶDTCEラインのレベルを検知すれば、
ブロック毎に一括してベリファイの結果が検知可能であ
る。

【０１８３】本実施例は、次のようにして、変形して実
施可能である。

【０１８４】例えば、図３１に示すように、データラッ
チ後に、φCDを“Ｌ”として。センスアンプをビット線
から切り離せば、選択メモリセルの制御ゲート、ドレイ
ン側選択ゲート、ソース側選択ゲートの放電を同時に行
っても、問題はない。

【０１８５】更に、図３２に示すように、ビット線の充
電と制御ゲート及びドレイン側選択ゲートの充電を同時
に行っても良い。

【０１８６】加えて、上記の実施例では、ビット線とソ
ース線の貫通を防ぐ目的で、ソース側選択ゲートの充電
を制御ゲートの充電より遅いタイミングで行ってきた
が、ソース側選択ゲートをドレイン側選択ゲートを入れ
替えた議論（ドレイン側選択ゲートの充電を遅らす）で
も同様の効果が得られる。更に、ソース側及びドレイン
側選択ゲートの両者を制御ゲートの充電に対して遅らせ
ても良く、その両者は必ずしも、完全に同じタイミング
で動く必要もない。

【０１８７】これまでは、制御ゲートと選択ゲートの立
ち上がりが同程度の場合を説明してきた。しかし、選択
ゲートの立ち上がり、立ち下がりが制御ゲートのそれに
比較して速い場合は、その効果が大きくなることは明か
である。これは以下のように達成できる。

【０１８８】ドレイン側又はソース側選択ゲートのうち
少なくとも一方を低抵抗配線で裏打ちしてやれば良い。

【０１８９】上記実施例では、浮遊ゲートは第１層ポリ
シリコン、制御ゲートは第２層ポリシリコン、選択ゲー
トは第１層ポリシリコンを第２層ポリシリコンで裏打ち
して形成され、ビット線は第１層アルミである。よっ
て、ドレイン又はソース側選択ゲートの少なくとも一方
を、例えば、低抵抗の第３層目のポリシリコン（ポリサ
イド）又は第２層アルミで裏打ちさせれば良い。

【０１９０】全制御ゲートと全選択ゲートを裏打ちする
ことは不可能であるが、例えば、ソース側選択ゲート１
本のみ裏打ちすることは容易である。

【０１９１】上記のように、ドレイン又はソース側選択
ゲートの少なくとも一方を低抵抗配線で裏打ちすること
によって効果は大きくなる。また、配線遅延は抵抗と容
量の乗算（いわゆる、ＲＣ）であることから、選択ゲー
トの酸化膜厚を著しく厚くする等、容量を減らす方法に
よって、高速な立ち上がり、立ち下がりを実現しても良
い。

【０１９２】本発明は上記実施例に限定されず、その要
旨を変更しない範囲で種々変更して実施可能である。

【０１９３】

【発明の効果】本発明によれば次のような効果が得られ
る。

【０１９４】本発明の第１局面によれば、“０”書込み
のメモリセルのベリファイ読出しデータを破壊すること
なく、次の再書込みを行うことによって注入が不十分な
メモリセルに対しては、再び注入動作が、注入が十分な
メモリセルに対しては、ビット線に中間電位を与えるこ
とによって、さらなる注入をふせぐ動作がなされ、ビッ
ト毎のベリファイ動作が可能となる。

【０１９５】データ書込み後、読出し動作を行って、外
部制御回路において、設定データと比較を行い、十分書
込みがおこなわれたセルに対してはデータは“０”から
“１”に変えて再びデータを設定し、再書込みを行うと
いう手法も考えられる。しかしこれは、外部制御回路に
大きな負担をかける他、ベリファイの度に１ページ分の
データを全て比較する必要が生じ書込み時間の増加を招
くなど問題点が大きい。本発明によれば、外部制御回路
から与えるデータを変更することなしに、ビットごとに
ベリファイを行なえる。従って、本発明の第１局面によ
れば、ビット毎のベリファイ動作を行うことによって、
従来のような過剰書込みをなくして信頼性向上を図り、
高速性能を実現したＥＥＰＲＯＭを得ることができる。

【０１９６】本発明の第２局面によれば、電流駆動能力
の異なるトランジスタ対を用いたフリップフロップ型セ
ンスアンプは、電流駆動能力の等しいトランジスタを用
いたフリップフロップの二つのノードに電位差を与えた
と等価になるから、参照電位とセンス電位が等しい場合
にも所望の安定状態にフリップフロップを動作させるこ
とが可能になる。この場合、ＮＭＯＳフリップフロップ
とＰＭＯＳフリップフロップの活性化のタイミングを読
出しアドレスによって異ならせ、二つのノードのいずれ
の側のデータをセンスするかに応じて一方の活性化を先
行させることによって、誤りなくデータを検出すること
ができる。従って、本発明の第２局面によれば、フリッ
プフロップ型センスアンプ回路を用いて高速センス動作
を実現したＥＥＰＲＯＭを提供することができる。

【０１９７】本発明の第３局面によれば、非選択メモリ
セルの制御ゲートの充電をビット線と同時に行うように
したので、メモリセルの高速アクセスが可能になる。更
に、非選択メモリセルの制御ゲートがＶssから負電圧へ
充電する過程でも、選択ゲートが閉じているので、ビッ
ト線電位は放電されない。制御ゲートが負のテスト電圧
に完全に設定された後、選択ゲートがＯＮするので、確
実にしきい値の判定が可能となる。従って、本発明の第
３局面によれば、ＮＡＮＤセル型ＥＥＰＲＯＭの高速ア
クセスが可能になると共に、ＮＡＮＤセル型ＥＥＰＲＯ
Ｍにおいて消去時のしきい値分布を正確に測定すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＮＡＮＤセル型ＥＥＰ
ＲＯＭシステムの構成例を示す図。

【図２】図１のシステムをＬＳＩメモリカードに適用し
た場合の斜視図及び平面図。

【図３】図１のＮＡＮＤセル型ＥＥＰＲＯＭの具体的な
構成例を示す図。

【図４】図３のメモリセルアレイの一つのＮＡＮＤセル
部分の平面図及び等価回路図。

【図５】図４（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図６】図５のＥＥＰＲＯＭのメモリセルアレイ等価回
路図。

【図７】図３のロウデコーダ部の構成例を示す図。

【図８】図３のロウデコーダ部の構成例を示す図。

【図９】図３のビット線制御回路部の構成例を示す図。

【図１０】図３のデータ入出力バッファのベリファイ時
のデータ制御回路を示す図。

【図１１】実施例の非ベリファイ時のデータ入力波形を
示す図。

【図１２】実施例のベリファイ時のデータ入力波形を示
す図。

【図１３】本発明のベリファイ動作のアルゴリズムを示
す図。

【図１４】パルス幅決定のための回路を示す図。

【図１５】本発明のベリファイ動作アルゴリズムの他の
例を示す図。

【図１６】ＣＭＯＳフリップフロップ型センスアンプ回
路の構成例を示す図。

【図１７】より具体化したＣＭＯＳフリップフロップ型
センスアンプ回路部の構成例を示す図。

【図１８】図１７の左側のメモリセルを読出す場合のタ
イミング図。

【図１９】図１７の右側のメモリセルを読出す場合のタ
イミング図。

【図２０】読出し時の各信号のタイミングの変形例を示
すタイミング図。

【図２１】読出し時の各信号のタイミングの他の変形例
を示すタイミング図。

【図２２】他の実施例のフリップフロップ型センスアン
プ回路を示す図。

【図２３】高速アクセスを実現した実施例のＥＥＰＲＯ
Ｍのロウデコーダ部の構成を示す図。

【図２４】同じくセンスアンプ兼データラッチ部の構成
を示す図。

【図２５】従来法によるアクセスのタイミング図。

【図２６】実施例によるアクセスのタイミング図。

【図２７】従来と本発明の実施例によるアクセス時間短
縮の様子を示す図。

【図２８】本発明の他の実施例における図３のロウデコ
ーダの具体的な構成例を示す図。

【図２９】図９のビット線制御回路部の変形例を示す
図。

【図３０】本発明の他の実施例による読出しタイミング
チャート。

【図３１】本発明の他の実施例の変形例による読出しタ
イミングチャート。

【図３２】本発明の他の実施例の更に変形例による読出
しタイミングチャート。

【図３３】従来のベリファイ動作のアルゴリズム示す
図。

【符号の説明】

Ｑn41 、Ｑn42 …ｎチャネルＭＯＳトランジスタ（ドラ
イバ）、 Ｑp41 、Ｑp42 …ｐチャネルＭＯＳトランジスタ（ドラ
イバ）、 Ｑn43 …ｎチャネルＭＯＳトランジスタ（活性化用）、 Ｑp43 …ｐチャネルＭＯＳトランジスタ（活性化用）、 Ｑn44 、Ｑn45 …ｎチャネルＭＯＳトランジスタ（トラ
ンスファゲート）、 Ｑn46 …ｎチャネルＭＯＳトランジスタ（イコライズ
用）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 岡本 豊 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板上に積層形成された電荷蓄積層及び制御
   ゲートからなり、前記電荷蓄積層と前記半導体基板との
   間の電荷の授受により電気的書替えが行われる複数のメ
   モリセルによって構成され、一端部を有するメモリセル
   アレイと、 前記メモリセルアレイの前記一端部に接続されたビット
   線と、 前記メモリセルアレイの前記一端部に設けられ、センス
   動作と書込みデータのラッチ動作を行うデータラッチ兼
   センスアンプと、 前記データラッチ兼センスアンプに書込みデータを与え
   るデータ入力バッファと、 前記メモリセルアレイの所定範囲の前記メモリセルに所
   定の時間データ書込みを行った後に、前記メモリセルに
   書き込まれたデータを読み出すことによって、書込み不
   十分のメモリセルを検出した時に、前記メモリセルアレ
   イに再書込みを行うベリファイ制御手段と、 前記ベリファイ制御手段による再書込み時に、書込みデ
   ータの“０”及び“１”のいずれかに応じて前記データ
   入力バッファを介してビット毎に前記データラッチ兼セ
   ンスアンプに与えられる再書込みデータを前記入力バッ
   ファに自動設定する手段と、を具備することを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】前記メモリセルアレイは、マトリックス形
   成されて、１本の制御ゲートを共有する複数のメモリセ
   ルを１ページとする複数のページで構成されることを特
   徴とする請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】半導体基板と、 前記半導体基板上に積層形成された電荷蓄積層及び制御
   ゲートからなり、前記電荷蓄積層と前記半導体基板との
   間の電荷の授受により電気的書替えが行われる複数のメ
   モリセルによって構成され、一端部を有するメモリセル
   アレイと、 前記メモリセルアレイの前記一端部に接続されたビット
   線と、 ＮＭＯＳフリップフロップを構成する二つのＮＭＯＳト
   ランジスタの間及びＰＭＯＳフリップフロップを構成す
   る二つのＰＭＯＳトランジスタの間で電流駆動能力が異
   なるように構成されたＣＭＯＳフリップフロップで構成
   され、前記メモリセルアレイの前記一端部に設けられ、
   センス動作と書込みデータのラッチ動作を行うデータラ
   ッチ兼センスアンプと、を具備し、 前記ＮＭＯＳフリップフロップと前記ＰＭＯＳフリップ
   フロップとが読出しアドレスに応じて異なるタイミング
   で活性化されることを特徴とする不揮発性半導体記憶装
   置。
4. 【請求項４】電気的に書き替え可能であり、ドレインと
   ソースと制御ゲートを有するＭＯＳトランジスタで構成
   され、１のトランジスタの前記ドレインとそれに隣接す
   る他のトランジスタの前記ソースとが共有領域で形成さ
   れるように直列接続されて構成され、ドレイン端及びソ
   ース端を有するメモリセルアレイを構成する複数のメモ
   リセルと、 一端及び他端を有し、一端が前記ドレイン端に接続され
   た第１選択ゲートと、 前記第１選択ゲートの他端に接続されたビット線と、 前記ソース端に接続された第２選択ゲートと、 非選択メモリセルの前記制御ゲートを前記第１及び第２
   選択ゲートの少なくとも１つよりも早く充電する手段
   と、を具備することを特徴とする不揮発性半導体記憶装
   置。
5. 【請求項５】前記充電手段は、非選択メモリセルの前記
   制御ゲートと前記ビット線とを同時に充電する手段を含
   むことを特徴とする請求項４記載の不揮発性半導体記憶
   装置。
6. 【請求項６】非選択メモリセルの前記制御ゲートを前記
   第１及び第２選択ゲートの少なくとも１つよりも遅れて
   放電する手段を更に具備することを特徴とする請求項４
   又は請求項５記載の不揮発性半導体記憶装置。