JP2019075185A - 不揮発性メモリ装置及びその動作方法 - Google Patents

不揮発性メモリ装置及びその動作方法 Download PDF

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Abstract

【課題】プログラム時に不良ワードラインを検出することができる不揮発性メモリ装置及びその動作方法を提供する。【解決手段】本発明による不揮発性メモリ装置の動作方法は、複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、プログラムコマンドに応答して、前記複数のワードラインのうち、選択ワードラインに消去検出電圧を印加することで前記選択ワードラインに接続されたメモリセルに対して消去検出動作を行う段階と、前記消去検出動作以後に、前記選択ワードラインにプログラム電圧を印加する段階と、前記消去検出動作が行われた前記メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有する。【選択図】 図７

Description

本発明は、メモリ装置に関し、特に、不良ワードラインを検出する不揮発性メモリ装置及びその動作方法に関する。
メモリ装置は、データ保存に使用され、揮発性メモリ装置と不揮発性メモリ装置とに分けられる。
不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置及びその他の装置で使用される。
近年、情報通信装置の多機能化によって、メモリ装置の大容量化及び高集積化の要求、また、不揮発性メモリ装置の高品質化などが課題となっている。
特開２００４−２４７０３７号公報
そこで、本発明は上記従来の不揮発性メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、プログラム時に不良ワードラインを検出することができる不揮発性メモリ装置及びその動作方法を提供することにある。
上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、プログラムコマンドに応答して、前記複数のワードラインのうち、選択ワードラインに消去検出電圧を印加することで前記選択ワードラインに接続されたメモリセルに対して消去検出動作を行う段階と、前記消去検出動作以後に、前記選択ワードラインにプログラム電圧を印加する段階と、前記消去検出動作が行われた前記メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、プログラムコマンドに応答して、前記複数のワードラインの内、選択ワードラインにプログラム電圧を印加する段階と、前記プログラム電圧を印加した後、前記選択ワードラインに消去検出電圧を印加することで、前記選択ワードラインに接続されたメモリセルの内、プログラム・インヒビット・メモリセル（ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ ｍｅｍｏｒｙ ｃｅｌｌｓ）に対して消去検出動作を行う段階と、前記消去検出動作が行われた前記プログラム・インヒビット・メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、プログラムコマンドに応答して、前記複数のワードラインの内、選択ワードラインにプログラム電圧を印加する段階と、プログラム検証電圧を用いて、前記選択ワードラインに接続されたメモリセルの内、プログラムされたメモリセルに対してプログラム検証動作を行う段階と、前記プログラム検証電圧を用いて、前記選択ワードラインに接続されたメモリセルの内、プログラム・インヒビット・メモリセルに対して消去検出動作を行う段階と、前記消去検出動作が行われた前記プログラム・インヒビット・メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする。
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、複数のワードラインそれぞれに接続された複数のメモリセルを含むメモリセルアレイと、前記複数のワードラインのうち、選択ワードラインに接続されたメモリセルとそれぞれ接続され、前記選択ワードラインに対するプログラム動作の実行前、又は実行中に前記メモリセルに対する消去検出結果をそれぞれ保存する複数のページバッファを含むページバッファ部と、前記ページバッファと接続され、前記消去検出結果から不足消去セルの個数をカウンティングするように構成されたカウンタと、を有することを特徴とする。
本発明に係る不揮発性メモリ装置及びその動作方法によれば、メモリ装置のプログラム動作時に消去検出動作を行うことで、不良ワードラインをチェックすること対応することができるという効果がある。
本発明の一実施形態によるメモリシステムの概略構成を示すブロック図である。 不良ワードラインを含むメモリ装置に関係する動作の一例を示す図である。 不良ワードラインを含むメモリ装置に関係する動作の他の例を示す図である。 本発明の一実施形態によるメモリ装置の概略構成を示すブロック図である。 図３の第１メモリブロックの等価回路図である。 図３の第１メモリブロックを例示的に示す斜視図である。 図４のメモリセルのしきい電圧分布を例示的に示すグラフである。 図６Ａのしきい電圧分布を形成するためのプログラム方法を例示的に説明するためのグラフである。 本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。 図７に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。 本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートである。 図９に例示したプログラム方法を説明するためのタイミング図である。 図９に例示したプログラム方法を説明するためのすタイミング図である。 本発明の一実施形態によるプログラム方法を行うためのプログラムシーケンスを示す図であり、ノーマルプログラムシーケンスを示す。 本発明の一実施形態によるプログラム方法を行うためのプログラムシーケンスを示す図であり、データ入力区間のうち、行われた消去検出動作において不良ワードラインが検出されていない場合を示す。 本発明の一実施形態によるプログラム方法を行うためのプログラムシーケンスを示す図であり、データ入力区間のうち、行われた消去検出動作で不良ワードラインが検出された場合を示す。 本発明の一実施形態によるメモリコントローラとメモリ装置との間の動作を説明するためのフローチャートである。 本発明の一実施形態によるメモリコントローラとメモリ装置との間の動作を説明するためのフローチャートである。 本発明の一実施形態によるメモリ装置の概略を示す図である。 本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。 図１５に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。 本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートである。 図１７に例示したプログラム方法を説明するためのタイミング図である。 図１７に例示したプログラム方法を説明するためのタイミング図である。 本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。 本発明の一実施形態によるページバッファを示す回路図である。 図２０Ａのページバッファに印加される制御信号を例示的に示すタイミング図である。 図１９に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。 本発明の一実施形態によるメモリ装置の概略を示すブロック図である。 本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートである。 図２３に例示したプログラム方法による図２２のページバッファ部の動作の一例を説明するためのタイミング図である。 図２３に例示したプログラム方法を説明するためのタイミング図である。 図２３に例示したプログラム方法を説明するためのタイミング図である。 図２３に例示したプログラム方法による図２２のページバッファ部の動作の他の例を説明するためのタイミング図である。 本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。 本発明の一実施形態によるメモリ装置をＳＳＤシステムに適用した構成例を示す概略ブロック図である。
次に、本発明に係る不揮発性メモリ装置及びその動作方法を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の一実施形態によるメモリシステム１０の概略構成を示すブロック図である。
図１を参照すると、メモリシステム１０は、メモリ装置１００及びメモリコントローラ２００を含む。
メモリ装置１００は、不揮発性メモリ装置であり、メモリチップとして具現される。
メモリ装置１００は、メモリセルアレイ１１０、ページバッファ部１２０、及びカウンタ１３０を含む。
一実施形態において、メモリシステム１０は、電子装置に内蔵される内部メモリとして具現され、例えば、エンベデッドＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）メモリ装置、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）、又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）でもある。一実施例において、メモリシステム１０は、電子装置に着脱自在な外装メモリとして具現され、例えば、ＵＦＳメモリカード、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、Ｍｉｃｒｏ−ＳＤ（Ｍｉｃｒｏ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、Ｍｉｎｉ−ＳＤ（Ｍｉｎｉ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ｘＤ（ｅｘｔｒｅｍｅ Ｄｉｇｉｔａｌ）カード、又はメモリスティック（登録商標）でもある。
メモリコントローラ２００は、ホストＨＯＳＴからの読出／書込要請に応答してメモリ装置１００に保存されたデータを読み出すように、又はメモリ装置１００にデータをプログラムするようにメモリ装置１００を制御する。
具体的には、メモリコントローラ２００は、メモリ装置１００に、コマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号ＣＴＲＬを提供することで、メモリ装置１００に対するプログラム、読み出し及び消去動作を制御する。
また、プログラムするためのデータＤＡＴＡと読み出されたデータＤＡＴＡがメモリコントローラ２００とメモリ装置１００との間で送受信される。
メモリコントローラ２００は、ＥＣＣエンジン２１０を含み、ＥＣＣエンジン２１０は、メモリ装置１００から受信したデータでエラーを訂正する。
メモリセルアレイ１１０は、複数のメモリセルを含むが、例えば、複数のメモリセルは、フラッシュメモリセルでもある。
以下、複数のメモリセルがＮＡＮＤフラッシュメモリセルである場合を例として本発明の実施形態を詳述する。
しかし、本発明は、これに限定されず、他の実施形態において、複数のメモリセルは、ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）又はＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）のような抵抗型メモリセルである。
一実施形態において、メモリセルアレイ１１０は、２次元メモリセルアレイを含む。
また、一実施形態において、メモリセルアレイ１１０は、複数のＮＡＮＤストリングを含む３次元メモリセルアレイを含み、これについて図４及び図５を参照して詳述する。
３次元メモリアレイは、シリコン基板上に配置される活性領域であり、メモリセルの動作に関係する回路として基板上に、又は基板内に形成された回路を有するメモリセルアレイの少なくとも１つの物理的レベルにモノリシックに形成される。
用語「モノリシック」は、アレイを構成する各レベルの層がアレイのうち、各下部レベルの層の直上に積層されていることを意味する。
本発明の技術的思想による一実施形態において、３次元メモリアレイは、少なくとも１つのメモリセルが他のメモリセル上に位置するように垂直方向に配置されたＮＡＮＤストリングを含む。
少なくとも１つのメモリセルは、電荷トラップ層を含む。
アメリカ特許出願公開第７，６７９，１３３号明細書、アメリカ特許出願公開第８，５５３，４６６号明細書、アメリカ特許出願公開第８，６５４，５８７号明細書、アメリカ特許出願公開第８，５５９，２３５号明細書、及びアメリカ特許出願公開第２０１１／０２３３６４８号明細書は、３次元メモリアレイが複数レベルで構成され、ワードライン及び／又はビットラインがレベル間に共有されている３次元メモリアレイに対する適切な構成を詳述するものであって、本明細書において、上記参照文献は、その全体が参照により本明細書に組み込まれる。
ページバッファ部１２０は、メモリセルに対する消去検出結果を保存し、保存された消去検出結果によるページバッファ信号を出力する。
一実施形態において、消去検出結果は、プログラム動作時、選択ワードラインに消去検出電圧を印加した場合に、ビットラインにそれぞれ接続されたセンシングノードの電圧に対応する。
一実施形態において、消去検出電圧は、メモリセルに対する最下位プログラム状態の検証電圧（例えば、図６ＡのＶｖｆｙ１）よりも低い。
一実施形態において、消去検出電圧は、メモリセルに対する最下位プログラム状態の検証電圧と同一であり、消去検出対象メモリセルに接続されたセンシングノードに対するディベロップタイムは、プログラムされたメモリセルに接続されたセンシングノードに対するディベロップタイムよりも短い。
カウンタ１３０は、ページバッファ部１２０からページバッファ信号を受信し、受信したページバッファ信号に基づいてオフセル、又は不足消去（ｕｎｄｅｒｅｒａｓｅｄ）セルの個数をカウンティングする。
この際、不足消去セルのしきい電圧は、消去検出電圧よりも高い。
一実施形態において、不足消去セルは、正常に消去動作が行われていないメモリセルに対応する。
不足消去セルは、セルに消去動作が適用された後にも、依然として、消去検出電圧よりも高い、しきい電圧を有するセルでもある。
一実施形態において、不足消去セルは、正常に消去動作が行われたが、プログラムディスターブによってしきい電圧が上昇したメモリセルに対応する。
以下、オフセルは、不足消去セルと実質的に類似した意味として使用する。
カウンティングされた不足消去セルの個数が基準ビットカウントよりも多い場合、選択ワードラインを不良ワードラインと判断する。
この際、メモリ装置１００は、不良ワードラインに接続されたメモリセルに対するプログラム動作を終了し、不良ワードラインに接続されたメモリブロックをフェールブロック（ｆａｉｌ ｂｌｏｃｋ）として処理する。
一実施形態において、メモリ装置１００は、フェールメッセージをメモリコントローラ２００に提供する。
一実施形態において、メモリ装置１００は、カウンティングされた不足消去セルの個数と基準ビットカウントとの比較結果を、メモリコントローラ２００に提供する。
一方、カウンティングされた不足消去セルの個数が基準ビットカウント以下である場合、選択ワードラインを不良ワードラインと判断しない。
この際、メモリ装置１００は、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進める。
図２Ａは、不良ワードラインを含むメモリ装置に関係する動作の一例を示す図である。
図２Ａを参照すると、メモリ装置に対する消去動作を行った後、ワードラインＷＬに消去検証電圧（ＥＲＳ＿ＶＦＹ）を印加することで、消去検証動作を行う。プログラム／消去サイクルの増加によるメモリ装置の劣化又は工程欠陥によって、ワードラインＷＬのうち、不良ワードラインＷＬａが発生する。
この際、不良ワードラインＷＬａに接続されたメモリセルに対して消去動作が正常に行われず、不良ワードラインＷＬａに接続されたメモリセルのしきい電圧は、消去検証電圧（ＥＲＳ＿ＶＦＹ）以下に十分に低くならない。
ワードラインＷＬに対して個別的に消去検証動作を行えば、精巧な消去検証結果が得られ、一方、ワードラインＷＬの個数の増加によって消去検証回数も増加し、消去検証動作の所要時間が過度に長くなる可能性がある。
よって、ワードラインＷＬに同時に消去検証電圧（ＥＲＳ＿ＶＦＹ）を印加することで、消去検証動作を同時に行うか、ワードラインＷＬを２個以上のグループに分け、グループ別に消去検証動作を行う。
その場合、消去検証動作の所要時間が減少するが、一方、消去検証結果の正確度が低下する。
例えば、不良ワードラインＷＬａに接続されたメモリセルは、正常に消去されていないにも拘わらず、消去検証の結果、消去パスと認識される場合がある。
消去パス以後、不良ワードラインＷＬａに接続されたメモリセルに対してプログラム動作を行う場合、正常に消去されなかったメモリセルは、第１〜第７プログラム状態（Ｐ１〜Ｐ７）にプログラムされ、プログラム検証の結果、プログラムパスにもなりうる。
例えば、第５プログラム状態Ｐ５のセルは、ＲＤ５よりも大きなしきい電圧を有する。
プログラムパス以後、不良ワードラインＷＬａに接続されたメモリセルに対して読出動作を行う場合、ターゲット状態が消去状態Ｅであるメモリセルの非正常的なしきい電圧の分布によって、読み出しエラーが発生する。
例えば、消去状態Ｅのセルが第１プログラム状態Ｐ１のセルとオーバーラップされ、ＲＤ１の電圧は、第１プログラム状態Ｐ１のセルに対して消去状態Ｅのセルを区別することができなくなる。
具体的に、メモリコントローラ（例えば、図１の２００）に含まれたＥＣＣエンジン（例えば、図１の２１０）によっても訂正不可能な読み出しエラー、すなわち、ＵＥＣＣ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ ＥＣＣ）が発生し得る。
図２Ｂは、不良ワードラインを含むメモリ装置に関係する動作の他の例を示す図である。
図２Ｂを参照すると、メモリ装置に対する消去動作の実行の結果、複数のワードラインＷＬの内、ワードラインＷＬｂに接続されたメモリセルのしきい電圧が消去検証電圧（ＥＲＳ＿ＶＦＹ）に非常に近く隣接する。
しかし、ワードラインＷＬｂに接続されたメモリセルのしきい電圧は、消去検証電圧（ＥＲＳ＿ＶＦＹ）よりも低いので、メモリ装置に対する消去検証の結果、消去パスされる。
消去パス以後、ワードラインＷＬｂに隣接したワードラインに接続されたメモリセルに対してプログラム動作を行う場合、プログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）によってワードラインＷＬｂに接続されたメモリセルの内、一部メモリセルのしきい電圧が消去検証電圧（ＥＲＳ＿ＶＦＹ）以上に上昇する。
このように、消去動作が正常に行われたメモリセルの場合、プログラムディスターブによってしきい電圧が上昇する進行性不良が発生する。
このような進行性不良が発生した場合、図２Ａを参照して説明したように、ワードラインＷＬｂに接続されたメモリセルは、第１〜第７プログラム状態（Ｐ１〜Ｐ７）にプログラムされ、プログラム検証の結果、プログラムパスされる。
例えば、消去状態Ｅのセルが第１プログラム状態Ｐ１のセルとオーバーラップされ、ＲＤ１の電圧は、第１プログラム状態Ｐ１のセルに対して消去状態Ｅのセルを区別することができない。
プログラムパス以後、ワードラインＷＬｂに接続されたメモリセルに対して読出動作を行う場合、ターゲット状態が消去状態Ｅであるメモリセルの異常なしきい電圧分布によって読み出しエラーが発生する。
図３は、本発明の一実施形態によるメモリ装置１００の概略構成を示すブロック図である。
図３を参照すると、メモリ装置１００は、メモリセルアレイ１１０、ページバッファ部１２０、カウンタ１３０、パス／フェールチェック部１４０、制御ロジック１５０、電圧生成部１６０、及びロウデコーダ１７０を含む。
図に示していないが、メモリ装置１００は、データ入出力回路又は入出力インターフェースをさらに含み得る。
メモリセルアレイ１１０は、ビットラインＢＬを通じてページバッファ部１２０に接続され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介してロウデコーダ１７０に接続される。
メモリセルアレイ１１０は、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）を含み、各メモリブロック（ＢＬＫ１〜ＢＬＫｚ）は、複数のメモリセルを含む。
各メモリセルは、１つ又はそれ以上のビットを保存し、具体的には、各メモリセルは、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ）、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）、又はトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ）として用いられる。
一実施形態において、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）の内、一部メモリブロックは、シングルレベルセルブロックでもあり、他のメモリブロックは、マルチレベルセルブロック又はトリプルレベルセルブロックであってもよい。
ページバッファ部１２０は、複数のページバッファ（ＰＢ１〜ＰＢｍ）を含む（ｍは、２以上の整数）。
一実施形態において、各ページバッファは、１本のビットラインに接続される。
一実施形態において、各ページバッファは、１つのビットライングループに接続され、１つのビットライングループに含まれた複数のビットラインは、１つのページバッファを共有する。
例えば、４本のビットラインは、１つのビットライングループを構成し、４本のビットラインは、１つのページバッファを共有する。
カウンタ１３０は、ページバッファ信号ＰＢＳに基づいて不足消去セルの個数をカウンティングし、カウント結果ＣＲを生成する。
この際、不足消去セルのしきい電圧は、消去検出電圧よりも高い。
パス／フェールチェック部１４０は、カウント結果ＣＲに基づいてメモリセルに対するプログラムパス如何を判断し、パス信号又はフェール信号Ｐ／Ｆを生成する。
制御ロジック１５０は、コマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１０にデータを書き込むか、メモリセルアレイ１１０からデータを読み出すための各種制御信号を出力する。
これにより、制御ロジック１５０は、メモリ装置１００内の各種動作を全般的に制御する。
具体的には、制御ロジック１５０は、電圧生成部１６０に電圧制御信号（ＣＴＲＬ＿ｖｏｌ）を提供し、ロウデコーダ１７０にロウアドレス（Ｘ−ＡＤＤＲ）を提供し、ページバッファ部１２０にカラムアドレス（Ｙ−ＡＤＤＲ）を提供し、カウンタ１３０にカウンティング制御信号（ＣＴＲＬ＿ｃｎｔ）を提供する。
電圧生成部１６０は、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）に基づいてメモリセルアレイ１１０に対するプログラム、読出及び消去動作を行うための多様な種類の電圧を生成する。
具体的には、電圧生成部１６０は、ワードライン電圧ＶＷＬ、例えば、プログラム電圧、読出電圧、パス電圧、消去検証電圧、又はプログラム検証電圧などを生成する。
また、電圧生成部１６０は、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）に基づいてストリング選択ライン電圧及びグラウンド選択ライン電圧をさらに生成する。
また、電圧生成部１６０は、メモリセルアレイ１１０に提供する消去電圧をさらに生成することができる。
ロウデコーダ１７０は、ロウアドレス（Ｘ−ＡＤＤＲ）に応答し、メモリブロック（ＢＬＫ１〜ＢＬＫｚ）の内、１つを選択し、選択されたメモリブロックのワードラインＷＬのうち、１つを選択し、複数のストリング選択ラインＳＳＬの内、１つを選択する。
ページバッファ部１２０は、カラムアドレス（Ｙ−ＡＤＤＲ）に応答して、ビットラインＢＬの内、一部ビットラインを選択する。
具体的には、ページバッファ部１２０は、動作モードによって書込ドライバ又は感知増幅器として動作する。
図４は、図３の第１メモリブロックＢＬＫ１の等価回路図である。
図４を参照すると、第１メモリブロックＢＬＫ１は、ＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）、ワードライン（ＷＬ１〜ＷＬ８）、ビットライン（ＢＬ１〜ＢＬ３）、グラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）、ストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。
各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列接続されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及びグラウンド選択トランジスタＧＳＴを含む。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に接続される。
複数のメモリセルＭＣは、それぞれ対応するワードライン（ＷＬ１〜ＷＬ８）に接続される。
グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）に接続される。
ストリング選択トランジスタＳＳＴは、対応するビットライン（ＢＬ１〜ＢＬ３）に接続され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。
図５は、図３の第１メモリブロックＢＬＫ１を例示的に示す斜視図である。
図５を参照すると、第１メモリブロックＢＬＫ１は、基板ＳＵＢに対して垂直方向に形成される。
基板ＳＵＢは、第１導電型（例えば、ｐタイプ）を有し、基板ＳＵＢ上に第１方向に沿って延長し、第２導電型（例えば、ｎタイプ）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って延長する絶縁膜ＩＬが第３方向に沿って順次に提供され、絶縁膜ＩＬは、第３方向に沿って特定距離ほど離隔される。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って順次に配置され、第３方向に沿って絶縁膜ＩＬを貫通するピラー（ｐｉｌｌａｒｓ）Ｐが提供される。
例えば、ピラーＰは、絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。
具体的には、各ピラーＰの表面層（ｓｕｒｆａｃｅ ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域に機能する。
一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップ（ａｉｒｇａｐ）を含む。
隣接した２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラーＰ及び基板ＳＵＢの露出した表面に沿って電荷保存層ＣＳが提供される。
電荷保存層ＣＳは、トンネリング絶縁層、電荷トラップ層、及びブロッキング絶縁層を含む。
また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１〜ＷＬ８）のようなゲート電極ＧＥが提供される。
複数のピラーＰ上には、ドレインコンタクトＤＲがそれぞれ提供される。
例えば、ドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。
ドレインＤＲ上に、第２方向に延長し第１方向に沿って特定距離ほど離隔されて配置されたビットライン（ＢＬ１〜ＢＬ３）が提供される。
図６Ａは、図４のメモリセルのしきい電圧分布を例示的に示すグラフであり、図６Ｂは、図６Ａのしきい電圧分布を形成するためのプログラム方法を例示的に説明するためのグラフである。
図６Ａを参照すると、横軸は、しきい電圧Ｖｔｈを示し、縦軸は、メモリセルの個数を示す。
一実施形態において、メモリセルは、ＴＬＣであり、消去状態を有するメモリセルは、消去状態Ｅ及び第１〜第７プログラム状態（Ｐ１〜Ｐ７）の内、１つに対応する状態を有するようにプログラムされる。
一実施形態において、メモリセルは、ＭＬＣであり、消去状態を有するメモリセルは、消去状態Ｅ及び第１〜第３プログラム状態（Ｐ１〜Ｐ３）の内、１つに対応する状態を有するようにプログラムされる。
一実施例において、メモリセルは、ＳＬＣであり、消去状態を有するメモリセルは、消去状態Ｅ又は第１プログラム状態Ｐ１を有するようにプログラムされる。
図６Ｂを参照すると、メモリ装置は、プログラムループ（ＰＬ１〜ＰＬｎ）を実行してメモリセルが消去状態Ｅ及び第１〜第７プログラム状態（Ｐ１〜Ｐ７）の内、１つを有するようにプログラムする（ｎは、２以上の整数）。
プログラムループ（ＰＬ１〜ＰＬｎ）それぞれは、プログラムパルス（Ｖｐｇｍ１〜ＶｐｇｍＮ）を印加するプログラム段階と検証電圧（Ｖｖｆｙ１〜Ｖｖｆｙ７）を印加する検証段階を含む。
第１プログラムループＰＬ１において、第１プログラムパルスＶｐｇｍ１が選択ワードラインに印加され、次いで、検証電圧（Ｖｖｆｙ１〜Ｖｖｆｙ７）が選択ワードラインに順次に印加される。
検証電圧（Ｖｖｆｙ１〜Ｖｖｆｙ７）によって検証パスされたメモリセルは、目標プログラム状態を有すると判別され、第２プログラムループＰＬ２でプログラムは禁止（インヒビット：ｉｎｈｉｂｉｔ）される。
検証パスは、対応する検証電圧によってメモリセルがオフセル（ｏｆｆ−ｃｅｌｌ）と、又は不足消去セルと判読されたことを示す。
第２プログラムループＰＬ２において、プログラム・インヒビット・メモリセルを除いた残りのメモリセルをプログラムするために、第１プログラムパルスＶｐｇｍ１よりもプログラム電圧増加量Ｖｐｇｍほど高い第２プログラムパルスＶｐｇｍ２が選択ワードラインに印加され、次いで、第１プログラムループＰＬ１の検証段階と同一に検証動作が行われる。
図７は、本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
図７を参照すると、本実施形態による動作方法は、メモリ装置のプログラム動作時に消去検出動作を行うことで、不良ワードラインをチェックする方法に対応し、例えば、図３のメモリ装置１００で時系列的に行われる段階を含む。
図１〜図６Ｂを参照して前述した内容は、本実施形態にも適用される。
段階Ｓ１１０において、プログラムコマンドを受信する。
例えば、メモリ装置１００は、メモリコントローラ２００からプログラムコマンドＣＭＤを受信する。
また、メモリ装置１００は、メモリコントローラ２００からアドレスＡＤＤＲ及びデータＤＡＴＡをさらに受信する。
このように、不良ワードラインをチェックするための消去検出動作は、プログラムコマンドの受信以後に行われ、メモリ装置１００は、プログラム動作時に消去検出動作を行うことができる。
段階Ｓ１２０において、選択ワードラインに消去検出電圧を印加することで、選択ワードラインに接続されたメモリセルに対して消去検出動作を行う。
例えば、ロウデコーダ１７０は、複数のワードラインＷＬのうち、アドレスＡＤＤＲに対応する選択ワードラインに消去検出電圧を印加する。
一実施形態において、消去検出電圧の電圧レベルは、メモリセルに対する最下位プログラム状態の検証電圧（例えば、図６ＡのＶｖｆｙ１）よりも低い。
一実施形態において、消去検出電圧の電圧レベルは、メモリセルに対する消去状態の検証電圧レベル（例えば、図２のＥＲＳ＿ＶＦＹ）よりも高い。
段階Ｓ１３０において、選択ワードラインにプログラム電圧を印加する。
例えば、ロウデコーダ１７０は、複数のワードラインＷＬのうち、アドレスＡＤＤＲに対応する選択ワードラインに、第１プログラムパルス（例えば、Ｖｐｇｍ１）を印加する。
段階Ｓ１４０において、消去検出動作が行われたメモリセルのうち、不足消去セルの個数をカウンティングする。
一実施形態において、段階Ｓ１３０と段階Ｓ１４０は、実質的に同時に行われる。
しかし、本発明は、これに限定されず、一実施形態において、段階Ｓ１４０は、段階Ｓ１３０以後に行われてもよい。
また、一実施形態において、段階Ｓ１３０は、段階Ｓ１４０以後に行われてもよい。
以下、図８を参照して段階Ｓ１４０についてさらに詳細に説明する。
図８は、図７に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。
図８を参照すると、プログラム動作前に、正常ワードラインに接続されたメモリセルは正常消去状態（８１）を有し、不良ワードラインに接続されたメモリセルは、不良消去状態（８２）を有する。
不良消去状態（８２）のメモリセルのしきい電圧は、正常消去状態（８１）のメモリセルのしきい電圧よりも高い。
段階Ｓ１２０において、選択ワードラインに消去検出電圧（ＲＤ＿Ｅ）を印加し、段階Ｓ１４０において、不足消去セルの個数をカウンティングする。
正常消去状態（８１）を有するメモリセルに対して消去検出電圧（ＲＤ＿Ｅ）を印加する場合、不足消去セルの個数は、０個である。
一方、不良消去状態（８２）を有するメモリセルに対して消去検出電圧（ＲＤ＿Ｅ）を印加する場合、不足消去セルの個数は、不良消去状態（８２）で網掛け部分に対応する。
再度、図７を参照すると、段階Ｓ１５０において、不足消去セルの個数が基準ビットカウントより多いか否かを判断する。
具体的には、基準ビットカウントは、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進めた後、プログラムされたメモリセルに対する読み出しの結果、読み出しエラー（すなわち、ＵＥＣＣ）が発生可能な値に対応する。
一実施形態において、基準ビットカウントは、ＥＣＣエンジン２１０で訂正可能なビット数に対応する。
一実施形態において、基準ビットカウントは、変更され得る。
例えば、消去検出電圧の電圧レベルを低める場合、基準ビットカウントを増加させ、消去検出電圧の電圧レベルを高める場合、基準ビットカウントを減少させる。
判断の結果、不足消去セルの個数が基準ビットカウントよりも多い場合、段階Ｓ１６０を行い、そうではなければ、段階Ｓ１７０を行う。
段階Ｓ１６０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を終了する。
具体的には、メモリ装置１００は、選択ワードラインに接続されたメモリブロックをフェールブロックとして処理し、メモリコントローラ２００にフェールメッセージを伝送する。
段階Ｓ１７０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進める。
具体的には、メモリ装置１００は、後続のプログラムループを行うことができる。
図９は、本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートであり、図１０Ａ及び図１０Ｂは、図９に例示したプログラム方法を説明するためのタイミング図である。
以下、図１、図９〜図１０Ｂを共に参照して本実施形態によるプログラム方法を説明する。
本プログラム方法は、図７の一具現例に対応し、図７及び図８を参照して前述した内容は、本実施形態にも適用される。
段階Ｓ２１０において、データセットアップを行う。
例えば、メモリ装置１００は、メモリコントローラ２００からプログラムコマンドＣＭＤと共にプログラムデータＤＡＴＡを受信し、受信したプログラムデータＤＡＴＡをページバッファ部１２０にローディングする。
段階Ｓ２２０において、選択ワードラインに消去検出電圧（ＲＤ＿Ｅ）を印加する。
段階Ｓ２３０において、ループカウントが第１プログラムループＰＬ１であるか否かを判断する。
第１プログラムループＰＬ１である場合、段階Ｓ２４０において、選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加することで、プログラムを行い、同時に不足消去セルをカウンティングする。
段階Ｓ２５０において、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが、基準ビットカウントＲＥＦよりも多いか否かを判断する。
判断の結果、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが、基準ビットカウントＲＥＦよりも多い場合、図１０Ａに例示したように、プログラム動作は終了し、メモリブロックをフェールブロックとして処理する。
一方、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが、基準ビットカウントＲＥＦ以下である場合、段階Ｓ２６０を行い、図１０Ｂに例示したようにプログラム動作を続けて進める。
段階Ｓ２６０において、全てのプログラム状態に対してプログラムパスであるか否かを判断する。
判断の結果、プログラムパスである場合、プログラム動作は終了し、そうではない場合、段階Ｓ２７０を行う。
段階Ｓ２７０において、選択ワードラインに複数のプログラム検証電圧Ｖｖｆｙを順次に印加することで、プログラム状態別にプログラム検証を行う。
段階Ｓ２８０において、ループカウントを１だけ増加させて、段階Ｓ２３０にもどる。
段階Ｓ２９０において、例えば、第２プログラムループＰＬ２において、選択ワードラインに第２プログラムパルスＶｐｇｍ２を印加することで、プログラムを行い、同時にパス／フェールチェックを行う。
図１１Ａは、本発明の一実施形態によるプログラム方法を行うためのプログラムシーケンスを示す図であり、ノーマルプログラムシーケンスを示す。
図１１Ａを参照すると、メモリ装置１００は、入出力ラインＩＯｘを介してメモリコントローラ２００から第１コマンドＣＭＤ１、アドレスＡＤＤＲ、ＬＳＢデータを含むデータＤＡＴＡ、第２コマンドＣＭＤ２、及び第１データラッチを指示するラッチアドレスＬ−ＡＤＤＲを受信する。
この際、第１コマンドＣＭＤ１は、メモリ動作の種類を示し、第２コマンドＣＭＤ２は、第１コマンドＣＭＤ１と関係するデータ出力フローが続くことを示す。
メモリ装置１００は、ロジックロウレベルのレディー／ビジー信号ＲｎＢｘをメモリコントローラ２００に伝送し、レディー／ビジー信号ＲｎＢｉがロジックロウレベルを保持する間、ＬＳＢデータを第１データラッチにダンプする。
次いで、メモリ装置１００は、入出力ラインＩＯｘを介してメモリコントローラ２００から第１コマンドＣＭＤ１、アドレスＡＤＤＲ、ＣＳＢデータを含むデータＤＡＴＡ、第２コマンドＣＭＤ２、及び第２データラッチを指示するラッチアドレスＬ−ＡＤＤＲを受信する。
メモリ装置１００は、ロウレベルのレディー／ビジー信号ＲｎＢｘをメモリコントローラ２００に伝送し、レディー／ビジー信号ＲｎＢｉがロウレベルを保持する間、ＣＳＢデータを第２データラッチにダンプする。
次いで、メモリ装置１００は、入出力ラインＩＯｘを介してメモリコントローラ２００から第１コマンドＣＭＤ１、アドレスＡＤＤＲ、ＭＳＢデータを含むデータＤＡＴＡ、第２コマンドＣＭＤ２、及び第３データラッチを指示するラッチアドレス（Ｌ−ＡＤＤＲ）を受信する。
メモリ装置１００は、ロウレベルのレディー／ビジー信号ＲｎＢｘをメモリコントローラ２００に伝送し、レディー／ビジー信号ＲｎＢｉがロウレベルを保持する間、ＭＳＢデータを第３データラッチにダンプする。
次いで、メモリ装置１００は、第１コマンドＣＭＤ１、アドレスＡＤＤＲ及び第２コマンドＣＭＤ２を含むコンファーム（ｃｏｎｆｉｒｍ）コマンドを受信する。
この際、第１コマンドＣＭＤ１は、メモリ動作の種類を示し、第２コマンドＣＭＤ２は、プログラム動作を指示する。
メモリ装置１００は、ロウレベルのレディー／ビジー信号ＲｎＢｘをメモリコントローラ２００に伝送し、レディー／ビジー信号ＲｎＢｉがロウレベルを保持する間、プログラム動作を行う。
図１１Ｂは、本発明の一実施形態による、プログラム方法を行うためのプログラムシーケンスを示す図であり、データ入力区間のうち、行われた消去検出動作において不良ワードラインが検出されていない場合を示す。
図１１Ｂを参照すると、本実施形態によるプログラムシーケンスは、図１１Ａの変形例に対応し、具体的には、ＬＳＢデータをダンプする区間で消去検出動作を開始する点で、図１１Ａとは異なる。
本実施形態において、メモリ装置１００は、第１時点ｔ１から第２時点ｔ２までレディー／ビジー信号ＲｎＢｉをロウレベルに保持し、第１時点ｔ１にＬＳＢデータをダンピングすると共に、不良ワードラインをチェックするために、選択ワードラインに接続されたメモリセルに対して消去検出動作を開始する。
消去検出動作の結果、アドレスＡＤＤＲによる選択ワードラインが不良ワードラインではない場合、メモリ装置１００は、第３時点ｔ３でプログラム動作を開始する。
図１１Ｃは、本発明の一実施形態による、プログラム方法を行うためのプログラムシーケンスを示す図であり、データ入力区間のうち、行われた消去検出動作で不良ワードラインが検出された場合を示す。
図１１Ｃを参照すると、本実施形態によるプログラムシーケンスは、図１１Ｂの変形例に対応し、具体的に、コンファームコマンドを受信した以後の動作が、図１１Ｂとは異なる。本実施形態においては、消去検出動作の結果、アドレスＡＤＤＲによる選択ワードラインが不良ワードラインである場合、メモリ装置１００は、第３時点ｔ３においてプログラムフェールを示すロウレベルのレディー／ビジー信号ＲｎＢｘをメモリコントローラ２００に伝送し、プログラム動作を終了する。
図１２は、本発明の一実施形態によるメモリコントローラとメモリ装置との動作を説明するためのフローチャートである。
具体的には、本実施形態による動作は、プログラム／消去サイクルが基準値以下である場合に対応する。
段階Ｓ３１０において、メモリコントローラ２００は、プログラムコマンドを生成する。
段階Ｓ３２０において、メモリコントローラ２００は、プログラム／消去サイクルが基準値より大きいか否かを判断する。
判断の結果、プログラム／消去サイクルが基準値より大きくなければ、段階Ｓ３３０〜段階Ｓ３９０を行う。
例えば、段階Ｓ３３０〜段階Ｓ３９０は、図１１Ａに例示した実施形態に対応する。
段階Ｓ３３０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＬＳＢデータを伝送する。
例えば、コマンドは図１１Ａの第１コマンドＣＭＤ１及び第２コマンドＣＭＤ２を含む。
段階Ｓ３４０において、メモリ装置１００は、ＬＳＢデータを第１データラッチにダンピングする。
段階Ｓ３４５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
例えば、レディー信号は、ロジックハイレベルのレディー／ビジー信号ＲｎＢｘに対応する。
段階Ｓ３５０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＣＳＢデータを伝送する。
段階Ｓ３６０において、メモリ装置１００は、ＣＳＢデータを第２データラッチにダンピングする。
段階Ｓ３６５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
例えば、メモリセルがＭＬＣである場合、段階Ｓ３５０〜段階Ｓ３６５は、省略される。
例えば、メモリセルがＳＬＣである場合、段階Ｓ３５０〜段階Ｓ３８５は、省略される。
段階Ｓ３７０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＭＳＢデータを伝送する。
段階Ｓ３８０で、メモリ装置１００は、ＭＳＢデータを第３データラッチにダンピングする。
段階Ｓ３８５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
段階Ｓ３９０で、メモリコントローラ２００は、メモリ装置１００にコンファームコマンド及びアドレスＡＤＤＲを伝送する。
段階Ｓ３９５において、メモリ装置１００は、プログラム動作を行う。
図１３は、本発明の一実施形態によるメモリコントローラとメモリ装置との間の動作を説明するためのフローチャートである。
具体的には、本実施形態による動作は、プログラム／消去サイクルが基準値よりも大きい場合に対応する。
図１３を参照すると、段階Ｓ３１０において、メモリコントローラ２００は、プログラムコマンドを生成する。
段階Ｓ３２０において、メモリコントローラ２００は、プログラム／消去サイクルが基準値より大きいか否かを判断する。
判断の結果、プログラム／消去サイクルが基準値より大きくなければ、段階Ｓ４１０〜段階Ｓ４９０を行う。
例えば、段階Ｓ４１０〜段階Ｓ４９０は、図１１Ｂ及び図１１Ｃに例示した実施形態に対応する。
段階Ｓ４１０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＬＳＢデータを伝送する。
例えば、コマンドは、図１１Ｂの第１コマンドＣＭＤ１及び第２コマンドＣＭＤ２を含む。
段階Ｓ４２０において、メモリ装置１００は、ＬＳＢデータを第１データラッチにダンピングし、不良ワードラインをチェックするための消去検出動作を行い、不足消去セルの個数をカウンティングする。
この際、消去検出動作及び不足消去セルの個数をカウンティングする動作は、段階Ｓ４２０〜段階Ｓ４６０の間の任意の区間で行われる。
段階Ｓ４２５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
例えば、レディー信号は、ハイレベルのレディー／ビジー信号ＲｎＢｘに対応する。
一方、メモリ装置１００は、消去検出動作を行うために、レディー／ビジー信号ＲｎＢｉを続けてロウレベルに保持する。
段階Ｓ４３０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＣＳＢデータを伝送する。
段階Ｓ４４０において、メモリ装置１００は、ＣＳＢデータを第２データラッチにダンピングする。
段階Ｓ４４５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
例えば、メモリセルがＭＬＣである場合、段階Ｓ４３０〜段階Ｓ４４５は省略される。
例えば、メモリセルがＳＬＣである場合、段階Ｓ４３０〜段階Ｓ４７０は省略される。
段階Ｓ４５０において、メモリコントローラ２００は、メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、ＭＳＢデータを伝送する。
段階Ｓ４６０において、メモリ装置１００は、ＭＳＢデータを第３データラッチにダンピングする。
段階Ｓ４６５において、メモリ装置１００は、メモリコントローラ２００にレディー信号を伝送する。
段階Ｓ４７０において、メモリコントローラ２００は、メモリ装置１００にコンファームコマンド及びアドレスを伝送する。
段階Ｓ４８０において、メモリ装置１００は、カウンティングされた不足消去セルの個数が基準ビットカウントより多いか否かを判断する。
判断の結果、カウンティングされた不足消去セルの個数が基準ビットカウントよりも多ければ、段階Ｓ４８５を行い、そうではない場合、段階Ｓ４９０を行う。
段階Ｓ４８５において、メモリ装置１００は、メモリコントローラ２００にフェールメッセージを伝送する。
段階Ｓ２９０において、メモリ装置１００は、プログラム動作を行う。
図１４は、本発明の一実施形態によるメモリ装置１００ａの概略を示す図である。
図１４を参照すると、メモリ装置１００ａは、図３のメモリ装置１００の一例に対応する。
例えば、プログラム動作を行うための選択ワードラインは、ＷＬ１である。
プログラム実行区間において、選択ワードラインＷＬ１にプログラム電圧が印加され、第１ビットラインＢＬ１に接地電圧ＧＮＤが印加され、第２ビットラインＢＬ２に電源電圧ＶＤＤが印加される。
これにより、第１ビットラインＢＬ１に接続された第１メモリセルＭＣ１はプログラムされ、第２ビットラインＢＬ２に接続された第２メモリセルＭＣ２は、プログラムインヒビットされる。
この際、第１メモリセルＭＣ１は、プログラムされたメモリセルと称し、第２メモリセルＭＣ２は、プログラム・インヒビット・メモリセルと称する。
プログラム検証区間で、選択ワードラインＷＬ１に消去検出電圧（ＲＤ＿Ｅ）が印加され、次いで、選択ワードラインＷＬ１に第１プログラム検証電圧Ｖｖｆｙ１が印加される。
以下、図１５及び図１６を参照してメモリ装置１００ａに関係する動作方法を詳細に説明する。
図１５は、本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
図１５を参照すると、本実施形態による動作方法は、メモリ装置のプログラム動作時に消去検出動作を行うことで、不良ワードラインをチェックする方法に対応し、例えば、図１４のメモリ装置１００ａにおいて時系列的に行われる段階を含む。
段階Ｓ５１０において、プログラムコマンドを受信する。
段階Ｓ５２０において、選択ワードラインにプログラム電圧を印加する。
例えば、選択ワードラインＷＬ１に第１プログラムパルスＶｐｇｍ１を印加する。
また、第１ビットラインＢＬ１に接地電圧ＧＮＤを印加し、第２ビットラインＢＬ２に電源電圧ＶＤＤを印加する。
これにより、選択メモリセルＭＣ１は、プログラムされ、非選択メモリセルＭＣ２は、プログラムインヒビットされる。
段階Ｓ５３０において、選択ワードラインに消去検出電圧を印加することで、選択ワードラインに接続されたメモリセルに対して消去検出動作を行う。
例えば、選択ワードラインＷＬ１に消去検出電圧（ＲＤ＿Ｅ）を印加する。
一実施形態において、消去検出電圧（ＲＤ＿Ｅ）の電圧レベルは、メモリセルに対する最下位プログラム状態の検証電圧（例えば、Ｖｖｆｙ１）よりも低い。
段階Ｓ５４０において、プログラム・インヒビット・メモリセルのうち、不足消去セルの個数をカウンティングする。
例えば、プログラム・インヒビット・メモリセルは、ターゲット状態が消去状態であるメモリセルに対応する。
例えば、カウンタ１３０は、ページバッファ部１２０からページバッファ信号を受信し、受信したページバッファ信号に基づいて不足消去セルの個数をカウンティングする。
一実施形態において、上記方法は、段階Ｓ５４０と段階Ｓ５５０との間に、選択ワードラインにプログラム検証電圧を印加することで、選択ワードラインに接続されたメモリセルに対してプログラム検証動作を行う段階をさらに含む。
段階Ｓ５５０において、不足消去セルの個数が基準ビットカウントより多いか否かを判断する。
具体的には、基準ビットカウントは、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進めた後、プログラムされたメモリセルに対する読み出しの結果、読み出しエラー（すなわち、ＵＥＣＣ）が発生しない値に対応する。
判断の結果、不足消去セルの個数が基準ビットカウントよりも多い場合、段階Ｓ５６０を行い、そうではなければ、段階Ｓ５７０を行う。
段階Ｓ５６０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を終了する。
具体的には、メモリ装置１００ａは、選択ワードラインに接続されたメモリブロックをフェールブロックとして処理する。
段階Ｓ５７０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進める。
具体的には、メモリ装置１００ａは、後続のプログラムループを行うことができる。
図１６は、図１５に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。
図１６を参照すると、プログラム動作の前に、正常ワードラインに接続されたメモリセルは、正常消去状態（１６１）を有し、不良ワードラインに接続されたメモリセルは、不良消去状態（１６２）を有する。
選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加すれば、正常消去状態（１６１）を有するメモリセルの内、プログラムされたメモリセルは、第１プログラム状態（１６４）を有し、プログラム・インヒビット・メモリセルは、正常消去状態（１６１）を保持する。
一方、選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加すれば、不良消去状態（１６２）を有するメモリセルのうち、プログラムされたメモリセルは、第１プログラム状態（１６３）を有し、プログラム・インヒビット・メモリセルは、不良消去状態（１６２）を保持する。
不良消去状態（１６２）を有するメモリセルに対して消去検出電圧（ＲＤ＿Ｅ）を印加する場合、不足消去セルの個数は、不良消去状態（１６２）の網掛け部分に対応する。
図１７は、本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートであり、図１８Ａ及び図１８Ｂは、図１７に例示したプログラム方法を説明するためのタイミング図である。
以下、図１４、図１７〜図１８Ｂを共に参照して本実施形態によるプログラム方法を説明する。
本プログラム方法は、図１５の一具現例に対応し、図１５及び図１６を参照して前述した内容は、本実施形態にも適用される。
段階Ｓ６１０において、データセットアップを行う。
段階Ｓ６２０で、ループカウントが第１プログラムループＰＬ１であるかを判断する。
第１プログラムループＰＬ１である場合、段階Ｓ６３０において、選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加することで、プログラムを行う。
段階Ｓ６４０において、選択ワードラインに消去検出電圧（ＲＤ＿Ｅ）を印加する。
段階Ｓ６５０において、選択ワードラインに複数のプログラム検証電圧Ｖｖｆｙを順次に印加することで、プログラム状態別にプログラム検証を行う。
一実施形態において、段階Ｓ６４０に後続して段階Ｓ６５０が行われる。
一実施形態において、段階Ｓ６５０に後続して段階Ｓ６４０が行われる。
段階Ｓ６５５において、ループカウントを１だけ増加させて、段階Ｓ６２０にもどる。
段階Ｓ６６０において、ループカウントが第２プログラムループＰＬ２であるかを判断する。
第２プログラムループＰＬ２である場合、段階Ｓ６７０において、選択ワードラインに第２プログラムパルスＶｐｇｍ２を印加することで、プログラムを行い、同時に不足消去セルの個数をカウンティングする。
段階Ｓ６７５において、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦより多いか否かを判断する。
判断の結果、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦよりも多い場合、図１８Ａに例示したように、プログラム動作は、終了し、メモリブロックをフェールブロックとして処理する。
一方、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦ以下である場合、段階Ｓ６８０を行い、図１８Ｂに例示したように、プログラム動作を続けて進める。
段階Ｓ６８０において、全てのプログラム状態に対してプログラムパスであるかを判断する。
判断の結果、プログラムパスである場合、プログラム動作は、終了し、そうではない場合、段階Ｓ６５０を行う。
段階Ｓ６５０において、選択ワードラインに複数のプログラム検証電圧Ｖｖｆｙを順次に印加することで、プログラム状態別にプログラム検証を行う。
段階Ｓ６５５において、ループカウントを１だけ増加させ、段階Ｓ６２０にもどり、段階Ｓ６６０において、ループカウントが第２プログラムループＰＬ２であるかを判断する。
段階Ｓ６９０において、例えば、第３プログラムループＰＬ３において、選択ワードラインに第３プログラムパルスＶｐｇｍ３を印加することで、プログラムを行い、同時にプログラム動作のパス／フェールをチェックする。
図１９は、本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
図１９を参照すれば、本実施形態による動作方法は、メモリ装置のプログラム動作時に消去検出動作を行うことで、不良ワードラインをチェックする方法に対応し、例えば、図１４のメモリ装置１００ａで時系列的に行われる段階を含む。
段階Ｓ７１０において、プログラムコマンドを受信する。
段階Ｓ７２０において、選択ワードラインにプログラム電圧を印加する。
例えば、選択ワードラインＷＬ１に第１プログラムパルスＶｐｇｍ１を印加する。
また、第１ビットラインＢＬ１に接地電圧ＧＮＤを印加し、第２ビットラインＢＬ２に電源電圧ＶＤＤを印加する。
これにより、選択メモリセルＭＣ１は、プログラムされ、非選択メモリセルＭＣ２は、プログラムインヒビットされる。
段階Ｓ７３０において、プログラム検証電圧及び第１ディベロップタイムを用いて、プログラム・インヒビット・メモリセルに対して消去検出動作を行う。
段階Ｓ７４０において、プログラム検証電圧及び第２ディベロップタイムを用いて、プログラムされたメモリセルに対してプログラム検証動作を行う。
一実施形態において、第１ディベロップタイムは、第２ディベロップタイムよりも短い。
段階Ｓ７５０において、プログラム・インヒビット・メモリセルのうち、不足消去セルの個数をカウンティングする。
例えば、プログラム・インヒビット・メモリセルは、ターゲット状態が消去状態であるメモリセルに対応する。
段階Ｓ７６０において、不足消去セルの個数が基準ビットカウントより多いか否かを判断する。
判断の結果、不足消去セルの個数が基準ビットカウントよりも多い場合、段階Ｓ７７０を行い、そうではなければ、段階Ｓ７８０を行う。
段階Ｓ７７０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を終了する。
具体的には、メモリ装置１００ａは、選択ワードラインに接続されたメモリブロックをフェールブロックとして処理する。
段階Ｓ７８０において、選択ワードラインに接続されたメモリセルに対するプログラム動作を続けて進める。
具体的には、メモリ装置１００ａは、後続のプログラムループを行う。
図２０Ａは、本発明の一実施形態によるページバッファＰＢを示す回路図である。
図２０Ａを参照すると、ページバッファＰＢは、図１４の第１及び第２ページバッファ（ＰＢ１、ＰＢ２）の内の１つに対応する。
ページバッファＰＢは、センシングノードＳＯにそれぞれ接続されるプリチャージ回路（Ｐｒｅｃｈａｒｇｅ Ｃｉｒｃｕｉｔ）ＰＣ、センシングラッチ（Ｓｅｎｓｉｎｇ Ｌａｔｃｈ）ＳＬ、第１〜第３データラッチ（Ｄａｔａ Ｌａｔｃｈ）（ＤＬ１〜ＤＬ３）、及びキャッシュラッチ（Ｃａｃｈｅ Ｌａｔｃｈ）ＣＬを含む。
第１〜第３データラッチ（ＤＬ１〜ＤＬ３）の個数は、メモリセルに保存されるデータビットによって変更される。
また、ページバッファＰＢは、ビットライン選択トランジスタＴＲ１、ビットライン電圧制御トランジスタＴＲ２、プリチャージトランジスタＴＲ３、及びモニタリングトランジスタ（ＴＲ４〜ＴＲ８）をさらに含む。
一実施形態において、ページバッファＰＢは、プログラム動作時にプログラムされたメモリセルに対してはプログラム検証を行い、プログラム・インヒビット・メモリセルに対しては消去検出を行う。
具体的には、ページバッファＰＢは、プログラム検証動作時にビットラインＢＬを介して感知されたデータをセンシングラッチＳＬに保存する。
この際、プログラムされたメモリセルに対する第２ディベロップタイムは、プログラム・インヒビット・メモリセルに対する第１ディベロップタイムよりも長い。
センシングラッチＳＬに保存された感知されたデータによってターゲットデータが保存された第１データラッチＤＬ１が設定される。
例えば、感知されたデータがプログラム完了したことを示す場合、第１データラッチＤＬ１は、後続のプログラムループで選択されたメモリセルに対するプログラムインヒビット設定に切り換えられる。
キャッシュラッチＣＬは、外部から提供される入力データを一時保存する。
プログラム動作時に、キャッシュラッチＣＬに保存されるターゲットデータが、第１〜第３データラッチ（ＤＬ１〜ＤＬ３）に保存される。
図２０Ｂは、図２０ＡのページバッファＰＢに印加される制御信号を例示的に示すタイミング図である。
図２０Ａ及び図２０Ｂを参照すると、Ｔ１時点で、センシングノードＳＯをプリチャージするために、プリチャージ制御信号ＬＯＡＤがロウレベル（例えば、０Ｖ）に提供される。
これにより、プリチャージトランジスタ（ＴＲ３）がターンオンされ、センシングノードＳＯの電圧レベルは、プリチャージレベル（例えば、Ｖｐｒｅ２）に上昇する。
また、センシングノードＳＯと接続されたビットラインＢＬをプリチャージするために、ビットライン電圧制御信号ＢＬＳＨＦが電源電圧レベル（例えば、ＶＤＤ）に遷移される。
これにより、ビットライン電圧制御トランジスタＴＲ２がターンオンされ、ビットラインＢＬの電圧レベルは、所定のビットライン電圧に上昇する。
ビットラインＢＬに対するプリチャージ動作は、プリチャージトランジスタＴＲ３がターンオフされるまで進められる。
この際、ビットラインクルラムピング制御信号ＢＬＣＬＡＭＰ、グラウンド制御信号ＳＯＧＮＤ、モニタ制御信号ＭＯＮ１は、ロウレベル（例えば、０Ｖ）として、そして、ビットラインセットアップ制御信号ＢＬＳＥＴＵＰは、電源電圧レベル（例えば、ＶＤＤ）として提供される。
Ｔ２時点において、センシングノードＳＯのディベロップ動作が進められる。
センシングノードＳＯのディベロップのために、プリチャージ制御信号ＬＯＡＤとモニタ制御信号ＭＯＮ１は、電源電圧レベル（例えば、ＶＤＤ）に遷移する。
これにより、選択されたメモリセルのしきい電圧によってセンシングノードＳＯの電圧が減少し、センシングノードＳＯの電圧は、センシングラッチＳＬに保存される。
Ｔ３時点において、センシングラッチＳＬに保存されたデータによって、データラッチＤＬにデータがラッチされる。
図２１は、図１９に例示した動作方法によるメモリセルのしきい電圧分布を例示的に示すグラフである。
図２１を参照すると、プログラム動作前に、正常ワードラインに接続されたメモリセルは、正常消去状態（２１１）を有し、不良ワードラインに接続されたメモリセルは、不良消去状態（２１２）を有する。
選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加すれば、選択ワードラインに接続されたメモリセルの内、プログラムされたメモリセルは、第１プログラム状態（２１３）を有し、プログラム・インヒビット・メモリセルは、正常消去状態（２１１）又は不良消去状態（２１２）を保持する。
一実施形態において、第１プログラム検証電圧Ｖｖｆｙ１及び第１ディベロップタイムＤＶＳ１を用いてプログラム・インヒビット・メモリセルに対して消去検出動作を行う。
次いで、プログラム・インヒビット・メモリセルのうち、不足消去セルの個数をカウンティングし、不足消去セルは、不良消去状態（２１２）で網掛け部分に対応する。
一実施形態において、第１プログラム検証電圧Ｖｖｆｙ１及び第２ディベロップタイプＤＶＳ２を用いてプログラムされたセルに対してプログラム検証動作を行う。
図２２は、本発明の一実施形態によるメモリ装置１００ｂの概略を示すブロック図である。
図２２を参照すると、メモリ装置１００ｂは、図３のメモリ装置１００の一例に対応する。
ページバッファ部１２０ａは、第１及び第２ページバッファ（１２１、１２２）を含む。
第１ページバッファ１２１は、プリチャージ部１２１１、接続部１２１２及びラッチ１２１３を含み、接続部１２１２は、第１ビットラインＢＬ１と第１センシングノードＳＯ１とを接続する。
第２ページバッファ１２２は、プリチャージ部１２２１、接続部１２２２及びラッチ１２２３を含み、接続部１２２２は、第２ビットラインＢＬ２と第２センシングノードＳＯ２を接続する。
例えば、プリチャージ部（１２１１、１２２１）それぞれは、図２０Ａのプリチャージ回路ＰＣ及び第３トランジスタＴＲ３に対応し、接続部（１２１２、１２２２）それぞれは、図２０Ａの第１及び第２トランジスタＴＲ１、ＴＲ２に対応し、ラッチ（１２１３、１２２３）それぞれは、図２０Ａの第４〜第８トランジスタ（ＴＲ４〜ＴＲ８）、センシングラッチＳＬ、第１〜第３データラッチ（ＤＬ１〜ＤＬ３）、及びキャッシュラッチＣＬに対応する。
ページバッファ部１２０ａの構成要素、例えば、プリチャージ回路（１２１１、１２２１）、接続部（１２１２、１２２２）、ラッチ（１２１３、１２２３）及びカウンタ１３０は、ハードウェアとして具現される。
プログラム区間において、選択ワードラインＷＬ１にプログラム電圧が印加され、第１ビットラインＢＬ１に接地電圧ＧＮＤが印加され、第２ビットラインＢＬ２に電源電圧ＶＤＤが印加される。
これにより、第１ビットラインＢＬ１に接続されたメモリセルＭＣ１はプログラムされ、第２ビットラインＢＬ２に接続されたメモリセルＭＣ２はプログラムインヒビットされる。
プログラム検証区間において、選択ワードラインＷＬ１に第１プログラム検証電圧Ｖｖｆｙ１が印加される。
一実施形態において、第１メモリセルＭＣ１に接続された第１ページバッファ１２１は、第２ディベロップタイムＤＶＬ２の間に第１センシングノードＳＯ１をディベロップすることで、第１メモリセルＭＣ１に対するプログラム検証動作を行う。
一実施形態において、第２メモリセルＭＣ２に接続された第２ページバッファ１２２は、第１ディベロップタイムＤＶＳ１の間に第２センシングノードＳＯ２をディベロップすることで、第２メモリセルＭＣ２に対する消去検出動作を行う。
以下、図２３〜図２５Ｂを参照してメモリ装置１００ｂに対する動作方法を詳細に説明する。
図２３は、本発明の一実施形態によるメモリ装置のプログラム方法を説明するためのフローチャートであり、図２４は、図２３に例示されたプログラム方法による図２２のページバッファ部の動作の一例を説明するためのタイミング図であり、図２５Ａ及び図２５Ｂは、図２３に例示したプログラム方法を説明するためのタイミング図である。
本実施形態によるプログラム方法は、例えば、図２２のメモリ装置１００ｂで時系列的に行われる段階を含む。
以下、図２３〜図２５Ｂを共に参照して本実施形態によるプログラム方法を説明する。
本プログラム方法は、図１９の一具現例に対応し、図１９〜図２１を参照して前述した内容は、本実施形態にも適用される。
段階Ｓ８１０において、データセットアップを行う。
段階Ｓ８２０において、ループカウントが第１プログラムループＰＬ１であるかを判断する。
第１プログラムループＰＬ１の場合、段階Ｓ８３０において、選択ワードラインに第１プログラムパルスＶｐｇｍ１を印加することで、プログラムを行う。
段階Ｓ８４０において、全てのプログラム状態に対してプログラムパスであるか否かを判断する。
判断の結果、プログラムパスである場合、プログラム動作は終了し、そうではない場合、段階Ｓ８４５を行う。
段階Ｓ８４５において、ループカウントが第１プログラムループＰＬ１であるか否かを判断する。
第１プログラムループＰＬ１である場合、段階Ｓ８５０において、第１プログラム検証電圧Ｖｖｆｙ１を用いて、プログラムされたメモリセルに対するプログラム検証動作を行い、同時に、プログラム・インヒビット・メモリセルに対する消去検出動作を行う。
例えば、選択ワードラインに第１プログラム検証電圧Ｖｖｆｙ１が印加されるプログラム検証区間は、プリチャージ区間、ディベロップ区間、及びセンシング区間に対応する。
プリチャージ区間において、第１及び第２ビットライン（ＢＬ１、ＢＬ２）は、所定のビットライン電圧にプリチャージされ、第１及び第２センシングノード（ＳＯ１、ＳＯ２）は、プリチャージ電圧（例えば、図２０ＡのＶｐｒｅ２）にプリチャージされる。
ディベロップ区間は、プログラムされたメモリセルＭＣ１に接続された第１ページバッファ１２１とプログラムインヒビットされたメモリセルＭＣ２に接続された第２ページバッファ１２２において互いに異なっても良い。
一実施形態において、プログラム・インヒビット・メモリセルＭＣ２に接続された第２センシングノードＳＯ２は、第１ディベロップタイムＤＶＬ１の間にディベロップされる。
一実施形態において、プログラムされたメモリセルＭＣ１に接続された第１センシングノードＳＯ１は、第２ディベロップタイムＤＶＬ２の間にディベロップされる。
一実施形態において、第２ディベロップタイムＤＶＬ２が第１ディベロップタイムＤＶＬ１よりも長い。
まず、プログラム・インヒビット・メモリセルＭＣ２に接続された第２センシングノードＳＯ２に対する消去検出動作を説明する。
例えば、第２センシングノードＳＯ２の電圧が実線グラフ２４１（図２４）に対応する場合、第１ディベロップタイムＤＶＬ１の間に第２センシングノードＳＯ２の電圧は、基準電圧Ｖｒｅｆ以下に下降し、これにより、プログラム・インヒビット・メモリセルＭＣ２は、オンセルにセンシングされる。
一方、第２センシングノードＳＯ２の電圧が点線グラフ２４２（図２４）に対応する場合、第１ディベロップタイムＤＶＬ１の間に第２センシングノードＳＯ２の電圧基準電圧Ｖｒｅｆ以下に下降せず、これにより、プログラム・インヒビット・メモリセルＭＣ２は、不足消去セルにセンシングされる。
次いで、プログラムされたメモリセルＭＣ１に接続された第１センシングノードＳＯ１に対するプログラム検証動作を説明する。
例えば、第１センシングノードＳＯ１の電圧が実線グラフ２４１（図２４）に対応する場合、第２ディベロップタイムＤＶＬ２の間に第１センシングノードＳＯ１の電圧は、基準電圧Ｖｒｅｆ以下に下降し、これにより、プログラムされたメモリセルＭＣ１は、オンセルにセンシングされる。
また、第１センシングノードＳＯ１の電圧が点線グラフ２４２（図２４）に対応する場合、第２ディベロップタイムＤＶＬ２の間に第１センシングノードＳＯ１の電圧は、基準電圧Ｖｒｅｆ以下に下降し、これにより、プログラムされたメモリセルＭＣ１は、オンセルにセンシングされる。
このように、本実施形態によれば、プログラムされたメモリセルに対するプログラム検証動作のための第２ディベロップタイムＤＶＬ２をプログラム・インヒビット・メモリセルに対する消去検出動作のための第１ディベロップタイムＤＶＬ１よりも長くすることで、プログラム・インヒビット・メモリセルの内、第１プログラム検証電圧Ｖｖｆｙ１よりも低いしきい電圧を有するメモリセルを不足消去セルと判別する。
よって、消去検出動作のために、第１プログラム検証電圧Ｖｖｆｙ１よりも低い消去検出電圧を印加することと同じ効果が得られる。
再度、図２３を参照すると、段階Ｓ８６５において、ループカウントを１だけ増加させ、段階Ｓ８２０にもどる。
段階Ｓ８２０において、ループカウントが第１プログラムループＰＬ１であるか否かを判断し、段階Ｓ８７０において、ループカウントが第２プログラムループＰＬ２であるか否かを判断する。
第２プログラムループＰＬ２である場合、段階Ｓ８８０において、選択ワードラインに第２プログラムパルスＶｐｇｍ２を印加することで、プログラムを行い、同時に不足消去セルの個数をカウンティングする。
段階Ｓ８８５において、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦより多いか否かを判断する。
判断の結果、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦよりも多い場合、図２５Ａに例示したように、プログラム動作は終了し、メモリブロックをフェールブロックとして処理する。
一方、カウンティングされた不足消去セルの個数ＣＮＴｃｅｌｌが基準ビットカウントＲＥＦ以下である場合、段階Ｓ８４０を行い、図２５Ｂに例示したように、プログラム動作を進行し続ける。
段階Ｓ８４０において、全てのプログラム状態に対してプログラムパスであるか否かを判断する。
判断の結果、プログラムパスである場合、プログラム動作は終了し、そうではない場合、段階Ｓ８４５を行う。
ループカウントが第２プログラムループＰＬ２である場合、段階Ｓ８６０において、選択ワードラインに複数のプログラム検証電圧Ｖｖｆｙを順次に印加することで、プログラム状態別にプログラム検証を行う。
段階Ｓ８６５において、ループカウントを１だけ増加させ、段階Ｓ８２０にもどる。
段階Ｓ８２０において、ループカウントが第１プログラムループＰＬ１であるかを判断し、段階Ｓ８７０において、ループカウントが第２プログラムループＰＬ２であるかを判断する。
ループカウントが第３プログラムループＰＬ３である場合、段階Ｓ８９０において、選択ワードラインに第３プログラムパルスＶｐｇｍ３を印加することで、プログラムを行い、同時にプログラム動作のパス／フェールをチェックする。
図２６は、図２３に例示したプログラム方法による図２２のページバッファ部の動作の他の例を説明するためのタイミング図である。
以下、図２３及び図２６を共に参照してページバッファ部の動作を説明する。
一実施形態において、第１プログラム検証電圧Ｖｖｆｙ１を用いてプログラムされたメモリセルに対するプログラム検証動作を行い、同時に、プログラム・インヒビット・メモリセルに対する消去検出動作を行う。
例えば、選択ワードラインに第１プログラム検証電圧Ｖｖｆｙ１が印加されるプログラム検証区間は、第１プリチャージ区間、第１ディベロップ区間、第１センシング区間、第２プリチャージ区間、第２ディベロップ区間、及び第２センシング区間に対応する。
第１プリチャージ区間において、第１及び第２ビットラインＢＬ１、ＢＬ２は、所定のビットライン電圧にプリチャージされ、第１及び第２センシングノード（ＳＯ１、ＳＯ２）は、プリチャージ電圧（例えば、図２０ＡのＶｐｒｅ２）にプリチャージされる。
第１ディベロップ区間において、第１及び第２センシングノード（ＳＯ１、ＳＯ２）を第１ディベロップタイムＤＶＬ１の間にディベロップする。
例えば、第１センシングノードＳＯ１を介して感知されたデータをラッチ１２１３に含まれた第１センシングラッチに保存し、第２センシングノードＳＯ２を介して感知されたデータをラッチ１２２３に含まれた第１センシングラッチに保存する。
第１センシング区間において、ラッチ（１２１３、１２２３）それぞれで、第１センシングラッチに保存されたデータによってデータラッチが設定される。
第２プリチャージ区間において、第１及び第２センシングノード（ＳＯ１、ＳＯ２）をプリチャージ電圧Ｖｐｒｅ２にプリチャージする。
第２ディベロップ区間において、第１及び第２センシングノード（ＳＯ１、ＳＯ２）を第２ディベロップタイムＤＶＬ２の間にディベロップする。
この際、第２ディベロップタイムＤＬＶ２は、第１ディベロップタイムＤＶＬ１よりも長い。
例えば、第１センシングノードＳＯ１を介して感知されたデータをラッチ１２１３に含まれた第２センシングラッチに保存し、第２センシングノードＳＯ２を介して感知されたデータをラッチ１２２３に含まれた第２センシングラッチに保存する。
この際、複数のデータラッチのうち、１つは、第２センシングラッチに用いられる。
第２センシング区間において、ラッチ１２１３、１２２３それぞれで、第２センシングラッチに保存されたデータによってデータラッチが設定される。
一実施形態において、プログラムされたメモリセルＭＣ１に接続された第１ページバッファ１２１は、第２センシングラッチに保存されたデータに基づいてプログラムパス／フェールを判断する。
一実施形態において、プログラムインヒビットされたメモリセルＭＣ２に接続された第２ページバッファ１２２は、第１センシングラッチに保存されたデータに基づいて消去検出動作を行う。
これにより、選択ワードラインに同じ第１プログラム検証電圧Ｖｖｆｙ１を印加しても、プログラムされたメモリセルに対しては、プログラム検証動作を行い、プログラム・インヒビット・メモリセルに対しては、消去検出動作を行う結果が得られる。
図２７は、本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
図２７を参照すると、本実施形態による動作方法は、メモリ装置のプログラム動作時消去検出動作を行うことで、不良ワードラインをチェックする方法に対応し、例えば、図３のメモリ装置１００で時系列的に行われる段階を含む。
図１〜図２６を参照して前述した内容は、本実施形態にも適用される。
段階Ｓ９１０において、プログラムコマンドを受信する。
段階Ｓ９２０において、プログラム／消去サイクルが基準値より大きいか否かを判断する。
判断の結果、プログラム／消去サイクルが基準値よりも大きければ、段階Ｓ９３０を行い、そうではなければ、段階Ｓ９７０を行う。
段階Ｓ９３０において、プログラム動作実行前に、又は実行中に消去検出動作を行う。
段階Ｓ９４０において、不足消去セルの個数をカウンティングする。
段階Ｓ９５０において、不足消去セルの個数が基準ビットカウントより多いか否かを判断する。
判断の結果、不足消去セルの個数が基準ビットカウントよりも多ければ、段階Ｓ９６０を行い、そうではなければ、段階Ｓ９７０を行う。
図２８は、本発明の一実施形態によるメモリ装置をＳＳＤシステム１０００に適用した構成例を示す概略ブロック図である。
図２８を参照すると、ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含む。
ＳＳＤ１２００は、信号コネクタを介してホスト１１００と信号を送受信し、電源コネクタを介して電源が入力される。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０、及びメモリ装置（１２３０、１２４０、１２５０）を含む。
メモリ装置（１２３０、１２４０、１２５０）は、垂直積層型ＮＡＮＤフラッシュメモリ装置でもある。
この時、ＳＳＤ１２００は、図１〜図２７を参照して前述した一実施形態を用いて具現される。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０ メモリシステム
１００、１００ａ、１００ｂ、１２３０、１２４０、１２５０ メモリ装置
１１０ メモリセルアレイ
１２０、１２０ａ ページバッファ部
１２１、１２２ （第１、第２）ページバッファ
１３０ カウンタ
１４０ パス／フェールチェック部
１５０ 制御ロジック
１６０ 電圧生成部
１７０ ロウデコーダ
２００ メモリコントローラ
２１０ ＥＣＣエンジン
１０００ ＳＳＤシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２１１、１２２１ プリチャージ部
１２１２、１２２２ 接続部
１２１３、１２２３ ラッチ
１２２０ 補助電源装置
ＣＭＤ コマンド
ＡＤＤＲ アドレス
ＣＴＲＬ 制御信号
ＤＡＴＡ データ

Claims (20)

  1. 複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、
    プログラムコマンドに応答して、前記複数のワードラインのうち、選択ワードラインに消去検出電圧を印加することで前記選択ワードラインに接続されたメモリセルに対して消去検出動作を行う段階と、
    前記消去検出動作以後に、前記選択ワードラインにプログラム電圧を印加する段階と、
    前記消去検出動作が行われた前記メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする不揮発性メモリ装置の動作方法。
  2. 前記不足消去セルの個数が基準ビットカウントよりも多い場合、前記選択ワードラインに接続されたメモリブロックをフェールブロック（ｆａｉｌ ｂｌｏｃｋ）として処理する段階をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  3. 前記消去検出電圧の電圧レベルは、前記メモリセルに対する最下位プログラム状態の検証電圧レベルよりも低いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  4. 前記消去検出電圧の電圧レベルは、前記メモリセルに対する消去状態の検証電圧レベルよりも高いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  5. 前記消去検出電圧の電圧レベルは、前記メモリセルに対する最下位プログラム状態の検証電圧レベルと同一であり、
    前記消去検出動作時のセンシングノード（ｓｅｎｓｉｎｇ ｎｏｄｅ）のディベロップタイム（ｄｅｖｅｌｏｐ ｔｉｍｅ）は、前記最下位プログラム状態の検証動作時のセンシングノードのディベロップタイムよりも短いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  6. 前記不足消去セルの個数をカウンティングする段階は、前記プログラム電圧を印加する段階と実質的に同時に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  7. 前記プログラム電圧を印加する段階後に、前記選択ワードラインにプログラム検証電圧を印加する段階をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  8. 前記プログラムコマンドによってトリガされるプログラム動作は、順次に行われる複数のプログラムループを含み、
    前記複数のプログラムループのそれぞれは、プログラム実行区間及び前記プログラム実行区間以後のプログラム検証区間を含み、
    前記不足消去セルの個数をカウンティングする段階は、前記複数のプログラムループの内、第１プログラムループのプログラム実行区間に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  9. 前記プログラムコマンドを受信する段階をさらに有し、
    前記プログラムコマンドを受信する段階は、第１プログラムコマンド、アドレス、及びＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）データを受信する段階と、
    第２プログラムコマンド、前記アドレス、及びＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）データを受信する段階と、を含み、
    前記消去検出動作を行う段階は、前記第１プログラムコマンドを受信する段階以後に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  10. 複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、
    プログラムコマンドに応答して、前記複数のワードラインの内、選択ワードラインにプログラム電圧を印加する段階と、
    前記プログラム電圧を印加した後、前記選択ワードラインに消去検出電圧を印加することで、前記選択ワードラインに接続されたメモリセルの内、プログラム・インヒビット・メモリセル（ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ ｍｅｍｏｒｙ ｃｅｌｌｓ）に対して消去検出動作を行う段階と、
    前記消去検出動作が行われた前記プログラム・インヒビット・メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする不揮発性メモリ装置の動作方法。
  11. 前記消去検出動作を実行した後、前記選択ワードラインにプログラム検証電圧を印加することで、前記選択ワードラインに接続された前記メモリセルのうち、プログラムされたメモリセルに対してプログラム検証動作を行う段階をさらに有することを特徴とする請求項１０に記載の不揮発性メモリ装置の動作方法。
  12. 前記プログラム電圧を印加する段階以後に、そして、前記消去検出動作を行う前に、前記選択ワードラインにプログラム検証電圧を印加することで、前記選択ワードラインに接続された前記メモリセルの内、プログラムされたメモリセルに対してプログラム検証動作を行う段階をさらに有することを特徴とする請求項１０に記載の不揮発性メモリ装置の動作方法。
  13. 前記選択ワードラインに前記プログラム電圧よりも高い電圧レベルを有する追加プログラム電圧を印加する段階をさらに含み、
    前記不足消去セルの個数をカウンティングする段階は、前記追加プログラム電圧を印加する段階と実質的に同時に行われることを特徴とする請求項１０に記載の不揮発性メモリ装置の動作方法。
  14. 複数のワードラインにそれぞれ接続された複数のメモリセルを含む不揮発性メモリ装置の動作方法であって、
    プログラムコマンドに応答して、前記複数のワードラインの内、選択ワードラインにプログラム電圧を印加する段階と、
    プログラム検証電圧を用いて、前記選択ワードラインに接続されたメモリセルの内、プログラムされたメモリセルに対してプログラム検証動作を行う段階と、
    前記プログラム検証電圧を用いて、前記選択ワードラインに接続されたメモリセルの内、プログラム・インヒビット・メモリセルに対して消去検出動作を行う段階と、
    前記消去検出動作が行われた前記プログラム・インヒビット・メモリセルの内、不足消去セルの個数をカウンティングする段階と、を有することを特徴とする不揮発性メモリ装置の動作方法。
  15. 前記不足消去セルの個数が基準ビットカウントよりも多い場合、前記プログラムコマンドによってトリガされるプログラム動作を終了する段階をさらに含むことを特徴とする請求項１、１０、１４のいずれか一項に記載の不揮発性メモリ装置の動作方法。
  16. 前記消去検出動作時、前記プログラム・インヒビット・メモリセルに対するディベロップ区間は、第１ディベロップタイムに対応し、
    前記プログラム検証動作時、前記プログラムされたメモリセルに対するディベロップ区間は、前記第１ディベロップタイムよりも長い第２ディベロップタイムに対応することを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
  17. 前記プログラム・インヒビット・メモリセルは、ターゲット状態が消去状態であるメモリセルであることを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
  18. 前記選択ワードラインに前記プログラム電圧よりも高い追加プログラム電圧を印加する段階をさらに有し、
    前記不足消去セルの個数をカウンティングする段階は、前記追加プログラム電圧を印加する段階と実質的に同時に行われることを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
  19. 複数のワードラインそれぞれに接続された複数のメモリセルを含むメモリセルアレイと、
    前記複数のワードラインのうち、選択ワードラインに接続されたメモリセルとそれぞれ接続され、前記選択ワードラインに対するプログラム動作の実行前、又は実行中に前記メモリセルに対する消去検出結果をそれぞれ保存する複数のページバッファを含むページバッファ部と、
    前記ページバッファと接続され、前記消去検出結果から不足消去セルの個数をカウンティングするように構成されたカウンタと、を有することを特徴とする不揮発性メモリ装置。
  20. カウンティングされた前記不足消去セルの個数が基準ビットカウントよりも多い場合、前記選択ワードラインに接続された前記メモリセルに対するプログラム動作を終了し、前記選択ワードラインに接続されたメモリブロックは、フェールブロックとして処理することを特徴とする請求項１９に記載の不揮発性メモリ装置。
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