JP2006228406A - １つ又はそれ以上の不揮発性メモリセルを消去する方法、回路及びシステム - Google Patents

１つ又はそれ以上の不揮発性メモリセルを消去する方法、回路及びシステム Download PDF

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Abstract

【課題】不揮発性メモリ（「ＮＶＭ」）アレイ又はアレイセグメントにおける１つ又はそれ以上のＮＶＭセルを消去するための方法、回路及びシステムを提供する。
【解決手段】１つ又はそれ以上の消去パルスパラメータは、ＮＶＭアレイ内の幾つかのアレイセグメントの各々に関連付けることができる。個別の消去パルスパラメータは、ＮＶＭアレイ内のアレイセグメントの１つから全てのいずれかに関連付けることができる。本発明の幾つかの実施形態によれば、アレイセグメント内の１つ又はそれ以上のＮＶＭセルに適用される消去パルスの特性（例えばパルス振幅、パルス持続時間、その他）は、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づくことができる。
【選択図】図４

Description

本発明は一般に、不揮発性メモリ（「ＮＶＭ」）セルの分野に関する。より具体的には、本発明は、１つ又はそれ以上の格納されている消去パラメータを用いて、１つ又はそれ以上のＮＶＭセルを消去する方法、回路及びシステムに関する。
不揮発性メモリ（「ＮＶＭ」）デバイスは、限定ではないが、図２Ａで示すようなポリシリコン浮遊ゲート、及び図２Ｂに示すような窒化物読み取り専用メモリ（「ＮＲＯＭ」）を含む、多種多様な構造で製造されている。浮遊ゲートデバイスは通常、図２Ａで示すように導電性電荷トラップ層（例えばポリシリコンから構成される）を含み、従って、通常１つの電荷蓄積領域のみを提供する。他方、ＮＲＯＭデバイスは、図２Ｂに示すように誘電性電荷蓄積層（例えば酸化シリコンから構成される）を含み、従って複数の電荷蓄積領域をサポートすることができる（例えば、セルのソースジャンクション近傍とドレインジャンクション近傍）。ＮＶＭデバイスの各電荷蓄積領域は、別個のＮＶＭセル又はユニットと見なすことができる。
ＮＶＭセルは、通常、大容量データ記憶装置（例えば、フラッシュメモリカード／スティック、マルチメディアカード、その他）を生産する目的において、アレイと呼ばれるセルの大規模マトリクスの一部として編成及び製造される。多数の公知のアレイアーキテクチャ及び動作方法の中の何れが使用されているかに応じて、アレイ内の各セルは、個別に又はセルのグループ／ブロックの一部としてアドレス可能、プログラム可能、読み取り可能及び消去可能とすることができる。当分野で公知である仮想接地アレイを含むほとんどのセルアレイアーキテクチャは、行と列に形成された多数の反復セグメントからなる特徴を含む。仮想接地アレイなどの幾つかの例示的アレイアーキテクチャによれば、各アレイセグメントは、４つのセグメント化されたセルビット線から形成されたセル領域、偶数選択領域、及び奇数選択領域を含むことができる。偶数選択領域は、セル領域の一端に位置付けられ、セグメント化された偶数接点ビット線と、偶数接点ビット線をセグメントの偶数セルビット線と接続する２つの選択トランジスタとを含むことができる。奇数選択領域は、セル領域の反対側の端部に位置付けられセグメント化された奇数接点ビット線と、奇数接点ビット線をセグメントの奇数セルビット線と接続する２つの選択トランジスタとを含むことができる。ＮＶＭアレイは更に、２つの隣接する偶数選択領域の偶数接点ビット線に接続された１つの偶数接点、２つの隣接する奇数選択領域の奇数接点ビット線に接続された１つの奇数接点、並びに偶数及び奇数の接点にそれぞれ接続する交互する偶数及び奇数メタル線を含むことができる。
良く知られているように、ＮＶＭセルの論理状態は、スレショルド電圧（「Ｖｔ」）、すなわちセルが電流を有意に導通し始めるゲート及びソース／ドレイン間の電圧によって定義し、決定することができる。各セル又はマルチ電荷蓄積領域ＮＶＭデバイスの電荷蓄積領域は、差分スレショルド電圧と関連付けられ、従って、一意の論理値を格納することができる。各セル又は各電荷蓄積領域は、それぞれのデバイスの個別の端子又は端子のセットから動作（すなわちプログラム、消去、又は読み取り）させることができる。マルチ電荷蓄積領域ＮＶＭデバイスの動作は当該技術分野で公知である。ＮＶＭセルの動作に関する前述の手順の説明は、シングル電荷蓄積領域デバイスのシングル電荷蓄積領域の動作、又はマルチ電荷蓄積領域デバイスの各電荷蓄積領域の動作のいずれにも当てはめることができる。
各ＮＶＭセルでは、異なるスレショルド電圧値は異なる論理状態と関連付けられ、ＮＶＭセルのスレショルド電圧レベルは、セルの電荷蓄積領域内に格納された電荷量（例えば電子又は正孔）の関数とすることができる。図１Ａは、バイナリ不揮発性メモリセルの可能なスレショルド電圧分布を描いた電圧分布図を示し、ここで縦線はセルの各々の可能な論理状態に関連付けられたセルスレショルド電圧Ｖｔの境界値を示す。例えば、ＥＶレベルより低いＶｔを有するセルは、消去検証されたと見なすことができる。ＰＶより高いＶｔを有するセルは、プログラム検証されたと見なすことができる。これら２つの限界値は、セル上で実施することができるプログラムシーケンス及び消去シーケンスの完了に関係する論理状態を定める。プログラムパルスのプログラムシーケンスを用いて、セルのＶｔをＰＶよりも高く駆動することができ、他方、消去シーケンスを用いて、セルのＶｔをＥＶよりも低く駆動することができる。また図１Ａでは、読み取り動作中に使用される場合が多い読み取り検証（ＲＶ）レベルを示す縦線が見られる。より具体的には、読み取り中セルのＶｔがＲＶレベルより上にある場合、セルはプログラムされていると見なされ、セルのＶｔがＲＶよりも下にあれば、セルはプログラムされていないと見なされる。
図１Ｂは、マルチレベル不揮発性メモリセル（「ＭＬＣ」）の電荷蓄積領域での可能なスレショルド電圧分布を描いた電圧分布図を示し、ここで縦線の１つのセットは、セルの各々の可能なプログラム検証スレショルド電圧に関連する境界値を示し（ＰＶ００、ＰＶ０１、その他）、縦線の他のセットは、セルの各々の可能なプログラム状態の読み取り検証レベルと関連する境界値を示す（ＲＶ００、ＲＶ０１など）。
ＮＶＭアレイ内の個々のセルのプログラム（すなわち、電荷を電荷蓄積領域に注入する）及び／又は消去（すなわち、電荷を電荷蓄積領域から除去する）の種々の方法は公知である。ほとんどの場合は、ＮＶＭセルの電荷蓄積領域に格納される電荷量は、１つ又はそれ以上のプログラムパルスをセルに印加することにより増大させることができ、逆に、セルの電荷蓄積領域の電荷量は、１つ又はそれ以上の消去パルスをＮＶＭセルのゲート端子に印加することにより減少させることができ、従って、トラップ電荷をセルのトラップ領域及びセルのトラップインタフェースから強制的に解放することにより減少させることができる。或いは、消去プロセスは、電荷を物理的に除去するのではなく、反対の極性の電荷を注入する段階を含む。例えば、プログラムプロセスが電子をセルの電荷トラップに注入する段階を含む場合には、対応する消去プロセスは、正孔をトラップに注入する段階を含むことができる。相反する電荷は、再結合し及び／又は互いの作用を相殺することができる。
より具体的には、ＮＲＯＭ仮想接地アレイの中の１つ又はそれ以上のＮＶＭセルにおける消去手順を考察する場合、消去ステップは、１つ又はそれ以上のセルのゲートに強い負の電圧パルス（例えば−７Ｖ）を印加する段階、セルのドレインに正の電圧（例えば＋３Ｖ〜７Ｖ）を印加する段階、及びセルのソースを浮動させる段階を含む。セルが消去される場合では、わずかにチャネルを超えてドレインジャンクション近傍のそれぞれのトラップ領域に格納されている電荷は、消去される（又は正孔注入により再結合される）セルのドレイン内に陥ることができる。
ＮＶＭアレイ内のセルのグループ又はセットは、同時にプログラム及び／又は消去を行うことができる。ＮＶＭセルのグループ又はセットは、同じ論理状態にプログラム（又は消去）されるセルからなるものであってもよく、或いはＭＬＣアレイ内のセルに関する場合など、幾つかの可能な状態の各々にプログラム（又は消去）されるセルからなるものでもよい。全てのセルがプログラムされ、及び／又は消去される同じ感受性を有するわけではないので、プログラムパルス又は消去パルスを受信するセルのセット内のセルは、同じ速度ではプログラム又は消去することができない。一部のセルは、プログラムパルス又は消去パルスを同時に受信するセルにおける同じセットの他のセルよりも前に、目的とするプログラム状態又は消去状態に達する場合がある。
ＮＶＭセルの動作（例えば、プログラミム、読み取り、及び消去）に使用される方法は、基準レベル（すなわちＰＶ、ＥＶ）を供給するために基準セルなどの１つ又はそれ以上の基準構造体を使用する。１つ又はそれ以上の基準構造体の各々は、動作しているメモリセルと比較して該動作しているメモリセルの条件又は状態を判断することができる。一般的には、例えば消去され、プログラムされ、又はマルチレベルセル（「ＭＬＣ」）内での複数の可能なプログラム状態の１つでのプログラムされた特定の状態にＮＶＭセルがあるかどうかを判断するために、セルのスレショルドレベルは基準構造体のレベルと比較され、該基準構造体のスレショルドレベルは試験される特定の状態に関係する電圧レベルに事前設定されており既知である。ＮＶＭセルのスレショルド電圧と基準セルのスレショルド電圧の比較は、センス増幅器を用いて行われる場合が多い。１つ又はそれ以上の基準セルの電圧に対してＮＶＭスレショルド電圧を比較してＮＶＭセルの状態を判断するための様々な技術は公知である。
ＮＶＭセルを所望の状態にプログラムする場合、所与の状態に対し「プログラム検証」レベルとして定義された電圧レベルに設定されるスレショルド電圧を有する基準セルは、プログラムされているセルのスレショルド電圧と比較して、プログラムされているセルの電荷蓄積領域又は区域が所望の状態に「プログラム」されたと見なされるほど十分に荷電されたかどうかを判断することができる。プログラムパルスがセルに印加された後、そのスレショルド電圧が、目的とするプログラム状態に関係する「プログラム検証」レベル（すなわち関連する基準セルのスレショルド電圧）以上にあるほどセルが十分には荷電されていないと判断された場合には、通常、セルは別のプログラムパルスが加えられてより多くの電荷を電荷蓄積区域に注入しようとされる。セルのスレショルド値がプログラムされている「プログラム検証」レベルに到達又は超過すると、これ以上のプログラムパルスをセルに加える必要はない。動作の同じ一般原理は、プログラムパルスではなく消去パルスがセルに印加されることを除いて、１つ又はそれ以上のセルを消去する際にも当てはまる。
製造直後、とりわけ複数のプログラム／消去サイクルの後では、各ＮＶＭセルのプログラム及び消去に対する感受性は、他のどのようなＮＶＭセルの感受性とも異なり、引き続きセルの寿命にわたって変化する。図３は、図４に示すアレイなどの例示的なＮＶＭアレイの複数のアレイセグメントの各々内にあるＮＶＭセルのセットの各々において、消去状態を誘起するのに必要な消去パルス電圧値の例示的分布を示す図である。
ＮＶＭ製造分野では、１つ又はそれ以上のＮＶＭセルを消去する方法、回路及びシステムを改善する必要性が存在する。
本発明は、不揮発性メモリ（「ＮＶＭ」）アレイ又はアレイセグメントにおける１つ又はそれ以上のＮＶＭセルを消去するための方法、回路及びシステムである。本発明の幾つかの実施形態によれば、１つ又はそれ以上の消去パルスパラメータは、ＮＶＭアレイ内の幾つかのアレイセグメントの各々に関連付けることができる。個別の消去パルスパラメータは、ＮＶＭアレイ内のアレイセグメントの１つから全てのいずれかに関連付けることができる。
本発明の幾つかの実施形態によれば、アレイセグメント内の１つ又はそれ以上のＮＶＭセルに適用されることになる消去パルスの少なくとも１つの特性（例えばパルス振幅、パルス持続時間、その他）は、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づくことができる。本発明の別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、ＮＶＭアレイをソートする際に格納することができ、本発明の更に別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の１つ又はそれ以上のＮＶＭセル上で消去動作を行った後に更新することができる。
所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の１つ又はそれ以上のセルに消去スレショルド電圧に到達させるのに必要な最大消去パルス電圧に相関付けることができる。本発明の幾つかの実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去ＮＶＭセルが前回の消去動作又はサイクル時に消去状態に関係するスレショルド電圧に達するよう誘起された消去パルス電圧を実質的に示すことができる。別の実施形態によれば、１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去ＮＶＭセルが前回の消去動作／サイクル時に消去状態に関係するスレショルド電圧に達するように誘起された電圧からオフセットされたより低い消去パルス電圧を示すことができる。本発明の更に別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去セル以外のＮＶＭセルにおいて消去状態を誘起した消去パルス電圧に相関付けることができる。本発明の幾つかの別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の比較的遅い消去セルが前回の消去動作／サイクル時に消去状態に達するように誘起した消去パルスの持続時間に関連することができる。当業者であれば、消去パルスパラメータは、ＮＶＭセルを消去状態に関係するスレショルド電圧に到達させる際に、消去パルスの有効性に影響を与えることができる何らかの消去パルス特性（例えば振幅、持続時間、勾配、形状、その他）を示すことができる点は明らかであろう。
本発明の幾つかの実施形態によれば、各アレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、消去パルスパラメータが関係付けられる所与のアレイセグメント内の１つ又はそれ以上のＮＶＭセルか、又は他の方法で所与のアレイセグメントに機能的に関連する１つ又はそれ以上のＮＶＭセルに格納することができる。アレイセグメントに関係する１つ又はそれ以上の消去パラメータは、最初に、ソート時に関連するＮＶＭセル内に格納することができる。その後、所与のアレイセグメントに関係する１つ又はそれ以上の消去パラメータは、アレイセグメント内の１つ又はそれ以上のセルの全ての消去動作／サイクル後に、又は間欠的に、或いは所与のアレイセグメントの幾つかの消去動作／サイクル後に更新することができる。当業者であれば、消去パルスパラメータは、関連付けられるアレイセグメントに機能的に関連するどのようなＮＶＭセルにも格納することができる点は明らかであろう。
本発明の幾つかの実施形態によれば、同様にＮＶＭアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータを格納するよう適合された、ＮＶＭアレイセグメントに関係する１つ又はそれ以上のＮＶＭセルが備えられる。本発明の別の実施形態によれば、消去パルスを生成するよう適合された消去パルスソース（例えば電荷ポンプ、コントローラ、その他）が備えられ、該消去パルスの特性は、ソースが所定のアレイセグメント内のセルを対象とする消去パルスを生成する場合、該所与のアレイセグメントに関係するＮＶＭセル内に格納された１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づいている。
本発明の幾つかの実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上のパルスパラメータを読み取るよう適合され、更に該読み取った消去パルスパラメータに少なくとも部分的に基づく１つ又はそれ以上の消去パルスを生成する信号を消去パルスのソースに送るように適合されたコントローラが備えられる。本発明の別の実施形態によれば、コントローラは、消去動作／サイクル時に消去状態に関係するスレショルド電圧に到達するようにＮＶＭセルを誘起する消去パルスについてのパルス特性（例えば振幅、持続時間、その他）に関係する消去パルスパラメータを記録するよう適合させることができる。該コントローラは、所与の消去パルスパラメータに関係するアレイセグメントに機能的に関連するＮＶＭセル内に消去パルスパラメータを格納することができる。
本発明に関する主題は、明細書の結びの部分において詳細に指摘され明確に主張される。しかしながら、本発明は、動作の構成及び方法の両方、並びに目的、特徴、及び利点に関し、添付図面と共に以下の非限定的な詳細な説明を参照し読むことによって最もよく了解することができる。
各図に示される要素は、これらの非限定的な例証を簡単且つ明瞭にするために必ずしも縮尺通りに描かれていない点は理解されるであろう。例えば、一部の要素の寸法は、明瞭にするために他の要素に対して強調される場合がある。更に、適切と見なされる場合には、対応する要素又は類似する要素を示すために同じ参照符号を各図に共通して繰り返すことができる。
以下の詳細な説明では、本発明を完全に理解できるように多数の具体的な詳細が記載される。しかしながら当業者であれば、本発明がこれらの具体的な詳細なしで実施できることを理解するであろう。他の場合では、公知の方法及び手順は、本発明を曖昧にしないために詳細には説明されていない。
具体的に別段の記述がない限り、以下の説明で明らかなように本明細書全体にわたって「処理」、「計算」、「算出」、「決定」、又は同様のものなどの用語を用いた考察は、コンピュータシステムのレジスタ及び／又はメモリ内の物理量（電子量など）として表わされたデータをコンピュータシステムのメモリ、レジスタ又は他の装置（情報記憶装置、伝送装置、又は表示装置）内で物理量として同様に表わされる他のデータに処理及び／又は変換する、コンピュータ又はコンピュータシステム、或いは類似の電子計算装置の動作及び／又はプロセスを意味する。
本発明の実施形態は、本明細書での動作を実施するための装置を備えることができる。この装置は、所望の目的のために特別に構成されたものとすることができ、或いは、コンピュータ内に格納されたコンピュータプログラムによって選択的に起動又は再構成される汎用コンピュータを備えることができる。
本発明は、ＮＶＭアレイ又はアレイセグメントにおいて１つ又はそれ以上の不揮発性メモリ（「ＮＶＭ」）セルを消去するための方法、回路、及びシステムである。本発明の幾つかの実施形態によれば、１つ又はそれ以上の消去パルスパラメータは、ＮＶＭアレイ内の幾つかのアレイセグメントの各々と関連付けることができる。個別の消去パルスパラメータは、ＮＶＭアレイ内のアレイセグメントの１つから全てまでのどこにでも関連付けることができる。
本発明の幾つかの実施形態によれば、アレイセグメント内の１つ又はそれ以上のＮＶＭセルに適用されることになる消去パルスの少なくとも１つの特性（例えばパルス振幅、パルス持続時間、その他）は、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づくことができる。本発明の別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、ＮＶＭアレイをソートする際に格納することができ、本発明の更に別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の１つ又はそれ以上のＮＶＭセル上で消去動作が実施された後に更新することができる。
所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の１つ又はそれ以上のセルに消去スレショルド電圧に到達させるために必要な最大消去パルス電圧と相関付けることができる。本発明の幾つかの実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去ＮＶＭセルが、前回の消去動作又はサイクル時に消去状態に関係するスレショルド電圧に達するよう誘起された消去パルス電圧を実質的に示すことができる。別の実施形態によれば、１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去ＮＶＭセルが前回の消去動作／サイクル時に消去状態に関係するスレショルド電圧に達するように誘起された電圧からオフセットしたより低い消去パルス電圧を示す場合がある。本発明の更に別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、アレイセグメント内の最も遅い消去セル以外のＮＶＭセルで消去状態を誘起した消去パルス電圧に相関付けることができる。本発明の幾つかの実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、前回時の消去の動作／サイクルで最も速く消去したアレイセグメント内のＮＶＭセルで消去状態を誘起した消去パルス特性（例えば電圧）に相関付けることができる。
本発明の幾つかの別の実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、前回の消去動作／サイクル時に消去状態に達するようにアレイセグメント内の比較的遅い消去セルを誘起した消去パルスの持続時間に関連することができる。当業者であれば、消去パルスパラメータは、消去状態に関係するスレショルド電圧にＮＶＭセルを到達させる際に、消去パルスの有効性に影響を与えることができる何らかの消去パルス特性（例えば振幅、持続時間、勾配、形状、その他）を示すことできる点は明らかであろう。
本発明の幾つかの実施形態によれば、各アレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、消去パルスパラメータが関係付けられる所与のアレイセグメント内の１つ又はそれ以上のＮＶＭセルか、又は他の方法で所与のアレイセグメントに機能的に関連する１つ又はそれ以上のＮＶＭセルに格納することができる。アレイセグメントに関係する１つ又はそれ以上の消去パラメータは、最初に、ソート時に関連するＮＶＭセル内に格納することができる。その後、所与のアレイセグメントに関係する１つ又はそれ以上の消去パラメータは、アレイセグメント内の１つ又はそれ以上のセルの全ての消去動作／サイクル後に、又は断続的に、或いは所与のアレイセグメントの幾つかの消去動作／サイクル後に更新することができる。当業者であれば、消去パルスパラメータは、関連付けられるアレイセグメントに機能的に関連するどのようなＮＶＭセルにも格納することができる点は明らかであろう。
本発明の幾つかの実施形態によれば、同様にＮＶＭアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータを格納するよう適合された、ＮＶＭアレイセグメントに関係する１つ又はそれ以上のＮＶＭセルが備えられる。本発明の別の実施形態によれば、消去パルスを生成するよう適合された消去パルスソース（例えば電荷ポンプ、コントローラ、その他）が備えられ、該消去パルスの特性は、ソースが所定のアレイセグメント内のセルを対象とする消去パルスを生成する場合、該所与のアレイセグメントに関係するＮＶＭセル内に格納された１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づいている。
本発明の幾つかの実施形態によれば、所与のアレイセグメントに関係する１つ又はそれ以上のパルスパラメータを読み取るよう適合され、更に該読み取った消去パルスパラメータに少なくとも部分的に基づく１つ又はそれ以上の消去パルスを生成する信号を消去パルスのソースに送るように適合されたコントローラが備えられる。本発明の別の実施形態によれば、コントローラは、消去動作／サイクル時に消去状態に関係するスレショルド電圧に到達するようにＮＶＭセルを誘起する消去パルスについてのパルス特性（例えば振幅、持続時間、その他）に関係する消去パルスパラメータを記録するよう適合させることができる。該コントローラは、所与の消去パルスパラメータに関係するアレイセグメントに機能的に関連するＮＶＭセル内に消去パルスパラメータを格納することができる。
ここで図４を参照すると、本発明の幾つかの実施形態による例示的なＮＶＭ回路及びアレイ１００のブロック図が示され、ここでコントローラ２００は、消去パルスソース３００を介して所与のアレイセグメントに対して消去パルスを開始する前に、テーブル１１０の所与のアレイセグメント（例えば２Ａ）に関係する消去パルスパラメータにアクセスすることができる。所与のアレイセグメント内の１つ又はそれ以上のセルに対する消去動作又はサイクルが開始されると、コントローラ２００は、外部インタフェースを介して受信した信号によるか、或いは独自のプロトコルに基づいて、セグメント消去パルスパラメータテーブル１１０の所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータを検索することができる。
各アレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータは、最初に、アレイ１０のソート時にテーブル１１０にプログラミングすることができ、所与のアレイセグメントの前回の消去動作／サイクルの後に更新することができる。各アレイセグメントに関係する格納されている消去パラメータは、前回の動作／サイクル時に消去状態に到達するよう所与のアレイセグメント内のＮＶＭセルを誘起した消去パルスの少なくとも１つの特性（例えば電圧及び／又は持続時間）を示すことができる。
コントローラ２００は、所与のアレイセグメントに関係する１つ又はそれ以上の消去パルスパラメータを使用して、１つ又はそれ以上の消去パルスパラメータに少なくとも部分的に基づいて１つ又は一連の消去パルスを消去パルスソース３００に生成させることができる。生成した消去パルスは、一般的に当該分野で公知のＸ／Ｙ ＭＵＸ回路４００を通してアレイ１００に加えることができる。該消去は、所与のアレイセグメント内のＮＶＭセルの全て又はサブセットに適用することができる。
コントローラ２００は、消去パルスを受け取る所与のアレイセグメント内のセルの少なくとも一部分（先頭セル、最終セル、又はその間のセル）が消去検証レベルに達したことをセンス増幅器５００を通して感知すると、該コントローラ２００はパラメータテーブル１１０の記録を更新することができ、パラメータテーブルは、アレイセグメント内のＮＶＭセルを誘起して現在の消去動作／サイクル中に消去検証状態に到達させた消去パルスの一部の特性に相関付けられる１つ又はそれ以上の新しい消去パルスパラメータを備えた所与のアレイセグメントに関連付けられている。
次に図５を参照すると、本発明による例示的な方法のステップを含むフロー図が示されており、ここで例示的な方法のステップは、先行技術の方法のステップと共に対比して示される。図５で示される例示的なアルゴリズムによれば、アレイセグメントに適用されることになる消去パルスに関係するゲート電圧（Ｖｃｖｐ）及びドレイン電圧（Ｖｐｐｄ）が初期設定される（例えばソート時）。消去パルスがアレイセグメント（例えばセル集合）の１つ又はそれ以上のセルに加えられた後、これらセルに対して検証動作が実施される。どのサブグループ（記号ＤＱ）も全く消去検証を通過しない場合には、ドレイン電圧に「強い」増分が加えられ、それ以外の場合は「弱い」増分が用いられる。このループは、全てのセルが消去されたと検証されるまで継続する。各サブグループは、信頼性のために追加の消去パルス（全消去を達成するのに必要なパルスよりも１ステップ高いパルス）を受け取ることができる。本発明の例示的な実施形態の一部として、前回の消去動作で印加された最大ドレイン電圧（Ｖｐｐｄ）は、次の消去動作（同じセル集合）の初期ドレイン電圧として格納し使用することができる。
前回の消去動作で利用された消去電圧は、専用セル中に格納する必要があり、次の消去動作ではそのセルから電圧が取り出される。
本発明の特定の機能を本明細書で図示し説明してきたが、多くの修正、置き換え、変更及び均等物が当業者には想起されるであろう。従って、添付の請求項は、本発明の真の精神の範囲にあるこうした修正及び変更の全てを保護するものとする。
バイナリ不揮発性メモリセルの電荷蓄積領域中の可能なスレショルド電圧分布を表す電圧分布図を示し、ここで縦線は、セルの可能なプログラム状態の各々についてのプログラム検証レベル、読み取り検証レベル、及び中間プログラム検証レベルに相関付けられた境界値すなわち電圧スレショルドレベルを表す。 マルチレベル不揮発性メモリセル（「ＭＬＣ」）の電荷蓄積領域中の可能なスレショルド電圧分布を表す電圧分布図を示し、ここで縦線のセットは、セルの可能な状態の各々についてのプログラム検証レベル、読み取り検証レベル、及び中間プログラム検証レベルに相関付けられた境界値すなわち電圧スレショルドレベルを表す。 浮遊ゲートメモリセルの側面断面図を表すブロック図を示す。 明確に区別できるプログラム電荷蓄積域を有する窒化物読み取り専用メモリ（「ＮＲＯＭ」）セルの側面断面図を表すブロック図を示す。 図４で示すアレイなどの例示的ＮＶＭアレイの複数のアレイセグメントの各々内のＮＶＭセルのセットの各々において消去状態を誘起するのに必要な消去パルス電圧値の例示的な分布を表す図を示す。 本発明の幾つかの実施形態に基づく例示的なＮＶＭ回路及びアレイのブロック図を示し、ここでコントローラは、消去パルスソースを介して所与のアレイセグメントに対して消去パルスを開始する前に、テーブルの所与のアレイセグメントに関係する消去パルスパラメータにアクセスすることができる。 本発明による例示的な方法のステップを含むフロー図を示し、ここで例示的な方法のステップは先行技術の方法のステップと共に対比して示されている。

Claims (10)

  1. その特性が所与のアレイセグメントに関係する更新可能な消去パルスパラメータに少なくとも部分的に基づく消去パルスをＮＶＭセルに加える段階を含む、不揮発性メモリ（「ＮＶＭ」）アレイセグメント内の１つ又はそれ以上のＮＶＭセルを消去する方法。
  2. 前記更新可能な消去パルスパラメータが消去パルス電圧と相関付けられている請求項１に記載の方法。
  3. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内のＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧と実質的に相関付けられている請求項２に記載の方法。
  4. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内の比較的ゆっくり消去するＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧と実質的に相関付けられている請求項３に記載の方法。
  5. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内の比較的ゆっくり消去するＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧からオフセットされたより低い電圧と実質的に相関付けられている請求項３に記載の方法。
  6. その特性が所与のアレイセグメントに関係する更新可能な消去パラメータに基づいている消去パルスを生成するための消去パルスソースを備える不揮発性メモリ（「ＮＶＭ」）セルを消去する回路。
  7. 前記更新可能な消去パルスパラメータが、消去パルス電圧と相関付けられている請求項６に記載の回路。
  8. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内のＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧と実質的に相関付けられている請求項７に記載の回路。
  9. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内の比較的ゆっくり消去するＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧と実質的に相関付けられている請求項８に記載の回路。
  10. 前記更新可能な消去パルスパラメータは、前記アレイセグメント内の比較的ゆっくり消去するＮＶＭセルが前回の消去動作時に消去状態に関係するスレショルド電圧に達するように誘起された消去パルス電圧からオフセットされたより低い電圧と実質的に相関付けられている請求項８に記載の回路。
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