TWI451418B - 程式化一多階記憶體的裝置與方法 - Google Patents

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Description

程式化一多階記憶體的裝置與方法
本發明係關於非揮發快閃記憶體，更確切地說，關於程式化一電荷捕捉快閃記憶胞的裝置與方法。
傳統的快閃記憶體儲存電荷於浮動閘極中，例如，摻雜多晶矽。此儲存的電荷改變了此記憶胞的臨界電壓。在一”讀取”操作中，一讀取電壓被施加於此記憶胞的閘極，且對應指示此記憶胞是否開啟(如導通電流)以指示此記憶胞的程式化狀態。舉例而言，一記憶胞於”讀取”操作中導通電流可以被分配為數位狀態”1”，而於”讀取”操作中不導通電流可以被分配為數位狀態”0”。電荷可以自浮動閘極中加入或移除以程式化或抹除此記憶胞(如改變記憶胞的值自”1”到”0”)。
另一種型態的記憶胞是使用電荷捕捉結構而不是如浮動閘極一般使用一導電閘極材料。當一電荷捕捉層被程式化，此電荷或許會被捕捉因此其並不會通過此非導電材料。此電荷因此被保留於此電荷捕捉層中直到記憶胞被抹除，因此可以在沒有持續施加電源的情況下保留此資料狀態。這些電荷捕捉記憶胞可以被操作為具有兩側的記憶胞，換句話說，因電荷不會通過此非導電電荷捕捉層，電荷可以在不同電荷捕捉位置間被區域化。因此，一種被稱為多階記憶胞(MLC)則可以被創造出來，其可以在不增加所需空間的情況下增加了儲存於此記憶裝置中的資料量。
第1圖為一電荷捕捉記憶胞10之範例。如第1圖中所示，此電荷捕捉記憶胞10包含一閘極14和對稱的源/汲極區域(如S/D區域16和18)其與一半導體通道20進行通訊。此半導體通道20及閘極14可以與一電荷捕捉層12分別由絕緣層(如氧化區域13和15)將其分隔。在此例示的組態中，此電荷捕捉層12的左儲存端22可以被程式化至多階儲存端而電荷捕捉層12的右儲存端24可以被程式化至多階儲存端。
此例示範例之左儲存端22及右儲存端24因此可以儲存四個狀態(例如狀態00、01、10和11)以及儲存兩個位元資料。因為電荷的堆積是多位元程式化的一個重要特徵，若是在電荷捕捉層12中具有精確地電荷位置，則較高的位元及狀態數目因此可以正確地達成。一個特定位元通常可以藉由如施加電位至閘極14，源/汲極區域16和18(如16)之一作為源極而源/汲極區域16和18(如18)之另一作為汲極被程式化。電荷的堆積於此特定端點時會改變此左儲存端22或右儲存端24的臨界電壓。舉例而言，欲讀取01值時(也稱為階級1以方便說明)，此記憶胞可以施加一介於階級1分佈最右點與階級2分佈最左點之間的一電位。此電壓必須遵守的讀取值區域或區間則稱為”讀取區間”。
當程式化右儲存端時左儲存端中的臨界電壓或許會增加。左儲存端中的臨界電壓增加顯示於第2圖中的虛線，且是一般稱為”第二位元效應”的一指示。為了正確地程式化多位元記憶胞，通常使用將汲極線(位元線)電壓的逐步遞增(例如經由施加規律脈衝至位元線)。在某些情況下，一程式化脈衝之後的讀取操作用來驗證此記憶胞的程式化階級。當靠近理想的臨界電壓時，此脈衝的電壓增加幅度可以被降低。然而，如此仍可能造成相對寬的程式化分布。通常而言，較寬的程式化分布導致較窄的讀取區間。此外，如同之前所討論過的，施加一讀取電位至此記憶胞通常會因為第二位元效應而同時影響兩個位元。
當記憶胞被安排成一陣列，汲極線(位元線)以及閘極線(字元線)和源極線會被連接。當想要程式化整個陣列時，會因為記憶胞之間的電容耦合而使程式化分布影響到相鄰記憶胞，如此會改變儲存於個別位元的電荷階級。現今存在許多機制試圖想要減少第二位元效應及程式化分佈的影響。某些機制中施加不同的電壓於源極線、位元線和字元線。因此，期望需要提供一種對程式化多階記憶胞的改良機制。
本發明係提供一種程式化多階記憶胞陣列之方法與裝置。在一範例中，一合適的位元線學習值被提供以使階級1記憶胞之初始臨時程式化驗證值係小於該階級1記憶胞之臨時程式化驗證值以進行階級1記憶胞的程式化。因此，此學習之位元線值不太可能太低而導致較長的程式化時間。
在一例示實施例中，本發明提供一種程式化一記憶裝置的方法，該記憶裝置包含複數個記憶胞。本方法包含以一第一程式化階段的一第一臨時電壓(PPV’1)驗證目標為一第一階級的一第一記憶胞，在該第一程式化階段中將目標為該第一階級的該第一記憶胞程式化，及使用該第一程式化階段的一第一後驗證電壓(PV’1)對該第一記憶胞進行驗證，其中該第一後驗證電壓與該第一臨時電壓不相同。
在另一例示實施例中，本發明提供一種記憶裝置，該記憶裝置包含複數個記憶胞。此裝置可以包含一記憶陣列具有複數個記憶胞及一控制器以程式化及驗證該複數個記憶胞，其中該控制器執行以一第一程式化階段的一第一臨時電壓(PPV’1)驗證目標為一第一階級的一第一記憶胞，及在該第一程式化階段中將目標為該第一階級的該第一記憶胞程式化再使用該第一程式化階段的一第一後驗證電壓(PV’1)對該第一記憶胞進行驗證，其中該第一後驗證電壓與該第一臨時電壓不相同。
以下揭露之內容大多需配合參考特定結構實施例及方法，然而，揭露內容之範圍並不僅限於該些特定結構實施例及方法，且揭露內容亦可透過其他特徵、元件、方法及實例來實施。本發明所揭露之內容雖可透過較佳實施例來說明，但該些實施例不可用來限制本發明之範圍，本發明專利權之範圍須由申請專利範圍為準。本領域具有通常知識者於參考本發明揭露之內容後，應可了解其他可能的均等實施方式。
本發明的某些實施例提供一機制，藉此可以將一例如是多階記憶胞的電荷捕捉記憶胞程式化進行改進。就此方面而言，本發明的某些實施例提供一種改良方法來獲得合適的位元線學習值以改善第二階段程式化及降低程式化時間。
第3圖顯示一電荷捕捉記憶胞陣列之記憶胞分布與臨界電壓(Vt)或讀取電壓的關係圖。電荷捕捉記憶胞陣列之記憶胞可以具有四個階級包含一個對應於抹除條件的階級(階級0)及三個對應於程式化的階級(階級1、階級2、階級3)。此三個對程式化階級每一個具有遞增的電荷移轉至此記憶胞的電荷捕捉位置，對連續的程式化階級增加其臨界電壓(Vt)。此電荷捕捉記憶胞的一個特定位置通常可以由使用第一程式化技術將此記憶胞程式化至一第一程式化階段後驗證電壓(如階級1是PV1’、階級2是PV2’、階級3是PV3’)之後，再使用第二程式化技術將此記憶胞程式化至一第二程式化階段後驗證電壓(如階級1是PV1、階級2是PV2、階級3是PV3)，來進行程式化。此第一程式化階段後驗證電壓因此驗證第一程式化階段之後的操作而此第二程式化階段後驗證電壓則驗證第二程式化階段之後的操作。此第二程式化技術通常提供一個較第一程式化技術更為精確地臨界電壓(Vt)控制以在程式化階級之間提供一個更窄的臨界電壓(Vt)分布及更寬的讀取區間。
第4圖顯示根據本發明之一例示實施例將N位元記憶胞以兩階段程式化的流程圖。如同之前第3圖所討論過的，可以使用兩階段程式化流程以在每一階段對每一階級進行程式化。舉例而言，階級3、階級2和階級1可以在每一階段中被程式化。在此方式下，第一階段程式化流程30可以包括程式化階級3、階級2和階級1至第一程式化階段後驗證電壓(PV’)。第二階段程式化流程32可以包括程式化階級3、階級2和階級1至第二程式化階段後驗證電壓(PV)。此第二階段程式化流程32可以使用自第一階段程式化流程30之位元線學習方法來程式化位元線。使用兩階段程式化流程可以降低陣列效應以如第3圖所討論過的一般對一N位元記憶胞陣列提供一個更窄的臨界電壓(Vt)分布。因此，第一程式化階段後驗證電壓(PV’)或許可以是第二程式化階段後驗證電壓(PV)減去某些電壓ΔV。換句話說，PV’=PV-ΔV，如此使用於第二階段程式化流程的程式化驗證電壓可以提供更為精確地臨界電壓(Vt)控制，且使用於第二階段的程式化位元線值可以根據第一階段所學習得知的位元線值。因此，對任一特定階級，第一階段的第一程式化階段後驗證電壓(PV’)通常是小於第二階段的第二程式化階段後驗證電壓(PV)。在一例示實施例中，此程式化位元線值可以將第一程式化階段通過的一位元值記錄起來，且可以在第二程式化階段32時施加至相同字元線。
為了減少程式化干擾和第二位元效應的影響，係使用一種先程式化高階再低階的機制。因此，舉例而言，在第一階段程式化流程30與第二階段程式化流程32中，程式化階級3可以先進行。然後再進行程式化階級2，最後則是進行程式化階級1。
第5圖顯示一個第一階段程式化流程30範例的細節。第6圖則顯示根據第5圖中的第一階段程式化流程30後，一電荷捕捉記憶胞陣列的臨界電壓分佈，其可用來判斷第二程式化階段後驗證(PV)的結果。於第一階段程式化流程，在操作40中可以做出一個階級3臨時程式化驗證電壓或是值是否通過的初始判斷。換句話說，可以做出此記憶胞的一電流狀態或階級是否在根據在現在階段中即將被程式化的階級所預期的一容忍值之內的初始決定。假如操作40的結果是通過，則在操作50中做出一個階級2臨時驗證值是否通過的判斷。假如操作50的結果是通過，則在操作60中做出一個階級1臨時驗證值是否通過的判斷，且假如也是通過的話，則第一階段程式化流程可以結束而程式化可以繼續進入第二階段程式化流程。第5圖的方法中，臨時驗證電壓(PPV’)可以與其對應的第一程式化階段後驗證電壓(PV’)相等(例如，PPV3’=PV3’；PPV2’=PV2’；PPV1’=PV1’)。在某些例子中，藉由檢查一給定記憶胞的一特定階級之第一程式化階段後驗證電壓(PPV’)是否通過的決定，可以決定一給定記憶胞是否已完成程式化至對應階級。藉由此方式篩選，當某些情況下此階級的臨時驗證電壓(PPV’)已經與其對應的第一程式化階段後驗證電壓(PV’)相等時，可以節省程式化時間。必須注意的是，此處所謂的相等是所施加的值大致相等即可，並不需要是完全相等。
假如在操作40的結果不是通過的話，階級3程式化或許可以在操作42通過至階級3的第一程式化階段後驗證值且一個決定可以在操作44中做出第一程式化階段後驗證值(PV3’)是否通過。類似地，假如在操作50的結果不是通過的話，階級2程式化或許可以在操作52通過至階級2的第一程式化階段後驗證值且一個決定可以在操作54中做出第一程式化階段後驗證值(PV2’)是否通過。假如在操作60的結果不是通過的話，階級1程式化或許可以在操作62通過至階級1的第一程式化階段後驗證值且一個決定可以在操作64中做出第一程式化階段後驗證值(PV1’)是否通過。根據第5圖範例中的程式化階段結果，可以達成第6圖範例中一電荷捕捉記憶胞的臨界電壓分佈用來判斷第二程式化階段後驗證(PV)的結果。
如第6圖中所示，位元A(圖中為黑點)可以在前PV(第一階段程式化流程)(根據臨界電壓Vt過大)判斷為不通過。舉例而言，此PV1’或許太低而與一位置的階級0臨界電壓重疊而產生嚴重的第二位元效應。因此，某些階級0的位元具有一臨界電壓Vt較階級1的PV1’為高或許會在施加任何有效地程式化脈衝前就成為PV通過位元。此位元線學習演算法因此或許會誤判此第一通過位元PV1而紀錄一個此階級1程式化較預期為低的位元線值。根據第6圖中的範例，位元A或許可以在後PV(第二階段程式化流程)因為感應的微小不穩定而被判斷為通過。因為感應的微小不穩定，或許可以導致錯誤的學習且此後被應用在第二階段程式化流程。因此，一初始值或是最低位元線值可以在階級1的程式化被學習假如PPV1’=PV1’。
因為此感應變動通常會存在於前PV(第一階段程式化流程)與後PV(第一階段程式化流程)之間，因此某些位元會在前PV被判斷為不通過位元而在後PV被判斷為通過位元，導致位元線學習演算法因此或許會誤判而紀錄一個較預期為低的位元線值。在某些情況下，此較預期為低的位元線值太低了而無法應用在第二階段程式化流程，因此增加了程式化時間。本發明的實施例可以藉由在前PV流程中於程式化前插入一調整以篩選出任何會導致錯誤學習的已通過位元而解決如第6圖中所示的問題。如此，合適的位元線學習值可以根據此插入調整的前PV流程而獲得，且使用一個較第5圖範例中階級1程式化的　PV1’為低的　PPV1’值。
第7圖顯示根據本發明的一個例示實施例的第一階段程式化流程範例的示意圖。換句話說，第7圖根據一範例實施例提供第4圖操作30的一個具體描述。如第7圖所示，不是假設PPV1’=PV1’，本發明的實施例在階級1程式化時提供一個與PV1’不同的PPV1’值。藉由提供提供PPV1’=PV1’-ΔV，本發明的實施例可以提供一個合適的位元線學習值以改進第二階段程式化流程中的可程式性，其或許可以導致較短的程式化時間。換句話說，藉由篩選來決定每一記憶胞的PPV是否通過，通常可以節省某些程式化時間，但是基於如第6圖所示的某些潛在問題會發生，本發明的某些實施例至少對階級1的程式化介紹一區間介於PPV’與PV’(例如對PPV1’及PV1’)之間，以減少在第一階段程式化流程所得的位元線學習值錯誤地應用在第二階段程式化流程中之機率。
第7圖基本上大致與第5圖相同，除了PPV1’=PV1’-△V外，因此，操作40’到64’對應於第5圖中的操作40到64以提供一個類似的程式化流程除了PPV1’不等於PV1’之外。提供PPV1’不等於PV1’所得之結果可於第8圖的例示中看出。如此一來，第8圖顯示一個當PPV1’不等於PV1’時電荷捕捉記憶胞陣列的臨界電壓分佈的PV判斷結果。在此例子中，假如某些位元在前PV時通過PPV1’，這些位元將會被辨識為通過位元且不會再進行程式化。因此，第一程式化流程僅會對臨界電壓低於PPV1’的位元重新進行程式化。當一位元於程式化後通過PV1’，此程式化的位元線可以被記錄且再進行第二程式化流程。因此，感應中的不穩定不太可能導致錯誤的學習因為在PPV’1與PV’1之間所插入的間隙存在。更進一步，程式化時間也因為較易達成合適位元線值得能力所導致的較佳程式化的機率提升而可以減少。
通常而言，第7圖顯示對一多階記憶胞陣列進行兩階段程式化流程的第一階段操作。在此方式下，第7圖顯示一篩選所施加的臨界電壓值以進行程式化此陣列中個別記憶胞至不同的階級以對應每一階級的一各自之臨時驗證電壓(PPV’)如同一第一階級(如階級3)的操作40到44、一第二階級(如階級2)的操作50到54及一第三階級(如階級1)的操作60到64。階級3與階級2的臨時驗證電壓(PPV’3和PPV’2)分別和階級3與階級2的第一程式化階段後驗證電壓(PV’3和PV’2)相等。然而，階級1的臨時驗證電壓(PPV’1)與第一程式化階段後驗證電壓(PV’1)不相等(即PPV1’=PV1’-△V)。
為了回應決定，在操作40、50或60時，對任何一個階級的臨時驗證電壓(PPV’)不通過時，分別在操作42、52或62進行程式化該對應階級。程式化之後，此值可以分別在操作44、54或64時重新檢查如圖所示。更進一步，如第7圖所示對每一階級而言此臨界電壓值或許可以系列地篩選。
第9圖顯示執行第7圖和第8圖所描述的程式化之裝置圖。在某些實施例中，此裝置100或許是一積體電路以對快閃記憶體程式化。此裝置100包括程式化/驗證操作控制器102以根據本發明的實施例進行程式化。
此程式化/驗證操作控制器102可以包括在許多不同的方式中。舉例而言，此程式化/驗證操作控制器102可以包括在許多不同的處理功能手段中，例如一個或多個的處理元件中，一共處理器，一控制器或是其他處理裝置例如一特殊功用積體電路(ASIC)、現場可程式化邏輯陣列(FPGA)、硬體加速器或是類似裝置。在一例示實施例中，此程式化/驗證操作控制器102可以執行儲存於記憶體中的指令。如此，程式化/驗證操作控制器102可以代表一個器件可以在適當地組態下能夠執行根據本發明的實施例之操作。因此，舉例而言，當程式化/驗證操作控制器102被內嵌於特殊功用積體電路(ASIC)、現場可程式化邏輯陣列(FPGA)或是類似裝置中，此程式化/驗證操作控制器102或許可以被組態為特定之硬體以執行此處所描述之操作。
在某些例子中，此裝置100更包含一使用者介面及/或通訊介面(例如輸入輸出系統104)。假如被包含，使用者介面可以被組態為在此使用者介面接收一使用者輸入的指示及/或提供一聲音、視覺、機械或是其他的輸出給使用者。
此裝置100或許也包含或與一記憶陣列110通訊。此記憶陣列110或許包括複數個電荷捕捉記憶胞(例如第1圖中的電荷捕捉記憶胞10)於此陣列中。此程式化/驗證操作控制器102或許可以組態為根據自資料輸入112所接收的資料以程式化記憶陣列110中的位元至所選取的階級。這些位元可以經由一列選擇器106及一行選擇器108被程式化，其可以被組態為分別選取一特定的列和行。在某些情況下，此裝置100可以包含一個或多個感應放大器109，與程式化/驗證操作控制器102、輸入輸出系統104及/或行選擇器108溝通。如此，此程式化/驗證操作控制器102可以組態為根據第4圖中的第一階段程式化流程30來執行與程式化相關的功能，其中程式化係根據第7圖例示中所描述的參數來完成。之後，此控制邏輯或許可以組態為根據第4圖中的第二階段程式化流程40來執行與程式化相關的功能。
換句話說，此程式化/驗證操作控制器102或許可以組態為執行兩階段的程式化操作藉由執行一第一階段程式化流程包含篩選施加至程式化該陣列中個別記憶胞至不同階級的臨界電壓值，該不同階級之每一階級對應一各自的臨時驗證值，以對記憶陣列110(如一多階記憶胞陣列)程式化。其中在一記憶胞中對至少一階級的該臨時驗證值與至少一階級的一第一程式化階段後驗證值相等，且在另一記憶胞中對另一階級的該臨時驗證值與另一階級的一第一程式化階段後驗證值不相等。如此，舉例而言，此程式化/驗證操作控制器102可以被組態為篩選施加至程式化該陣列中之個別階級3、階級2和階級1記憶胞至每一階級對應的臨時驗證值(PPV’)，且其中該階級3和階級2記憶胞之臨時驗證值分別與該階級3和階級2記憶胞之第一程式化階段後驗證值相同，且該階級1記憶胞之臨時驗證值與該階級1記憶胞之第一程式化階段後驗證值不相同。此程式化/驗證操作控制器102可以被組態為之後進行第二階段程式化流程其包含使用自第一階段程式化流程之位元線學習所紀錄之位元線值來程式化記憶胞至每一各自階級。
在某些情況下，此程式化/驗證操作控制器102可以更被組態為為了回應任一階級的該臨時驗證值並不是一個通過值之一決定，對該臨時驗證值並不是一個通過值的記憶胞施加程式化至一對應階級。在此情況下，此程式化/驗證操作控制器102可以更組態至為了回應施加程式化至一對應階級，決定該對應階級的該程式化驗證電壓是不是一個通過值。
如第7圖範例中所示，此程式化/驗證操作控制器102可以更被組態為對每一階級而言此臨界電壓值或許可以系列地篩選。換具話說，在篩選該階級2記憶胞前先篩選該階級3記憶胞，且在篩選該階級1記憶胞前先篩選該階級2記憶胞(以該程式化所使用電壓值相反的大小順序進行階級篩選)。在一例示的實施例中，此程式化/驗證操作控制器102可以更被組態為決定該階級1記憶胞之臨時驗證值係小於該階級1記憶胞之第一程式化階段後驗證值來篩選該臨界電壓值。
在一例示的實施例中，此程式化/驗證操作控制器102可以由執行儲存於記憶體中的指令之處理器來控制。然而，在某些實施例中，程式化/驗證操作控制器102本身可以是特殊功用積體電路(ASIC)或是現場可程式化邏輯陣列(FPGA)組態為可以執行上述所描述的操作。如此，舉例而言，一種程式化記憶裝置中複數個記憶胞的方法可以包括以第一程式化階段的第一臨時電壓驗證目標為第一階級的一第一記憶胞，在第一程式化階段中將目標為第一階級的一第一記憶胞程式化，且使用第一程式化階段後第一驗證電壓對該第一記憶胞進行驗證，其中第一程式化階段後第一驗證電壓與第一臨時電壓不相同。
在一例示實施例中，此方法更包含在第二程式化階段中將目標為第一階級的一第一記憶胞程式化，且使用第二程式化階段後第一驗證電壓(PV1)對該第一記憶胞進行驗證。在某些情況下，於驗證第一記憶胞之前，此方法可以包含以第一程式化階段的第二臨時電壓(PPV’2)驗證目標為第二階級的一第二記憶胞，在第一程式化階段中將目標為第二階級的第二記憶胞程式化，且使用第一程式化階段後第二驗證電壓(PV’2)對該第二記憶胞進行驗證。此外，在某些實施例中，於驗證第二記憶胞之前，此方法可以包含以第一程式化階段的第三臨時電壓(PPV’3)驗證目標為第三階級的一第三記憶胞，在第一程式化階段中將目標為第三階級的第三記憶胞程式化，且使用第一程式化階段後第三驗證電壓(PV’3)對該第三記憶胞進行驗證。一種執行上述方法的裝置可以包含一具有複數個記憶胞的記憶陣列及一控制器組態為以上述方法進行程式化及驗證記憶胞。
在本發明已藉由參考詳述於上之該較佳實施例與例示而揭露的同時，需瞭解的是，該些實施例與例示僅為例示性之用而為非用以限制本發明，對於熟習本技藝者而言，可輕易地達成各種的修飾與結合，而該些修飾與結合應落於本發明之精神與及下列申請專利範圍所限定的範圍中。此外，雖然上述的描述及圖式中描述了某些實施例中的內容結合元件及/或功能，必須理解的是這些替代實施例中所提供的不同結合元件及/或功能並沒有脫離本發明之精神及申請專利範圍的範疇。在此情況下，舉例而言，此處所明示之不同的結合元件及/或功能之外亦可以屬於某些附屬項的範疇內。雖然此處係使用的某些特定的名詞，但是其僅是為了敘述之用並不是用來限定本發明申請專利範圍的範疇。
10．．．電荷捕捉記憶胞
12．．．電荷捕捉層
13、15．．．絕緣層
14．．．閘極
16、18．．．源/汲極區域
20‧‧‧半導體通道
22‧‧‧左位元
24‧‧‧右位元
30‧‧‧第一階段程式化流程
32‧‧‧第二階段程式化流程
100‧‧‧裝置
102‧‧‧程式化/驗證操作控制器
104‧‧‧輸入輸出系統
106‧‧‧列選擇器
108‧‧‧行選擇器
109‧‧‧感應放大器
110‧‧‧記憶陣列
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖為一多階記憶胞之元件的範例。
第2圖為一多階記憶胞的範例程式化分布。
第3圖顯示根據本發明一範例實施例一電荷捕捉記憶胞陣列之記憶胞分布與臨界電壓(Vt)或讀取電壓的關係圖。
第4圖顯示根據本發明之一例示實施例將多位元記憶胞以兩階段程式化的流程圖。
第5圖為第一階段程式化流程的範例。
第6圖則顯示根據第5圖中的第一階段程式化流程後，一電荷捕捉記憶胞陣列的臨界電壓分佈，其可用來判斷第二程式化階段後驗證(PV)的結果。
第7圖顯示根據本發明的一個例示實施例的第一階段程式化流程範例的示意圖。
第8圖則顯示根據本發明的一個例示實施例於第5圖中的第一階段程式化流程後，一電荷捕捉記憶胞陣列的臨界電壓分佈，其可用來判斷第二程式化階段後驗證(PV)的結果。
第9圖顯示執行本發明的一個例示實施例中所描述的程式化多階記憶胞裝置之方塊示意圖。
本圖為一流程圖，故無元件代表符號。

Claims (8)

  1. 一種程式化一記憶裝置的方法，該記憶裝置包含複數個記憶胞，包含：以一第一程式化階段的一第一臨時電壓(PPV’1)驗證目標為一第一階級的一第一記憶胞；在該第一程式化階段中將目標為該第一階級的該第一記憶胞程式化來回應該第一臨時電壓(PPV’1)未通過之確認；使用該第一程式化階段的一第一後驗證電壓(PV’1)對該第一記憶胞進行驗證，其中該第一後驗證電壓與該第一臨時電壓不相同；在一第二程式化階段中將目標為該第一階級的該第一記憶胞程式化；以及以該第二程式化階段的一第一後驗證電壓(PV1)驗證目標為該第一階級的該第一記憶胞。
  2. 如申請專利範圍第1項所述之方法，更包含：在該第二程式化階段中將目標為該第一階級的該第一記憶胞程式化；以及使用該第二程式化階段的該第一後驗證電壓(PV1)對目標為該第一階級的該第一記憶胞進行驗證。
  3. 如申請專利範圍第1項所述之方法，其中，於驗證該第一記憶胞之前，該方法更包含：以該第一程式化階段的一第二臨時電壓(PPV’2)驗證目標為一第二階級的一第二記憶胞；在該第一程式化階段中將目標為該第二階級的該第二記憶胞程式化；以及 使用該第一程式化階段的一第二後驗證電壓(PV’2)對該第二記憶胞進行驗證。
  4. 如申請專利範圍第3項所述之方法，其中，於驗證該第二記憶胞之前，該方法更包含：以該第一程式化階段的一第三臨時電壓(PPV’3)驗證目標為一第三階級的一第三記憶胞；在該第一程式化階段中將目標為該第三階級的該第三記憶胞程式化；以及使用該第一程式化階段的一第三後驗證電壓(PV’3)對該第三記憶胞進行驗證。
  5. 一種記憶裝置，包含：一記憶陣列具有複數個記憶胞；一控制器以程式化及驗證該複數個記憶胞，其中該控制器執行以一第一程式化階段的一第一臨時電壓(PPV’1)驗證目標為一第一階級的一第一記憶胞，及在該第一程式化階段中將目標為該第一階級的該第一記憶胞程式化來回應該第一臨時電壓(PPV’1)未通過之確認；再使用該第一程式化階段的一第一後驗證電壓(PV’1)對該第一記憶胞進行驗證，其中該第一後驗證電壓與該第一臨時電壓不相同；以及其中該控制器進一步被設定用以：在一第二程式化階段中將目標為該第一階級的該第一記憶胞程式化；以及以該第二程式化階段的一第一後驗證電壓(PV1)驗證目標為該第一階級的該第一記憶胞。
  6. 如申請專利範圍第5項所述之記憶裝置，其中該控制器更組態為：在該第二程式化階段中將目標為該第一階級的該第一記憶胞程式化；以及使用該第二程式化階段的該第一後驗證電壓(PV1)對目標為該第一階級的該第一記憶胞進行驗證。
  7. 如申請專利範圍第5項所述之記憶裝置，其中該控制器更組態為，於驗證該第一記憶胞之前：以該第一程式化階段的一第二臨時電壓(PPV’2)驗證目標為一第二階級的一第二記憶胞；在該第一程式化階段中將目標為該第二階級的該第二記憶胞程式化；以及使用該第一程式化階段的一第二後驗證電壓(PV’2)對該第二記憶胞進行驗證。
  8. 如申請專利範圍第7項所述之記憶裝置，其中該控制器更組態為，於驗證該第二記憶胞之前：以該第一程式化階段的一第三臨時電壓(PPV’3)驗證目標為一第三階級的一第三記憶胞；在該第一程式化階段中將目標為該第三階級的該第三記憶胞程式化；以及使用該第一程式化階段的一第三後驗證電壓(PV’3)對該第三記憶胞進行驗證。
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