TW201413723A - 在具有多記憶體狀態的非依電性記憶體單元中執行操作之設備及方法 - Google Patents

在具有多記憶體狀態的非依電性記憶體單元中執行操作之設備及方法 Download PDF

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Abstract

揭示用於在具有多記憶體狀態的非依電性記憶體單元中執行操作的設備及方法。方法之一是在配置成儲存高達N+1位元的非依電性記憶體單元中程式化N位元之方法，其中，N是大於0的整數。用於程式化的方法包含程式化單元中的N位元資料。用於程式化的方法也包含程式化增加的資料位元，增加的資料位元是單元中N位元的資料的邏輯函數。單元配置成提供用於位元儲存的2N+1臨界電壓範圍，以及，根據邏輯函數：i)使用2N+1臨界電壓範圍的第一組2N臨界電壓範圍以儲存N位元資料；以及ii)未使用與第一組交替之其餘的第二組2N臨界電壓範圍。

Description

在具有多記憶體狀態的非依電性記憶體單元中執行操作之設備及方法
本發明係關於在具有多記憶體狀態的非依電性記憶體單元中執行操作之設備及方法。
非依電性電腦記憶體是當無電力供應至記憶體時仍然能夠固持儲存的資訊之電子記憶體。非依電性快閃記憶體使用眾多記憶體單元以將資訊儲存為電荷。記憶體單元可以配置成例如NAND(反及)快閃記憶體或是NOR(反或)快閃記憶體，當利用大致上類似的記憶體單元時，它們具有不同的內部配置及在操作上有些不同。
NAND快閃記憶體可以配置成所謂的單階單元(SLC)，其中，單一二進位位元儲存在記憶體單元中，記憶體單元包括浮動閘極電晶體，浮動閘極電晶體係以代表儲存的資訊之單一位元的二離散臨界電壓位準中之一配置。NAND快閃記憶體也配置成多階單元(MLC)，其 中，二或更多位元儲存為四或更多離散的臨界電壓位準。
雖然今日很多製造的NAND快閃裝置配置成在單元中儲存多位元，但是，仍然有些應用是在各胞中有單一位元儲存是有利的。為了在單元中儲存多位元，界定多臨界電壓範圍，以及，這些電壓範圍比每一單元記憶體單一位元中的電壓範圍大致上更緊密間隔。因此，每一單元記憶體多位元更容易因感測雜訊、單元對單元干擾、及電荷損失等等而遭遇錯誤。而且，每一單元記憶體多位元一般具有較低的耐受度，耐受度係以能成功地執行的程式及抹除(P/E)循環數目表示。舉例而言，每一單元記憶體單一位元要求約100,000 P/E循環，而每一單元記憶體多位元僅耐受約5,000或更少的P/E循環。
配置成每一單元單一位元或是每一單元記憶體多位元之NAND快閃記憶體具有相同的基本設計，以及，經由例如金屬遮罩或線接合操作而在製造的最後階段，僅將記憶體配置成用於每一單元單一位元或是每一單元多位元。配置成用於每一單元操作單一位元的NAND快閃記憶體具有的記憶體容量一般是使用相同製造技術及具有相同矽面積之每單元記憶體多位元的記憶體容量的約一半或更少。另一方面，每一單元記憶體多位元之目前的製造體積遠超過每一單元記憶體單一位元，以及，依據每一位元的價格，每一單元記憶體單一位元的成本顯著高於每一單元記憶體多位元的成本。
根據本發明的一態樣，提供非依電性記憶體單元中N位元程式化的方法，非依電性記憶體單元配置成儲存高達N+1位元，其中，N是大於零的整數。方法包含在非依電性記憶體單元中程式化N位元資料。方法也包含程式化增加的資料位元，增加的資料位元是非依電性記憶體單元中N位元資料的邏輯函數。非依電性記憶體單元配置成提供2N+1臨界電壓範圍以用於位元儲存、以及根據邏輯函數：i)2N+1臨界電壓範圍的第一組2N臨界電壓範圍用於儲存N位元資料，以及ii)未使用與第一組交替之其餘的第二組2N臨界電壓範圍。
根據本發明的另一態樣，提供包含眾多非依電性記憶體單元的記憶體裝置。非依電性記憶體單元中的各非依電性記憶體單元配置成提供用於位元儲存之2N+1臨界電壓範圍，其中，N是大於零的整數。2N+1臨界電壓範圍包含抹除電壓範圍及眾多程式電壓範圍。眾多程式電壓範圍包含相鄰於抹除電壓範圍的第一程式電壓範圍、以及眾多更高程式電壓範圍。非依電性記憶體單元配置成儲存高達N+1位元，以及，記憶體裝置配置成：a)程式化非依電性記憶體單元中的N位元資料；以及，b)程式化增加的資料位元，增加的資料位元是非依電性記憶體單元中N位元資料的邏輯函數。根據邏輯函數：i)2N+1臨界電壓範圍的第一組2N臨界電壓範圍用於儲存N位元資料，以及ii)未使用與第一組交替之其餘的第二組2N臨界電壓範圍。
根據本發明的另一態樣，提供在具有眾多非依電性記 憶體單元的記憶體裝置中執行的方法。非依電性記憶體單元中的各非依電性記憶體單元具有由各別臨界電壓範圍界定的多記憶體狀態，臨界電壓範圍包含抹除電壓範圍、第一程式電壓範圍、第二程式電壓範圍及第三程式電壓範圍。第一程式電壓範圍相鄰於抹除電壓範圍，以及，第二程式電壓範圍是在第一與第三程式電壓範圍之間中。當非依電性記憶體單元以二位元儲存模式操作時，藉由執行第一階段程式化以將二位元資料中的第一位元程式化、執行第二階段程式化以將二位元資料中的第二位元程式化，而儲存二位元資料。當非依電性記憶體單元以一位元儲存模式操作時，依下述方式執行第一及第二階段程式化而儲存單一位元資料：假使單一位元資料是資料「1」時將單元臨界電壓提高二倍以達到第二程式電壓範圍，以及，假使單一位元資料是資料「0」時，將單元臨界電壓保持在抹除電壓範圍。
根據本發明的另一態樣，提供在包含非依電性記憶體裝置的系統中執行的方法。方法包含從非依電性記憶體裝置的各非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數。方法也包含提供N位元的中間讀取資料給邏輯電路的N個輸入。方法也包含從邏輯電路的N-1個輸出，輸出N-1個位元的最後讀取資料。
根據本發明的另一態樣，提供包含記憶體裝置的系統。記憶體裝置包含眾多非依電性記憶體單元。記憶體裝置配置成從至少一非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數。系統也包含 外部控制器，外部控制器包括邏輯電路。外部控制器配置成從記憶體裝置接收N位元的中間讀取資料以及將N位元的中間讀取資料提供給邏輯電路的N個輸入。外部控制器也配置成從邏輯電路的N-1個輸出，輸出N-1位元的最終讀取資料。
根據本發明的另一態樣，提供記憶體裝置。記憶體裝置包含記憶體陣列，記憶體陣列包含眾多非依電性記憶體單元。記憶體裝置也包含通訊地耦合至記憶體陣列的邏輯電路。記憶體裝置配置成從至少一非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數。記憶體裝置也配置成將N位元的中間讀取資料輸入至邏輯電路的N個輸入，以及，從邏輯電路的N-1個輸出，輸出N-1位元的最終讀取資料。
根據本發明的另一態樣，提供在非依電性記憶體單元中儲存輸入資料的方法，所述非依電性記憶體單元具有多記憶體狀態，提供用於儲存一位元資料以上的單元容量，多記憶體狀態是由各別臨界電壓範圍界定，臨界電壓範圍包含抹除電壓範圍及眾多程式電壓範圍。方法涉及：接收具有小於單元容量之至少一位元的輸入資料；根據使用小於單元容量之至少一位元的輸入資料，將記憶體單元程式化，以致於至少一增加的位元未被用於儲存輸入資料。方法也涉及對輸入資料執行邏輯函數以產生恢復資料，以及，將恢復資料程式化成為至少一增加的位元，所述恢復資料是可以操作而使二相鄰設置的程式電壓範圍與單一記 憶體狀態相關連。
根據本發明的另一態樣，提供記憶體設備。設備包含均具有多記憶狀態的眾多非依電性記憶體單元，提供用於儲存一位元資料以上的單元容量，多記憶體狀態是由各別臨界電壓範圍界定，臨界電壓範圍包含抹除電壓範圍及眾多程式電壓範圍。記憶體配置成藉由下述而儲存具有小於單元容量之至少一位元的輸入資料：根據使用小於單元容量之至少一位元的輸入資料，將記憶體單元程式化，以致於至少一增加的位元未被用於儲存輸入資料。記憶體也包含邏輯電路，邏輯電路配置成對輸入資料執行邏輯函數以產生恢復資料，以及，將恢復資料程式化成為至少一增加的位元，所述恢復資料是可以操作而使二相鄰設置的程式電壓範圍與單一記憶體狀態相關連。
在閱讀配合附圖之本發明的特定實施例的下述說明之後，習於此技藝者將清楚本發明的其它態樣及特點。
100‧‧‧記憶體單元
102‧‧‧P型基底
104‧‧‧源極
106‧‧‧汲極
108‧‧‧通道
110‧‧‧控制閘極
112‧‧‧浮動閘極
114‧‧‧氧化物層
116‧‧‧氧化物層
200‧‧‧記憶體區
202‧‧‧NAND串
204‧‧‧接地選取電晶體
206‧‧‧第一記憶體單元
208‧‧‧串選取電晶體
210‧‧‧第一記憶體單元
212‧‧‧第二NAND串
214‧‧‧NAND串
216‧‧‧NAND串
220‧‧‧記憶體區
222‧‧‧位元線
224‧‧‧接地選取線
226‧‧‧串選取線
228‧‧‧位元線
300‧‧‧記憶體裝置
302‧‧‧記憶體陣列
304‧‧‧控制器
306‧‧‧輸入/輸出介面
308‧‧‧互連
309‧‧‧外部控制器
311‧‧‧系統
720‧‧‧邏輯電路
780‧‧‧邏輯電路
782‧‧‧反閘
784‧‧‧反閘
786‧‧‧反及閘
788‧‧‧反及閘
790‧‧‧反及閘
792‧‧‧反及閘
794‧‧‧反及閘
796‧‧‧反及閘
現在，將以舉例方式參考附圖：圖1是非依電性記憶體單元的視圖；圖2是包含有圖1中所示的記憶體單元之記憶區的概略圖；圖3是包含圖2中所示的記憶體區之記憶體裝置的方塊圖；圖4是包含圖3的記憶體裝置的系統之方塊圖； 圖5是依據臨界電壓的多個記憶體單元分佈的圖形說明；圖6是依據臨界電壓的多個記憶體單元分佈的另一圖形說明；圖7是根據實例之程式化及讀取記憶體單元的處理流程圖；圖8是用於圖7中所示的處理實例之依據臨界電壓的多個記憶體單元分佈的圖形說明；圖9是根據本發明的實施例之用於程式化記憶體單元的處理流程圖；圖10是用於圖9中所示的處理實例之依據臨界電壓的多個記憶體單元分佈的圖形說明；圖11是用於圖9中所示的處理實施例之依據臨界電壓的多個記憶體單元分佈的另外圖形說明；圖12是用於讀取根據圖9的處理之儲存於記憶體單元中的資料的處理流程圖；圖13是用於實施根據圖9的處理之替代實施例之電壓範圍的圖形說明；圖14是用於實施根據圖9的處理之替代實施例之電壓範圍的另外圖形說明；圖15是用於讀取根據圖13及14的替代實施例之儲存在記憶體單元中的資料之處理；圖16是用於在單一記憶體單元中儲存三位元資料之電壓範圍的圖形說明； 圖17是真值表，用於讀取根據圖16的實施例儲存的二位元資料；圖18是顯示用於實施圖17的真值表的結合邏輯電路實施例；圖19是真值表，用於根據圖17的本發明的實施例之儲存資料於記憶體單元中；圖20顯示用於實施圖19的真值表的結合邏輯電路實施例；圖21是根據圖16-20中所示的實施例之儲存資料於記憶體單元中的程式化處理的流程圖；圖22是根據圖16-20中所示的實施例之從記憶體單元讀取資料的處理的流程圖；圖23是根據本發明的另外實施例之從記憶體單元讀取資料的處理；以及圖24是根據圖23的處理之用於儲存二位元資料的電壓範圍的圖形說明。
參考圖1，非依電性記憶體單元的實例一般以100表示。記憶體單元100包含p型基底102，p型基底102具有源極104、汲極106、以及延伸經過源極與汲極之間的基底之通道108。記憶體單元100也包含控制閘極110以及浮動閘極112。浮動閘極112配置在控制閘極110與基底102之間以及由氧化物層114和116隔離。
為了配置記憶體單元100，相當高的電壓施加至控制閘極110，並使源極104和汲極106保持在接地電位。稱為「程式化」的此操作在通道108中造成電荷載子以穿隧氧化物層116以及變成捕捉於浮動閘極112上，藉以因隔離氧化物層114和116而建立長時間維持的電荷。
讀取記憶體單元100涉及施加較低讀取電壓至控制閘極110。浮動閘極112上的電荷抵消讀取電壓Vrd造成的電場，以及，藉由偵測是否在讀取電壓建立的條件下有電流流經通道而測試通道108的導電率，以決定浮動閘極112的電荷狀態。在浮動閘極112上的電荷通常與單元臨界電壓Vt相關連，以及，假使Vt小於Vrd時，則通道108應導通電流。但是，假使單元臨界電壓Vt大於Vrd，則通道108將不導通電流。以感測放大器(未顯示)，偵測通道導通，感測放大器也包含邏輯電路以用於佇鎖讀自記憶體單元100的資料。
為了將單一二進位位元儲存在記憶體單元100中，浮動閘極112被充電至造成臨界電壓差(臨界電壓Vt)，臨界電壓差取決於從控制閘極110至浮動閘極112以及從浮動閘極112至通道108的電容。當浮動閘極112未被充電時，臨界電壓Vt一般將是對應於抹除電壓範圍之負值，抹除電壓範圍是二個界定的臨界電壓範圍中的第一範圍以及一般指定給資料「1」。藉由對記憶體單元執行程式化操作，記憶體單元100配置成用於落在程式電壓範圍之內的臨界電壓Vt，程式電壓範圍是二個界定的臨界電壓範圍 中的第二範圍。程式化操作一般涉及施加程式電壓Vpgm至控制閘極110，而以基底102、源極104、和汲極106保持在接地電位，並如上所述地，藉由測試通道108的導電率而週期地偵測浮動閘極112上的累積電荷。程式化因而涉及連續的充電循環，各充電循環後跟隨有感測循環。 當浮動閘極112上的累積電荷落在指派給例如資料「0」等所需資料狀態之界定的程式電壓範圍之內時，程式化中斷。
一般而言，在對眾多記憶體單元作用的抹除操作中，將記憶體單元100配置在抹除狀態，將各單元重設至資料「1」。因此，當收到用於儲存在記憶體單元100中的輸入資料「1」時，臨界電壓Vt應在抹除電壓範圍之內，以及，當收到輸入資料「0」時，將單元程式化以將臨界電壓Vt移入程式電壓範圍。當希望將輸入資料「1」儲存於已經被程式化(亦即，資料「0」)的記憶體單元100中時，在抹除操作中單元必須與眾多其它記憶體單元一起被抹除。
代表記憶體單元的符號在圖1中以120表示。也可實施具有氮化矽或矽奈米晶體電荷阱的記憶體單元的替代配置，以取代圖1中所示的浮動閘極記憶體單元100。
在一實例中，多個記憶體單元串列地連接，以形成記憶體區，記憶體區的一部份在圖2中顯示為200。記憶體區200包含在NAND串202中源極串聯汲極的眾多記憶體單元100(在本實例中為32個記憶體單元)。記憶體區 200包含接地選取電晶體204，接地選取電晶體204具有連接至共同源極線220(CSL)的源極以及連接至NAND串202中第一記憶體單元206的源極之汲極。記憶體區200也包含串選取電晶體208，串選取電晶體208具有連接至位元線222(BL0)的汲極以及連接至NAND串202中第一記憶體單元210的汲極之源極。在NAND串202中的各記憶體單元具有連接至單元的控制閘極之字線(WL)。接地選取電晶體204的控制閘極連接至接地選取線224(GSL)，以及，串選取電晶體208的控制閘極連接至串選取線226(SSL)。
在所示的實例中，記憶體區200包含第二NAND串212，第二NAND串212具有位元線228(BL1)以及與NAND串202共用各別的字線WL0-WL31。接地選取線224與串選取線226也由NAND串202共用。記憶體區200將大致上包含眾多NAND串以用於實施所需的位元組長度。在圖2中，另外的NAND串214和216顯示為連接至各別位元線BLj-1和BLj。舉例而言，為了例如儲存ECC引擎用以校正讀取資料中的錯誤之改錯碼(ECC)等錯誤管理功能，也包含增加的NAND串。如同配合圖1中所示的記憶體單元100之上述所述般，藉由施加串選取訊號至串選取線226、以及藉由施加適當的電壓至接地選取線224、字線、及位元線BL0-BLj，可以對記憶體頁寫入或讀取位元組或字資料。
在連接至共同字線的記憶體區200中的記憶體單元 100大致上稱為記憶體的「頁」，記憶體區200因而包括32頁的記憶體。在所示的實例中，記憶體區200是j位元組寬乘以32頁。以頁-寬為基礎，對記憶體區200程式化及讀取資料，而記憶體單元的抹除一般以區塊-寬為基礎發生，亦即，在區塊中的所有單元在區寬抹除操作中一起被抹除。部份區抹除也是儘可能如Kim等的美國專利號7,804,718「Partial Block Erase Architecture for Flash Memory」中所述般。
在其它實例中，記憶體單元100可以併入於例如圖2中所示的NAND串配置以外的記憶體配置中。舉例而言，於圖1中通常以100顯示的眾多記憶體單元也配置成提供NOR快閃記憶體或是其它記憶體配置。
參考圖3，記憶體裝置以300表示。記憶體裝置300包含以記憶體陣列302配置的眾多記憶體區200。記憶體裝置300也包含具有輸入/輸出介面306的控制器304，輸入/輸出介面306在圖4中所示的系統311的外部控制器309與記憶體之間提供介面功能。外部控制器可為任何用於控制記憶體裝置300的操作之適當裝置，例如記憶體控制器或處理器。
再參考圖3，記憶體裝置300也包含控制器304與記憶體陣列302之間的互連308。互連308包含眾多習知的記憶體元件，用於在陣列302中的記憶體區200與控制器304之間互連，例如列解碼器、字線、位元線、行解碼器、頁緩衝器、及感測放大器。控制器304控制記憶體裝 置300的功能，例如執行在輸入/輸出306上接收的命令、將在對記憶體陣列302的輸入/輸出收到的資料程式化、從記憶體陣列302讀取資料、提供資料給輸入/輸出306、以及從記憶體區200抹除資料。
當記憶體單元被程式化時，臨界電壓Vt佔用程式電壓範圍之內的任何值範圍。因此，在記憶體區200及記憶體裝置300之內的相同電壓範圍中程式化的不同記憶體單元100之間，臨界電壓Vt有變化。參考圖5，在350以圖形顯示依據例如記憶體裝置300等記憶體的臨界電壓Vt的記憶體單元100的數目分佈。在各記憶體區200中，某些記憶體單元100將處於抹除狀態，各別的臨界電壓Vt因浮動閘極112上的餘留電荷的小差異而分佈於抹除電壓範圍352。
在此情形中，抹除電壓範圍352包含在範圍的電壓下限(Vel)與範圍的電壓上限(Veh)之間的臨界電壓Vt。在統計上，在抹除狀態中較大數目的記憶體單元100將具有朝向抹除電壓範圍352的中心之臨界電壓Vt，因而形成圖5中所示的分佈。在此情形中，抹除電壓範圍352包含在Vel與Veh之間延伸的負電壓，以及，具有此範圍中的臨界電壓之單元代表資料「1」。
在程式化期間，藉由促使負電荷累積在浮動閘極112上直到臨界電壓在程式電壓範圍354之內為止，記憶體單元的臨界電壓Vt從抹除電壓範圍352之內增加。程式電壓範圍354包含在範圍的電壓下限(Vpl)與範圍的電壓 上限(Vph)之間的臨界電壓Vt。在此情形中，程式電壓範圍包含在Vpl與Vph之間延伸的正電壓以及在此範圍中的臨界電壓Vt被視為代表資料「0」。
讀取記憶體單元的記憶體狀態一般涉及施加在Veh與Vpl之間的讀取電壓Vrd以及測試通道導通。對於圖5中所示的情形，這也涉及施加0伏特的讀取電壓Vrd給位元線以及0伏特的電壓給被讀取的頁之字線。也施加電壓至NAND串(圖2中的202、212、214、216)中的其它記憶體單元100的所有字線，以促使這些記憶體單元的通道導通。假使在這些條件之下，NAND串導通，然後被讀取的記憶體單元具有在抹除電壓範圍352之內的臨界電壓Vt，因此單元是在抹除狀態中以及資料「1」被讀取。假使NAND串未導通，則被讀取的單元具有在程式電壓範圍354之內的臨界電壓Vt，單元因而在程式狀態中(亦即，讀取資料「0」)。對於配置成僅用於二記憶體狀態的記憶體單元，在電壓範圍352與354之間的分離相當大，以及，即使特定單元的臨界電壓是在電壓範圍352和354之外漂移時，此分離仍然能提供對應的寬讀取餘裕以可靠地讀取記憶體單元。
電壓範圍352和354的電壓上限及下限一般被選取作為程式化及抹除記憶體單元的時間與用於在胞中儲存資料的餘裕之間的取拾。雖然在電壓範圍352與354之間較大的分離可能提供增進的餘裕以用於更可靠的儲存，但是，由於更大的分離要求浮動閘極112上更大的電荷累積，所 以，用以程式化或抹除記憶體單元的時間會增加。再參考圖3，記憶體裝置300的控制器304包含臨界電壓範圍310的集合，用於配置電壓範圍352和354。臨界電壓範圍310的集合包含用於儲存在控制器的記憶體區中的Vel、Veh、Vpl、及Vph的值，控制器的記憶體區用於儲存操作演繹法及/或配置參數。替代地，舉例而言，藉由金屬遮罩或線接合，在製造期間，電壓範圍310可以硬碼化於控制器304中。在製造時的配置步驟中、或是藉由控制器304的碼儲存中之儲存配置，用於程式化記憶體單元100的電壓範圍352和354因而沿著Vt軸偏移以及/或加寬或窄化。
如圖5中所示的電壓範圍352和354的配置便於在各記憶體單元中儲存單一位元。記憶體裝置300可以替代地配置成在各記憶體單元中實施眾多記憶體狀態，因而便於在各單元中儲存多位元資料。藉由將記憶體單元的浮動閘極112程式化至眾多程式電壓範圍中之一內的臨界電壓Vt，提供眾多記憶體狀態。眾多程式電壓範圍由儲存在控制器304中的臨界電壓範圍310的集合界定。
參考圖6，在380以圖形顯示根據用於儲存二位元資料於各記憶體單元中之臨界電壓Vt的記憶體單元分佈。用於各單元的臨界電壓Vt落在抹除電壓範圍382及眾多程式電壓範圍384中之一之內。眾多程式電壓範圍384包含相鄰於抹除電壓範圍382的第一程式電壓範圍386及二更高的程式電壓範圍388和390。電壓範圍382、386、 388、及390代表四種可能的記憶體狀態，其中，單元被程式化以儲存二位元的資料。可以使用數種不同的編碼設計以將四種記憶體狀態指派給四個可能的資料位元組合「11」、「10」、「01」、及「00」。一可能的編碼設計顯示於圖6中，其中，抹除電壓範圍與資料「11」相關連，第一程式電壓範圍386與資料「10」相關連，以及，更高的程式電壓範圍388和390分別與資料「01」和「00」相關連。替代的編碼設計不同地指派眾多程式電壓範圍384，但仍然指派抹除電壓範圍382給資料「11」。 各記憶體單元因而被用以儲存較低頁位元的資料以及較高頁位元的資料。
在例如記憶體裝置300等記憶體設備中，記憶體單元100一般具有在抹除電壓範圍382中的初始電壓臨界值Vt。而且，習於此技藝者將瞭解，對於非依電性記憶體單元(舉例而言，例如NAND型記憶體單元或NOR-型記憶體單元)，以離子佈植，調整初始電壓臨界值Vt。NAND和NOR記憶體單元都具有儲存電子的浮動閘極。使浮動閘極空的(亦即，無電子)單元狀態典型上設定為抹除狀態。類似地，對應於浮動閘極中的電子之單元狀態是程式狀態。由於在NAND和NOR記憶體中的單元結構，被抹除的單元的Vt在NAND記憶體單元中是負的以及在NOR記憶體單元中是正的。再度地，藉由離子佈植，將被抹除的單元Vt調整至負的或正的。
仍然參考圖6，將資料的最低效位元程式化涉及將浮 動閘極112充電以配置第一程式電壓範圍386中的單元的臨界電壓，以致於最低效位元從「1」變成「0」。為了將較高階位元程式化，假使記憶體單元配置在抹除電壓範圍382中時，將浮動閘極112充電以將單元臨界電壓Vt配置在程式電壓範圍388之內。假使單元已經配置在第一程式電壓範圍386中時，將浮動閘極112充電以將單元電壓配置在更高的程式電壓範圍390中。
藉由施加一系列讀取電壓Vrd至如本文早先所述之用於記憶體單元的位元線，讀取根據圖6中所示的編碼設計之儲存在記憶體單元中的資料。對於圖6中所示的編碼設計，讀取更高階的位元要求僅施加單一讀取電壓V1，假使通道導通時，表示記憶體單元配置在第一程式電壓範圍386或是抹除電壓範圍382之內。在此情形中，更高階的位元被讀取為資料「1」。
讀取最低效位元要求施加讀取電壓V0、V1、及V2。假使在電壓V1發生通道導通時，則記憶體單元配置成用於在第一程式電壓範圍386或抹除電壓範圍382之內的臨界電壓Vt，以及，要求在電壓V0的進一步讀取以決定最低效位元。假使在讀取電壓V0時通道導通，則記憶體單元配置在抹除電壓範圍382以及最低效資料位元為「1」。假使在電壓V1時未發生通道導通，則記憶體單元配置成用於在二更高程式電壓範圍388或390任一範圍之內的臨界電壓Vt，以及，要求在電壓V2的進一步讀取以決定最低效位元。假使在V2時通道導通，則記憶體單元 配置在程式電壓範圍388中以及最低效資料位元被讀取為資料「1」。讀取最低效位元因而要求測試在各電壓V0、V1、及V2時的通道導通。
用於儲存多位元資料的圖6中所示的電壓範圍配置可以僅對記憶體裝置300(顯示於圖3)中的特定記憶體區200實施，或是對記憶體中的所有記憶體區實施。無論是儲存單一位元或是多位元資料，記憶體單元100及記憶體區200的實體配置實質上是類似的。藉由控制器304中的改變，例如藉由改變臨界電壓範圍310的集合、以及藉由改變與讀取操作實施相關連的演繹法，實施配置。
根據實例之用於程式化及讀取記憶體單元的處理流程圖在圖7以400大致地顯示。根據本實例的用於程式化記憶體單元的電壓範圍在圖8中以430大致地顯示以及包含抹除電壓範圍432、及眾多程式電壓範圍434。眾多程式電壓範圍434包含與抹除電壓範圍相鄰的第一程式電壓範圍436以及眾多更高的程式電壓範圍438和440。圖8中界定的電壓範圍大致上對應於圖6中所示的電壓範圍以及記憶體單元因而具有用於儲存二位元資料的配置容量。用於指派四記憶體狀態可能資料位元組合之編碼設計也大致上對應於圖6中所示的編碼設計。第一程式電壓範圍436與程式化記憶體單元中的最低效位元相關連，以及，眾多更高程式電壓範圍438和440與程式化記憶體單元中的更高階位元相關連。
處理400始於方塊402，在方塊402，記憶體單元處 於抹除狀態。當記憶體單元接收用於在單元中程式化的輸入資料時，處理400在方塊404繼續進行。在此顯示的實例中，記憶體單元的容量是二位元資料，輸入資料因而包括單一位元資料。處理400接著在方塊406繼續進行，在方塊406，單一位元輸入資料被程式化至較高頁。因此，假使輸入資料是「1」，則記憶體單元的臨界電壓Vt維持在抹除電壓範圍432中。但是，假使輸入資料是「0」，則記憶體單元的臨界電壓Vt移入如圖8中的箭頭442所示的程式電壓範圍438中。第一程式電壓範圍436因而維持未被使用以及儲存在記憶體單元中的輸入資料由抹除電壓範圍432或程式電壓範圍438中的記憶體單元的配置表示。在本實例中，程式電壓範圍440也維持未被使用。
單一位元輸入資料儲存在程式電壓範圍438中的記憶體單元中。這在電壓範圍432與438之間提供更大的分離，電壓範圍432與438是用以儲存單一位元輸入資料。 此外，由於程式電壓範圍440也未被使用，所以，由於浮動閘極112上的電荷僅需上移至中間程式電壓範圍438而不用移至更高的程式電壓範圍440，因此，用於記憶體單元的程式化時間也降低。程式化更高的程式電壓範圍440與導因於浮動閘極112的充電之記憶體單元上的較大應力相關連，以及，避免使用電壓範圍潛在地增加記憶體單元在不可靠的儲存變成議題之前所能耐受的程式化循環的數目。
再參考圖7，現在說明處理400的讀取處理。讀取處 理大致上涉及施加一系列讀取電壓Vrd至用於記憶體單元的對應位元線。在方塊452，藉由施加單一讀取電壓V1而讀取較高頁，假使通道導通時，表示記憶體單元具有配置在抹除電壓範圍438或第一程式電壓範圍436之內的臨界電壓Vt。由於第一程式電壓範圍436未被使用，所以，在電壓V1(或者，假使MLC快閃記憶體裝置是要如此客製化時，則是在V0與V1之間某處的替代電壓)的單一讀取應在技術上足以區別抹除電壓範圍432與程式電壓範圍438中的配置臨界電壓Vt。但是，在某些實例中，例如當處理400實施於不具與內部裝置操作相關的某些讀取客製化之標準MLC快閃記憶體裝置中時，讀取處理在方塊454繼續，在方塊454，藉由施加用於讀取儲存在單元中的資料的最低效位元之配合圖6的上述所述之讀取電壓V0、V1及V2，也讀取較低頁。
讀取處理接著在方塊456繼續進行，在方塊456，決定來自記憶體單元的中間讀取資料是否是資料「11」，在此情形中，在方塊458，決定單元是否非模糊地配置在抹除電壓範圍432中以及輸出資料(最後讀取資料)因而是資料「1」。但是，假使在方塊456中，來自記憶體單元的中間讀取資料是資料「10」、「01」、或「00」(亦即，非資料「11」)，則在方塊460，用於單元的單一位元輸出資料(最後讀取資料)被判定為「0」。
一般而言，抹除電壓範圍432比眾多程式電壓範圍434還寬。此外，由於抹除狀態對應於記憶體單元的浮動 閘極112上缺乏電荷，所以，電荷漏電幾乎不是議題，以及，在抹除電壓範圍432中的臨界電壓Vt不可能漂移，因而提供增進的讀取餘裕給抹除狀態中的單元。這就是說，習於此技藝者將瞭解被抹除的單元將因鄰近單元中的程式干擾而獲得電子；但是，無論如何，在抹除電壓範圍432之內的單元電壓Vt有對應較低的機率漂移或受干擾。 雖然根據處理400而在記憶體單元中儲存單一位元的程式化時間小於圖6用於二位元儲存的情形時，但是，讀取時間維持相同。
考慮處理400中的其它變化。舉例而言，所示的方塊之次序無需一定如所示般地準確(更大致而言，對於任何稍後討論的流程圖，與所示方塊之次序相同的說明可以適用)。舉例而言，可以想到在較上頁的讀取(方塊452)之前，發生較下頁的讀取(方塊454)。
關於其它變化的另一實例，即使在如先前所述的具有讀取客製化之MLC快閃記憶體裝置中，有裝置仍然讀取較下頁的裝置之條件，舉例而言，在單元的臨界電壓Vt在V1之下漂移的情形。在這些情形中，方塊454因而便於決定單元的初始程式化臨界電壓Vt是否漂移在V1之下或是漂移在V2之上。因記憶體單元的浮動閘極112上的電荷隨著時間而漏電，發生單元的臨界電壓Vt漂移。此外，當讀取記憶體區200的記憶體單元(圖2中所示)時，在NAND串202中未被選取的單元配置成導通，在這些單元的浮動閘極112上造成儲存的電荷小變化。導因於 從被程式化的相鄰單元之電容耦合，被稱為讀取擾動的此效應也造成記憶體單元的臨界電壓Vt變化。
如上所述，例如圖2中所示的NAND記憶體區以頁配置，各頁可經由各別的字線而定址。當每一記憶體單元儲存多位元時，通常使用「較低頁」及「較高頁」等術語。 即使這些頁被儲存在相同的實體單元中，各頁仍可被視為用於儲存資料之分別的記憶體區。記憶體裝置300的控制器304配置成提供較用於程式化及讀取操作之高及較低頁的存取，允許使用者存取這些頁，大致上宛如它們是實體的記憶體頁般。
參考圖9，根據本發明的實施例之用於程式化記憶體單元的處理流程圖大致上以500顯示。根據本發明的實施例之用於程式化記憶體單元的電壓範圍在圖10中大致上以530顯示，以及包含抹除電壓範圍532、及眾多程式電壓範圍534。程式電壓範圍534包含相鄰於抹除電壓範圍532之第一程式電壓範圍536以及眾多更高程式電壓範圍538和540。在本實施例中的記憶體單元也具有用於儲存二位元資料的配置容量。電壓範圍538和540的編碼與圖8中所示的實例相反。但是，更高的程式電壓範圍538和540仍然與記憶體單元中較高的頁程式化相關連。
處理500在區塊502開始，其中，記憶體單元處於抹除狀態。處理在方塊504繼續進行，以記憶體單元接收輸入資料，在本實例中，輸入資料是用於具有二位元容量的單元之單一位元。然後，處理接著在方塊506繼續進行， 在方塊506，發生第一級程式化。更具體而言，單一位元的輸入資料被程式化成較低頁。參考圖10，假使輸入資料是「1」，則記憶體單元的臨界電壓Vt維持在抹除電壓範圍532之內，而假使輸入資料是「0」時，則臨界電壓Vt移入第一程式電壓範圍536。
再度參考圖9，處理接著在方塊508繼續進行，在方塊508，發生第二級程式化。更具體而言，增加的資料位元接著被程式化成較高頁。此增加的資料位元是單一位元輸入資料的邏輯函數。特別地，對於本實例，邏輯函數是增加的資料位元等於單一位元資料。
參考圖11，假使輸入資料是「1」時，記憶體單元的臨界電壓Vt維持在抹除電壓範圍532之內。但是，假使輸入資料是「0」，則跟隨在方塊506之後，臨界電壓Vt將在第一程式電壓範圍536之內。在此情形中，臨界電壓Vt接著移至程式電壓範圍538中。較低及較高頁因而都根據相同的單一位元輸入資料而被程式化，電壓範圍532和538用以儲存單一位元的輸入資料。電壓範圍536及540維持未被使用。
在本實施例中，需要圖10及圖11表示的二順序程式化步驟，以及，程式化因而比用於圖6-7中所示的第一實例相對地較慢。但是，由於最高的程式電壓範圍540維持未被使用，所以，相較於圖6中所示的多位元儲存實例，程式化時間仍然減少。
參考圖12，用於讀取儲存在根據處理500程式化的 記憶體單元中的資料之處理大致上以550顯示。在方塊522，藉由施加單一讀取電壓V1而讀取較高頁，假使通道導通時，表示記憶體單元具有配置在抹除電壓範圍538或第一程式電壓範圍536之內的臨界電壓Vt。處理550在方塊554繼續進行，在方塊554，藉由施加讀取電壓V0及V2，也讀取較低頁。對於圖10及11中所示的編碼設備，由於第一程式電壓範圍536及更高程式電壓範圍538都具有被指派的最低效位元「0」，所以，不一定要在電壓V1讀取；但是，假使處理550實施於不具有與內部裝置操作有關的某些讀取客製化之標準MLC快閃記憶體裝置中時，則預期此MLC快閃記憶體裝置將在所有電壓V0、V1及V2自動地讀取以取得較低頁資料。排除標準MLC快閃記憶體裝置的上述考慮，在V2的讀取電壓應足以非不明確地判定儲存在單元中的資料是否具有最低效位元「0」(程式電壓範圍536或538)或是「1」(程式電壓範圍540)，因此，在電壓V1的讀取在所有情形中並非是必要的。
處理550接著在方塊556繼續進行，在方塊556中，決定來自記憶體單元的中間讀取資料是否是資料「11」，在此情形中，在方塊558，單元被非模糊地判定為配置在抹除電壓範圍532中以及最後讀取資料因而是資料「1」。但是，假使在方塊556中，來自記憶體單元的中間讀取資料是資料「10」、「00」、或「01」(亦即，非資料「11」)，則在方塊560，用於單元的單一位元輸出 資料(最後讀取資料)被判定為「0」。
根據本發明的另一實施，如圖9中所示的相同處理500也用於程式化記憶體單元例。用於本實施例的電壓範圍在圖13中以600顯示以及在圖14中以620顯示。參考圖13，抹除電壓範圍602大致上對應於圖9中的抹除電壓範圍532。但是，在本實施例中，暫時程式電壓範圍604被界定為用於較低頁程式化。暫時程式電壓範圍604比此處早先所述的程式電壓範圍更寬，以及，因為較大範圍的允許臨界電壓Vt而相當快地被程式化。根據本發明的實施例之用於記憶體單元的較高頁程式化之電壓範圍的集合顯示在圖14中以及包含眾多程式電壓範圍606。眾多程式電壓範圍606包含與抹除電壓範圍602相鄰的第一程式電壓範圍608以及眾多更高程式電壓範圍610和612。
現在再參考圖9，在處理500的方塊506，假使輸入資料是「1」，則記憶體單元的臨界電壓Vt維持在圖13中所示之抹除電壓範圍602之內。假使輸入資料是「0」，則臨界電壓Vt移入暫時程式電壓範圍604。處理500在方塊508繼續進行，在方塊508，單一位元的輸入資料接著被程式化成為較高頁。再度參考圖14，假使輸入資料是「1」，則記憶體單元的臨界電壓Vt維持在抹除電壓範圍602之內。但是，假使輸入資料是「0」，則跟隨在方塊506之後，臨界電壓Vt將在暫時程式電壓範圍604之內，以及，臨界電壓Vt接著向上移至更高程式電壓 範圍610中。正如之前一般，未使用第一程式電壓範圍608和更高程式電壓範圍612。較高及較低頁都根據相同單一位元輸入資料而被程式化，以及，電壓範圍602和610被用以儲存單一位元輸入資料。
參考圖15，根據實施例之用於讀取儲存在記憶體單元中的資料的處理大致上以630顯示。在方塊632，藉由施加讀取電壓V2而讀取較高頁，假使通道導通時，表示記憶體單元具有配置在抹除電壓範圍602、第一程式電壓範圍608、或程式電壓範圍610中之一之內的臨界電壓Vt。讀取較高頁又涉及施加讀取電壓V0，假使通道導通時，表示記憶體單元具有配置在抹除電壓範圍602之內的臨界電壓Vt。因此，在抹除電壓範圍602或程式電壓範圍612之內的臨界電壓Vt對應於更高階資料位元「1」，而在程式電壓範圍608或610中任一範圍之內的臨界電壓Vt對應於較高階資料位元「0」。
處理630在方塊634繼續進行，在方塊634中，藉由施加讀取電壓V1，讀取較低頁，讀取電壓V1足以非不明確地判定儲存在單元中的資料是否具有最低效位元「0」(程式電壓範圍610或612)或是「1」(程式電壓範圍608)。如先前所述般，在標準MLC快閃記憶體裝置的情形中，無論如何，執行所有電壓的讀取。
處理接著在方塊636繼續進行，在方塊636中，決定來自記憶體單元的中間讀取資料是否為資料「11」，在此情形中，在方塊638，單元被非模糊地判定為配置在抹除 電壓範圍602中，以及，儲存的位元因而為資料「1」。但是，假使在方塊636，來自記憶體單元的中間讀取資料是資料「01」、「00」、或「10」(亦即，非資料「11」)，則在方塊640，判定用於單元的單一位元輸出資料(最後讀取資料)為「0」。
上述實施例已說明具有用於儲存二位元的容量之記憶體單元。在其它實施例中，用於記憶體單元的程式電壓範圍配置成儲存二個以上的位元。參考圖16，用於在單一記憶體單元中儲存三位元資料的電壓範圍大致上以680顯示。電壓範圍包含抹除電壓範圍682以及眾多程式電壓範圍684。眾多程式電壓範圍684包含第一程式電壓範圍686、以及更高程式電壓範圍688、690、692、694、696、及698。當使用記憶體單元以儲存三位元資料時，將使用程式電壓684。為了僅在記憶體單元中儲存二位元，使用程式電壓範圍688、692、及696，而程式電壓範圍686、690、694、及698維持未使用，因而對可靠的資料儲存及讀取提供較大的餘裕。
在記憶體單元中，隨著時間之浮動閘極112上的電荷漏電將造成單元臨界電壓Vt漂移至緊緊相鄰的較低電壓範圍中，特別是在較高溫度下。在本發明的另一實施例中，具有用於儲存三位元資料的配置容量之記憶體單元可以用於二位元輸入資料的可靠儲存。仍然參考圖16，在本實施例中，電壓範圍686和688都與二位元輸出資料「01」(以699標示)相關連，因此，假使在程式電壓範 圍688中程式化的單元的臨界電壓是在V1之下漂移時，讀取的輸出資料將不改變。類似地，電壓範圍690和692與二位元輸出資料「00」相關連，以及，電壓範圍694和696與二位元輸出資料「10」相關連。
在圖17中以750顯示根據本發明的實施例之用於讀取輸出資料的真值表。參考圖17，真值表750將三位元的儲存資料752對映二位元輸出資料754。儲存資料752包含較低頁位元(L)、中間頁位元(M)、及較高頁位元(U)，以及，輸出資料754包含位元X及Y。當讀取儲存在記憶體單元中的資料時，假使在較低未使用的程式電壓範圍(圖16中所示)之內讀取記憶體單元的臨界電壓Vt時，則用於單元的二位元輸出資料被解釋為對應於相鄰的更高程式電壓範圍。代表儲存的資料「111」之抹除電壓範圍682因而對映至表750中的第一列中的輸出資料「11」。與相鄰的成對程式電壓範圍相關連之儲存資料均對映至真值表750中的二位元輸出資料值。使用卡諾(Karnaugh)圖以導出用於來自真值表750中的X及Y之布林表示而造成下述： 其中，「」代表邏輯非(NOT)，「U.M」代表邏輯及(AND)功能，以及，「+」代表邏輯或(OR)功能。在圖18中以780顯示結合邏輯電路，所述結合邏輯電路使用三位元資料U、M及L以實施等式1及2中的邏輯以讀 取儲存在記憶體單元中的二位元資料X及Y。使用反閘782和784以及反及閘786-796，實施邏輯電路780。使用帝莫根(De Morgan)理論以將上述等式1及2中的布林表示式改寫如下：
用於在根據本發明的本實施例之記憶體單元中儲存資料的真值表在圖19中以700顯示，以及，將二位元輸入資料702的儲存對映成三位元的儲存資料704。在真值表700中，在單元中的輸入資料702包含位元X及Y，儲存的資料包含較低頁位元(L)、中間頁位元(M)、及較高頁位元(U)。在真值表700中的列706在二位元輸入資料702與三位元儲存資料704之間對映。檢查真值表700造成下述布林表示式：L=Y 等式5
M=X 等式6
U=XNOR(X,Y) 等式7其中，XNOR是互斥NOR邏輯函數。在圖20中以720顯示用於實施等式5-7中的邏輯之結合邏輯電路，其將代表二位元輸入資料之三位元資料U、M及L程式化至記憶體單元中。
參考圖21，用於根據圖16-20中所示的實施例之記憶體單元中的資料的程式化處理大致上以800顯示。處理800始於方塊802，在方塊802中，記憶體單元處於抹除狀態中。在方塊804，處理繼續進行，記憶體單元接收輸入資料(在本實施例中為二位元資料X及Y)。處理接著在方塊806繼續進行，在方塊806中，輸入資料位元X被程式化至較低頁中。假使輸入資料X是「1」，則記憶體單元的臨界電壓Vt維持在抹除電壓範圍682(圖16中所示)之內，而假使輸入資料為「0」時，則臨界電壓Vt移入程式電壓範圍692中。在方塊808，資料位元Y接著被程式化至中間頁中。假使資料位元Y是「1」時，以及，假使跟隨在方塊806之後，臨界電壓Vt仍然在抹除電壓範圍682中，則臨界電壓維持在抹除電壓範圍之內。假使跟隨在方塊806之後，臨界電壓是在程式電壓範圍692中，則臨界電壓移至程式電壓範圍696中。
假使輸入資料位元Y是「0」時，以及，跟隨在方塊806之後，臨界電壓仍然在抹除電壓範圍682中，則臨界電壓向上移至程式電壓範圍688。假使跟隨在方塊806之後，臨界電壓在程式電壓範圍692中，則臨界電壓維持在程式電壓範圍692之內。然後，處理800在方塊810繼續進行，在方塊810中，等式7的邏輯函數施加至輸入資料X及Y。假使邏輯函數的結果是「1」，以及，假使在方塊808之後，臨界電壓仍然在抹除電壓範圍682中，則臨界電壓維持在抹除電壓範圍之內。假使在方塊808之後， 臨界電壓在程式電壓範圍688中，則臨界電壓向上移至程式電壓範圍692中。假使在方塊808之後，臨界電壓在程式電壓範圍692中，則臨界電壓維持在程式電壓範圍692中。假使在方塊808之後，臨界電壓在程式電壓範圍696中，則臨界電壓向上移至程式電壓範圍698中。
假使邏輯函數的結果為「0」，以及，假使在方塊808之後，臨界電壓仍然在抹除電壓範圍682中，則臨界電壓向上移至程式電壓範圍686。假使在方塊808之後，臨界電壓在程式電壓範圍688中，則臨界電壓維持在程式電壓範圍688中。假使在方塊808之後，臨界電壓在程式電壓範圍692中，則臨界電壓向上移至程式電壓範圍694中。假使在方塊808之後，臨界電壓在程式電壓範圍696中，則臨界電壓維持在程式電壓範圍696中。
有利地，在本實施例中，使用較高頁位元以儲存恢復資料，恢復資料可以操作以使二相鄰設置的程式電壓範圍與單一記憶體狀態相關連。
參考圖22，用於從根據圖16-20中所示的實施例之記憶體單元讀取資料的處理大致上以820顯示。處理820始於方塊822，在方塊822中，藉由施加讀取電壓V0、V2、V4、及V6以讀取較高頁位元U，以決定U資料位元是否要設定於「1」或「0」。然後，處理820在方塊824繼續進行，在方塊824中，藉由施加讀取電壓V1、V3、及V5以讀取中間頁位元M，而決定M資料位元是否設定於「1」或「0」。然後，處理820在方塊826繼續進行，在 方塊826中，藉由施加讀取電壓V3，讀取較低頁位元，讀取電壓V3足以不模糊地判定儲存在單元中的資料是否具有最低效位元「0」或「1」。
然後，處理在方塊828繼續進行，在方塊828中，決定來自記憶體單元的中間讀取資料是否為「111」，在此情形中，在方塊830中，儲存的資料XY(最後讀取資料)因而為「11」。假使在方塊828，來自記憶體單元的中間讀取資料不是「111」時，則處理在方塊832繼續進行，在方塊832中，決定來自記憶體單元的中間讀取資料為「011」或「001」，在此情形中，在方塊834中，儲存的資料XY(最後讀取資料)因而為「01」。假使在方塊832，來自記憶體單元的中間讀取資料不是「011」或「001」時，則處理在方塊836繼續進行，在方塊836中，決定來自記憶體單元的中間讀取資料是否為「101」或「100」，在此情形中，在方塊838中，儲存的資料XY(最後讀取資料)因而為「00」。假使在方塊836，來自記憶體單元的中間讀取資料不是「101」或「100」時，則處理繼續在方塊840中進行以及儲存的資料XY(最後讀取資料)因而為「10」。
參考圖23，根據本發明的另外實施例之從記憶體單元讀取資料的處理大致上以850顯示。在本實施例中，記憶體單元具有容量以儲存三位元資料，但是僅有二位元資料儲存在單元中。參考圖24，用於儲存二位元資料於記憶體單元中的電壓範圍大致上以880顯示，以及，包含抹 除電壓範圍882、及眾多程式電壓範圍884、886、及888。大致上根據圖16中所示的實施例，執行記憶體單元100的程式化，其中，與儲存第三最高階位元相關連的電壓範圍維持未被使用，在程式電壓範圍之間提供增加的分離。記憶體單元配置成用於讀取電壓890(亦即，V0、V1、V2、V3、V4、V5、及V6)。處理始於方塊852，在方塊852中，藉由施加讀取電壓V0、V2、及V4，對記憶體單元執行讀取操作以產生包含二位元資料的輸出資料。
在方塊854，決定與輸出資料相關連的錯誤率。如上所述，很多非依電性記憶體儲存改錯碼(ECC)以及具有偵測及嘗試校正讀取資料中的錯誤之ECC引擎。在一實施例中，用於輸出資料的錯誤率可以由ECC引擎決定。
然後，處理850在方塊856繼續進行，在方塊856中，假使決定的錯誤率是在錯誤率準則之內，則處理在方塊858繼續進行，以及假定輸出資料有效並將其作為讀取結果。假使在方塊856中，判定的錯誤率超過錯誤率準則，則處理在方塊860中繼續進行。在方塊860中，調整眾多讀取電壓。參考圖24，在本實施例中，讀取電壓890向上偏移以界定新的讀取電壓892的集合(亦即，V0’、V1’、V2’、V3’、V4’、V5’、及V6’)。
處理850接著返回至方塊852以及使用來自新的讀取電壓892的集合之調整的讀取電壓V0’、V2’、及V4’，重複方塊852、854及856。處理850繼續進行直到在方塊856中錯誤率在準則之內為止，或是在方塊860達到讀 取電壓的預定最大調整。
替代地，在不同的調整讀取電壓之來自多讀取操作的結果在低密度同位核對(LDPC)改錯設計中作為「軟位元」。
有利地，對較低電壓範圍中的單元干擾，處理850提供較大的餘裕，造成在下一最高的電壓範圍中讀取資料。雖然參考二位元儲存在具有儲存三位元的容量之單元中，以說明圖23和24的實施例，但是，也可對具有儲存二位元或三位元以上的容量之記憶體單元實施處理。
已參考具有儲存二位元的配置容量之記憶體單元中儲存單一位元資料、或是具有儲存三位元的配置容量之記憶體單元中儲存二位元資料，大致地說明上述實施例。但是，上述實施例可以擴充至具有更大的配置容量以儲存例如4位元資料等資料的記憶體單元。
上述揭示的實施例提供處理，以更低密度但增進的耐受度、更低的讀取錯誤率、及增進的資料固持，每單元記憶體儲存多位元資料。至少部份地藉由配置例如圖4中所示的外部控制器309等外部控制器，而經由軟體、韌體、或專用硬體來實施處理，而實施處理。藉由配置記憶體裝置300以便以每記憶體單元模式減少的位元數來操作，也可在記憶體裝置300之內實施處理。從記憶體控制器309發出命令以將記憶體裝置300中的暫存器位元程式化、將輸入接腳驅動至邏輯位準、或是在製造期間採用永久熔絲或遮罩操作設定等等都是根據本發明的實施例之處理如何 致能的所有實例。可以僅對特定記憶體區或是記憶體寬為基礎，實施處理。
雖然已說明及顯示本發明的特定實施例，但是，這些實施例應被視為僅是說明本發明，而非如根據後附的申請專利範圍解釋般限定本發明。

Claims (31)

  1. 一種非依電性記憶體單元中N位元程式化的方法，該非依電性記憶體單元配置成儲存高達N+1位元，其中，N是大於0的整數，該方法包括：a)在該非依電性記憶體單元中程式化N位元資料；以及b)程式化增加的資料位元，該增加的資料位元是該非依電性記憶體單元中N位元資料的邏輯函數，以及，該非依電性記憶體單元配置成提供2N+1臨界電壓範圍以用於位元儲存、以及根據該邏輯函數：i)該2N+1臨界電壓範圍的第一組2N臨界電壓範圍用於儲存該N位元資料，以及ii)未使用與該第一組交替之其餘的第二組2N臨界電壓範圍。
  2. 如申請專利範圍第1項之方法，其中，N是1，以及，該2N+1臨界電壓範圍包含抹除電壓範圍及第一、第二、和第三程式電壓範圍，該第一程式電壓範圍高於且相鄰於該抹除電壓範圍，該第二程式電壓範圍高於且相鄰於該第一程式電壓範圍，以及，該第三程式電壓範圍高於且相鄰於該第二程式電壓範圍，該第一組2N臨界電壓範圍包括該抹除電壓範圍及該第二程式電壓範圍，以及，該其餘組的2N臨界電壓範圍包括該第一程式電壓範圍及該第三程式電壓範圍。
  3. 如申請專利範圍第1項之方法，其中，N是1，以及，該非依電性記憶體單元中該N位元資料的程式化包括 執行較低頁程式化，以及，該增加的資料位元的程式化包括較高頁程式化。
  4. 如申請專利範圍第1項之方法，其中，N是2，以及，該非依電性記憶體單元中該N位元資料的程式化包括執行較低及中間頁程式化，以及，該增加的資料位元的程式化包括較高頁程式化。
  5. 如申請專利範圍第4項之方法，其中，該非依電性記憶體單元中該N位元資料的該邏輯函數是較低及中間頁資料的互斥NOR函數。
  6. 如申請專利範圍第1項之方法，其中，該非依電性記憶體單元中該N位元資料的該程式化包括執行較低頁程式化，以及，當在該較低頁程式化期間程式化該資料「1」時，採用暫時程式電壓範圍。
  7. 一種記憶體裝置，包括：眾多非依電性記憶體單元，該眾多非依電性記憶體單元的各非依電性記憶體單元配置成提供用於位元儲存之2N+1臨界電壓範圍，其中，N是大於0的整數，以及，該2N+1臨界電壓範圍包含抹除電壓範圍及眾多程式電壓範圍，該眾多程式電壓範圍包含相鄰於該抹除電壓範圍的第一程式電壓範圍、以及眾多更高程式電壓範圍，以及該非依電性記憶體單元配置成儲存高達N+1位元，以及，該記憶體裝置配置成：a)程式化該非依電性記憶體單元中的N位元資料；以及， b)程式化增加的資料位元，該增加的資料位元是該非依電性記憶體單元中該N位元資料的邏輯函數，以及根據該邏輯函數：i)該2N+1臨界電壓範圍的第一組2N臨界電壓範圍用於儲存N位元資料；以及ii)未使用與該第一組交替之該其餘的第二組2N臨界電壓範圍。
  8. 如申請專利範圍第7項之記憶體裝置，其中，N是1，以及，該2N+1臨界電壓範圍包含抹除電壓範圍及第一、第二、和第三程式電壓範圍，該第一程式電壓範圍高於且相鄰於該抹除電壓範圍，該第二程式電壓範圍高於且相鄰於該第一程式電壓範圍，以及，該第三程式電壓範圍高於且相鄰於該第二程式電壓範圍，該第一組2N臨界電壓範圍包括該抹除電壓範圍及該第二程式電壓範圍，以及，該其餘組的2N臨界電壓範圍包括該第一程式電壓範圍及該第三程式電壓範圍。
  9. 如申請專利範圍第7項之記憶體裝置，其中，N是1，以及，當該記憶體裝置程式化該非依電性記憶體單元中該N位元資料時，包含較低頁程式化的執行，以及，當該記憶體裝置程式化該增加的資料位元時，包含較高頁程式化。
  10. 如申請專利範圍第7項之記憶體裝置，其中，N是2，以及，當該記憶體裝置程式化該非依電性記憶體單元中該N位元資料時，包含較低及中間頁程式化的執行， 以及，當該記憶體裝置程式化該增加的資料位元時，包含較高頁程式化。
  11. 如申請專利範圍第10項之記憶體裝置，其中，該非依電性記憶體單元中該N位元資料的該邏輯函數是較低及中間頁資料的互斥NOR函數。
  12. 如申請專利範圍第7項之記憶體裝置，其中，當該記憶體裝置程式化該非依電性記憶體單元中該N位元資料時包含較低頁程式化的執行，以及，當在該較低頁程式化期間程式化該資料「1」時，採用暫時程式電壓範圍。
  13. 如申請專利範圍第7項之記憶體裝置，其中，該眾多非依電性記憶體單元是NAND快閃記憶體單元。
  14. 一種在具有眾多非依電性記憶體單元的記憶體裝置中執行的方法，該非依電性記憶體單元中的各非依電性記憶體單元具有由各別臨界電壓範圍界定的多記憶體狀態，該臨界電壓範圍包含抹除電壓範圍、第一程式電壓範圍、第二程式電壓範圍及第三程式電壓範圍，該第一程式電壓範圍相鄰於該抹除電壓範圍，以及，該第二程式電壓範圍是在該第一與該第三程式電壓範圍之間中，該方法包括：當以二位元儲存模式操作該非依電性記憶體單元時，藉由下述以儲存二位元資料：執行第一階段程式化以將二位元資料中的第一位元程式化；以及執行第二階段程式化以將該二位元資料中的第二 位元程式化；以及當以一位元儲存模式操作該非依電性記憶體單元時，藉由下述以儲存單一位元資料：以下述方式執行該第一及第二階段程式化：假使該單一位元資料是資料「1」時，將單元臨界電壓提高二倍以達到該第二程式電壓範圍，以及，假使該單一位元資料是資料「0」時，將該單元臨界電壓保持在該抹除電壓範圍。
  15. 如申請專利範圍第14項之方法，其中，該第一階段程式化是較低頁程式化及該第二階段程式化是較高頁程式化。
  16. 如申請專利範圍第14項之方法，其中，該非依電性記憶體單元是NAND快閃記憶體單元。
  17. 一種在包含非依電性記憶體裝置的系統中執行的方法，該方法包含：a)從該非依電性記憶體裝置的非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數；b)提供該N位元的中間讀取資料給邏輯電路的N個輸入；以及c)從該邏輯電路的N-1個輸出，輸出N-1個位元的最後讀取資料。
  18. 如申請專利範圍第17項之方法，其中，N是2。
  19. 如申請專利範圍第18項之方法，其中，僅當該 中間讀取資料是「11」時，從該邏輯電路輸出的該最後讀取資料是「1」。
  20. 如申請專利範圍第17項之方法，其中，N是3。
  21. 如申請專利範圍第20項之方法，其中，從該邏輯電路輸出的該最後讀取資料是：a)僅當該中間讀取資料是「111」時為「11」；b)僅當該中間讀取資料是「011」或「001」時為「01」；以及，c)僅當該中間讀取資料是「101」或「100」時為「00」。
  22. 一種系統，包括：記憶體裝置，該記憶體裝置包含眾多非依電性記憶體單元，以及，該記憶體裝置配置成從至少一該非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數；以及外部控制器，包括邏輯電路，該外部控制器配置成：a)從該記憶體裝置接收該N位元的中間讀取資料；b)提供該N位元的中間讀取資料給該邏輯電路的N個輸入；以及c)從該邏輯電路的N-1個輸出，輸出N-1位元的最終讀取資料。
  23. 如申請專利範圍第22項之系統，其中，N是2。
  24. 如申請專利範圍第23項之系統，其中，僅當該中間讀取資料是「11」時，該最後讀取資料是「1」。
  25. 如申請專利範圍第22項之系統，其中，N是3。
  26. 如申請專利範圍第25項之系統，其中，該最後讀取資料是：a)僅當該中間讀取資料是「111」時為「11」；b)僅當該中間讀取資料是「011」或「001」時為「01」；以及，c)僅當該中間讀取資料是「101」或「100」時為「00」。
  27. 一種記憶體裝置，包括：記憶體陣列，包含眾多非依電性記憶體單元；以及，通訊地耦合至該記憶體陣列的邏輯電路，以及，該記憶體裝置配置成：從至少一該非依電性記憶體單元順序地讀取N位元的中間讀取資料，其中，N是大於1的整數；將該N位元的中間讀取資料輸入至該邏輯電路的N個輸入；以及，從該邏輯電路的N-1個輸出，輸出N-1位元的最後讀取資料。
  28. 如申請專利範圍第27項之記憶體裝置，其中，N是2。
  29. 如申請專利範圍第28項之記憶體裝置，其中，僅當該中間讀取資料是「11」時，該最後讀取資料是「1」。
  30. 如申請專利範圍第27項之記憶體裝置，其中，N是3。
  31. 如申請專利範圍第30項之記憶體裝置，其中，該最後讀取資料是：a)僅當該中間讀取資料是「111」時 為「11」；b)僅當該中間讀取資料是「011」或「001」時為「01」；以及，c)僅當該中間讀取資料是「101」或「100」時為「00」。
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