JP2015524137A - 複数のメモリ状態を有する不揮発性メモリセルでの動作を実行するための機器及び方法 - Google Patents
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Abstract
複数のメモリ状態を有する不揮発性メモリセルでの動作を実行する機器及び方法が開示される。方法の一つは、N+1ビットまで記憶するように構成される不揮発性メモリセル内にNビットをプログラムする方法である。そのプログラムする方法は、不揮発性メモリセル内にNビットのデータをプログラムすることを含む。そのプログラムする方法は、不揮発性メモリセル内にNビットのデータの論理関数である追加のデータビットをプログラムすることも含む。不揮発性メモリセルはビットを記憶するための2N+1の閾電圧範囲を提供するように構成され、論理関数に従い、i)2N+1の閾電圧範囲のうちの1組の第1の2N閾電圧範囲がNビットのデータを記憶するために使用され、ii)第1の組と交互の残りの1組の第2の2N閾電圧範囲は使用されないように構成される。【選択図】図16
Description
関連出願の相互参照
本願は、参照によりその全体を本明細書に援用する、2013年3月13日に出願され、「APPARATUS AND METHODS FOR CARRYING OUT OPERATIONS IN A NON-VOLATILE MEMORY CELL HAVING MULTIPLE MEMORY STATES」と題された米国特許出願第13/799,765号明細書、及び2012年6月22日に出願され、「METHOD,DEVICE,APPARATUS,AND SYSTEMS FOR STORING DATA IN A MULTIPLE-BIT-PER-CELL(MBC)FLASH」と題された米国仮特許出願第61/663,081号明細書の優先権を主張する。
本願は、参照によりその全体を本明細書に援用する、2013年3月13日に出願され、「APPARATUS AND METHODS FOR CARRYING OUT OPERATIONS IN A NON-VOLATILE MEMORY CELL HAVING MULTIPLE MEMORY STATES」と題された米国特許出願第13/799,765号明細書、及び2012年6月22日に出願され、「METHOD,DEVICE,APPARATUS,AND SYSTEMS FOR STORING DATA IN A MULTIPLE-BIT-PER-CELL(MBC)FLASH」と題された米国仮特許出願第61/663,081号明細書の優先権を主張する。
不揮発性コンピュータメモリは、メモリに給電されていないときに記憶情報を保持することができる電子メモリである。不揮発性フラッシュメモリは、情報を電荷として記憶するために複数のメモリセルを使用する。メモリセルは、例えばNORフラッシュ又はNANDフラッシュとして構成することができ、これらは概ね同様のメモリセルを利用するが異なる内部構成を有し、動作面でも幾分異なる。
NANDフラッシュメモリは所謂シングルレベルセル(SLC)として構成することができ、SLCでは単一の2進数(ビット)が、1ビットの記憶情報を表す2つの別個の閾電圧水準のうちの一方に構成され得る浮遊ゲートトランジスタを含むメモリセル内に記憶される。NANDフラッシュメモリはマルチレベルセル(MLC)としても構成することができ、MLCでは2つ以上のビットが4つ以上の別個の閾電圧水準として記憶される。
今日製造されている多くのNANDフラッシュ装置は、セル内に複数のビットを記憶するように構成されているが、各セル内に1ビット記憶することが有利な応用例が依然としてある。セル内に複数のビットを記憶するには複数の閾電圧範囲が定められ、これらの電圧範囲は一般に1ビット/セルメモリの電圧範囲よりも密な間隔で配置される。その結果、複数ビット/セルメモリは、ノイズを感知すること、セル間のディスターバンス、及び電荷損失による誤りの影響をより受けやすい。更に、複数ビット/セルメモリは一般に、成功裏に実行可能なプログラム/消去(P/E)サイクル数で表わされる、より低い耐久性を有する。例えば、1ビット/セルメモリは約100,000P/Eサイクル耐えることができる一方、複数ビット/セルメモリは約5,000以下のP/Eサイクルしか耐えることができない。
1ビット/セルメモリ又は複数ビット/セルメモリとして構成されるNANDフラッシュは、同じ基本設計を有することができ、単に製造の最終段階でメモリを1ビット/セル又は複数ビット/セルに、例えば金属マスキングやワイヤボンディング作業によって構成することができる。1ビット/セルの動作に構成されるNANDフラッシュメモリは、同じ製造技術を使用して実装され、同じシリコン面積を有する複数ビット/セルメモリの記憶容量の約半分以下の容量を一般に有する。その一方で、複数ビット/セルメモリの現在の製造量は1ビット/セルメモリを大幅に上回り、ビット単位価格に関する1ビット/セルメモリのコストは複数ビット/セルメモリのコストよりも著しく高い。
本発明の一態様によれば、Nをゼロを上回る整数として、N+1ビットまで記憶するように構成される不揮発性メモリセル内にNビットプログラムするための方法が提供されている。この方法は、不揮発性メモリセル内にNビットのデータをプログラムするステップを含む。この方法は、不揮発性メモリセル内にNビットのデータの論理関数である追加のデータビットをプログラムするステップも含む。不揮発性メモリセルはビットを記憶するための2N+1の閾電圧範囲を提供するように構成され、論理関数に従い、i)2N+1の閾電圧範囲のうちの1組の第1の2N閾電圧範囲がNビットのデータを記憶するために使用され、ii)その第1の組と交互の残りの1組の第2の2N閾電圧範囲は使用されない。
本発明の別の態様によれば、複数の不揮発性メモリセルを含むメモリ装置が提供される。不揮発性メモリセルの各不揮発性メモリセルは、ビットを記憶するための2N+1の閾電圧範囲を提供するように構成され、Nはゼロを上回る整数である。2N+1の閾電圧範囲は、消去電圧範囲及び複数のプログラム電圧範囲を含む。複数のプログラム電圧範囲は、消去電圧範囲のすぐ隣にある第1のプログラム電圧範囲、及び複数の高位のプログラム電圧範囲を含む。不揮発性メモリセルは、最大N+1ビット記憶するように構成され、メモリ装置は、a)不揮発性メモリセル内にNビットのデータをプログラムし、b)不揮発性メモリセル内にNビットのデータの論理関数である追加のデータビットをプログラムするように構成される。論理関数に従い、i)2N+1の閾電圧範囲のうちの1組の第1の2N閾電圧範囲がNビットのデータを記憶するために使用され、ii)その第1の組と交互の残りの1組の第2の2N閾電圧範囲は使用されない。
本発明の別の態様によれば、複数の不揮発性メモリセルを有するメモリ装置内で実行される方法が提供される。不揮発性メモリセルの各不揮発性メモリセルは、消去電圧範囲、第1のプログラム電圧範囲、第2のプログラム電圧範囲、及び第3のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる複数のメモリ状態を有する。第1のプログラム電圧範囲は消去電圧範囲のすぐ隣にあり、第2のプログラム電圧範囲は、第1のプログラム電圧範囲と第3のプログラム電圧範囲との間にある。不揮発性メモリセルを2ビット記憶モードで動作させる場合、2ビットのデータの1番目をプログラムするために第1段のプログラミングを実行すること、及び2ビットのデータの2番目をプログラムするために第2段のプログラミングを実行することによって2ビットのデータを記憶する。不揮発性メモリセルを1ビット記憶モードで動作させる場合、1ビットのデータがデータ「1」である場合、セルの閾電圧を2回上昇させて第2のプログラム電圧範囲に到達させる方法で第1段のプログラミング及び第2段のプログラミングの両方を実行すること、及び1ビットのデータがデータ「0」である場合、セルの閾電圧を消去電圧範囲に保つことによって1ビットのデータを記憶する。
本発明の別の態様によれば、不揮発性メモリ装置を含むシステム内で実行される方法が提供される。この方法は、不揮発性メモリ装置の不揮発性メモリセルからNビットの中間読取データを逐次的に読み取るステップを含み、Nは1を上回る整数である。この方法は、Nビットの中間読取データを論理回路のNの入力に与えるステップも含む。この方法は、N−1ビットの最終読取データを、論理回路のN−1の出力から出力するステップも含む。
本発明の別の態様によれば、メモリ装置を含むシステムが提供される。メモリ装置は複数の不揮発性メモリセルを含む。メモリ装置は、不揮発性メモリセルの少なくとも1つからNビットの中間読取データを逐次的に読み取るように構成され、Nは1を上回る整数である。このシステムは、論理回路を含む外部コントローラも含む。外部コントローラは、メモリ装置からNビットの中間読取データを受け取り、そのNビットの中間読取データを論理回路のNの入力に与えるように構成される。外部コントローラは、N−1ビットの最終読取データを、論理回路のN−1の出力から出力するようにも構成される。
本発明の別の態様によれば、メモリ装置が提供される。メモリ装置は、複数の不揮発性メモリセルを含むメモリアレイを含む。メモリ装置は、メモリアレイと通信可能に結合される論理回路も含む。メモリ装置は、不揮発性メモリセルの少なくとも1つからNビットの中間読取データを逐次的に読み取るように構成され、Nは1を上回る整数である。メモリ装置は、Nビットの中間読取データを論理回路のNの入力に入力し、N−1ビットの最終読取データを、論理回路のN−1の出力から出力するようにも構成される。
本発明の別の態様によれば、複数ビットのデータを記憶するためのセル容量を提供する、複数のメモリ状態を有する不揮発性メモリセル内に入力データを記憶する方法が提供され、複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる。この方法は、セル容量より少なくとも1ビット少ない入力データを受け取るステップと、入力データを記憶するために少なくとも1つの追加のビットが使用されないように、セル容量より少なくとも1ビット少なく使用した入力データに従ってメモリセルをプログラムするステップとを含む。この方法は更に、入力データに対して論理関数を実行してリカバリデータを生成するステップであって、リカバリデータは隣接して位置する2つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、ステップと、リカバリデータを少なくとも1つの追加のビット内にプログラムするステップとを含む。
本発明の別の態様によれば、メモリ機器が提供される。この機器は、複数ビットのデータを記憶するためのセル容量を提供する複数のメモリ状態をそれぞれ有する、複数の不揮発性メモリセルを含み、複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる。メモリは、入力データを記憶するために少なくとも1つの追加のビットが使用されないように、セル容量より少なくとも1ビット少なく使用した入力データに従ってメモリセルをプログラムすることにより、セル容量より少なくとも1ビット少ない入力データを記憶するように構成される。メモリは更に、入力データに対して論理関数を実行してリカバリデータを生成することであって、リカバリデータは隣接して位置する2つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、生成することを行うように構成される論理回路を含み、リカバリデータは少なくとも1つの追加のビット内にプログラムされる。
本発明の具体的実施形態についての以下の説明を添付図面と併せて検討するとき、本発明の他の態様及び特徴が当業者に明らかになる。
次に、例として添付図面を参照する。
図1を参照すると、不揮発性メモリセルの一例が全体として100で示されている。メモリセル100は、ソース104、ドレイン106、及びソースとドレインとの間で基板を通ってまたがるチャネル108を有するp型基板102を含む。メモリセル100は、制御ゲート110及び浮遊ゲート112も含む。浮遊ゲート112は、制御ゲート110と基板102との間に配置され、酸化層114及び116によって絶縁される。
メモリセル100を構成するために、ソース104及びドレイン106を地電位に保ちながら、比較的高い電圧を制御ゲート110に印加する。「プログラミング」と呼ぶこの操作は、チャネル108内の電荷担体に酸化層116を通過させて浮遊ゲート112上で閉じ込めることにより、絶縁酸化層114及び116によって長時間維持される電荷を確立する。
メモリセル100を読み取ることは、より低い読取電圧を制御ゲート110に印加することを含む。浮遊ゲート112上の電荷は読取電圧Vrdによって引き起こされる電界を部分的に打ち消し、浮遊ゲート112の電荷状態は、読取電圧によって確立される条件下で電流がチャネルを流れるかどうかを検出することにより、チャネル108の伝導性を検査することによって求めることができる。浮遊ゲート112上の電荷は、概してセルの閾電圧Vtに関連し、VtがVrd未満の場合はチャネル108が電流を伝えるものとする。しかし、セルの閾電圧VtがVrdを上回る場合、チャネル108は電流を伝えない。チャネルの伝導はセンス増幅器(不図示)によって検出することができ、センス増幅器は、メモリセル100から読み取ったデータをラッチするための論理回路を含んでも良い。
メモリセル100内に単一の二進数(ビット)を記憶するために、閾電圧差(閾電圧Vt)を生じさせるように浮遊ゲート112を帯電させ、この閾電圧差は、制御ゲート110から浮遊ゲート112までの及び浮遊ゲート112からチャネル108までの静電容量によって決まる。浮遊ゲート112が帯電されていない場合、閾電圧Vtは消去電圧範囲に対応して概して負になり、この消去電圧範囲は、定められた2つの閾電圧範囲のうちの第1のものであり、通常はデータ「1」に割り当てられる。メモリセル100は、プログラム電圧範囲に含まれる閾電圧Vtについて構成されても良く、このプログラム電圧範囲は、メモリセルに対してプログラミング操作を行うことによる、定められた2つの閾電圧範囲のうちの第2のものである。プログラミング操作は、上記のチャネル108の伝導性を検査することにより浮遊ゲート112上の蓄積電荷を周期的に検出しながら、基板102、ソース104、及びドレイン106を地電位に保った状態で、制御ゲート110にプログラム電圧Vpgmを印加することを概して含む。従って、プログラミングは、検知サイクルがそれぞれ後に続く連続した帯電サイクルを含む。プログラミングは、浮遊ゲート112上の蓄積電荷が所望のデータ状態、例えばデータ「0」に割り当てられる規定のプログラム電圧範囲に含まれるとき中断される。
概して、消去状態でメモリセル100を構成することは、セルのそれぞれをデータ「1」にリセットする、複数のメモリセルに作用する消去操作で行われる。従って、メモリセル100内に記憶するために入力データ「1」を受け取る場合、閾電圧Vtは消去電圧範囲内にあるべきであり、その一方で入力データ「0」を受け取る場合、セルは閾電圧Vtをプログラム電圧範囲内に移すようにプログラムされる。既にプログラムされている(即ちデータ「0」の)メモリセル100内に入力データ「1」を記憶したい場合、消去操作で複数の他のメモリセルと共にセルをまず消去しなければならない。
メモリセルを表す概略的記号を図1の120で示す。窒化ケイ素又はシリコンナノ結晶の電荷トラップを有するメモリセルの代替的構成が、図1に示す浮遊ゲートメモリセル100の代わりに実装されても良い。
一例では、メモリセルをストリング内で接続してメモリブロックを形成することができ、その一部を図2の200で示す。メモリブロック200は、NANDストリング202内でソースからドレインに直列接続される複数のメモリセル100(この例では32個のメモリセル)を含む。メモリブロック200は、共用ソース線220(CSL)に接続されるソースと、NANDストリング202内の最初のメモリセル206のソースに接続されるドレインとを有する接地選択トランジスタ204を含む。メモリブロック200は、ビット線222(BL0)に接続されるドレインと、NANDストリング202内の最初のメモリセル210のドレインに接続されるソースとを有するストリング選択トランジスタ208も含む。NANDストリング202内の各メモリセルは、セルの制御ゲートに接続されるワード線(WL)を有する。接地選択トランジスタ204の制御ゲートは接地選択線224(GSL)に接続され、ストリング選択トランジスタ208の制御ゲートはストリング選択線226(SSL)に接続される。
図示の例では、メモリブロック200が、ビット線228(BL1)を有し、それぞれのワード線WL0〜WL31をNANDストリング202と共用する、第2のNANDストリング212を含む。接地選択線224及びストリング選択線226もNANDストリング202と共用される。メモリブロック200は、所望のバイト長を実装するために複数のNANDストリングを概して含む。図2では、更なるNANDストリング214及び216が、それぞれのビット線BLj−1及びBLjに接続されて示されている。例えば読取データ内の誤りを訂正するためにECCエンジンによって使用される誤り訂正符号(ECC)を記憶すること等、誤り管理機能を得るために追加のNANDストリングを含めることもできる。図1に示すメモリセル100に関して上記で説明したように、ストリング選択線226にストリング選択信号を加えることにより、並びに接地選択線224、ワード線、及びビット線BL0〜BLjに適切な電圧を印加することにより、1バイト又は1ワードのデータをメモリのページに書き込み又はメモリのページから読み取ることができる。
共通のワード線に接続されるメモリブロック200内のメモリセル100を一般にメモリの「ページ」と呼び、従ってメモリブロック200は、32ページのメモリを含むことになる。図示の例では、メモリブロック200は、32ページでjバイト幅である。メモリブロック200との間のデータのプログラミング及び読み取りは、ページ単位で行われる一方、メモリセルの消去は概してブロック単位で行われ、即ちブロック全体の消去操作ではブロック内の全てのセルが一緒に消去される。Kimの「Partial Block Erase Architecture for Flash Memory」と題された米国特許第7,804,718号明細書の中で開示されているように、部分的なブロック消去も可能である。
他の例では、図2に示すようなNANDストリング構成以外のメモリ構成にメモリセル100を組み込むことができる。例えば、全体として図1の100で示す複数のメモリセルは、NORフラッシュメモリ又は他のメモリ構成を提供するように構成することもできる。
図3を参照し、メモリ装置を300で概略的に示す。メモリ装置300は、メモリアレイ302内に配置される複数のメモリブロック200を含む。メモリ装置300は、メモリと図4に示すシステム311の外部コントローラ309との間のインターフェイス機能を提供する入出力インターフェイス306を有する、コントローラ304も含む。外部コントローラは、例えばメモリコントローラやプロセッサ等、メモリ装置300の動作を制御するための任意の適切な装置とすることができる。
再び図3を参照すると、メモリ装置300は、コントローラ304とメモリアレイ302との間の相互接続308も含む。相互接続308は、行デコーダ、ワード線、ビット線、列デコーダ、ページバッファ、センス増幅器等、アレイ302内のメモリブロック200とコントローラ304との間を相互接続するための複数の従来のメモリ要素を含み得る。コントローラ304は、入出力306上で受け取ったコマンドを実行すること、入出力において受け取ったデータをメモリアレイ302にプログラムすること、メモリアレイ302からデータを読み取ること、入出力306にデータを与えること、メモリブロック200からデータを消去すること等、メモリ装置300の機能を制御する。
メモリセルがプログラムされるとき、閾電圧Vtはプログラム電圧範囲内の一連の値のうちの任意の値を取ることができる。従って、同じ電圧範囲内でプログラムされる、メモリブロック200及びメモリ装置300内の様々なメモリセル100の間で閾電圧Vtのばらつきがある。図5を参照すると、メモリ装置300等のメモリの閾電圧Vtに応じたメモリセル100の数の分布を350でグラフによって示す。浮遊ゲート112上の残留電荷の僅かな差により、それぞれの閾電圧Vtが消去電圧範囲352にわたって分散している状態で、各メモリブロック200内でメモリセル100の一部が消去状態にある。
この事例では、消去電圧範囲352が、範囲の電圧下限(Vel)と範囲の電圧上限(Veh)との間の閾電圧Vtを含む。統計的に、消去状態にあるより多数のメモリセル100が閾電圧Vtを消去電圧範囲352の中心の方に有し、従って図5に示す分布を形成する。この場合、消去電圧範囲352はVelとVehとの間に広がる負の電圧を含み、この範囲内の閾電圧を有するセルはデータ「1」を表すように取られる。
プログラミング中、閾電圧がプログラム電圧範囲354の範囲に含まれるまで浮遊ゲート112上で負電荷を蓄積させることにより、メモリセルの閾電圧Vtが消去電圧範囲352内から増やされる。プログラム電圧範囲354は、範囲の電圧下限(Vpl)と範囲の電圧上限(Vph)との間の閾電圧Vtを含む。この場合、プログラム電圧範囲はVplとVphとの間に広がる正の電圧を含み、この範囲内の閾電圧Vtはデータ「0」を表すように取られる。
メモリセルのメモリ状態を読み取ることは、VehとVplとの間の中間の読取電圧Vrdを印加し、チャネルの伝導を検査することを概して含む。図5に示す事例では、メモリ状態を読み取ることは、読み取られているページのビット線に0ボルトの読取電圧Vrdを印加し、ワード線に0ボルトの電圧を印加することを含み得る。NANDストリング(図2の202、212、214、216)内の他のメモリセル100のワード線の全てにも電圧を印加し、これらのメモリセルのチャネルを伝導させる。これらの条件下でNANDストリングが伝導する場合、読み取られているメモリセルは消去電圧範囲352内の閾電圧Vtを有し、従ってそのセルは消去状態にあり、データ「1」が読み取られる。NANDストリングが伝導しない場合、読み取られているセルはプログラム電圧範囲354内の閾電圧Vtを有し、従ってそのセルはプログラム状態にある(即ちデータ「0」が読み取られる)。2つのメモリ状態にしか構成されないメモリセルでは、電圧範囲352と電圧範囲354との間の分離が比較的大きく、たとえ特定のセルの閾電圧が電圧範囲352及び354の外側にずれても、メモリセルの高信頼の読取りを行うための相応の幅広い読取マージンが与えられる。
電圧範囲352及び354の上限及び下限は、メモリセルをプログラム及び消去するのにかかる時間と、セル内のデータ記憶のためのマージンとの兼ね合いで概して選択される。電圧範囲352と電圧範囲354との間の分離がより広ければ、より高信頼の記憶域を得るための改善されたマージンがことによると与えられるが、より広く分離するには浮遊ゲート112上の電荷のより大きい蓄積が必要なので、メモリセルをプログラムし又は消去するのにかかる時間は長くなる。再び図3を参照すると、メモリ装置300のコントローラ304は、電圧範囲352及び354を構成するための1組の閾電圧範囲310を含む。1組の閾電圧範囲310は、動作アルゴリズム及び/又は構成パラメータを記憶するために設けられるコントローラの記憶領域内に記憶されるVel、Veh、Vpl、及びVphの値を含み得る。或いは、電圧範囲310は、例えば金属マスキングやワイヤボンディングによって製造中にコントローラ304内にハードコードされても良い。従って、メモリセル100をプログラムするための電圧範囲352及び354は、組立時の構成段階において、又はコントローラ304のコード記憶域内に構成を記憶することにより、Vt軸に沿ってずらし且つ/又は広げ若しくは狭めることができる。
図5に示す電圧範囲352及び354の構成は、各メモリセル内に単一ビットを記憶するのを容易にする。メモリ装置300は、各メモリセル内に複数のメモリ状態を実装し、それにより各セル内に複数ビットのデータを記憶することを容易にするように代わりに構成することもできる。複数のメモリ状態は、メモリセルの浮遊ゲート112を複数のプログラム電圧範囲のうちの1つの範囲内の閾電圧Vtにプログラムすることによって与えられる。複数のプログラム電圧範囲は、コントローラ304内に記憶される1組の閾電圧範囲310によって定めることができる。
図6を参照すると、各メモリセル内に2ビットのデータを記憶するための、閾電圧Vtに応じたメモリセル数の分布を380でグラフによって示す。各セルの閾電圧Vtは、消去電圧範囲382及び複数のプログラム電圧範囲384のうちの1つに含まれる。複数のプログラム電圧範囲384は、消去電圧範囲382のすぐ隣にある第1のプログラム電圧範囲386、並びに上位の2つのプログラム電圧範囲388及び390を含む。これらの電圧範囲382、386、388、及び390は、セルが2ビットのデータを記憶するためにプログラムされ得る4つのあり得るメモリ状態を表す。4つのメモリ状態を4つのあり得るデータビットの組合せ「11」、「10」、「01」、及び「00」に割り当てるために、幾つかの異なる符号化方式を使用することができる。あり得る1つの符号化方式を図6に示し、ここでは消去電圧範囲がデータ「11」に関連付けられ、第1のプログラム電圧範囲386がデータ「10」に関連付けられ、上位のプログラム電圧範囲388及び390がデータ「01」及び「00」にそれぞれ関連付けられている。代替的な符号化方式では、消去電圧範囲382をデータ「11」に依然として割り当てながら、複数のプログラム電圧範囲384を異なるように割り当てることができる。従って、ローワーページデータビット及びアッパーページデータビットを記憶するために、各メモリセルを使用することができる。
メモリ装置300等のメモリ機器内で、メモリセル100は、初期電圧閾値Vtを消去電圧範囲382内に概して有する。更に、不揮発性メモリセル(例えばNAND型のメモリセルやNOR型のメモリセル等)では、初期電圧閾値Vtをイオン注入によって調節できることを当業者なら理解されよう。NAND及びNORメモリセルはどちらも、電子を蓄える浮遊ゲートを有する。浮遊ゲートが空のセル状態(即ち電子がない)は、典型的には消去状態として設定される。同様に、浮遊ゲート内の電子に対応するセル状態はプログラム状態である。NAND及びNORメモリ内のセルの構造により、消去されるセルのVtはNANDメモリセルでは負であり、NORメモリセルでは正である。この場合もやはり、消去されるセルのVtはイオン注入によって負又は正に調節することができる。
引き続き図6を参照すると、データの最下位ビットをプログラムすることは、浮遊ゲート112を帯電させて、最下位ビットが「1」から「0」に変わるようにセルの閾電圧を第1のプログラム電圧範囲386内に設定することを含む。高位ビットをプログラムするために、メモリセルが消去電圧範囲382内に構成されている場合、プログラム電圧範囲388内にセルの閾電圧Vtを構成するように浮遊ゲート112を帯電させる。セルが既に第1のプログラム電圧範囲386内に構成されている場合、上位のプログラム電圧範囲390内にセルの電圧を構成するように浮遊ゲート112を帯電させる。
図6に示す符号化方式に従ってメモリセル内に記憶されるデータは、本明細書で先に記載したメモリセルのビット線に一連の読取電圧Vrdを印加することによって読み取ることができる。図6に示す符号化方式では、メモリセルが第1のプログラム電圧範囲386又は消去電圧範囲382内に構成されているとチャネルの伝導が示す場合、高位ビットを読み取るのに、単一の読取電圧V1だけを印加する必要がある。この場合、高位ビットはデータ「1」として読み取られる。
最下位ビットを読み取るには、読取電圧V0、V1、及びV2を印加する必要がある。チャネルの伝導が電圧V1で行われる場合、メモリセルは、第1のプログラム電圧範囲386又は消去電圧範囲382内の閾電圧Vtに関して構成され、最下位ビットを求めるために電圧V0における更なる読取りが必要である。チャネルが読取電圧V0において伝導する場合、メモリセルは消去電圧範囲382内に構成され、最下位データビットは「1」である。電圧V1においてチャネルの伝導が生じない場合、メモリセルは、上位の2つのプログラム電圧範囲388又は390の何れかの範囲内の閾電圧Vtに関して構成され、最下位ビットを求めるために電圧V2における更なる読取りが必要である。チャネルがV2において伝導する場合、メモリセルはプログラム電圧範囲388内に構成され、最下位データビットはデータ「1」として読み取られる。このように、最下位ビットを読み取ることは、電圧V0、V1、及びV2のそれぞれにおいてチャネルの伝導を検査することを必要とする。
複数ビットのデータを記憶するための図6に示す電圧範囲構成は、メモリ装置300(図3に示す)内の特定のメモリブロック200についてのみ、又はメモリ内の全てのメモリブロックについて実装することができる。メモリセル100及びメモリブロック200の物理構成は、1ビットのデータが記憶されるか複数ビットのデータが記憶されるかに関係なく、ほぼ同様であり得る。この構成は、コントローラ304を変更すること、例えば1組の閾電圧範囲310を変更することによって、及び読取操作の実施に関連するアルゴリズムを変更することによって実装され得る。
一例による、メモリセルをプログラムし、読み取るためのプロセス流れ図を全体として図7の400で示す。この例に従ってメモリセルをプログラムするための電圧範囲は、全体として図8の430で示しており、消去電圧範囲432及び複数のプログラム電圧範囲434を含む。複数のプログラム電圧範囲434は、消去電圧範囲のすぐ隣にある第1のプログラム電圧範囲436、並びに上位の複数のプログラム電圧範囲438及び440を含む。図8で定める電圧範囲は、図6に示した電圧範囲に概ね一致し、従ってメモリセルは2ビットのデータを記憶するための構成容量を有する。あり得るデータビットの組合せを4つのメモリ状態に割り当てる符号化方式は、やはり図6に示した符号化方式に概ね一致する。第1のプログラム電圧範囲436は、メモリセル内の最下位ビットをプログラムすることに関連し、上位の複数のプログラム電圧範囲438及び440はメモリセル内の高位ビットをプログラムすることに関連する。
プロセス400は、メモリセルが消去状態にあるブロック402で始まる。プロセス400は、メモリセルが、セル内にプログラムするための入力データを受け取るときにブロック404で続行する。メモリセルの容量が2ビットのデータであるこの説明のための例では、従って入力データが1ビットのデータを含む。次いでプロセス400は、アッパーページ内に1ビットの入力データがプログラムされるブロック406で続行する。従って、入力データが「1」の場合、メモリセルの閾電圧Vtは消去電圧範囲432内に留まる。しかし入力データが「0」の場合、図8の矢印442によって示すように、メモリセルの閾電圧Vtがプログラム電圧範囲438内に移動される。従って、第1のプログラム電圧範囲436は未使用のままであり、メモリセル内に記憶される入力データは、消去電圧範囲432又はプログラム電圧範囲438内のメモリセルの構成によって示される。この例では、プログラム電圧範囲440も未使用のままである。
1ビットの入力データは、プログラム電圧範囲438内でメモリセル内に記憶される。これにより、1ビットの入力データを記憶するために使用される電圧範囲432と電圧範囲438との間により広い分離がもたらされる。更に、プログラム電圧範囲440も使用されていないので、浮遊ゲート112上の電荷を、上位のプログラム電圧範囲440ではなく中間プログラム電圧範囲438に向けて上方に移動させるだけで良いため、メモリセルのプログラミング時間も短縮される。上位のプログラム電圧範囲440をプログラムすることは、浮遊ゲート112の帯電によるメモリセルに対するより強いストレスに関連し、この電圧範囲の使用を回避することは、不信頼記憶域が問題になる以前にメモリセルが耐え得るプログラミングサイクル数をことによると増やす。
再び図7を参照し、次にプロセス400の読取プロセスについて説明する。読取プロセスは、概してメモリセルの対応するビット線に一連の読取電圧Vrdを印加することを含む。メモリセルが消去電圧範囲438又は第1のプログラム電圧範囲436内に構成される閾電圧Vtを有するとチャネルの伝導が示す場合、ブロック452で、単一の読取電圧V1を印加することによってアッパーページが読み取られる。第1のプログラム電圧範囲436は使用されていないので、消去電圧範囲432内の構成閾電圧Vtとプログラム電圧範囲438内の構成閾電圧Vtとを区別するには、電圧V1(又はMLCフラッシュメモリ装置がそのようにカスタマイズされる場合はV0とV1との間のどこかにある代替的電圧)における1回の読取りで技術的に十分である。しかし、内部装置の動作に関する特定の読取りのカスタマイズなしに、プロセス400を標準的なMLCフラッシュメモリ装置内で実施する場合等の一部の例では、この読取プロセスはブロック454で続行し、ブロック454では、セル内に記憶された最下位データビットを読み取るために、図6に関して上記で説明した読取電圧V0、V1、及びV2を印加することによってローワーページも読み取られる。
次いでこの読取プロセスはブロック456で続行し、ブロック456では、メモリセルからの中間読取データがデータ「11」であるかどうかに関する判定を下し、そうである場合はブロック458で、そのセルは消去電圧範囲432内に構成されていると明確に判定し、従って出力データ(最終的な読取データ)はデータ「1」である。しかし、ブロック456でメモリセルからの中間読取データがデータ「10」、「01」、又は「00」である(即ちデータ「11」ではない)場合、ブロック460で、そのセルの1ビットの出力データ(最終的な読取データ)が「0」であると判定する。
概して、消去電圧範囲432は、複数のプログラム電圧範囲434よりも幅広である。更に、消去状態は、メモリセルの浮遊ゲート112上に電荷がないことに対応するので電荷漏洩は問題にならず、消去電圧範囲432内の閾電圧Vtがずれる可能性は低く、従って消去状態にあるセルに改善された読取マージンを提供する。これを踏まえ、隣接セルにおけるプログラムディスターブにより、消去されるセルが電子を得る可能性があることを当業者なら理解するが、何れにしても消去電圧範囲432内のセル電圧Vtがずれる又はディスターブされる可能性は相対的に低い。プロセス400に従ってメモリセル内に単一ビットを記憶するためのプログラミング時間は、図6の2ビット記憶事例の場合よりも短い一方、読取時間は同じままである。
プロセス400における更なる改変形態も考えられる。例えば、図示したブロックの順序は必ずしも厳密に示した通りである必要はない(より広くは、後で論じる如何なる流れ図にも図示のブロックの順序に関する同じ言明が当てはまる)。例えば、ローワーページの読取り(ブロック454)が、アッパーページの読取り(ブロック452)の前に行われても良いと考えられる。
更なる改変形態の別の例として、先に記載した読取りのカスタマイズを伴うMLCフラッシュメモリ装置でさえ、例えばセルの閾電圧VtがV1を下回ってずれる場合等、装置がローワーページを依然として読み取る状況があり得る。そのような場合、ブロック454は、最初にプログラムされたセルの閾電圧VtがV1を下回ってずれたのかV2を上回ってずれたのかに関する判定を助ける。セルの閾電圧Vtのずれは、メモリセルの浮遊ゲート112上での或る期間にわたる電荷漏洩によって起こり得る。更に、メモリブロック200(図2に示す)のメモリセルが読み取られるとき、NANDストリング202内の非選択セルが伝導するように構成され、このことは、これらのセルの浮遊ゲート112上の蓄積電荷の僅かな変化を引き起こし得る。読取ディスターバンスと呼ばれるこの作用は、プログラムされている隣接セルからの静電結合により、メモリセルの閾電圧Vtの変化も引き起こし得る。
上記で述べたように、図2に示すようなNANDメモリブロックはページ単位で構成することができ、各ページはそれぞれのワード線によってアドレス指定可能である。1メモリセルごとに複数のビットを記憶する場合、「ローワーページ」及び「アッパーページ」という用語の使用に言及することが一般的である。ページのそれぞれは、たとえそれらのページが同じ物理セル内に格納されていても、データを記憶するための別々の記憶場所と見なすことができる。メモリ装置300のコントローラ304は、概してこれらのページがメモリの物理ページであるかのように利用者がこれらのページにアクセスすることを許可するプログラミング操作及び読取操作のために、アッパーページ及びローワーページへのアクセスを提供するように構成され得る。
図9を参照すると、本発明の一実施形態による、メモリセルをプログラムするためのプロセス流れ図を全体として500で示す。本発明のこの実施形態に従ってメモリセルをプログラムするための電圧範囲は、全体として図10の530で示しており、消去電圧範囲532及び複数のプログラム電圧範囲534を含む。プログラム電圧範囲534は、消去電圧範囲532のすぐ隣にある第1のプログラム電圧範囲536、並びに上位の複数のプログラム電圧範囲538及び540を含む。この実施形態のメモリセルも、2ビットのデータを記憶するための構成容量を有する。電圧範囲538及び電圧範囲540の符号化は、図8に示した例と逆にしている。但し、これらの上位の電圧範囲538及び540は、メモリセル内のアッパーページのプログラミングに依然として関連する。
プロセス500は、メモリセルが消去状態にあるブロック502で始まる。このプロセスはブロック504で続行し、ブロック504では、メモリセルが、この例では2ビットの容量を有するセル向けの単一ビットである入力データを受け取る。次いでこのプロセスは、第1段のプログラミングが行われるブロック506で続行する。より詳細には、ローワーページ内に1ビットの入力データがプログラムされる。図10を参照すると、入力データが「1」である場合、メモリセルの閾電圧Vtは消去電圧範囲532内に留まる一方、入力データが「0」である場合は、閾電圧Vtが第1のプログラム電圧範囲536内に移動される。
再び図9を参照すると、次いでこのプロセスは、第2段のプログラミングが行われるブロック508で続行する。より詳細には、アッパーページ内に追加のデータビットがプログラムされる。この追加のデータビットは、1ビットの入力データの論理関数である。具体的には、論理関数は、この例では追加のデータビットが1ビットのデータに等しいことである。
図11を参照すると、入力データが「1」である場合、メモリセルの閾電圧Vtは消去電圧範囲532内に留まる。しかし入力データが「0」である場合、ブロック506の後で、閾電圧Vtが第1のプログラム電圧範囲536内に含まれる。この事例では、閾電圧Vtがその後プログラム電圧範囲538内に上方へと移動される。従って、ローワーページ及びアッパーページが同じ1ビットの入力データに従って両方プログラムされ、1ビットの入力データを記憶するために電圧範囲532及び538が使用される。電圧範囲536及び540は未使用のままである。
この実施形態では、図10及び図11によって表わされる2つの逐次的なプログラミングステップが必要であり、その結果プログラミングは、図6〜図7に示した第1の例よりもその分だけ遅くなる。しかし、最も高いプログラム電圧範囲540は未使用のままなので、図6に示した複数ビットを記憶する例を上回るプログラミング時間の短縮が依然としてある。
図12を参照すると、プロセス500に従ってプログラムされたメモリセル内に記憶されたデータを読み取るためのプロセスを全体として550で示す。メモリセルが消去電圧範囲538又は第1のプログラム電圧範囲536内に構成される閾電圧Vtを有するとチャネルの伝導が示す場合、ブロック552で、単一の読取電圧V1を印加することによってアッパーページが読み取られる。プロセス550は、読取電圧V0及びV2を印加することによってローワーページも読み取られるブロック554で続行する。図10及び図11に示す符号化方式では、第1のプログラム電圧範囲536及び上位のプログラム電圧範囲538の両方に「0」の最下位ビットが割り当てられているので電圧V1において読み取る必要はないが、内部装置の動作に関する特定の読取りのカスタマイズなしにプロセス550を標準的なMLCフラッシュメモリ装置内で実施する場合、かかるMLCフラッシュメモリ装置がローワーページのデータを得るために全ての電圧V0、V1、及びV2において自動で読み取ることが予期される。標準的なMLCフラッシュメモリ装置の上記の事項を除き、V2における読み取りは、セル内に記憶されたデータが「0」の最下位ビットを有するのか(プログラム電圧範囲536又は538)、「1」の最下位ビットを有するのか(プログラム電圧範囲540)を明確に判定するのに十分であり、従って電圧V1における読み取りは、あらゆる場合に必要という訳ではない。
次いで、プロセス550はブロック556で続行し、ブロック556では、メモリセルからの中間読取データがデータ「11」であるかどうかに関する判定を下し、そうである場合はブロック558で、そのセルは消去電圧範囲532内に構成されていると明確に判定し、従って最終的な読取データはデータ「1」である。しかし、ブロック556でメモリセルからの中間読取データがデータ「10」、「00」、又は「01」である(即ちデータ「11」ではない)場合、ブロック560で、そのセルの1ビットの出力データ(最終的な読取データ)が「0」であると判定する。
本発明の別の実施形態に従ってメモリセルをプログラミングするために、図9に示したのと同じプロセス500を使用しても良い。この実施形態での電圧範囲を図13では600で、図14では620で示す。図13を参照すると、消去電圧範囲602は、図9の消去電圧範囲532に概ね一致する。しかし、この実施形態では、ローワーページをプログラムする目的で一時的なプログラム電圧範囲604が定められている。一時的なプログラム電圧範囲604は、本明細書の先に記載したプログラム電圧範囲よりも幅広であり、許可された閾電圧Vtの範囲がより広いので、比較的素早くプログラムすることができる。本発明のこの実施形態によるメモリセルのアッパーページのプログラミングのための1組の電圧範囲は、図14に示されており、複数のプログラム電圧範囲606を含む。複数のプログラム電圧範囲606は、消去電圧範囲602のすぐ隣にある第1のプログラム電圧範囲608、並びに上位の複数のプログラム電圧範囲610及び612を含む。
再び図9を参照すると、プロセス500のブロック506で、入力データが「1」である場合、メモリセルの閾電圧Vtは図13に示す消去電圧範囲602内に留まる。入力データが「0」である場合、閾電圧Vtが一時的なプログラム電圧範囲604内に移動される。プロセス500は、アッパーページ内に1ビットの入力データがプログラムされるブロック508で続行する。再び図14を参照すると、入力データが「1」である場合、メモリセルの閾電圧Vtは消去電圧範囲602内に留まる。しかし入力データが「0」である場合、ブロック506の後で、閾電圧Vtが一時的なプログラム電圧範囲604内に含まれ、閾電圧Vtがその後上位のプログラム電圧範囲610内に上方へと移動される。前と同じように、第1のプログラム電圧範囲608及び上位のプログラム電圧範囲612は使用されない。ローワーページ及びアッパーページが同じ1ビットの入力データに従って両方プログラムされ、1ビットの入力データを記憶するために電圧範囲602及び610が使用される。
図15を参照し、この実施形態による、メモリセル内に記憶されたデータを読み取るためのプロセスを全体として630で示す。メモリセルが、消去電圧範囲602、第1のプログラム電圧範囲608、又はプログラム電圧範囲610のうちの1つの範囲内に構成される閾電圧Vtを有するとチャネルの伝導が示す場合、ブロック632で、読取電圧V2を印加することによってアッパーページが読み取られる。メモリセルが消去電圧範囲602内に構成される閾電圧Vtを有するとチャネルの伝導が示す場合、アッパーページを読み取ることは読取電圧V0を印加することを更に含む。従って、消去電圧範囲602又はプログラム電圧範囲612内の閾電圧Vtは、高位データビット「1」に対応する一方、プログラム電圧範囲608又は610の何れかの範囲内の閾電圧Vtは高位データビット「0」に対応する。
プロセス630は、読取電圧V1を印加することによってローワーページを読み取るブロック634で続行し、ローワーページを読み取ることは、セル内に記憶されたデータが「0」の最下位ビットを有するのか(プログラム電圧範囲610又は612)、「1」の最下位ビットを有するのか(プログラム電圧範囲608)を明確に判定するのに十分である。但し、先に論じたように、標準的なMLCフラッシュメモリ装置の場合、全ての電圧での読取りが何れにせよ行われることがある。
次いで、このプロセスはブロック636で続行し、ブロック636では、メモリセルからの中間読取データがデータ「11」であるかどうかに関する判定を下し、そうである場合はブロック638で、そのセルは消去電圧範囲602内に構成されていると明確に判定し、従って記憶されるビットはデータ「1」である。しかし、ブロック636でメモリセルからの中間読取データがデータ「01」、「00」、又は「10」である(即ちデータ「11」ではない)場合、ブロック640で、そのセルの1ビットの出力データ(最終的な読取データ)が「0」であると判定する。
上記の実施形態は、2ビット記憶する容量を有するメモリセルに関して説明してきた。他の実施形態では、3ビット以上記憶することを認めるように、メモリセルのプログラム電圧範囲を構成することができる。図16を参照し、単一のメモリセル内に3ビットのデータを記憶するための電圧範囲を全体として680で示す。電圧範囲は、消去電圧範囲682及び複数のプログラム電圧範囲684を含む。複数のプログラム電圧範囲684は、第1のプログラム電圧範囲686、並びに上位のプログラム電圧範囲688、690、692、694、696、及び698を含む。3ビットのデータを記憶するためにメモリセルを使用する場合、プログラム電圧684が使用される。メモリセル内に2ビットだけ記憶するには、プログラム電圧範囲688、692、及び696が使用され得る一方で、プログラム電圧範囲686、690、694、及び698は未使用のままであり、それにより、高信頼のデータ記憶及び読取のためのより大きいマージンを与えることができる。
メモリセル内では、浮遊ゲート112上での或る期間にわたる電荷漏洩は、とりわけより高温でセルの閾電圧Vtをすぐ隣にある下位の電圧範囲内にずらす可能性がある。本発明の別の実施形態では、2ビットの入力データを高信頼に記憶するために、3ビットのデータを記憶するための構成容量を有するメモリセルを使用しても良い。引き続き図16を参照すると、この実施形態では、電圧範囲686及び688の両方が(699で示す)2ビットの出力データ「01」に関連し、従ってプログラム電圧範囲688内にプログラムされるセルの閾電圧がV1未満にずれる場合でも、読み取られる出力データは変わらない。同様に、電圧範囲690及び692は2ビットの出力データ「00」に関連し、電圧範囲694及び696は2ビットの出力データ「10」に関連する。
本発明のこの実施形態による、出力データを読み取るための真理値表を図17に750で示す。図17を参照すると、真理値表750は記憶された3ビットのデータ752を、2ビットの出力データ754にマップする。記憶データ752は、ローワーページビット(L)、ミドルページビット(M)、及びアッパーページビット(U)を含み、出力データ754はビットX及びYを含む。メモリセル内に記憶されたデータを読み取るとき、メモリセルの閾電圧Vtが(図16に示す)未使用の下位のプログラム電圧範囲内で読み取られる場合、そのセルの2ビットの出力データは隣接する上位のプログラム電圧範囲に一致するものとして解釈される。従って、記憶データ「111」を表す消去電圧範囲682は、表700の最初の行の出力データ「11」にマップする。隣接するプログラム電圧範囲の対に関連する記憶データが、真理値表750内の2ビットの出力データ値にそれぞれマップされる。真理値表750からX及びYの論理式を導出するためにカルノー図を使用すると次式、
がもたらされ、式中、
は論理NOTを表し、「U.M」は論理AND関数を表し、「+」は論理OR関数を表す。3ビットのデータU、M、及びLを使用してメモリセル内に記憶された2ビットのデータX及びYを読み取るために、等式1及び等式2の論理を実装するための組合せ論理回路を図18の780で示す。論理回路780は、NOTゲート782及び784、並びにNANDゲート786〜796を使用して実装される。等式1及び等式2内の上記の論理式を以下のように書き換えるために、ドモルガンの定理を使用した。
本発明のこの実施形態による、メモリセル内にデータを記憶するための真理値表を図19の700で示し、この真理値表では、2ビットの入力データ702の記憶を3ビットの記憶データ704としてマップする。真理値表700では、セル内の入力データ702がビットX及びYを含み、記憶データがローワーページビット(L)、ミドルページビット(M)、及びアッパーページビット(U)を含む。真理値表700内の各行706は、2ビットの入力データ702と3ビットの記憶データ704との間のマッピングを行う。真理値表700の検査により以下の論理式、
L=Y 式5
M=X 式6
U=XNOR(X,Y) 式7
がもたらされ、式中、XNORは排他的NOR論理関数である。2ビットの入力データを表す3ビットのデータU、M、及びLをメモリセル内にプログラムするために、等式5〜7の論理を実装するための組合せ論理回路を図20の720で示す。
L=Y 式5
M=X 式6
U=XNOR(X,Y) 式7
がもたらされ、式中、XNORは排他的NOR論理関数である。2ビットの入力データを表す3ビットのデータU、M、及びLをメモリセル内にプログラムするために、等式5〜7の論理を実装するための組合せ論理回路を図20の720で示す。
図21を参照し、図16〜図20に示す実施形態に従ってメモリセル内にデータを記憶するためのプログラミングプロセスを全体として800で示す。プロセス800は、メモリセルが消去状態にあるブロック802で始まる。このプロセスは、メモリセルが入力データ(この実施形態では2ビットのデータX及びY)を受け取るブロック804で続行する。次いでこのプロセスは、ローワーページ内に入力データビットXがプログラムされるブロック806で続行する。入力データXが「1」である場合、メモリセルの閾電圧Vtは(図16に示す)消去電圧範囲682内に留まる一方、入力データが「0」である場合、閾電圧Vtはプログラム電圧範囲692内に移動される。ブロック808で、ミドルページ内にデータビットYがプログラムされる。データビットYが「1」であり、ブロック806の後で閾電圧Vtが依然として消去電圧範囲682内にある場合、閾電圧は消去電圧範囲内に留まる。ブロック806の後で閾電圧がプログラム電圧範囲692内にある場合、閾電圧がプログラム電圧範囲696へと上方に移動される。
入力データビットYが「0」であり、ブロック806の後で閾電圧が依然として消去電圧範囲682内にある場合、閾電圧がプログラム電圧範囲688へと上方に移動される。ブロック806の後で閾電圧がプログラム電圧範囲692内にある場合、閾電圧はプログラム電圧範囲692内に留まる。その後、プロセス800は、等式7の論理関数が入力データX及びYに適用されるブロック810で続行する。論理関数の結果が「1」であり、ブロック808の後で閾電圧が依然として消去電圧範囲682内にある場合、閾電圧は消去電圧範囲内に留まる。ブロック808の後で閾電圧がプログラム電圧範囲688内にある場合、閾電圧がプログラム電圧範囲692へと上方に移動される。ブロック808の後で閾電圧がプログラム電圧範囲692内にある場合、閾電圧はプログラム電圧範囲692内に留まる。ブロック808の後で閾電圧がプログラム電圧範囲696内にある場合、閾電圧がプログラム電圧範囲698へと上方に移動される。
論理関数の結果が「0」であり、ブロック808の後で閾電圧が依然として消去電圧範囲682内にある場合、閾電圧はプログラム電圧範囲686へと上方に移動される。ブロック808の後で閾電圧がプログラム電圧範囲688内にある場合、閾電圧はプログラム電圧範囲688内に留まる。ブロック808の後で閾電圧がプログラム電圧範囲692内にある場合、閾電圧がプログラム電圧範囲694へと上方に移動される。ブロック808の後で閾電圧がプログラム電圧範囲696内にある場合、閾電圧はプログラム電圧範囲696内に留まる。
有利には、この実施形態では、隣接して位置する2つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能なリカバリデータを記憶するために、アッパーページビットを使用する。
図22を参照し、図16〜図20に示す実施形態に従ってメモリセルからデータを読み取るためのプロセスを全体として820で示す。プロセス820はブロック822で始まり、ブロック822では、読取電圧V0、V2、V4、及びV6を印加することによってアッパーページビットUを読み取り、Uデータビットが「1」に設定されているのか「0」に設定されているのかを判定する。次いでプロセス820はブロック824で続行し、ブロック824では、読取電圧V1、V3、及びV5を印加することによってミドルページビットMを読み取り、Mデータビットが「1」に設定されているのか「0」に設定されているのかを判定する。次いでプロセス820は、読取電圧V3を印加することによってローワーページビットを読み取るブロック826で続行し、ローワーページを読み取ることは、セル内に記憶されたデータが「0」の最下位ビットを有するのか「1」の最下位ビットを有するのかを明確に判定するのに十分である。
次いで、このプロセスはブロック828で続行し、ブロック828では、メモリセルからの中間読取データが「111」であるかどうかに関する判定を下し、そうである場合はブロック830において、記憶データXY(最終的な読取データ)はかくして「11」である。ブロック828で、メモリセルからの中間読取データが「111」ではない場合、このプロセスは、メモリセルからの中間読取データが「011」又は「001」であるかどうかに関する判定を下すブロック832で続行し、そうである場合はブロック834において、記憶データXY(最終的な読取データ)はかくして「01」である。ブロック832で、メモリセルからの中間読取データが「011」又は「001」ではない場合、このプロセスは、メモリセルからの中間読取データが「101」又は「100」であるかどうかに関する判定を下すブロック836で続行し、そうである場合はブロック838において、記憶データXY(最終的な読取データ)はかくして「00」である。ブロック836で、メモリセルからの中間読取データが「101」又は「100」ではない場合、このプロセスはブロック840で続行し、従って記憶データXY(最終的な読取データ)は「10」である。
図23を参照し、本発明の更なる実施形態に従ってメモリセルからデータを読み取るためのプロセスを全体として850で示す。この実施形態では、メモリセルは3ビットのデータを記憶する容量を有するが、2ビットのデータしかセル内に記憶されていない。図24を参照すると、2ビットのデータをメモリセル内に記憶するための電圧範囲は、全体として880で示しており、消去電圧範囲882及び複数のプログラム電圧範囲884、886、及び888を含む。メモリセル100のプログラミングは図16に示した実施形態に従って概ね行われ、この実施形態では3番目に高位のビットを記憶することに関連する電圧範囲が未使用のままであり、プログラム電圧範囲間の更なる分離をもたらしている。メモリセルは、読取電圧890(即ちV0、V1、V2、V3、V4、V5、及びV6)に関して構成される。このプロセスは、読取電圧V0、V2、及びV4を印加することにより、2ビットのデータを含む出力データを生成するために、メモリセルに対して読取操作を行うブロック852で始まる。
ブロック854で、出力データに関連する誤り率を求める。上記のように、多くの不揮発性メモリは誤り訂正符号(ECC)を記憶し、読取データ内の誤りを検出し、訂正しようと試みるECCエンジンを有する。一実施形態では、出力データの誤り率をECCエンジンによって求めることができる。
次いでプロセス850はブロック856で続行し、ブロック856では、求めた誤り率が誤り率の基準内にある場合、このプロセスはブロック858で続行し、出力データは有効と推定され、読取結果として使用される。ブロック856で、求めた誤り率が誤り率の基準を上回る場合、このプロセスはブロック860で続行する。ブロック860で、複数の読取電圧を調節する。図24を参照すると、この実施形態では、1組の新たな読取電圧892(即ちV0’、V1’、V2’、V3’、V4’、V5’、及びV6’)を定めるために読取電圧890を上方にずらす。
その後、プロセス850はブロック852に戻り、1組の新たな読取電圧892からの調節された読取電圧V0’、V2’、及びV4’を用いてブロック852、854、及び856を繰り返す。プロセス850は、ブロック856で誤り率が基準内にあるまで、又はブロック860で読取電圧に対する調節が所定の上限に達するまで続行する。
或いは、調節された様々な読取電圧における複数の読取操作に由来する結果を、低密度パリティ検査(LDPC)誤り訂正方式の「ソフトビット」として使用することができる。
有利には、プロセス850は、次に高い電圧範囲内のデータを読み取ることを引き起こし得る、下位の電圧範囲内のセルに対するディスターバンスに備えてのより大きいマージンを提供する。図23及び図24の実施形態は、3ビット記憶する容量を有するセル内に2ビット記憶することに関して説明してきたが、このプロセスは、2ビット又は4ビット以上記憶する容量を有するメモリセルに対して実装することもできる。
上記の実施形態は、2ビットのデータを記憶するための構成容量を有するメモリセル内に1ビットのデータを記憶すること、又は3ビットのデータを記憶するための構成容量を有するメモリセル内に2ビットのデータを記憶することに関して全般的に説明してきた。しかし上記の実施形態は、例えば4ビットのデータ等、データを記憶するためのより大きい構成容量を有するメモリセルに適用範囲を拡大しても良い。
上記で開示した実施形態は、より低密度だが、改善された耐久性、より低い読取誤り率、及び改善されたデータ保持で複数ビット/セルメモリ内にデータを記憶するためのプロセスを提供する。これらのプロセスは、図4に示す外部コントローラ309等、これらのプロセスを実施するためのソフトウェア、ファームウェア、又は専用ハードウェアにより、外部コントローラを構成することによって少なくとも部分的に実施することができる。これらのプロセスは、メモリセル当たり低減されたビット数のモードで動作するようにメモリ装置300を構成することにより、メモリ装置300内でも実施することができる。メモリ装置300内のレジスタビットをプログラムするためにメモリコントローラ309からコマンドを出すこと、入力ピンを論理レベルに駆動すること、又は永久ヒューズを使用すること、若しくは製造中に設定された動作をマスキングすることは全て、本発明の実施形態によるプロセスを可能にし得る方法の例である。これらのプロセスは、特定のメモリブロックについてのみ、又はメモリ全体で実施することができる。
本発明の特定の実施形態を説明し図示してきたが、かかる実施形態は本発明の例示に過ぎず、添付の特許請求の範囲に従って解釈される本発明を限定するものではないと見なすべきである。
Claims (34)
- Nをゼロを上回る整数とし、N+1ビットまで記憶するように構成される不揮発性メモリセル内にNビットをプログラムするための方法であって、
a)前記不揮発性メモリセル内にNビットのデータをプログラムするステップと、
b)前記不揮発性メモリセル内に前記Nビットのデータの論理関数である追加のデータビットをプログラムするステップと、を含み、
前記不揮発性メモリセルはビットを記憶するための2N+1の閾電圧範囲を提供するように構成され、前記論理関数に従い、i)前記2N+1の閾電圧範囲のうちの1組の第1の2N閾電圧範囲が前記Nビットのデータを記憶するために使用され、ii)前記第1の組と交互の残りの1組の第2の2N閾電圧範囲は使用されないように構成される方法。 - Nが1であり、前記2N+1の閾電圧範囲が消去電圧範囲、第1のプログラム電圧範囲、第2のプログラム電圧範囲、及び第3のプログラム電圧範囲を含み、前記第1のプログラム電圧範囲は前記消去電圧範囲よりも高く、前記消去電圧範囲のすぐ隣にあり、前記第2のプログラム電圧範囲は、前記第1のプログラム電圧範囲よりも高く、前記第1のプログラム電圧範囲のすぐ隣にあり、前記第3のプログラム電圧範囲は、前記第2のプログラム電圧範囲よりも高く、前記第2のプログラム電圧範囲のすぐ隣にあり、前記1組の第1の2N閾電圧範囲が前記消去電圧範囲及び前記第2のプログラム電圧範囲を含み、前記残りの1組の2N閾電圧範囲が前記第1のプログラム電圧範囲及び前記第3のプログラム電圧範囲を含む、請求項1に記載の方法。
- Nが1であり、前記不揮発性メモリセル内に前記Nビットのデータをプログラムする前記ステップがローワーページのプログラミングを実行するステップを含み、前記追加のデータビットをプログラムする前記ステップがアッパーページをプログラムするステップを含む、請求項1に記載の方法。
- Nが2であり、前記不揮発性メモリセル内に前記Nビットのデータをプログラムする前記ステップがローワーページ及びミドルページのプログラミングを実行するステップを含み、前記追加のデータビットをプログラムする前記ステップがアッパーページをプログラムするステップを含む、請求項1に記載の方法。
- 前記不揮発性メモリセル内の前記Nビットのデータの前記論理関数が、ローワーページデータ及びミドルページデータの排他的NOR関数である、請求項4に記載の方法。
- 前記不揮発性メモリセル内に前記Nビットのデータをプログラムする前記ステップが、ローワーページのプログラミングを実行するステップを含み、前記ローワーページのプログラミング中にデータ「1」がプログラムされる場合、一時的なプログラム電圧範囲が使用される、請求項1に記載の方法。
- 複数の不揮発性メモリセルを含むメモリ装置であって、
前記不揮発性メモリセルの各不揮発性メモリセルは、Nをゼロを上回る整数として、ビットを記憶するための2N+1の閾電圧範囲を提供するように構成され、前記2N+1の閾電圧範囲は、消去電圧範囲及び複数のプログラム電圧範囲を含み、前記複数のプログラム電圧範囲は、前記消去電圧範囲のすぐ隣にある第1のプログラム電圧範囲、及び複数の高位のプログラム電圧範囲を含み、前記不揮発性メモリセルは最大N+1ビット記憶するように構成され、
前記メモリ装置が
a)前記不揮発性メモリセル内にNビットのデータをプログラムし、
b)前記不揮発性メモリセル内に前記Nビットのデータの論理関数である追加のデータビットをプログラムする
ように構成され、
前記論理関数に従い、i)前記2N+1の閾電圧範囲のうちの1組の第1の2N閾電圧範囲が前記Nビットのデータを記憶するために使用され、ii)前記第1の組と交互の残りの1組の第2の2N閾電圧範囲は使用されない、
メモリ装置。 - Nが1であり、前記2N+1の閾電圧範囲が消去電圧範囲、第1のプログラム電圧範囲、第2のプログラム電圧範囲、及び第3のプログラム電圧範囲を含み、前記第1のプログラム電圧範囲は前記消去電圧範囲よりも高く、前記消去電圧範囲のすぐ隣にあり、前記第2のプログラム電圧範囲は、前記第1のプログラム電圧範囲よりも高く、前記第1のプログラム電圧範囲のすぐ隣にあり、前記第3のプログラム電圧範囲は、前記第2のプログラム電圧範囲よりも高く、前記第2のプログラム電圧範囲のすぐ隣にあり、前記1組の第1の2N閾電圧範囲が前記消去電圧範囲及び前記第2のプログラム電圧範囲を含み、前記残りの1組の2N閾電圧範囲が前記第1のプログラム電圧範囲及び前記第3のプログラム電圧範囲を含む、請求項7に記載のメモリ装置。
- Nが1であり、前記メモリ装置が前記不揮発性メモリセル内に前記Nビットのデータをプログラムする場合、ローワーページのプログラミングを実行することが含まれ、前記メモリ装置が前記追加のデータビットをプログラムする場合はアッパーページのプログラミングが含まれる、請求項7に記載のメモリ装置。
- Nが2であり、前記メモリ装置が前記不揮発性メモリセル内に前記Nビットのデータをプログラムする場合、ローワーページ及びミドルページのプログラミングを実行することが含まれ、前記メモリ装置が前記追加のデータビットをプログラムする場合はアッパーページのプログラミングが含まれる、請求項7に記載のメモリ装置。
- 前記不揮発性メモリセル内の前記Nビットのデータの前記論理関数が、ローワーページデータ及びミドルページデータの排他的NOR関数である、請求項10に記載のメモリ装置。
- 前記メモリ装置が前記不揮発性メモリセル内に前記Nビットのデータをプログラムする場合、ローワーページのプログラミングを実行することが含まれ、前記ローワーページのプログラミング中にデータ「1」がプログラムされる場合、一時的なプログラム電圧範囲が使用される、請求項7に記載のメモリ装置。
- 前記複数の不揮発性メモリセルがNANDフラッシュメモリセルである、請求項7〜12の何れか一項に記載のメモリ装置。
- 複数の不揮発性メモリセルを有するメモリ装置内で実行される方法であって、前記不揮発性メモリセルの各不揮発性メモリセルは、消去電圧範囲、第1のプログラム電圧範囲、第2のプログラム電圧範囲、及び第3のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる複数のメモリ状態を有し、前記第1のプログラム電圧範囲は前記消去電圧範囲のすぐ隣にあり、前記第2のプログラム電圧範囲は、前記第1のプログラム電圧範囲と前記第3のプログラム電圧範囲との間にあり、前記方法は、
前記不揮発性メモリセルを2ビット記憶モードで動作させる場合、
2ビットのデータの1番目をプログラムするために第1段のプログラミングを実行するステップ、及び
前記2ビットのデータの2番目をプログラムするために第2段のプログラミングを実行するステップ
によって前記2ビットのデータを記憶するステップと、
前記不揮発性メモリセルを1ビット記憶モードで動作させる場合、
1ビットのデータがデータ「1」である場合、セルの閾電圧を2回上昇させて前記第2のプログラム電圧範囲に到達させる方法で前記第1段のプログラミング及び前記第2段のプログラミングの両方を実行し、前記1ビットのデータがデータ「0」である場合、前記セルの閾電圧を前記消去電圧範囲に保つステップ
によって前記1ビットのデータを記憶するステップと
を含む、方法。 - 前記第1段のプログラミングがローワーページのプログラミングであり、前記第2段のプログラミングがアッパーページのプログラミングである、請求項14に記載の方法。
- 前記不揮発性メモリセルがNANDフラッシュメモリセルである、請求項14又は15に記載の方法。
- 不揮発性メモリ装置を含むシステム内で実行される方法であって、
a)Nを1を上回る整数として、前記不揮発性メモリ装置の不揮発性メモリセルからNビットの中間読取データを逐次的に読み取るステップと、
b)前記Nビットの前記中間読取データを論理回路のN個の入力に与えるステップと、
c)N−1ビットの最終読取データを、前記論理回路のN−1個の出力から出力するステップと
を含む、方法。 - Nが2である、請求項17に記載の方法。
- 前記中間読取データが「11」である場合にのみ、前記論理回路から出力される前記最終読取データが「1」である、請求項18に記載の方法。
- Nが3である、請求項17に記載の方法。
- 前記論理回路から出力される前記最終読取データは、a)前記中間読取データが「111」である場合にのみ「11」であり、b)前記中間読取データが「011」又は「001」である場合にのみ「01」であり、c)前記中間読取データが「101」又は「100」である場合にのみ「00」である、請求項20に記載の方法。
- 複数の不揮発性メモリセルを含み、Nを1を上回る整数とし、前記不揮発性メモリセルの少なくとも1つからNビットの中間読取データを逐次的に読み取るように構成されるメモリ装置であって、メモリ装置と、
論理回路を含む外部コントローラであって、
a)前記メモリ装置から前記Nビットの中間読取データを受け取り、
b)前記Nビットの前記中間読取データを前記論理回路のNの入力に与え、
c)N−1ビットの最終読取データを、前記論理回路のN−1の出力から出力する
ように構成される、外部コントローラと
を含む、システム。 - Nが2である、請求項22に記載のシステム。
- 前記中間読取データが「11」である場合にのみ、前記最終読取データが「1」である、請求項23に記載のシステム。
- Nが3である、請求項22に記載のシステム。
- 前記最終読取データは、a)前記中間読取データが「111」である場合にのみ「11」であり、b)前記中間読取データが「011」又は「001」である場合にのみ「01」であり、c)前記中間読取データが「101」又は「100」である場合にのみ「00」である、請求項25に記載のシステム。
- 複数の不揮発性メモリセルを含むメモリアレイと、
前記メモリアレイと通信可能に結合される論理回路と
を含み、
Nを1を上回る整数とし、前記不揮発性メモリセルの少なくとも1つからNビットの中間読取データを逐次的に読み取るように構成され、
前記Nビットの前記中間読取データを前記論理回路のNの入力に入力し、
N−1ビットの最終読取データを、前記論理回路のN−1の出力から出力する
ように構成される、メモリ装置。 - Nが2である、請求項27に記載のメモリ装置。
- 前記中間読取データが「11」である場合にのみ、前記最終読取データが「1」である、請求項28に記載のメモリ装置。
- Nが3である、請求項27に記載のメモリ装置。
- 前記最終読取データは、a)前記中間読取データが「111」である場合にのみ「11」であり、b)前記中間読取データが「011」又は「001」である場合にのみ「01」であり、c)前記中間読取データが「101」又は「100」である場合にのみ「00」である、請求項30に記載のメモリ装置。
- 前記複数の不揮発性メモリセルがNANDフラッシュメモリセルである、請求項27〜31の何れか一項に記載のメモリ装置。
- 複数ビットのデータを記憶するためのセル容量を提供する、複数のメモリ状態を有する不揮発性メモリセル内に入力データを記憶する方法であって、前記複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められ、前記方法は、
前記セル容量より少なくとも1ビット少ない入力データを受け取るステップと、
前記入力データを記憶するために少なくとも1つの追加のビットが使用されないように、前記セル容量より少なくとも1ビット少なく使用した前記入力データに従って前記メモリセルをプログラムするステップと、
前記入力データに対して論理関数を実行してリカバリデータを生成するステップであって、前記リカバリデータは、隣接して位置する2つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、ステップと、
前記リカバリデータを前記少なくとも1つの追加のビット内にプログラムするステップと
を含む、方法。 - 複数ビットのデータを記憶するためのセル容量を提供する複数のメモリ状態をそれぞれ有する複数の不揮発性メモリセルであって、前記複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められ、
前記メモリは、前記入力データを記憶するために少なくとも1つの追加のビットが使用されないように、前記セル容量より少なくとも1ビット少なく使用した前記入力データに従って前記メモリセルをプログラムすることにより、前記セル容量より少なくとも1ビット少ない入力データを記憶するように構成される、複数の不揮発性メモリセルと、
前記入力データに対して論理関数を実行してリカバリデータを生成するように構成される論理回路であって、前記リカバリデータは隣接して位置する2つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能であり、前記リカバリデータは前記少なくとも1つの追加のビット内にプログラムされる、論理回路と
を含む、メモリ機器。
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