KR20100034613A - 전하트랩형 플래시 메모리소자의 프로그램 방법 - Google Patents

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Abstract

메모리 셀이 적정 프로그램 레벨로 프로그램되었는지를 검증하는 검증 동작을 수행하는 과정에서 발생하는 전하트랩층의 전하손실량을 고려하여 프로그램 전압을 설정함으로써, 읽기 불량을 방지할 수 있는 전하트랩형 플래시 메모리소자의 프로그램 방법을 제시한다. 플래시 메모리소자의 프로그램 방법은, 선택된 메모리 셀의 워드라인에 제1 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계와, 메모리 셀에 검증 전압을 인가하여 검증동작을 수행하는 단계와, 검증동작을 수행하는 단계에서의 전하량 손실에 따른 문턱전압 차이를 구하는 단계와, 제1 프로그램 전압에 전하량 손실에 따른 문턱전압 차이를 더한 제2 프로그램 전압을 설정하는 단계, 및 제2 프로그램 전압을 사용하여 상기 선택된 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
플래시 메모리소자, 전하트랩형 소자, 전하 손실, 문턱전압 분포

Description

전하트랩형 플래시 메모리소자의 프로그램 방법{Method for programming charge trap flash memory device}
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 전하트랩형 플래시 메모리소자의 프로그램 방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프래시(refresh) 기능이 필요없는 플래 시(flash) 메모리소자에 대한 수요가 증가하고 있다. 또한, 많은 데이터를 저장할 수 있는 대용량 메모리소자의 개발을 위해 메모리소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 메모리소자의 고집적화를 위해 다수의 메모리 셀들이 직렬로 접속되어 하나의 스트링을 구성하는 낸드(NAND) 플래시 메모리소자는 노아(NOR) 플래시 메모리소자와는 달리 순차적으로 정보를 읽어내는 메모리소자이다.
최근에는, 보다 작은 칩 사이즈(chip size)에서 저장용량을 증가시키기 위하여, 하나의 메모리 셀에 2 비트(bit) 이상의 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 멀티 레벨 셀은 하나의 메모리 셀이 프로그램/소거의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀을 가지고 두 비트, 세 비트 그리고 네 비트 이상의 데이터를 나타낼 수 있으므로 SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다. 멀티 레벨 셀은 통상 두 개 이상의 문턱전압 분포를 가지며, 이에 대응되는 두 개 이상의 데이터 저장상태를 가진다.
도 1은 2(bit) 멀티 레벨 셀(MLC) 낸드 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
멀티 레벨 셀은, 도시된 바와 같이, 예컨대 2(bit)의 데이터를 프로그램할 수 있는 멀티 레벨 셀(MLC)의 경우 네 개의 데이터 저장 상태(state)를 가진다. 이들의 분포는 각각 멀티 레벨 셀의 문턱전압 분포들에 대응된다. 즉, 소거된 상태의 문턱전압 분포(110)와, 복수의 프로그램된 상태의 문턱전압 분포들(120, 130, 140) 을 갖는다. 소거된 상태의 문턱전압 분포(110)와 프로그램된 상태의 문턱전압 분포들(120, 130, 140)은 제1 읽기전압(Vread1)(일반적으로 0V)에 의해 구별된다. 프로그램된 상태의 문턱전압 분포들(120, 130, 140)은 각각 제2 읽기전압(Vread2) 및 제3 읽기전압(Vread3)에 의해 구별된다. 이와 같이 멀티 레벨 셀 낸드 플래시 메모리소자의 경우, 프로그램된 상태의 문턱전압 분포들(120, 130, 140)이 모두 제1 읽기전압(Vread1)과 패스전압(Vpass) 사이에서 상호 이격되도록 배치되어야 하므로, 문턱전압 분포들의 폭을 최대한 좁게 형성하여야 한다.
한편, 폴리실리콘막에 데이터를 저장하는 플로팅게이트형 플래시 메모리소자와는 달리, 전하트랩형 메모리소자는 나이트라이드로 이루어진 쉘로우(shallow) 트랩층에 데이터를 저장하기 때문에 데이터 보유특성이 플로팅게이트형 소자에 비해 취약한 단점이 있다.
즉, 도 1에 도시된 바와 같이, 제1 내지 제3 프로그램 레벨(PV1 ~ PV3)로 프로그램된 메모리 셀의 문턱전압 분포(120, 130, 140)가, 적정 프로그램 여부를 검증하는 검증(verify) 동작을 수행하는 동안 전하트랩층으로부터의 전하 손실(charge loss)로 인해 각각 원래의 프로그램 레벨보다 낮은 문턱전압 분포(121, 131, 141)로 이동하게 되는 것이다. 따라서, 문턱전압 분포의 좌, 우측에 일정한 마진(margin)을 주어 읽기전압(Vread1, Vread2, Vread3)을 결정하는 기존의 방식으로는 정확한 프로그램 검증이 이루어지지 않아 불량(fail)을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀이 적정 프로그램 레벨로 프로그램되었는지를 검증하는 검증 동작을 수행하는 과정에서 발생하는 전하트랩층의 전하손실량을 고려하여 프로그램 전압을 설정함으로써 읽기 불량을 방지할 수 있는 전하트랩형 플래시 메모리소자의 프로그램 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자의 프로그램 방법은, 선택된 메모리 셀의 워드라인에 제1 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계와, 메모리 셀에 검증 전압을 인가하여 검증동작을 수행하는 단계와, 검증동작을 수행하는 단계에서의 전하량 손실에 따른 문턱전압 차이를 구하는 단계와, 제1 프로그램 전압에 전하량 손실에 따른 문턱전압 차이를 더한 제2 프로그램 전압을 설정하는 단계, 및 제2 프로그램 전압을 사용하여 상기 선택된 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 검증 동작을 수행하는 단계에서의 전하량 손실에 따른 문턱전압 차이를 구하는 단계는, 상기 검증 단계 후의 메모리 셀의 문턱전압을 측정하는 단계와,
측정된 상기 문턱전압과 목표로 한 프로그램 레벨과의 차이를 계산하는 단계로 이루어질 수 있다.
상기 프로그램 동작은 ISPP 방법으로 수행할 수 있다.
본 발명에 따르면, 메모리 셀이 적정 프로그램 레벨로 프로그램되었는지를 검증하는 검증 동작을 수행하는 과정에서 발생하는 전하트랩층의 전하손실량을 고려하여 수정 프로그램 전압을 설정함으로써 읽기 불량과 같은 불량을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 2는 본 발명에 따른 전하트랩형 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 플로챠트(flow chart)로, 메모리 셀을 제1 프로그램 레벨(PV1)로 프로그램하는 경우를 나타낸다.
도 2를 참조하면, 메모리 셀을 제1 프로그램 레벨(PV1)로 프로그램하기 위하여 메모리 셀의 워드라인에 프로그램전압(Vpgm)의 펄스를 인가한다(단계 210). 프로그램 펄스를 인가한 후에는, 메모리 셀이 원하는 레벨로 프로그램되었는지를 확인하기 위하여 메모리 셀의 문턱전압을 스캐닝하는 검증(verify) 동작을 수행한다(단계 220).
프로그램 검증 동작(단계 220)은 잘 알려진 바와 같이, 프로그램된 메모리 셀이 연결된 비트라인을 디스차지(discharge)시키고, 페이지 버퍼를 세팅(setting) 하는 단계, 디스차지된 비트라인을 일정 레벨로 프리차지(precharge)시키는 단계, 프로그램 검증을 수행할 메모리 셀의 워드라인에는 검증 전압을, 나머지 메모리 셀에는 패스전압(Vpass)을 인가하는 단계, 메모리 셀들을 소정 시간 동안 이밸류에이션(evaluation)시키는 단계, 그리고 상기 비트라인에 프리차지된 전하량에 따라 메모리 셀의 프로그램 상태를 감지하는 단계로 진행된다.
그런데, 프로그램 검증을 수행하는 동안 전하트랩층에 트랩되어 있던 전하들이 빠져 나가 전하 손실(charge loss)이 발생하게 된다. 전하 손실이 발생한 상태에서 일반적인 증감 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식을 사용하여 프로그램하게 되면, 메모리 셀의 문턱전압(Vt) 분포에 변동이 발생하여 정확히 프로그램되지 않거나, 프로그램된 셀이지만 검증 동작에서 프로그램되지 않은 셀로 판명되거나, 또는 읽기 동작에서 소거된 셀로 읽혀져 불량이 발생하게 된다. 이러한 문제점을 개선하기 위하여 본 발명은 다음과 같은 동작을 수행한다.
프로그램 검증 전압을 메모리 셀에 인가한 다음에 메모리 셀의 문턱전압 분포를 측정하면, 원하는 프로그램 레벨(PV1)보다 낮아진 문턱전압 분포를 확인할 수 있다. 이때, 실제로 측정된 문턱전압 분포와 목표로 한 프로그램 레벨(PV1)과의 차이를 계산하여 △V를 설정한다(단계 230). 이 △V가 검증 동작에서의 전하량 손실에 의한 문턱전압 차가 되는 것이다. 검증 동작에서의 전하량 손실은 처음 인가되는 검증 펄스에 의해 주로 발생한다. 따라서, 한 펄스의 검증 전압을 인가한 후에 △V를 설정하는 과정을 수행하면 된다.
이렇게 하여 전하량 손실에 따른 문턱전압 차(△V)가 구해지면, 최초 목표로 한 프로그램 레벨(PV1)에 전하량 손실에 따른 문턱전압 차(△V)를 더한 전압을 수정 프로그램 레벨(MPV1)로 설정하고, △V만큼 더한 프로그램전압(Vpgm+△V)을 사용하여 ISPP 방식으로 프로그램을 수행한다(단계 240).
도 3은 프로그램 검증 과정에서의 전하량 손실에 따른 문턱전압 차(△V)를 반영하여 프로그램 레벨을 수정하는 과정을 나타낸 도면이다.
도 3에 도시된 바와 같이, 제1 프로그램 레벨(PV1)의 경우 전하량 손실에 따른 문턱전압 차(△V)를 더한 MPV1으로, 제2 프로그램 레벨(PV2)은 MPV2로, 제3 프로그램 레벨(PV3)은 MPV3으로 각각 수정 프로그램 레벨을 설정한다. 이때, 문턱전압 분포의 좌측의 마진을 가능한 크게 하고 우측의 마진은 가능한 작게 하여 프로그램 레벨을 설정한다. 즉, 제1 수정 프로그램 레벨(MPV1)의 경우 메모리 셀의 문턱전압 분포(320)가 제1 읽기전압(Vread1)과 제2 읽기전압(Vread2) 내에 분포하도록 설정하되 문턱전압 분포(320)의 좌측으로부터 마진을 가능한 크게 되도록 수정 프로그램 레벨(MPV1)을 설정한다는 것이다. 제2, 제3 수정 프로그램 레벨(MPV2, MPV3)의 경우에도 이와 마찬가지이다.
도 4는 본 발명의 프로그램 방법을 사용하여 프로그램된 메모리 셀의 문턱전압 분포를 나타낸 도면이다.
도면 참조번호 "410"은 소거 상태의 메모리 셀의 문턱전압 분포를 나타내고, "420", "430" 및 "440"은 제1 내지 제3 수정 프로그램 레벨(MPV1 ~ MPV3)을 갖도록 프로그램된 메모리 셀의 문턱전압 분포를 나타내며, "421", "431" 및 "441"은 프로 그램 검증 과정에서의 전하량 손실에 의해 변동된 문턱전압 분포들을 각각 나타낸다. 각 메모리 셀들은 전하량 손실에 따른 문턱전압 차(△V) 만큼의 마진을 갖도록 설정된 수정 프로그램 레벨로 각각 프로그램되었기 때문에, 검증 동작에서의 전하량 손실에 의해 문턱전압 분포에 변동이 발생하여도 검증 또는 읽기 동작에서 불량(fail)이 발생하지 않게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 2(bit) 멀티 레벨 셀(MLC) 낸드 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
도 2는 본 발명에 따른 전하트랩형 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 플로챠트(flow chart)이다.
도 3은 프로그램 검증 과정에서의 전하량 손실에 따른 문턱전압 차(△V)를 반영하여 프로그램 레벨을 수정하는 과정을 나타낸 도면이다.
도 4는 본 발명에 따른 전하트랩형 플래시 메모리소자의 프로그램 방법에 따라 메모리 셀을 프로그램한 후의 메모리 셀의 문턱전압 분포를 나타낸 도면이다.

Claims (3)

  1. 선택된 메모리 셀의 워드라인에 제1 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계;
    상기 메모리 셀에 검증 전압을 인가하여 검증동작을 수행하는 단계;
    상기 검증동작을 수행하는 단계에서의 전하량 손실에 따른 문턱전압 차이를 구하는 단계;
    상기 제1 프로그램 전압에 전하량 손실에 따른 문턱전압 차이를 더한 제2 프로그램 전압을 설정하는 단계; 및
    상기 제2 프로그램 전압을 사용하여 상기 선택된 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 검증 동작을 수행하는 단계에서의 전하량 손실에 따른 문턱전압 차이를 구하는 단계는,
    상기 검증 단계 후의 메모리 셀의 문턱전압을 측정하는 단계와,
    측정된 상기 문턱전압과 목표로 한 프로그램 레벨과의 차이를 계산하는 단계로 이루어지는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 프로그램 방법.
  3. 제1항에 있어서,
    상기 프로그램 동작은 ISPP 방식으로 수행하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 프로그램 방법.
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