JPH08255492A - 不揮発性半導体メモリの共通ソース線駆動回路 - Google Patents
不揮発性半導体メモリの共通ソース線駆動回路Info
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- JPH08255492A JPH08255492A JP85296A JP85296A JPH08255492A JP H08255492 A JPH08255492 A JP H08255492A JP 85296 A JP85296 A JP 85296A JP 85296 A JP85296 A JP 85296A JP H08255492 A JPH08255492 A JP H08255492A
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
Abstract
(57)【要約】
【課題】 消去検証で消去メモリセルのしきい値電圧マ
ージンを確保して検証を行い得る集積性に優れた共通ソ
ースライン駆動回路を提供する。 【解決手段】 ＮＡＮＤセルユニットへビット線から供
給される検証電流は、ＯＮしたセル選択トランジスタ、
メモリセル、接地選択トランジスタ、そしてＤ形トラン
ジスタ２０及びＮチャネルトランジスタ１６を通じて流
れる。トランジスタ１６のＯＮ抵抗は消去メモリセルの
所望のしきい値電圧マージンに従って定められる所定値
としてあり、検証電流が流れるとそのＯＮ抵抗により共
通ソース線ＣＳＬに正電圧が発生する。従って消去メモ
リセルのしきい値電圧マージンが確保されることにな
る。読出時にはトランジスタ１６，１８の両方がＯＮし
てこれらの合成抵抗となり電圧降下の作用が低下する。
正電圧を発生する特別の電圧発生回路を備えずとも単純
な抵抗手段にて正電圧を発生できるので、集積性がよ
い。
ージンを確保して検証を行い得る集積性に優れた共通ソ
ースライン駆動回路を提供する。 【解決手段】 ＮＡＮＤセルユニットへビット線から供
給される検証電流は、ＯＮしたセル選択トランジスタ、
メモリセル、接地選択トランジスタ、そしてＤ形トラン
ジスタ２０及びＮチャネルトランジスタ１６を通じて流
れる。トランジスタ１６のＯＮ抵抗は消去メモリセルの
所望のしきい値電圧マージンに従って定められる所定値
としてあり、検証電流が流れるとそのＯＮ抵抗により共
通ソース線ＣＳＬに正電圧が発生する。従って消去メモ
リセルのしきい値電圧マージンが確保されることにな
る。読出時にはトランジスタ１６，１８の両方がＯＮし
てこれらの合成抵抗となり電圧降下の作用が低下する。
正電圧を発生する特別の電圧発生回路を備えずとも単純
な抵抗手段にて正電圧を発生できるので、集積性がよ
い。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去可能
でプログラム可能なメモリ（ＥＥＰＲＯＭ）に関し、特
に、ＮＡＮＤ形メモリセルを有するＥＥＰＲＯＭで使用
される共通ソース線駆動回路に関する。
でプログラム可能なメモリ（ＥＥＰＲＯＭ）に関し、特
に、ＮＡＮＤ形メモリセルを有するＥＥＰＲＯＭで使用
される共通ソース線駆動回路に関する。
【０００２】
【従来の技術】ＮＡＮＤ形メモリセルを有するＥＥＰＲ
ＯＭは、ＮＡＮＤセルユニットを１単位として行及び列
のマトリックス形態に配列したメモリセルアレイを有し
ている。各ＮＡＮＤセルユニットは、１つのセル選択ト
ランジスタ、複数のフローティングゲート形メモリトラ
ンジスタ、そして接地選択トランジスタから構成され、
これらのドレイン・ソース通路が直列接続されている。
同じ列に配列されたＮＡＮＤセルユニット内のセル選択
トランジスタ（第１選択トランジスタ）のドレインは１
ビット線に接続されている。また、同じ行に配列された
セル選択トランジスタのゲートはセル選択線に接続さ
れ、そして同じ行に配列されたメモリトランジスタの制
御ゲートは対応ワード線に接続される。更に、同じ行に
配列された接地選択トランジスタ（第２選択トランジス
タ）のゲートは接地選択線に接続され、これら接地選択
トランジスタのソースは、共通ソース線を通じて共通ソ
ース線駆動回路につながれている。即ち、共通ソース線
は多数のメモリトランジスタに接続され、共通ソース線
駆動回路により基準側の動作電圧を提供する。また、１
行に配列されたＮＡＮＤセルユニットで１メモリブロッ
クを構成する。
ＯＭは、ＮＡＮＤセルユニットを１単位として行及び列
のマトリックス形態に配列したメモリセルアレイを有し
ている。各ＮＡＮＤセルユニットは、１つのセル選択ト
ランジスタ、複数のフローティングゲート形メモリトラ
ンジスタ、そして接地選択トランジスタから構成され、
これらのドレイン・ソース通路が直列接続されている。
同じ列に配列されたＮＡＮＤセルユニット内のセル選択
トランジスタ（第１選択トランジスタ）のドレインは１
ビット線に接続されている。また、同じ行に配列された
セル選択トランジスタのゲートはセル選択線に接続さ
れ、そして同じ行に配列されたメモリトランジスタの制
御ゲートは対応ワード線に接続される。更に、同じ行に
配列された接地選択トランジスタ（第２選択トランジス
タ）のゲートは接地選択線に接続され、これら接地選択
トランジスタのソースは、共通ソース線を通じて共通ソ
ース線駆動回路につながれている。即ち、共通ソース線
は多数のメモリトランジスタに接続され、共通ソース線
駆動回路により基準側の動作電圧を提供する。また、１
行に配列されたＮＡＮＤセルユニットで１メモリブロッ
クを構成する。
【０００３】このようなＥＥＰＲＯＭのプログラム動作
は、アレイ内のすべてのメモリトランジスタ又は選択メ
モリブロック内のすべてのメモリトランジスタを一括消
去した後に行われる。メモリトランジスタは、消去によ
り負のしきい値電圧を有するデプレッション形のトラン
ジスタになり、プログラムにより正のしきい値電圧を有
するエンハンスメント形のトランジスタになる。通常、
プログラム前には、消去が完全かどうか調べる消去検証
を行うようにしている。この消去検証においてメモリト
ランジスタのいずれか１つでも不完全消去のものが見つ
かれば再び消去が行われ、これが消去対象のメモリトラ
ンジスタの全消去が終わるまで繰り返される。このよう
な消去検証の技術については、特願平５−３２６５７４
号や特願平７−２２６８１７号に記載されたものがあ
る。
は、アレイ内のすべてのメモリトランジスタ又は選択メ
モリブロック内のすべてのメモリトランジスタを一括消
去した後に行われる。メモリトランジスタは、消去によ
り負のしきい値電圧を有するデプレッション形のトラン
ジスタになり、プログラムにより正のしきい値電圧を有
するエンハンスメント形のトランジスタになる。通常、
プログラム前には、消去が完全かどうか調べる消去検証
を行うようにしている。この消去検証においてメモリト
ランジスタのいずれか１つでも不完全消去のものが見つ
かれば再び消去が行われ、これが消去対象のメモリトラ
ンジスタの全消去が終わるまで繰り返される。このよう
な消去検証の技術については、特願平５−３２６５７４
号や特願平７−２２６８１７号に記載されたものがあ
る。
【０００４】
【発明が解決しようとする課題】図１（Ａ）〜（Ｃ）
に、１ＮＡＮＤセルユニットＮＵについて消去検証中の
印加電圧の例をそれぞれ示している。
に、１ＮＡＮＤセルユニットＮＵについて消去検証中の
印加電圧の例をそれぞれ示している。
【０００５】図１（Ａ）では、消去メモリトランジスタ
（メモリセル）ＭＣの各制御ゲートに接地電圧ＧＮＤが
印加され、第１選択トランジスタＳＴ１及び第２選択ト
ランジスタＳＴ２の各ゲートには電源電圧Ｖｃｃが印加
され、そして、第２選択トランジスタＳＴ２のソースに
接続する共通ソース線ＣＳＬに共通ソース線駆動回路か
ら接地電圧ＧＮＤが供給される。消去検証中には、定電
流回路として用いるセンスアンプＳＡからビット線ＢＬ
へ一定の電流Ｉｖが送られる。この状態で、メモリセル
ＭＣの消去成功で負のしきい値電圧になっていれば、第
１選択トランジスタＳＴ１、第２選択トランジスタＳＴ
２、及びメモリセルＭＣはすべてＯＮになるので、ビッ
ト線ＢＬは接地レベル、即ち論理“Ｌ”レベルになる。
この場合、消去メモリセルＭＣは、設計通りの負のしき
い値電圧まで到達していなくとも、しきい値電圧が接地
レベルより下がってさえいればＯＮセルとして電流を流
すので、消去対象のメモリセルがすべて設計値以下の負
のしきい値電圧になったかどうか、即ち所定のしきい値
電圧マージンが確保されたかどうかの判断が困難であ
り、好ましくない。
（メモリセル）ＭＣの各制御ゲートに接地電圧ＧＮＤが
印加され、第１選択トランジスタＳＴ１及び第２選択ト
ランジスタＳＴ２の各ゲートには電源電圧Ｖｃｃが印加
され、そして、第２選択トランジスタＳＴ２のソースに
接続する共通ソース線ＣＳＬに共通ソース線駆動回路か
ら接地電圧ＧＮＤが供給される。消去検証中には、定電
流回路として用いるセンスアンプＳＡからビット線ＢＬ
へ一定の電流Ｉｖが送られる。この状態で、メモリセル
ＭＣの消去成功で負のしきい値電圧になっていれば、第
１選択トランジスタＳＴ１、第２選択トランジスタＳＴ
２、及びメモリセルＭＣはすべてＯＮになるので、ビッ
ト線ＢＬは接地レベル、即ち論理“Ｌ”レベルになる。
この場合、消去メモリセルＭＣは、設計通りの負のしき
い値電圧まで到達していなくとも、しきい値電圧が接地
レベルより下がってさえいればＯＮセルとして電流を流
すので、消去対象のメモリセルがすべて設計値以下の負
のしきい値電圧になったかどうか、即ち所定のしきい値
電圧マージンが確保されたかどうかの判断が困難であ
り、好ましくない。
【０００６】図１（Ｂ）では、消去メモリセルＭＣの各
制御ゲートに負電圧−Ｖｂが印加され、第１選択トラン
ジスタＳＴ１及び第２選択トランジスタＳＴ２の各ゲー
トには電源電圧Ｖｃｃが印加され、そして、共通ソース
線ＣＳＬに接地電圧ＧＮＤが供給される。この場合、メ
モリセルＭＣが負電圧−Ｖｂ以下のしきい値電圧をもっ
ているかどうか検証されるので、十分なしきい値電圧マ
ージンを確保することが可能である。ところがこの場
合、メモリセルＭＣの制御ゲートを駆動する行デコーダ
に、負電圧−Ｖｂを発生する特別な電圧発生回路を別途
備えなければならなくなるので、行デコーダの設計が複
雑になるし、行デコーダの占有面積が大きくなることに
なるため、高集積ＥＥＰＲＯＭに適当とはいえない。
制御ゲートに負電圧−Ｖｂが印加され、第１選択トラン
ジスタＳＴ１及び第２選択トランジスタＳＴ２の各ゲー
トには電源電圧Ｖｃｃが印加され、そして、共通ソース
線ＣＳＬに接地電圧ＧＮＤが供給される。この場合、メ
モリセルＭＣが負電圧−Ｖｂ以下のしきい値電圧をもっ
ているかどうか検証されるので、十分なしきい値電圧マ
ージンを確保することが可能である。ところがこの場
合、メモリセルＭＣの制御ゲートを駆動する行デコーダ
に、負電圧−Ｖｂを発生する特別な電圧発生回路を別途
備えなければならなくなるので、行デコーダの設計が複
雑になるし、行デコーダの占有面積が大きくなることに
なるため、高集積ＥＥＰＲＯＭに適当とはいえない。
【０００７】図１（Ｃ）では、消去メモリセルＭＣの各
制御ゲートに接地電圧ＧＮＤが印加され、第１選択トラ
ンジスタＳＴ１及び第２選択トランジスタＳＴ２の各ゲ
ートには電源電圧Ｖｃｃが印加され、そして、共通ソー
ス線ＣＳＬに正電圧Ｖｓが供給される。この場合、上記
図１（Ｂ）のときと同様に十分なしきい値電圧マージン
を確保することが可能であるが、共通ソース線駆動回路
に、正電圧Ｖｓを発生する特別な電圧発生回路が別途必
要になってしまう。これも高集積化にとっては好ましい
ことではない。
制御ゲートに接地電圧ＧＮＤが印加され、第１選択トラ
ンジスタＳＴ１及び第２選択トランジスタＳＴ２の各ゲ
ートには電源電圧Ｖｃｃが印加され、そして、共通ソー
ス線ＣＳＬに正電圧Ｖｓが供給される。この場合、上記
図１（Ｂ）のときと同様に十分なしきい値電圧マージン
を確保することが可能であるが、共通ソース線駆動回路
に、正電圧Ｖｓを発生する特別な電圧発生回路が別途必
要になってしまう。これも高集積化にとっては好ましい
ことではない。
【０００８】このような従来技術に鑑みて本発明では、
消去検証における消去メモリセルのしきい値電圧マージ
ンを確保可能で且つ集積化に有利な共通ソース線駆動回
路を提供する。
消去検証における消去メモリセルのしきい値電圧マージ
ンを確保可能で且つ集積化に有利な共通ソース線駆動回
路を提供する。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ビット線と共通ソース線との間に直
列接続した複数のフローティングゲート形メモリセルの
消去検証に際し、ビット線から電流を流して前記各メモ
リセルのしきい値電圧を検証するための電圧を共通ソー
ス線に提供する不揮発性半導体メモリの共通ソース線駆
動回路において、前記共通ソース線に提供する電圧のレ
ベルを決定するために抵抗手段を使用することを特徴と
する。このときの抵抗手段としては、少なくとも１つの
トランジスタのＯＮ抵抗を利用するのがよい。
るために本発明は、ビット線と共通ソース線との間に直
列接続した複数のフローティングゲート形メモリセルの
消去検証に際し、ビット線から電流を流して前記各メモ
リセルのしきい値電圧を検証するための電圧を共通ソー
ス線に提供する不揮発性半導体メモリの共通ソース線駆
動回路において、前記共通ソース線に提供する電圧のレ
ベルを決定するために抵抗手段を使用することを特徴と
する。このときの抵抗手段としては、少なくとも１つの
トランジスタのＯＮ抵抗を利用するのがよい。
【００１０】また、本発明によれば、消去可能な多数の
フローティングゲート形メモリセルに接続される共通ソ
ース線を駆動する不揮発性半導体メモリの共通ソース線
駆動回路において、消去検証及び読出に際し定電流回路
からビット線へ供給される電流に応じて消去検証と読出
で相互に異なる電圧を共通ソース線に提供する抵抗手段
を備えることを特徴とする。このとき更に、読出で共通
ソース線に提供される電圧を消去検証で共通ソース線に
提供される電圧より低くすることを特徴とする。このよ
うな抵抗手段としてはトランジスタのＯＮ抵抗を使用す
るとよい。具体的には、抵抗手段は、共通ソース線と基
準電圧との間に並列に設けた少なくとも２つのトランジ
スタで構成し、消去検証で前記トランジスタのいずれか
がＯＮし、読出で前記トランジスタの全部がＯＮするも
のとする。
フローティングゲート形メモリセルに接続される共通ソ
ース線を駆動する不揮発性半導体メモリの共通ソース線
駆動回路において、消去検証及び読出に際し定電流回路
からビット線へ供給される電流に応じて消去検証と読出
で相互に異なる電圧を共通ソース線に提供する抵抗手段
を備えることを特徴とする。このとき更に、読出で共通
ソース線に提供される電圧を消去検証で共通ソース線に
提供される電圧より低くすることを特徴とする。このよ
うな抵抗手段としてはトランジスタのＯＮ抵抗を使用す
るとよい。具体的には、抵抗手段は、共通ソース線と基
準電圧との間に並列に設けた少なくとも２つのトランジ
スタで構成し、消去検証で前記トランジスタのいずれか
がＯＮし、読出で前記トランジスタの全部がＯＮするも
のとする。
【００１１】或いは本発明によれば、複数の消去可能な
フローティングゲート形メモリセルを直列接続してなる
ＮＡＮＤセルユニットに接続される共通ソース線を駆動
する不揮発性半導体メモリの共通ソース線駆動回路にお
いて、消去検証及び読出に際し定電流回路からビット線
へ供給される電流に応じて消去検証と読出で相互に異な
る電圧を共通ソース線に提供する抵抗手段を備えること
を特徴とする。
フローティングゲート形メモリセルを直列接続してなる
ＮＡＮＤセルユニットに接続される共通ソース線を駆動
する不揮発性半導体メモリの共通ソース線駆動回路にお
いて、消去検証及び読出に際し定電流回路からビット線
へ供給される電流に応じて消去検証と読出で相互に異な
る電圧を共通ソース線に提供する抵抗手段を備えること
を特徴とする。
【００１２】尚、このような本発明に係る技術は、ＮＡ
ＮＤ形メモリセルを有するＥＥＰＲＯＭのみに限らず、
ＮＯＲ形メモリセル等の他の形態のメモリセルを有する
ＥＥＰＲＯＭでも適用可能である。
ＮＤ形メモリセルを有するＥＥＰＲＯＭのみに限らず、
ＮＯＲ形メモリセル等の他の形態のメモリセルを有する
ＥＥＰＲＯＭでも適用可能である。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１４】本実施形態の共通ソース線駆動回路は、メ
モリセルアレイを構成する多数のＮＡＮＤセルユニット
の第２選択トランジスタのソースと共通接続される。そ
して、例えば３２メガビット級の大容量ＥＥＰＲＯＭで
は、共通ソース線の抵抗を考慮してメモリセルアレイの
隣接領域における２か所以上に共通ソース線駆動回路を
設けるようにする。尚、メモリセルアレイ及び各ビット
線接続の定電流回路として用いるセンスアンプの構成
や、これらの消去、読出時の動作については、特願平５
−３２６５７４号に記載の技術を用いることが可能であ
る。
モリセルアレイを構成する多数のＮＡＮＤセルユニット
の第２選択トランジスタのソースと共通接続される。そ
して、例えば３２メガビット級の大容量ＥＥＰＲＯＭで
は、共通ソース線の抵抗を考慮してメモリセルアレイの
隣接領域における２か所以上に共通ソース線駆動回路を
設けるようにする。尚、メモリセルアレイ及び各ビット
線接続の定電流回路として用いるセンスアンプの構成
や、これらの消去、読出時の動作については、特願平５
−３２６５７４号に記載の技術を用いることが可能であ
る。
【００１５】図２に、共通ソース線駆動回路の第１実施
形態について回路図を示す。この共通ソース線駆動回路
は、消去信号バーＥＲＡを反転するインバータ１０と、
このインバータ１０の出力及び消去検証信号ＥＲＡｖｆ
を入力するＮＯＲゲート１４とを有している。そして、
抵抗手段として使用するＮチャネルトランジスタ１６，
１８が設けられており、Ｎチャネルトランジスタ１６の
ゲートはインバータ１０の出力を反転するインバータ１
２の出力につながれ、Ｎチャネルトランジスタ１８のゲ
ートはＮＯＲゲート１４の出力につながれている。Ｎチ
ャネルトランジスタ１６，１８の各ソースは基準電圧、
この例では接地電圧Ｖｓｓとつながれ、Ｎチャネルトラ
ンジスタ１６，１８の各ドレインはノード２２へ共通接
続される。このノード２２が、デプレッション形Ｎチャ
ネルトランジスタ（Ｄ形トランジスタとする）２０のチ
ャネルを介して共通ソース線ＣＳＬに接続される。Ｄ形
トランジスタ２０のゲートには、電源電圧Ｖｃｃが提供
されている。このＤ形トランジスタ２０は、消去中にソ
ース線ＣＳＬに供給される消去電圧がノード２２に伝達
されるのを防止する保護手段として機能する。
形態について回路図を示す。この共通ソース線駆動回路
は、消去信号バーＥＲＡを反転するインバータ１０と、
このインバータ１０の出力及び消去検証信号ＥＲＡｖｆ
を入力するＮＯＲゲート１４とを有している。そして、
抵抗手段として使用するＮチャネルトランジスタ１６，
１８が設けられており、Ｎチャネルトランジスタ１６の
ゲートはインバータ１０の出力を反転するインバータ１
２の出力につながれ、Ｎチャネルトランジスタ１８のゲ
ートはＮＯＲゲート１４の出力につながれている。Ｎチ
ャネルトランジスタ１６，１８の各ソースは基準電圧、
この例では接地電圧Ｖｓｓとつながれ、Ｎチャネルトラ
ンジスタ１６，１８の各ドレインはノード２２へ共通接
続される。このノード２２が、デプレッション形Ｎチャ
ネルトランジスタ（Ｄ形トランジスタとする）２０のチ
ャネルを介して共通ソース線ＣＳＬに接続される。Ｄ形
トランジスタ２０のゲートには、電源電圧Ｖｃｃが提供
されている。このＤ形トランジスタ２０は、消去中にソ
ース線ＣＳＬに供給される消去電圧がノード２２に伝達
されるのを防止する保護手段として機能する。
【００１６】この図２に示す共通ソース線駆動回路の動
作を説明する。まず、消去信号バーＥＲＡは、消去中に
論理“Ｌ”状態、これ以外のときには論理“Ｈ”状態に
ある。消去検証信号ＥＲＡｖｆは、消去検証中に論理
“Ｈ”状態、これ以外のときには論理“Ｌ”状態にあ
る。従って、消去検証において信号バーＥＲＡ及び信号
ＥＲＡｖｆは論理“Ｈ”状態にあるので、Ｎチャネルト
ランジスタ１６がＯＮ、Ｎチャネルトランジスタ１８が
ＯＦＦになる。また、この例の消去検証においては図１
（Ｃ）の場合と同様の印加電圧を用いる。即ち、消去対
象のＮＡＮＤセルユニットを構成するメモリセルＭＣの
制御ゲートに基準電圧、例えば接地電圧Ｖｓｓを印加
し、第１選択トランジスタＳＴ１及び第２選択トランジ
スタＳＴ２の各ゲートには電源電圧Ｖｃｃを印加する。
そして、この例で定電流回路として用いるセンスアンプ
ＳＡからの検証電流がビット線に供給される。
作を説明する。まず、消去信号バーＥＲＡは、消去中に
論理“Ｌ”状態、これ以外のときには論理“Ｈ”状態に
ある。消去検証信号ＥＲＡｖｆは、消去検証中に論理
“Ｈ”状態、これ以外のときには論理“Ｌ”状態にあ
る。従って、消去検証において信号バーＥＲＡ及び信号
ＥＲＡｖｆは論理“Ｈ”状態にあるので、Ｎチャネルト
ランジスタ１６がＯＮ、Ｎチャネルトランジスタ１８が
ＯＦＦになる。また、この例の消去検証においては図１
（Ｃ）の場合と同様の印加電圧を用いる。即ち、消去対
象のＮＡＮＤセルユニットを構成するメモリセルＭＣの
制御ゲートに基準電圧、例えば接地電圧Ｖｓｓを印加
し、第１選択トランジスタＳＴ１及び第２選択トランジ
スタＳＴ２の各ゲートには電源電圧Ｖｃｃを印加する。
そして、この例で定電流回路として用いるセンスアンプ
ＳＡからの検証電流がビット線に供給される。
【００１７】消去検証で供給される検証電流は、ＯＮし
た第１選択トランジスタＳＴ１、メモリセルＭＣ、第２
選択トランジスタＳＴ２、更に、図２中のＤ形トランジ
スタ２０及びＮチャネルトランジスタ１６を通じて流れ
ることになる。このときに、Ｎチャネルトランジスタ１
６のＯＮ抵抗は、消去メモリセルＭＣの所望のしきい値
電圧マージンに従って定められる所定値としてある。こ
のＮチャネルトランジスタ１６のＯＮ抵抗による電圧降
下の作用により、検証電流が流れると共通ソース線ＣＳ
Ｌ上に正電圧（＋Ｖｓ）が発生する。これにより、消去
メモリセルＭＣのしきい値電圧マージンが確保されるこ
とになる。このように、正電圧を発生する特別の電圧発
生回路を備えずとも、トランジスタ１６のＯＮ抵抗によ
り自動的にマージンを確保できるようになる。
た第１選択トランジスタＳＴ１、メモリセルＭＣ、第２
選択トランジスタＳＴ２、更に、図２中のＤ形トランジ
スタ２０及びＮチャネルトランジスタ１６を通じて流れ
ることになる。このときに、Ｎチャネルトランジスタ１
６のＯＮ抵抗は、消去メモリセルＭＣの所望のしきい値
電圧マージンに従って定められる所定値としてある。こ
のＮチャネルトランジスタ１６のＯＮ抵抗による電圧降
下の作用により、検証電流が流れると共通ソース線ＣＳ
Ｌ上に正電圧（＋Ｖｓ）が発生する。これにより、消去
メモリセルＭＣのしきい値電圧マージンが確保されるこ
とになる。このように、正電圧を発生する特別の電圧発
生回路を備えずとも、トランジスタ１６のＯＮ抵抗によ
り自動的にマージンを確保できるようになる。
【００１８】一方、読出中には、信号バーＥＲＡは論理
“Ｈ”状態、信号ＥＲＡｖｆは論理“Ｌ”状態にあるの
で、Ｎチャネルトランジスタ１６，１８の両方がＯＮす
ることになる。この場合、Ｎチャネルトランジスタ１
６，１８によるＯＮ抵抗に関しては、並列抵抗であるこ
とからその合成抵抗が低くなる。これにより、読出に際
してセンスアンプＳＡから検証電流と同値の読出電流が
供給されるとその合成抵抗による電圧降下は、消去検証
におけるときの電圧降下より小さくなる。これら消去検
証時の電圧降下と読出時の電圧降下との間の差が消去メ
モリセルＭＣに対する読出時実効しきい値電圧マージン
になり、消去メモリセルＭＣのデータを安定して読出せ
ることになる。例えば、Ｎチャネルトランジスタ１６，
１８のＯＮ抵抗がそれぞれ６２．５Ω、１２．５Ωであ
り、センスアンプＳＡの供給電流が約４μＡである場
合、読出における共通ソース線ＣＳＬ上の電圧レベルは
約０．２Ｖ、消去検証における共通ソース線ＣＳＬ上の
電圧レベルは約１Ｖになる。従って、ほぼ０．８Ｖの十
分な読出時実効しきい値電圧マージンを得ることができ
る。
“Ｈ”状態、信号ＥＲＡｖｆは論理“Ｌ”状態にあるの
で、Ｎチャネルトランジスタ１６，１８の両方がＯＮす
ることになる。この場合、Ｎチャネルトランジスタ１
６，１８によるＯＮ抵抗に関しては、並列抵抗であるこ
とからその合成抵抗が低くなる。これにより、読出に際
してセンスアンプＳＡから検証電流と同値の読出電流が
供給されるとその合成抵抗による電圧降下は、消去検証
におけるときの電圧降下より小さくなる。これら消去検
証時の電圧降下と読出時の電圧降下との間の差が消去メ
モリセルＭＣに対する読出時実効しきい値電圧マージン
になり、消去メモリセルＭＣのデータを安定して読出せ
ることになる。例えば、Ｎチャネルトランジスタ１６，
１８のＯＮ抵抗がそれぞれ６２．５Ω、１２．５Ωであ
り、センスアンプＳＡの供給電流が約４μＡである場
合、読出における共通ソース線ＣＳＬ上の電圧レベルは
約０．２Ｖ、消去検証における共通ソース線ＣＳＬ上の
電圧レベルは約１Ｖになる。従って、ほぼ０．８Ｖの十
分な読出時実効しきい値電圧マージンを得ることができ
る。
【００１９】図３には、共通ソース線駆動回路の第２の
実施形態を示す。即ち、図２の共通ソース線駆動回路の
構成に加え、Ｎチャネルトランジスタ１６のドレインと
ノード２２との間に抵抗３０を設けた回路である。この
回路でも、消去検証中の信号バーＥＲＡ及び信号ＥＲＡ
ｖｆの論理“Ｈ”でＮチャネルトランジスタ１８はＯＦ
Ｆ、Ｎチャネルトランジスタ１６はＯＮとなる。従っ
て、センスアンプＳＡから検証電流が流れたときのＮチ
ャネルトランジスタ１６のＯＮ抵抗と抵抗３０の抵抗と
の和による電圧降下値が、共通ソース線ＣＳＬの電圧レ
ベルになり、消去検証でのしきい値電圧マージンを確保
できる。また、読出中の共通ソース線ＣＳＬの電圧レベ
ルは、トランジスタ１６，１８のＯＮ抵抗及び抵抗３０
の抵抗、そして読出電流により決定され、消去メモリセ
ルＭＣに対する十分な読出時実効しきい値電圧マージン
を得られる。
実施形態を示す。即ち、図２の共通ソース線駆動回路の
構成に加え、Ｎチャネルトランジスタ１６のドレインと
ノード２２との間に抵抗３０を設けた回路である。この
回路でも、消去検証中の信号バーＥＲＡ及び信号ＥＲＡ
ｖｆの論理“Ｈ”でＮチャネルトランジスタ１８はＯＦ
Ｆ、Ｎチャネルトランジスタ１６はＯＮとなる。従っ
て、センスアンプＳＡから検証電流が流れたときのＮチ
ャネルトランジスタ１６のＯＮ抵抗と抵抗３０の抵抗と
の和による電圧降下値が、共通ソース線ＣＳＬの電圧レ
ベルになり、消去検証でのしきい値電圧マージンを確保
できる。また、読出中の共通ソース線ＣＳＬの電圧レベ
ルは、トランジスタ１６，１８のＯＮ抵抗及び抵抗３０
の抵抗、そして読出電流により決定され、消去メモリセ
ルＭＣに対する十分な読出時実効しきい値電圧マージン
を得られる。
【００２０】図４には、共通ソース線駆動回路の第３の
実施形態を示す。この回路は、Ｄ形トランジスタ２８の
チャネルとＮチャネルトランジスタ２６のチャネルと
を、共通ソース線ＣＳＬと接地電圧Ｖｓｓとの間に直列
接続した構成である。そして、Ｄ形トランジスタ２８の
ゲートへ消去検証信号ＥＲＡｖｆをインバータ２４で反
転して入力し、Ｎチャネルトランジスタ２６のゲートに
消去信号バーＥＲＡを入力している。消去検証ではＤ形
トランジスタ２８のゲートに接地電圧Ｖｓｓが印加さ
れ、読出ではＤ形トランジスタ２８のゲートに接地電圧
Ｖｓｓより高い電源電圧Ｖｃｃが印加される。これによ
り、読出中のＤ形トランジスタ２８のＯＮ抵抗は消去検
証中のＯＮ抵抗より低くなる。消去検証及び読出中にＮ
チャネルトランジスタ２６はＯＮになるので、消去検証
におけるしきい値電圧マージンを確保することができ、
そして、ゲートの電圧レベルにより決定されるＤ形トラ
ンジスタ２８のＯＮ抵抗に従って消去メモリセルＭＣに
対する読出時実効しきい値電圧マージンが得られる。
実施形態を示す。この回路は、Ｄ形トランジスタ２８の
チャネルとＮチャネルトランジスタ２６のチャネルと
を、共通ソース線ＣＳＬと接地電圧Ｖｓｓとの間に直列
接続した構成である。そして、Ｄ形トランジスタ２８の
ゲートへ消去検証信号ＥＲＡｖｆをインバータ２４で反
転して入力し、Ｎチャネルトランジスタ２６のゲートに
消去信号バーＥＲＡを入力している。消去検証ではＤ形
トランジスタ２８のゲートに接地電圧Ｖｓｓが印加さ
れ、読出ではＤ形トランジスタ２８のゲートに接地電圧
Ｖｓｓより高い電源電圧Ｖｃｃが印加される。これによ
り、読出中のＤ形トランジスタ２８のＯＮ抵抗は消去検
証中のＯＮ抵抗より低くなる。消去検証及び読出中にＮ
チャネルトランジスタ２６はＯＮになるので、消去検証
におけるしきい値電圧マージンを確保することができ、
そして、ゲートの電圧レベルにより決定されるＤ形トラ
ンジスタ２８のＯＮ抵抗に従って消去メモリセルＭＣに
対する読出時実効しきい値電圧マージンが得られる。
【００２１】
【発明の効果】以上述べてきたように本発明によれば、
消去検証中の供給電流値と共通ソース線駆動回路に設け
たトランジスタ等の抵抗手段による抵抗値とにより決定
される電圧降下値が共通ソース線上に現れる構成とした
ので、別途の特別な電圧発生回路を用いずとも簡単な構
成で消去メモリセルのしきい値電圧マージンを確保でき
るようになる。しかも、消去検証と読出で共通ソース線
上に異なる電圧が現れるようにしてあり、消去メモリセ
ルの安定読出を行い得る。
消去検証中の供給電流値と共通ソース線駆動回路に設け
たトランジスタ等の抵抗手段による抵抗値とにより決定
される電圧降下値が共通ソース線上に現れる構成とした
ので、別途の特別な電圧発生回路を用いずとも簡単な構
成で消去メモリセルのしきい値電圧マージンを確保でき
るようになる。しかも、消去検証と読出で共通ソース線
上に異なる電圧が現れるようにしてあり、消去メモリセ
ルの安定読出を行い得る。
【図１】消去検証でＮＡＮＤセルユニットに印加される
電圧関係を示す説明図。
電圧関係を示す説明図。
【図２】本発明による共通ソース線駆動回路の第１実施
形態を示す概略回路図。
形態を示す概略回路図。
【図３】本発明による共通ソース線駆動回路の第２実施
形態を示す概略回路図。
形態を示す概略回路図。
【図４】本発明による共通ソース線駆動回路の第３実施
形態を示す概略回路図。
形態を示す概略回路図。
ＮＵ ＮＡＮＤセルユニット バーＥＲＡ 消去信号 バーＥＲＡｖｆ 消去検証信号 ＣＳＬ 共通ソース線 Ｖｃｃ 電源電圧 ＧＮＤ，Ｖｓｓ 接地電圧（基準電圧） １６，１８，２８，３０ 抵抗手段
Claims (9)
- 【請求項１】 消去可能な多数のフローティングゲート
形メモリセルに接続される共通ソース線を駆動する不揮
発性半導体メモリの共通ソース線駆動回路において、 消去検証及び読出に際し定電流回路からビット線へ供給
される電流に応じて消去検証と読出で相互に異なる電圧
を共通ソース線に提供する抵抗手段を備えたことを特徴
とする共通ソース線駆動回路。 - 【請求項２】 読出で共通ソース線に提供される電圧が
消去検証で共通ソース線に提供される電圧より低い請求
項１記載の共通ソース線駆動回路。 - 【請求項３】 抵抗手段としてトランジスタのＯＮ抵抗
を使用する請求項１又は請求項２記載の共通ソース線駆
動回路。 - 【請求項４】 抵抗手段は、共通ソース線と基準電圧と
の間に並列に設けた少なくとも２つのトランジスタで構
成され、消去検証で前記トランジスタのいずれかがＯＮ
し、読出で前記トランジスタの全部がＯＮするようにな
っている請求項３記載の共通ソース線駆動回路。 - 【請求項５】 複数の消去可能なフローティングゲート
形メモリセルを直列接続してなるＮＡＮＤセルユニット
に接続される共通ソース線を駆動する不揮発性半導体メ
モリの共通ソース線駆動回路において、 消去検証及び読出に際し定電流回路からビット線へ供給
される電流に応じて消去検証と読出で相互に異なる電圧
を共通ソース線に提供する抵抗手段を備えたことを特徴
とする共通ソース線駆動回路。 - 【請求項６】 読出で共通ソース線に提供される電圧が
消去検証で共通ソース線に提供される電圧より低い請求
項５記載の共通ソース線駆動回路。 - 【請求項７】 抵抗手段は、共通ソース線と基準電圧と
の間に並列に設けた少なくとも２個のトランジスタで構
成され、消去検証で前記トランジスタのいずれかがＯＮ
し、読出で前記トランジスタの全部がＯＮするようにな
っている請求項６記載の共通ソース線駆動回路。 - 【請求項８】 ビット線と共通ソース線との間に直列接
続した複数のフローティングゲート形メモリセルの消去
検証に際し、ビット線から電流を流して各メモリセルの
しきい値電圧を検証するための電圧を共通ソース線に提
供する不揮発性半導体メモリの共通ソース線駆動回路に
おいて、 前記共通ソース線に提供する電圧のレベルを決定するた
めに抵抗手段を使用することを特徴とする共通ソース線
駆動回路。 - 【請求項９】 抵抗手段として少なくとも１つのトラン
ジスタのＯＮ抵抗を利用する請求項８記載の共通ソース
線駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P230 | 1995-01-07 | ||
| KR1019950000230A KR0142364B1 (ko) | 1995-01-07 | 1995-01-07 | 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255492A true JPH08255492A (ja) | 1996-10-01 |
| JP2801879B2 JP2801879B2 (ja) | 1998-09-21 |
Family
ID=19406510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP85296A Expired - Lifetime JP2801879B2 (ja) | 1995-01-07 | 1996-01-08 | 不揮発性半導体メモリの共通ソース線駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808935A (ja) |
| JP (1) | JP2801879B2 (ja) |
| KR (1) | KR0142364B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006107709A (ja) * | 2004-10-05 | 2006-04-20 | Samsung Electronics Co Ltd | 読み取り特性を向上させることができる不揮発性メモリ装置の共通ソースライン制御スキーム |
| JP2006139895A (ja) * | 2004-11-11 | 2006-06-01 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリ素子の消去検証方法及びそのｎａｎｄ型フラッシュメモリ素子 |
| JP2010198726A (ja) * | 2006-03-29 | 2010-09-09 | Mosaid Technol Inc | ページ消去を有する不揮発性半導体メモリ |
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| US8014199B2 (en) * | 2006-05-22 | 2011-09-06 | Spansion Llc | Memory system with switch element |
| US7978518B2 (en) * | 2007-12-21 | 2011-07-12 | Mosaid Technologies Incorporated | Hierarchical common source line structure in NAND flash memory |
Citations (2)
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| JPH06150675A (ja) * | 1992-11-11 | 1994-05-31 | Sharp Corp | フラッシュメモリ |
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| JPS63153799A (ja) * | 1986-08-08 | 1988-06-27 | Nec Corp | 半導体メモリ |
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1995
- 1995-01-07 KR KR1019950000230A patent/KR0142364B1/ko not_active IP Right Cessation
-
1996
- 1996-01-08 JP JP85296A patent/JP2801879B2/ja not_active Expired - Lifetime
- 1996-01-11 US US08/585,311 patent/US5808935A/en not_active Expired - Lifetime
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|---|---|
| KR0142364B1 (ko) | 1998-07-15 |
| US5808935A (en) | 1998-09-15 |
| KR960030251A (ko) | 1996-08-17 |
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