JP2000195283A - フラッシュメモリ装置用多段階パルス発生回路 - Google Patents
フラッシュメモリ装置用多段階パルス発生回路Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Abstract
(57)【要約】
【課題】 ポジティブチャージポンプ回路から発生する
高電圧は固定させ、これと比較される基準電圧の電位を
変化させることにより、回路構成を簡単化し且つ素子の
面積を減少させることのできるフラッシュメモリ装置用
多段階パルス発生回路を提供する。 【解決手段】 本発明によるフラッシュメモリ装置用多
段階パルス発生回路は、一定電圧を発生させるための基
準電圧発生回路と、前記基準電圧発生回路の出力電圧及
びこのフィードバック値を入力として比較した後出力す
るための第1比較手段と、前記第1比較手段の出力電圧を
降下して所望の電圧を得るための電圧降下手段と、所望
の高電圧を発生させるためのポジティブチャージポンプ
回路と、前記ポジティブチャージポンプ回路の出力電圧
を降下させるためのダイオードチェーンと、前記電圧降
下手段の出力電圧と前記ダイオードチェーンの出力電圧
とを比較して出力するための第2比較手段と、前記第2比
較手段の出力に基づいてポジティブチャージポンプ回路
の出力電圧を制御するためのスイッチング手段とを含ん
でなることを特徴とする。
高電圧は固定させ、これと比較される基準電圧の電位を
変化させることにより、回路構成を簡単化し且つ素子の
面積を減少させることのできるフラッシュメモリ装置用
多段階パルス発生回路を提供する。 【解決手段】 本発明によるフラッシュメモリ装置用多
段階パルス発生回路は、一定電圧を発生させるための基
準電圧発生回路と、前記基準電圧発生回路の出力電圧及
びこのフィードバック値を入力として比較した後出力す
るための第1比較手段と、前記第1比較手段の出力電圧を
降下して所望の電圧を得るための電圧降下手段と、所望
の高電圧を発生させるためのポジティブチャージポンプ
回路と、前記ポジティブチャージポンプ回路の出力電圧
を降下させるためのダイオードチェーンと、前記電圧降
下手段の出力電圧と前記ダイオードチェーンの出力電圧
とを比較して出力するための第2比較手段と、前記第2比
較手段の出力に基づいてポジティブチャージポンプ回路
の出力電圧を制御するためのスイッチング手段とを含ん
でなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置用多段階パルス(Multi-Step Pulse)発生回路に係り、
特に複雑な素子を使用することなく簡単な素子のみで多
段階パルスを発生することにより、素子の面積を減少
し、カップリング現象を防止することのできるフラッシ
ュメモリ装置用多段階パルス発生回路に関する。
置用多段階パルス(Multi-Step Pulse)発生回路に係り、
特に複雑な素子を使用することなく簡単な素子のみで多
段階パルスを発生することにより、素子の面積を減少
し、カップリング現象を防止することのできるフラッシ
ュメモリ装置用多段階パルス発生回路に関する。
【０００２】
【従来の技術】フラッシュメモリ装置の消去またはプロ
グラム時、セルのしきい値電圧レベルを改善させるため
に多段階パルスを利用する。この場合、セルのしきい値
電圧レベルは改善することができるが、素子の面積が増
加するといった問題点がある。
グラム時、セルのしきい値電圧レベルを改善させるため
に多段階パルスを利用する。この場合、セルのしきい値
電圧レベルは改善することができるが、素子の面積が増
加するといった問題点がある。
【０００３】図１は従来のフラッシュメモリ装置用多段
階パルス発生回路を説明するために示した回路図であ
る。
階パルス発生回路を説明するために示した回路図であ
る。
【０００４】イネーブル信号（ＥＮ）に基づいて、第1
比較器ＣＯＭ１１は基準電圧ＶREFと第1比較器ＣＯＭ１
１の出力電圧ｆｂの再入力を受けて比較した後出力す
る。この時、第1比較器ＣＯＭ１１が動作するためには
第１比較器ＣＯＭ１１の入力値ＶR EFとｆｂが同一の固
定電位を持たなければならない。第1比較器ＣＯＭ１１
の出力値は第1乃至3抵抗Ｒ１乃至Ｒ３を介して一定電位
だけ降下した後、第2比較器ＣＯＭ１２に入力される。
比較器ＣＯＭ１１は基準電圧ＶREFと第1比較器ＣＯＭ１
１の出力電圧ｆｂの再入力を受けて比較した後出力す
る。この時、第1比較器ＣＯＭ１１が動作するためには
第１比較器ＣＯＭ１１の入力値ＶR EFとｆｂが同一の固
定電位を持たなければならない。第1比較器ＣＯＭ１１
の出力値は第1乃至3抵抗Ｒ１乃至Ｒ３を介して一定電位
だけ降下した後、第2比較器ＣＯＭ１２に入力される。
【０００５】一方、ポジティブチャージポンプ(positiv
e charge pump)回路１０からの入力電圧ＶPPIは、高電
圧(High Voltage)ラッチ手段１１によって作動するスイ
ッチ回路１２によって駆動されるダイオードチェーン１
３のもつ抵抗値に応じて一定電位に降下して第2比較器
ＣＯＭ１２に入力される。第2比較器ＣＯＭ１２は基準
電圧ＶREFに基づいて決定された電圧（ＶREFINT：第1入
力電圧）と入力電圧ＶPPIに基づいて決定された電圧
（ＶREGLEVEL：第２入力電圧）とを比較し、ＶREGLEV EL
がＶREFINTより高い場合には高電位を出力して第1ＮＭ
ＯＳトランジスタＭ１１をターンオンさせることによ
り、出力電圧ＯＵＴを低くする。反面、ＶREGLEV ELがＶ
REFINTより低い場合、第2比較器ＣＯＭ１２は低電位を
出力して第1ＮＭＯＳトランジスタＭ１１をターンオフ
させることにより、入力電圧ＶPPIが再び高くなれるよ
うにする。このような第2比較器ＣＯＭ１２の第2入力電
圧ＶREFLEVELの電位はダイオードチェーン１３によって
決定される。ダイオードチェーン１３を構成する各ＰＭ
ＯＳダイオードＤ１１乃至Ｄ１ｎはスイッチング手段１
２内の各スイッチＳ１１乃至Ｓ１ｎによって制御され
る。なお、スイッチング手段１２は高電圧ラッチ手段１
１によって制御される。高電圧ラッチ手段１１の第1乃
至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮはレベルシフター
として動作し、ポジティブチャージポンプ回路１０から
の入力電圧ＶPPIをラッチし上それぞれの制御信号Ｃ１
乃至Ｃｎによって低電位を出力する回路である。もし、
制御信号Ｃ３によって第３高電圧ラッチ回路Ｌ３からロ
ーレベルの電圧が出力されると、スイッチＳ１３がオン
されてダイオードＤ１３は動作しなくなる。これによ
り、入力電圧Ｖ PPIはダイオードＤ１３を経ずスイッチ
Ｓ１３を介して第１ノードＫ１１に入力される。結局、
ポジティブチャージポンプ回路１０の出力電圧ＶPPIは
以後のダイオードＤ１４乃至Ｄ１ｎのしきい値電圧に該
当する分だけ電圧降下した後、第２ノードＫ１２に入力
される。一方、イネーブル信号ＥＮによって第２ＮＭＯ
ＳトランジスタＮ１０がターンオンされる反面、第３Ｎ
ＭＯＳトランジスタＮ１１はターンオフされるので、第
２ノードＫ１２に印加された電圧は第２比較器ＣＯＭ１
２に入力される。
e charge pump)回路１０からの入力電圧ＶPPIは、高電
圧(High Voltage)ラッチ手段１１によって作動するスイ
ッチ回路１２によって駆動されるダイオードチェーン１
３のもつ抵抗値に応じて一定電位に降下して第2比較器
ＣＯＭ１２に入力される。第2比較器ＣＯＭ１２は基準
電圧ＶREFに基づいて決定された電圧（ＶREFINT：第1入
力電圧）と入力電圧ＶPPIに基づいて決定された電圧
（ＶREGLEVEL：第２入力電圧）とを比較し、ＶREGLEV EL
がＶREFINTより高い場合には高電位を出力して第1ＮＭ
ＯＳトランジスタＭ１１をターンオンさせることによ
り、出力電圧ＯＵＴを低くする。反面、ＶREGLEV ELがＶ
REFINTより低い場合、第2比較器ＣＯＭ１２は低電位を
出力して第1ＮＭＯＳトランジスタＭ１１をターンオフ
させることにより、入力電圧ＶPPIが再び高くなれるよ
うにする。このような第2比較器ＣＯＭ１２の第2入力電
圧ＶREFLEVELの電位はダイオードチェーン１３によって
決定される。ダイオードチェーン１３を構成する各ＰＭ
ＯＳダイオードＤ１１乃至Ｄ１ｎはスイッチング手段１
２内の各スイッチＳ１１乃至Ｓ１ｎによって制御され
る。なお、スイッチング手段１２は高電圧ラッチ手段１
１によって制御される。高電圧ラッチ手段１１の第1乃
至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮはレベルシフター
として動作し、ポジティブチャージポンプ回路１０から
の入力電圧ＶPPIをラッチし上それぞれの制御信号Ｃ１
乃至Ｃｎによって低電位を出力する回路である。もし、
制御信号Ｃ３によって第３高電圧ラッチ回路Ｌ３からロ
ーレベルの電圧が出力されると、スイッチＳ１３がオン
されてダイオードＤ１３は動作しなくなる。これによ
り、入力電圧Ｖ PPIはダイオードＤ１３を経ずスイッチ
Ｓ１３を介して第１ノードＫ１１に入力される。結局、
ポジティブチャージポンプ回路１０の出力電圧ＶPPIは
以後のダイオードＤ１４乃至Ｄ１ｎのしきい値電圧に該
当する分だけ電圧降下した後、第２ノードＫ１２に入力
される。一方、イネーブル信号ＥＮによって第２ＮＭＯ
ＳトランジスタＮ１０がターンオンされる反面、第３Ｎ
ＭＯＳトランジスタＮ１１はターンオフされるので、第
２ノードＫ１２に印加された電圧は第２比較器ＣＯＭ１
２に入力される。
【０００６】このような多段階パルス発生回路は、第２
比較器の第２入力信号ＶREGLEVELの電位を決定するダイ
オードチェーン１３を構成するダイオードＤ１１乃至Ｄ
１ｎの個数を各場合ごとに異にすると、ダイオード個数
に該当するダイオードのしきい値電圧分だけ降下した電
位を有する第２比較器の第２入力電位ＶREGLEVELが変っ
て所望のＶPPI電位を得ることができる。このためには
ダイオードチェーン１３の各ダイオードＤ１１乃至Ｄ１
ｎをオン／オフさせるスイッチとしてのＰＭＯＳトラン
ジスタＳ１１乃至Ｓ１ｎのゲート制御回路である第１乃
至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮが所望する段階の
数だけ必要となる。そして、各スイッチＳ１１乃至Ｓ１
ｎを駆動させる過程においてスイッチを構成する各トラ
ンジスタの大きさが適切でなければ、各トランジスタＳ
１１乃至Ｓ１ｎの接合とｎウェルが共通に連結されてお
り、このトランジスタＳ１１乃至Ｓ１ｎの接合と各ダイ
オードＤ１１乃至Ｄ１ｎゲートの接合が共通に連結され
ているので、寄生キャパシタのカップリングが生じて回
路が誤動作を起こす恐れがある。また、ポジティブチャ
ージポンプ回路１０の出力電位ＶPPIがダイオードチェ
ーンを経て第2比較器ＣＯＭ１２で比較された後ディス
チャージされる一連のフィードバック構造をもつことに
より発生する必然的な遅延が存在するという問題点があ
る。
比較器の第２入力信号ＶREGLEVELの電位を決定するダイ
オードチェーン１３を構成するダイオードＤ１１乃至Ｄ
１ｎの個数を各場合ごとに異にすると、ダイオード個数
に該当するダイオードのしきい値電圧分だけ降下した電
位を有する第２比較器の第２入力電位ＶREGLEVELが変っ
て所望のＶPPI電位を得ることができる。このためには
ダイオードチェーン１３の各ダイオードＤ１１乃至Ｄ１
ｎをオン／オフさせるスイッチとしてのＰＭＯＳトラン
ジスタＳ１１乃至Ｓ１ｎのゲート制御回路である第１乃
至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮが所望する段階の
数だけ必要となる。そして、各スイッチＳ１１乃至Ｓ１
ｎを駆動させる過程においてスイッチを構成する各トラ
ンジスタの大きさが適切でなければ、各トランジスタＳ
１１乃至Ｓ１ｎの接合とｎウェルが共通に連結されてお
り、このトランジスタＳ１１乃至Ｓ１ｎの接合と各ダイ
オードＤ１１乃至Ｄ１ｎゲートの接合が共通に連結され
ているので、寄生キャパシタのカップリングが生じて回
路が誤動作を起こす恐れがある。また、ポジティブチャ
ージポンプ回路１０の出力電位ＶPPIがダイオードチェ
ーンを経て第2比較器ＣＯＭ１２で比較された後ディス
チャージされる一連のフィードバック構造をもつことに
より発生する必然的な遅延が存在するという問題点があ
る。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、ポジティブチャージポンプ回路から発生する高電圧
は固定させ、これと比較される基準電圧の電位を変化さ
せることにより、回路構成を簡単化し且つ素子の面積を
減少させることのできるフラッシュメモリ装置用多段階
パルス発生回路を提供することにある。
は、ポジティブチャージポンプ回路から発生する高電圧
は固定させ、これと比較される基準電圧の電位を変化さ
せることにより、回路構成を簡単化し且つ素子の面積を
減少させることのできるフラッシュメモリ装置用多段階
パルス発生回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明によるフラッシュメモリ装置用多段階パルス発
生回路は、一定電圧を発生させるための基準電圧発生回
路と、前記基準電圧発生回路の出力電圧及びこのフィー
ドバック値を入力として比較した後出力するための第1
比較手段と、前記第1比較手段の出力電圧を降下して所
望の電圧を得るための電圧降下手段と、所望の高電圧を
発生させるためのポジティブチャージポンプ回路と、前
記ポジティブチャージポンプ回路の出力電圧を降下させ
るためのダイオードチェーンと、前記電圧降下手段の出
力電圧及び前記ダイオードチェーンの出力電圧とを比較
して出力するための第2比較手段と、前記第2比較手段の
出力に基づいてポジティブチャージポンプ回路の出力電
圧を制御するためのスイッチング手段とを含んでなるこ
とを特徴とする。
の本発明によるフラッシュメモリ装置用多段階パルス発
生回路は、一定電圧を発生させるための基準電圧発生回
路と、前記基準電圧発生回路の出力電圧及びこのフィー
ドバック値を入力として比較した後出力するための第1
比較手段と、前記第1比較手段の出力電圧を降下して所
望の電圧を得るための電圧降下手段と、所望の高電圧を
発生させるためのポジティブチャージポンプ回路と、前
記ポジティブチャージポンプ回路の出力電圧を降下させ
るためのダイオードチェーンと、前記電圧降下手段の出
力電圧及び前記ダイオードチェーンの出力電圧とを比較
して出力するための第2比較手段と、前記第2比較手段の
出力に基づいてポジティブチャージポンプ回路の出力電
圧を制御するためのスイッチング手段とを含んでなるこ
とを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１０】図2（ａ）及び図３は本発明の第1実施例に
よるフラッシュメモリ装置用多段階パルス発生回路を説
明するための回路図及び各信号の波形図である。
よるフラッシュメモリ装置用多段階パルス発生回路を説
明するための回路図及び各信号の波形図である。
【００１１】図２に示すように、本発明の第1実施例に
よる多段階パルス発生回路は、一定電圧を発生させるた
めの基準電圧発生回路２１、基準電圧発生回路２１の出
力電圧ＶREF及びこのフィードバック信号Ｆｂを入力と
して比較した後出力するための第1比較手段ＣＯＭ２
１、第1比較手段ＣＯＭ２１の出力電圧を降下して所望
の電圧を得るための電圧降下手段２２、所望の高電圧を
発生させるためのポジティブチャージポンプ回路２３、
ポジティブチャージポンプ回路の出力電圧ＶPPIを降下
させるためのダイオードチェーン２４、電圧降下手段２
２の出力電圧及びダイオードチェーン２４の出力電圧と
を比較して出力するための第２比較手段ＣＯＭ２２、及
び第２比較手段ＣＯＭ２２の出力に基づいてポジティブ
チャージポンプ回路２３の出力電圧ＶPPIを制御するた
めのスイッチング手段Ｍ２１から構成される。
よる多段階パルス発生回路は、一定電圧を発生させるた
めの基準電圧発生回路２１、基準電圧発生回路２１の出
力電圧ＶREF及びこのフィードバック信号Ｆｂを入力と
して比較した後出力するための第1比較手段ＣＯＭ２
１、第1比較手段ＣＯＭ２１の出力電圧を降下して所望
の電圧を得るための電圧降下手段２２、所望の高電圧を
発生させるためのポジティブチャージポンプ回路２３、
ポジティブチャージポンプ回路の出力電圧ＶPPIを降下
させるためのダイオードチェーン２４、電圧降下手段２
２の出力電圧及びダイオードチェーン２４の出力電圧と
を比較して出力するための第２比較手段ＣＯＭ２２、及
び第２比較手段ＣＯＭ２２の出力に基づいてポジティブ
チャージポンプ回路２３の出力電圧ＶPPIを制御するた
めのスイッチング手段Ｍ２１から構成される。
【００１２】第１比較手段ＣＯＭ２１は基準電圧発生回
路２１から生成された基準電圧ＶREFとこのフィードバ
ック信号Ｆｂとを比較して出力する。第１比較手段ＣＯ
Ｍ２１が動作するために、第１比較手段ＣＯＭ２１の２
つの入力信号ＶREF及びＦｂはＶREF＝Ｆｂの固定電位を
保持しなければならない。第１比較手段ＣＯＭ２１の出
力信号は電圧降下手段２２に入力されて一定電位だけ降
下した後、第２比較手段ＣＯＭ２２に入力される。電圧
降下手段２２は第１比較手段ＣＯＭ２１の出力端子及び
接地端子ＶSS間に直列連結された多数の抵抗Ｒ20（Ｒ21
乃至Ｒ2N）及び各抵抗の両端に接続される多数のスイッ
チＳ20（Ｓ21乃至Ｓ2N-1）とから構成される。ポジティ
ブチャージポンプ回路２３からポンピングされて出力さ
れる高電位の電圧ＶPPIはダイオードチェーン２４によ
って電圧降下した後、第２比較手段ＣＯＭ２２に入力さ
れる。第２比較手段ＣＯＭ２２は電圧降下手段２２の出
力値とダイオードチェーン２４の出力値とを比較し、ダ
イオードチェーン２４の出力値が電圧降下手段２２の出
力値より大きい場合には、ハイレベルの電位を出力して
スイッチング手段Ｍ２１をターンオンさせる。これによ
り、ポジティブチャージポンプ回路２３から接地端子Ｖ
SSへの電流パスが行われ、ポンピングされた電位がこれ
以上上昇しないようにする。反面、ダイオードチェーン
２４の出力値が電圧降下手段２２の出力値より小さい場
合にはローレベルの電位を出力してスイッチング手段Ｍ
２１をターンオフさせる。これにより、ポジティブチャ
ージポンプ回路２３から接地端子Ｖｓｓへの電流パスは
行われず、ポジティブチャージポンプ回路２３の出力電
圧は再び上昇する。
路２１から生成された基準電圧ＶREFとこのフィードバ
ック信号Ｆｂとを比較して出力する。第１比較手段ＣＯ
Ｍ２１が動作するために、第１比較手段ＣＯＭ２１の２
つの入力信号ＶREF及びＦｂはＶREF＝Ｆｂの固定電位を
保持しなければならない。第１比較手段ＣＯＭ２１の出
力信号は電圧降下手段２２に入力されて一定電位だけ降
下した後、第２比較手段ＣＯＭ２２に入力される。電圧
降下手段２２は第１比較手段ＣＯＭ２１の出力端子及び
接地端子ＶSS間に直列連結された多数の抵抗Ｒ20（Ｒ21
乃至Ｒ2N）及び各抵抗の両端に接続される多数のスイッ
チＳ20（Ｓ21乃至Ｓ2N-1）とから構成される。ポジティ
ブチャージポンプ回路２３からポンピングされて出力さ
れる高電位の電圧ＶPPIはダイオードチェーン２４によ
って電圧降下した後、第２比較手段ＣＯＭ２２に入力さ
れる。第２比較手段ＣＯＭ２２は電圧降下手段２２の出
力値とダイオードチェーン２４の出力値とを比較し、ダ
イオードチェーン２４の出力値が電圧降下手段２２の出
力値より大きい場合には、ハイレベルの電位を出力して
スイッチング手段Ｍ２１をターンオンさせる。これによ
り、ポジティブチャージポンプ回路２３から接地端子Ｖ
SSへの電流パスが行われ、ポンピングされた電位がこれ
以上上昇しないようにする。反面、ダイオードチェーン
２４の出力値が電圧降下手段２２の出力値より小さい場
合にはローレベルの電位を出力してスイッチング手段Ｍ
２１をターンオフさせる。これにより、ポジティブチャ
ージポンプ回路２３から接地端子Ｖｓｓへの電流パスは
行われず、ポジティブチャージポンプ回路２３の出力電
圧は再び上昇する。
【００１３】このようなスイッチング手段Ｍ２１のター
ンオン及びターンオフを決定する第2比較手段ＣＯＭ２
２の出力値は従来の場合、ダイオードチェーンのオン／
オフを決定する高電圧ラッチ回路によって決定された。
しかし、高電圧ラッチ回路は素子内の占有面積が大き
く、高電圧ラッチ回路によって制御されるスイッチング
回路を構成するトランジスタ及びダイオード間の寄生キ
ャパシタンスによるカップリングが発生するという問題
点がある。これを解決するために、本発明では第1比較
手段ＣＯＭ２１の出力端に電圧降下手段２２を接続し、
これを用いてスイッチング手段Ｍ２１を制御する。
ンオン及びターンオフを決定する第2比較手段ＣＯＭ２
２の出力値は従来の場合、ダイオードチェーンのオン／
オフを決定する高電圧ラッチ回路によって決定された。
しかし、高電圧ラッチ回路は素子内の占有面積が大き
く、高電圧ラッチ回路によって制御されるスイッチング
回路を構成するトランジスタ及びダイオード間の寄生キ
ャパシタンスによるカップリングが発生するという問題
点がある。これを解決するために、本発明では第1比較
手段ＣＯＭ２１の出力端に電圧降下手段２２を接続し、
これを用いてスイッチング手段Ｍ２１を制御する。
【００１４】電圧降下手段２２のスイッチＳ21乃至Ｓ2N
は例えば、図３に示したような波形に制御される。
は例えば、図３に示したような波形に制御される。
【００１５】全てのスイッチＳ21乃至Ｓ2N-1がオフ状態
であれば（時点ｔ２１）、第1比較手段ＣＯＭ２１の出
力電位は抵抗Ｒ21乃至Ｒ2N-1を介して降下し、これによ
り第2比較手段ＣＯＭ２２の第1入力電圧Ｖ21はＶ21＝Ｖ
REF×Ｒ2N／（Ｒ21＋Ｒ22＋．．．．＋Ｒ2N-1）とな
る。この時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22
が第1入力電圧Ｖ21より大きいため、第2比較手段ＣＯＭ
２２の出力値はハイレベルとなってスイッチング手段Ｍ
２１をターンオンさせる。スイッチング手段Ｍ２１がタ
ーンオンされるにつれて接地端子ＶSSへの電流パスが行
われ、ポジティブチャージポンプ回路２３でポンピング
されている電位は上昇しなくなる。また、この時の出力
電位ＯＵＴは最小Ｖｍｉｎとなる。スイッチＳ21がオン
されると（時点ｔ２２）Ｖ21＝ＶREF×Ｒ2N／（Ｒ22＋
Ｒ23＋．．．．．＋Ｒ2N-1）となり、スイッチＳ21及び
Ｓ22がオンされると（時点ｔ２３）Ｖ21＝ＶREF×Ｒ2N
／（Ｒ2 3＋Ｒ24＋．．．．．＋Ｒ2N-1）となる。この
時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22は全ての
スイッチＳ21乃至Ｓ2N-1がオフ状態である前段階で降下
した状態なので、第1入力電圧Ｖ21より低い電位を有す
る。したがって、第2比較手段ＣＯＭ２２の出力値はロ
ーレベルとなり、これによりスイッチング手段Ｍ２１は
ターンオフされる。スイッチング手段Ｍ２１がターンオ
フされるにつれてポジティブチャージポンプ回路２３で
ポンピングされている電位は上昇する。このような過程
を繰り返し上すべてのスイッチＳ21乃至Ｓ2N-1がオン状
態になると（時点ｔｎ）、出力電圧ＯＵＴは最高電位Ｖ
ｍａｘになる。このような原理を用いて第2比較手段Ｃ
ＯＭ２２の第1入力電圧Ｖ21を得ることができ、結果的
に出力電位ＯＵＴを調節することが可能になる。また、
一般に用いられる基準電圧ＶREFは電源電圧ＶCCより相
当低い電位（例えば、１〜１．２Ｖ）を使用するので、
電圧降下手段２２の各スイッチを制御するために特別な
高電位が不要であり、電源電圧ＶCCのみで制御が可能で
ある。
であれば（時点ｔ２１）、第1比較手段ＣＯＭ２１の出
力電位は抵抗Ｒ21乃至Ｒ2N-1を介して降下し、これによ
り第2比較手段ＣＯＭ２２の第1入力電圧Ｖ21はＶ21＝Ｖ
REF×Ｒ2N／（Ｒ21＋Ｒ22＋．．．．＋Ｒ2N-1）とな
る。この時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22
が第1入力電圧Ｖ21より大きいため、第2比較手段ＣＯＭ
２２の出力値はハイレベルとなってスイッチング手段Ｍ
２１をターンオンさせる。スイッチング手段Ｍ２１がタ
ーンオンされるにつれて接地端子ＶSSへの電流パスが行
われ、ポジティブチャージポンプ回路２３でポンピング
されている電位は上昇しなくなる。また、この時の出力
電位ＯＵＴは最小Ｖｍｉｎとなる。スイッチＳ21がオン
されると（時点ｔ２２）Ｖ21＝ＶREF×Ｒ2N／（Ｒ22＋
Ｒ23＋．．．．．＋Ｒ2N-1）となり、スイッチＳ21及び
Ｓ22がオンされると（時点ｔ２３）Ｖ21＝ＶREF×Ｒ2N
／（Ｒ2 3＋Ｒ24＋．．．．．＋Ｒ2N-1）となる。この
時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22は全ての
スイッチＳ21乃至Ｓ2N-1がオフ状態である前段階で降下
した状態なので、第1入力電圧Ｖ21より低い電位を有す
る。したがって、第2比較手段ＣＯＭ２２の出力値はロ
ーレベルとなり、これによりスイッチング手段Ｍ２１は
ターンオフされる。スイッチング手段Ｍ２１がターンオ
フされるにつれてポジティブチャージポンプ回路２３で
ポンピングされている電位は上昇する。このような過程
を繰り返し上すべてのスイッチＳ21乃至Ｓ2N-1がオン状
態になると（時点ｔｎ）、出力電圧ＯＵＴは最高電位Ｖ
ｍａｘになる。このような原理を用いて第2比較手段Ｃ
ＯＭ２２の第1入力電圧Ｖ21を得ることができ、結果的
に出力電位ＯＵＴを調節することが可能になる。また、
一般に用いられる基準電圧ＶREFは電源電圧ＶCCより相
当低い電位（例えば、１〜１．２Ｖ）を使用するので、
電圧降下手段２２の各スイッチを制御するために特別な
高電位が不要であり、電源電圧ＶCCのみで制御が可能で
ある。
【００１６】図４及び図５は本発明の第2実施例による
フラッシュメモリ装置用多段階パルス発生回路を説明す
るための回路図及び各信号の波形図である。
フラッシュメモリ装置用多段階パルス発生回路を説明す
るための回路図及び各信号の波形図である。
【００１７】図４に示すように、本発明の第2実施例に
よる多段階パルス発生回路は、一定電圧を発生させるた
めの基準電圧発生回路３１、基準電圧発生回路３１の出
力電圧ＶREF及びこのフィードバック信号Ｆｂを入力と
して比較した後出力するための第1比較手段ＣＯＭ３
１、第1比較手段ＣＯＭ３１の出力電圧を降下して所望
の電圧を得るための電圧降下手段３２、所望の高電圧を
発生させるためのポジティブチャージポンプ回路３３、
ポジティブチャージポンプ回路３３の出力電圧ＶPPIを
降下させるためのダイオードチェーン３４、電圧降下手
段３２の出力電圧及びダイオードチェーン３４の出力電
圧とを比較して出力するための第2比較手段ＣＯＭ３
２、及び第2比較手段ＣＯＭ３２の出力に基づいてポジ
ティブチャージポンプ回路３３の出力電圧ＶPPIを制御
するためのスイッチング手段Ｍ３１から構成される。
よる多段階パルス発生回路は、一定電圧を発生させるた
めの基準電圧発生回路３１、基準電圧発生回路３１の出
力電圧ＶREF及びこのフィードバック信号Ｆｂを入力と
して比較した後出力するための第1比較手段ＣＯＭ３
１、第1比較手段ＣＯＭ３１の出力電圧を降下して所望
の電圧を得るための電圧降下手段３２、所望の高電圧を
発生させるためのポジティブチャージポンプ回路３３、
ポジティブチャージポンプ回路３３の出力電圧ＶPPIを
降下させるためのダイオードチェーン３４、電圧降下手
段３２の出力電圧及びダイオードチェーン３４の出力電
圧とを比較して出力するための第2比較手段ＣＯＭ３
２、及び第2比較手段ＣＯＭ３２の出力に基づいてポジ
ティブチャージポンプ回路３３の出力電圧ＶPPIを制御
するためのスイッチング手段Ｍ３１から構成される。
【００１８】本発明の第1実施例による多段階パルス発
生回路の場合、ポジティブチャージポンプ回路から出力
される高電位ＶPPIを順次上昇させるか降下させるため
にスイッチＳ21乃至Ｓ2N-1が重畳しなければならない。
スイッチＳ21乃至Ｓ2N-1がＮＭＯＳまたはＰＭＯＳトラ
ンジスタからなる場合、各トランジスタのボディ効果(b
ody effect)によってトランジスタのしきい値電圧が上
昇する。これにより、電流駆動能力が低下して回路の効
率が低下することもある。このような点を防止するため
に、本発明の第２実施例による電圧降下手段３２は第１
比較手段ＣＯＭ３１の出力端子及び接地端子ＶSS間に直
列連結された多数の抵抗Ｒ30（Ｒ31乃至Ｒ 3N）及び第１
比較手段ＣＯＭ３１の出力端子及び各抵抗の接続点にそ
れぞれ並列接続される多数のスイッチ（Ｓ30：Ｓ31乃至
Ｓ3N-1）から構成される。このような電圧降下手段２２
のスイッチＳ21乃至Ｓ2Nは例えば、図５に示したような
波形で制御され、この時の出力電圧ＯＵＴも図５に示さ
れている。
生回路の場合、ポジティブチャージポンプ回路から出力
される高電位ＶPPIを順次上昇させるか降下させるため
にスイッチＳ21乃至Ｓ2N-1が重畳しなければならない。
スイッチＳ21乃至Ｓ2N-1がＮＭＯＳまたはＰＭＯＳトラ
ンジスタからなる場合、各トランジスタのボディ効果(b
ody effect)によってトランジスタのしきい値電圧が上
昇する。これにより、電流駆動能力が低下して回路の効
率が低下することもある。このような点を防止するため
に、本発明の第２実施例による電圧降下手段３２は第１
比較手段ＣＯＭ３１の出力端子及び接地端子ＶSS間に直
列連結された多数の抵抗Ｒ30（Ｒ31乃至Ｒ 3N）及び第１
比較手段ＣＯＭ３１の出力端子及び各抵抗の接続点にそ
れぞれ並列接続される多数のスイッチ（Ｓ30：Ｓ31乃至
Ｓ3N-1）から構成される。このような電圧降下手段２２
のスイッチＳ21乃至Ｓ2Nは例えば、図５に示したような
波形で制御され、この時の出力電圧ＯＵＴも図５に示さ
れている。
【００１９】このような多段階パルス発生回路は、図２
に示した多段階パルス発生回路と動作は同様であるが、
電圧降下手段３２の構成において差異がある。
に示した多段階パルス発生回路と動作は同様であるが、
電圧降下手段３２の構成において差異がある。
【００２０】
【発明の効果】上述したように本発明によれば、より少
ない回路面積で多段階パルス発生回路を具現することが
でき、スイッチング手段とダイオードチェーンを構成す
るダイオードの大きさの差異によるカップリング現象を
防止して素子の駆動能力を向上させることのできる効果
がある。
ない回路面積で多段階パルス発生回路を具現することが
でき、スイッチング手段とダイオードチェーンを構成す
るダイオードの大きさの差異によるカップリング現象を
防止して素子の駆動能力を向上させることのできる効果
がある。
【図１】従来のフラッシュメモリ装置用多段階パルス発
生回路を説明するための回路図である。
生回路を説明するための回路図である。
【図２】本発明の第１実施形態によるフラッシュメモリ
装置用多段階パルス発生回路を説明するための回路図で
ある。
装置用多段階パルス発生回路を説明するための回路図で
ある。
【図３】本発明の第１実施形態によるフラッシュメモリ
装置用多段階パルス発生回路を説明するための各信号の
波形図である。
装置用多段階パルス発生回路を説明するための各信号の
波形図である。
【図４】本発明の第２実施形態によるフラッシュメモリ
装置用多段階パルス発生回路を説明するための回路図で
ある。
装置用多段階パルス発生回路を説明するための回路図で
ある。
【図５】本発明の第２実施形態によるフラッシュメモリ
装置用多段階パルス発生回路を説明するための各信号の
波形図である。
装置用多段階パルス発生回路を説明するための各信号の
波形図である。
２１，３１ 基準電圧発生回路 ２２，３２ 電圧降下手段 ２３，３３ ポジティブチャージポンプ回路 ２４，３４ ダイオードチェーン ＣＯＭ２１，ＣＯＭ３１ 第1比較手段 ＣＯＭ２２，ＣＯＭ３２ 第2比較手段 Ｍ２１，Ｍ３１ スイッチング手段 Ｒ２０，Ｒ３０ 抵抗 Ｓ２０，Ｓ３０ スイッチ
Claims (3)
- 【請求項１】 一定電圧を発生させるための基準電圧発
生回路と、前記基準電圧発生回路の出力電圧及びこのフ
ィードバック値を入力として比較した後出力するための
第１比較手段と、前記第１比較手段の出力電圧を降下し
て所望の電圧を得るための電圧降下手段と、所望の高電
圧を発生させるためのポジティブチャージポンプ回路
と、前記ポジティブチャージポンプ回路の出力電圧を降
下させるためのダイオードチェーンと、前記電圧降下手
段の出力電圧と前記ダイオードチェーンの出力電圧とを
比較して出力するための第２比較手段と、前記第２比較
手段の出力に基づいてポジティブチャージポンプ回路の
出力電圧を制御するためのスイッチング手段とを含んで
構成されることを特徴とするフラッシュメモリ装置用多
段階パルス発生回路。 - 【請求項２】 前記電圧降下手段は、第１比較手段の出
力端子及び接地端子間に直列連結された多数の抵抗と、
前記抵抗の両端にそれぞれ接続される多数のスイッチと
を含んで構成されることを特徴とする請求項１記載のフ
ラッシュメモリ装置用多段階パルス発生回路。 - 【請求項３】 前記電圧降下手段は、第１比較手段の出
力端子及び接地端子間に直列連結された多数の抵抗と、
前記第１比較手段の出力端子及び各抵抗の接続点にそれ
ぞれ並列接続される多数のスイッチとを含んで構成され
ることを特徴とする請求項１記載のフラッシュメモリ装
置用多段階パルス発生回路。
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| KR98-59339 | 1998-12-28 | ||
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| Publication Number | Publication Date |
|---|---|
| JP2000195283A true JP2000195283A (ja) | 2000-07-14 |
| JP3919991B2 JP3919991B2 (ja) | 2007-05-30 |
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ID=19566290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36682899A Expired - Fee Related JP3919991B2 (ja) | 1998-12-28 | 1999-12-24 | フラッシュメモリ装置用多段階パルス発生回路 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10164027A1 (de) * | 2001-06-29 | 2003-01-09 | Hynix Semiconductor Inc | Schaltung zum Klammern einer Wortleitungsspannung |
| US7345923B2 (en) | 2005-06-01 | 2008-03-18 | Samsung Electronics Co., Ltd. | Wordline voltage generation circuit and nonvolatile memory device with the same |
| JP2011165312A (ja) * | 2011-04-18 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
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|---|---|---|---|---|
| KR100427536B1 (ko) * | 2001-12-26 | 2004-04-28 | 주식회사 하이닉스반도체 | 프로텍션 회로 |
| US6842381B2 (en) * | 2002-01-25 | 2005-01-11 | Taiwan Semiconductor Manufacturing Co. | Method of marginal erasure for the testing of flash memories |
| US7649402B1 (en) * | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7279961B2 (en) * | 2005-11-21 | 2007-10-09 | Atmel Corporation | Charge pump for intermediate voltage |
| KR102060044B1 (ko) * | 2018-09-13 | 2019-12-27 | 아주대학교산학협력단 | 펄스 드라이버 및 그 구동방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3408552B2 (ja) | 1991-02-11 | 2003-05-19 | インテル・コーポレーション | 不揮発性半導体メモリをプログラム及び消去する回路とその方法 |
| US5257225A (en) | 1992-03-12 | 1993-10-26 | Micron Technology, Inc. | Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude |
| JPH0773685A (ja) | 1993-09-06 | 1995-03-17 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JPH07312093A (ja) | 1994-05-13 | 1995-11-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0836893A (ja) | 1994-07-26 | 1996-02-06 | Mitsubishi Denki Semiconductor Software Kk | フラッシュメモリのテスト方法 |
| US5680350A (en) | 1994-12-14 | 1997-10-21 | Micron Technology, Inc. | Method for narrowing threshold voltage distribution in a block erased flash memory array |
| JPH0955092A (ja) | 1995-08-08 | 1997-02-25 | Sony Corp | 半導体不揮発性メモリの動作パルス印加方法および動作パルス発生回路 |
| JPH10228786A (ja) | 1997-02-17 | 1998-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその閾値制御方法 |
| US6097632A (en) * | 1997-04-18 | 2000-08-01 | Micron Technology, Inc. | Source regulation circuit for an erase operation of flash memory |
| US5956272A (en) | 1997-12-01 | 1999-09-21 | Micron Technology, Inc. | Programming pulse with varying amplitude |
-
1998
- 1998-12-28 KR KR1019980059339A patent/KR100290481B1/ko not_active IP Right Cessation
-
1999
- 1999-12-22 US US09/468,634 patent/US6249455B1/en not_active Expired - Lifetime
- 1999-12-24 JP JP36682899A patent/JP3919991B2/ja not_active Expired - Fee Related
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| DE10164027A1 (de) * | 2001-06-29 | 2003-01-09 | Hynix Semiconductor Inc | Schaltung zum Klammern einer Wortleitungsspannung |
| US6545917B2 (en) | 2001-06-29 | 2003-04-08 | Hynix Semiconductor, Inc. | Circuit for clamping word-line voltage |
| DE10164027B4 (de) * | 2001-06-29 | 2010-04-15 | Hynix Semiconductor Inc., Icheon | Schaltung zum Klammern einer Wortleitungsspannung |
| US7345923B2 (en) | 2005-06-01 | 2008-03-18 | Samsung Electronics Co., Ltd. | Wordline voltage generation circuit and nonvolatile memory device with the same |
| JP2011165312A (ja) * | 2011-04-18 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
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| KR100290481B1 (ko) | 2001-06-01 |
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