JPH11283392A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH11283392A JPH11283392A JP8661598A JP8661598A JPH11283392A JP H11283392 A JPH11283392 A JP H11283392A JP 8661598 A JP8661598 A JP 8661598A JP 8661598 A JP8661598 A JP 8661598A JP H11283392 A JPH11283392 A JP H11283392A
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
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Abstract
(57)【要約】
【課題】 昇圧回路の電流供給能力を向上し、昇圧効率
を上げ、昇圧スピードを期待する値にまで速くすること
を課題とする。 【解決手段】 入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続した昇圧回路において、前
記複数個の昇圧セルの前記伝達トランジスタは、半導体
基板上に形成された第１ウエルと、該第１ウエル上に形
成された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したことを特徴とする。
を上げ、昇圧スピードを期待する値にまで速くすること
を課題とする。 【解決手段】 入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続した昇圧回路において、前
記複数個の昇圧セルの前記伝達トランジスタは、半導体
基板上に形成された第１ウエルと、該第１ウエル上に形
成された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧を昇圧するた
めの昇圧回路に関し、例えば半導体不揮発性記憶装置等
の内部に形成される複数の電源電圧を生成する昇圧回路
に関する。
めの昇圧回路に関し、例えば半導体不揮発性記憶装置等
の内部に形成される複数の電源電圧を生成する昇圧回路
に関する。
【０００２】
【従来の技術】従来、半導体不揮発性記憶装置（ＥＥＰ
ＲＯＭ）においては、信号の書き込みや消去時に電源電
圧よりも高い電圧を必要とするため、複数の昇圧セルを
直列に接続した昇圧回路が用いられている。
ＲＯＭ）においては、信号の書き込みや消去時に電源電
圧よりも高い電圧を必要とするため、複数の昇圧セルを
直列に接続した昇圧回路が用いられている。
【０００３】その一例として、特開平７−１１１０９５
号公報に昇圧回路が記載されている。当該公報には、図
１６に示すように、Ｐ型基板上に形成されたＮ型トラン
ジスタを利用して昇圧回路を構成している。２相クロッ
クタイプの昇圧回路であり、キャパシタＣp（ＱＱ１〜
ＱＱ３）と、伝達トランジスタＭ（Ｍ０〜Ｍ３）とで構
成され、それを駆動する為のクロック＃１とその＃１を
反転した反転クロック＃３とがキャパシタＱＱ１〜ＱＱ
３の一端に印加される。伝達トランジスタＭ０、Ｍ１、
Ｍ２、Ｍ３、…Ｍｎを直列に接続し、そのトランジスタ
間拡散層に昇圧用キャパシタＣpのアノード側を接続
し、そのカソード側にはクロック信号が印加される。ク
ロック信号は、図１７に示すクロック＃１、＃３の２相
の組み合わせで印加される。伝達トランジスタＭ０、Ｍ
１、…Ｍｎはドレインとゲートとを接続したＭＯＳ構成
で、各昇圧用キャパシタＣpのアノード側接続点Ｐ１，
Ｐ２，…Ｐｎに電源ＶＤＤにドレインとゲートとを接続
したＭＯＳトランジスタのソースが接続されている。
号公報に昇圧回路が記載されている。当該公報には、図
１６に示すように、Ｐ型基板上に形成されたＮ型トラン
ジスタを利用して昇圧回路を構成している。２相クロッ
クタイプの昇圧回路であり、キャパシタＣp（ＱＱ１〜
ＱＱ３）と、伝達トランジスタＭ（Ｍ０〜Ｍ３）とで構
成され、それを駆動する為のクロック＃１とその＃１を
反転した反転クロック＃３とがキャパシタＱＱ１〜ＱＱ
３の一端に印加される。伝達トランジスタＭ０、Ｍ１、
Ｍ２、Ｍ３、…Ｍｎを直列に接続し、そのトランジスタ
間拡散層に昇圧用キャパシタＣpのアノード側を接続
し、そのカソード側にはクロック信号が印加される。ク
ロック信号は、図１７に示すクロック＃１、＃３の２相
の組み合わせで印加される。伝達トランジスタＭ０、Ｍ
１、…Ｍｎはドレインとゲートとを接続したＭＯＳ構成
で、各昇圧用キャパシタＣpのアノード側接続点Ｐ１，
Ｐ２，…Ｐｎに電源ＶＤＤにドレインとゲートとを接続
したＭＯＳトランジスタのソースが接続されている。
【０００４】この昇圧回路では、クロック＃１、＃３に
応じて順次次段の昇圧セルに前段の電圧を重畳して昇圧
され、ｎ段目の昇圧セルに至って、目的の電圧を得るこ
とが出来る。従って、目的の昇圧電圧を得るためには、
昇圧セル数とクロック数とが必要であり、昇圧電位立ち
上がり時間が長くなってしまう。
応じて順次次段の昇圧セルに前段の電圧を重畳して昇圧
され、ｎ段目の昇圧セルに至って、目的の電圧を得るこ
とが出来る。従って、目的の昇圧電圧を得るためには、
昇圧セル数とクロック数とが必要であり、昇圧電位立ち
上がり時間が長くなってしまう。
【０００５】また、特開平５−３２５５７８号公報には
不揮発性半導体記憶装置が開示されており、図５に示す
ように昇圧回路が示されている。本昇圧回路はリングオ
シレータから発する４相クロック信号＃１〜＃４による
昇圧回路である。電圧の昇圧は、Ｄタイプのｎチャネル
ＭＯＳトランジスタＱＤ１〜ＱＤ３をキャパシタとして
用い、ＥタイプｎチャネルＭＯＳトランジスタＭＪ０〜
ＭＪ３を転送ゲートとして行われるようになっている。
転送ゲートＭＪ０〜ＭＪ３のゲート電圧を昇圧してしき
い値電圧による電圧降下が生じないようにするため、キ
ャパシタとしてのＤタイプｎチャネルＭＯＳトランジス
タＱＤ５〜ＱＤ８及び転送ゲートとしてのＥタイプｎチ
ャネルＭＯＳトランジスタＮＪ０〜ＮＪ３が設けられて
いる。
不揮発性半導体記憶装置が開示されており、図５に示す
ように昇圧回路が示されている。本昇圧回路はリングオ
シレータから発する４相クロック信号＃１〜＃４による
昇圧回路である。電圧の昇圧は、Ｄタイプのｎチャネル
ＭＯＳトランジスタＱＤ１〜ＱＤ３をキャパシタとして
用い、ＥタイプｎチャネルＭＯＳトランジスタＭＪ０〜
ＭＪ３を転送ゲートとして行われるようになっている。
転送ゲートＭＪ０〜ＭＪ３のゲート電圧を昇圧してしき
い値電圧による電圧降下が生じないようにするため、キ
ャパシタとしてのＤタイプｎチャネルＭＯＳトランジス
タＱＤ５〜ＱＤ８及び転送ゲートとしてのＥタイプｎチ
ャネルＭＯＳトランジスタＮＪ０〜ＮＪ３が設けられて
いる。
【０００６】そして、＃１が"Ｈ"（▽は端子を示す）
で、電源電圧ＶccによりキャパシタＱＤ１，ＱＤ３に充
電される。また、＃１が"Ｈ"で、転送ゲートＮＪ１，Ｎ
Ｊ３をそれぞれ通じてキャパシタＱＤ１，ＱＤ３の充電
電荷の一部がキャパシタＱＤ６，ＱＤ８にそれぞれ転送
されて充電され、転送ゲートＭＪ１，ＭＪ３のゲート電
圧が高くなる。この状態で＃３が"Ｌ"，＃２が"Ｈ"にな
るとキャパシタＱＤ１、ＱＤ３の充電電荷が転送ゲート
ＭＪ１，ＭＪ３をそれぞれ通じてキャパシタＱＤ２，Ｑ
Ｄ４に転送されて充電される。このような動作を繰り返
して電源電圧Ｖccを所要値まで昇圧した昇圧電圧Ｖppを
生成する。
で、電源電圧ＶccによりキャパシタＱＤ１，ＱＤ３に充
電される。また、＃１が"Ｈ"で、転送ゲートＮＪ１，Ｎ
Ｊ３をそれぞれ通じてキャパシタＱＤ１，ＱＤ３の充電
電荷の一部がキャパシタＱＤ６，ＱＤ８にそれぞれ転送
されて充電され、転送ゲートＭＪ１，ＭＪ３のゲート電
圧が高くなる。この状態で＃３が"Ｌ"，＃２が"Ｈ"にな
るとキャパシタＱＤ１、ＱＤ３の充電電荷が転送ゲート
ＭＪ１，ＭＪ３をそれぞれ通じてキャパシタＱＤ２，Ｑ
Ｄ４に転送されて充電される。このような動作を繰り返
して電源電圧Ｖccを所要値まで昇圧した昇圧電圧Ｖppを
生成する。
【０００７】なお、あらかじめ各ノードに（Ｖｃｃ−Ｖ
TD：ＶTD=MOSD1〜MOSD3のしきい値）の電圧を印加させ
ておく。これにより、昇圧初期に昇圧回路は（Ｖｃｃ−
ＶTD）までは充電しなくてもすむ。また、この昇圧回路
の昇圧能力は、電源電圧Ｖccの降下とともに低下傾向が
生じるが、駆動信号＃１〜＃４の周波数が高くなること
で、この低下傾向を打ち消すことができる。これら昇圧
回路により、伝達トランジシタの最終出力Ｖｏｕｔは電
源電圧Ｖccから高電圧Ｖppへと昇圧される。
TD：ＶTD=MOSD1〜MOSD3のしきい値）の電圧を印加させ
ておく。これにより、昇圧初期に昇圧回路は（Ｖｃｃ−
ＶTD）までは充電しなくてもすむ。また、この昇圧回路
の昇圧能力は、電源電圧Ｖccの降下とともに低下傾向が
生じるが、駆動信号＃１〜＃４の周波数が高くなること
で、この低下傾向を打ち消すことができる。これら昇圧
回路により、伝達トランジシタの最終出力Ｖｏｕｔは電
源電圧Ｖccから高電圧Ｖppへと昇圧される。
【０００８】また、図１６に示した伝達トランジスタ
は、図１８に示すように、ｐ型基板上に形成されたｎ型
ＭＯＳトランジスタであり、前段の昇圧セルの出力ＰＤ
ｎからドレイン拡散層Ｎ＋とゲートにキャパシタＱＱ
１、ＱＱ３／ＱＱ２とともに接続され、そのソースは次
段にＰＤｎ＋１として出力される。
は、図１８に示すように、ｐ型基板上に形成されたｎ型
ＭＯＳトランジスタであり、前段の昇圧セルの出力ＰＤ
ｎからドレイン拡散層Ｎ＋とゲートにキャパシタＱＱ
１、ＱＱ３／ＱＱ２とともに接続され、そのソースは次
段にＰＤｎ＋１として出力される。
【０００９】つぎに、上記の昇圧回路を複数並列に配置
し、その出力を共通にした昇圧回路の例を図１９に示
す。図１９に示すように、昇圧スピードを速くするとと
もに、昇圧回路の電流供給能力を大きくするという目的
のために、昇圧回路を並列にし、その最終出力を共通に
接続している。チャージポンプとして動作する昇圧回路
を並列接続して出力Ｖｏｕｔを得ることで、出力電流を
倍増でき、電流供給能力を大きくできる。
し、その出力を共通にした昇圧回路の例を図１９に示
す。図１９に示すように、昇圧スピードを速くするとと
もに、昇圧回路の電流供給能力を大きくするという目的
のために、昇圧回路を並列にし、その最終出力を共通に
接続している。チャージポンプとして動作する昇圧回路
を並列接続して出力Ｖｏｕｔを得ることで、出力電流を
倍増でき、電流供給能力を大きくできる。
【００１０】また、一部の昇圧回路の出力と、別の出力
回路の入力／出力の間にスイッチを設け、信号電圧によ
り直列に接続された伝達Ｔｒの数と昇圧回路の並列数を
可変にする。上述の特開平７−１１１０９５号公報によ
れば、入力電圧を昇圧して出力する複数個の昇圧セル
と、これらの昇圧セルの接続状態を切り替える接続切換
回路とを具備し、前記接続切換回路は、昇圧セルを１個
又は複数個直列に接続して構成する昇圧セル群を出力に
対して並列に接続し、且つ昇圧セル群内の昇圧セルの数
と昇圧セル群の数を可変することを特徴としている。
回路の入力／出力の間にスイッチを設け、信号電圧によ
り直列に接続された伝達Ｔｒの数と昇圧回路の並列数を
可変にする。上述の特開平７−１１１０９５号公報によ
れば、入力電圧を昇圧して出力する複数個の昇圧セル
と、これらの昇圧セルの接続状態を切り替える接続切換
回路とを具備し、前記接続切換回路は、昇圧セルを１個
又は複数個直列に接続して構成する昇圧セル群を出力に
対して並列に接続し、且つ昇圧セル群内の昇圧セルの数
と昇圧セル群の数を可変することを特徴としている。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
昇圧回路では、昇圧電位が大きくなるにつれ、バックゲ
ートバイアス特性の影響が大きくなり、昇圧効率が悪く
なるという問題がある。
昇圧回路では、昇圧電位が大きくなるにつれ、バックゲ
ートバイアス特性の影響が大きくなり、昇圧効率が悪く
なるという問題がある。
【００１２】また、昇圧スピードを速くしようとする
と、レイアウト面積が大きくなるという問題点がある。
と、レイアウト面積が大きくなるという問題点がある。
【００１３】上記問題点について、以下に説明する。従
来例を示した図１６において、伝達トランジスタＭ０、
Ｍ１、Ｍ２、Ｍ３、…Ｍｎのしきい値をそれぞれＶTM
0、ＶTM1、ＶTM2、ＶTM3、…、ＶTMnとする。伝達トラ
ンジスタＭの各ノードＰには、電源電圧Ｖccにドレイン
とゲートを接続したＭＯＳトランジスタＤ１〜Ｄｎ＋１
（しきい値：ＶTD）により、そのしきい値分電位が下が
ったＶcc−ＶTDの電位が与えられている。また、各キャ
パシタＣｐに印加されるクロックclkにより、各ノード
Ｐに印加される電圧をＶclkとする。
来例を示した図１６において、伝達トランジスタＭ０、
Ｍ１、Ｍ２、Ｍ３、…Ｍｎのしきい値をそれぞれＶTM
0、ＶTM1、ＶTM2、ＶTM3、…、ＶTMnとする。伝達トラ
ンジスタＭの各ノードＰには、電源電圧Ｖccにドレイン
とゲートを接続したＭＯＳトランジスタＤ１〜Ｄｎ＋１
（しきい値：ＶTD）により、そのしきい値分電位が下が
ったＶcc−ＶTDの電位が与えられている。また、各キャ
パシタＣｐに印加されるクロックclkにより、各ノード
Ｐに印加される電圧をＶclkとする。
【００１４】昇圧動作に入ると、ノードＰ１には、最高
（Ｖcc−ＶTD＋Ｖclk）の電位が、ノードＰ２には最高
（Ｖcc−ＶTD＋Ｖclk−ＶTM1＋Ｖclk）の電位が、ノー
ドＰ３には最高（Ｖcc−ＶTD＋Ｖclk−ＶTM1＋Ｖclk−
ＶTM2＋Ｖclk）の電位が与えられ、最終伝達トランジス
タＭｎのソース電位Ｖｏｕｔは最高で、 Ｖcc−ＶTD＋Ｖclk×ｎ−（ＶTM1＋ＶTM2＋ＶTM3＋…＋
ＶTMn） の電位まで昇圧される。
（Ｖcc−ＶTD＋Ｖclk）の電位が、ノードＰ２には最高
（Ｖcc−ＶTD＋Ｖclk−ＶTM1＋Ｖclk）の電位が、ノー
ドＰ３には最高（Ｖcc−ＶTD＋Ｖclk−ＶTM1＋Ｖclk−
ＶTM2＋Ｖclk）の電位が与えられ、最終伝達トランジス
タＭｎのソース電位Ｖｏｕｔは最高で、 Ｖcc−ＶTD＋Ｖclk×ｎ−（ＶTM1＋ＶTM2＋ＶTM3＋…＋
ＶTMn） の電位まで昇圧される。
【００１５】ここで、実際に伝達トランジスタＭのドレ
インに加わるキャパシタＱＤを介したクロック信号によ
る電圧振幅の最大値Ｖclkは、 Ｖclk＝（Ｃｐ／（Ｃｐ＋Ｃｊ））×Ｖcc （但し、Ｃｊ：トランジスタ拡散層−半導体基板間容
量）である。
インに加わるキャパシタＱＤを介したクロック信号によ
る電圧振幅の最大値Ｖclkは、 Ｖclk＝（Ｃｐ／（Ｃｐ＋Ｃｊ））×Ｖcc （但し、Ｃｊ：トランジスタ拡散層−半導体基板間容
量）である。
【００１６】ところで、昇圧回路が動作すると、各ノー
ドＰ１、Ｐ２、Ｐ３、…、Ｐｎの電位は大きくなる。そ
のため、各伝達トランジスタＭのソースと半導体基板間
に電位差が生じ、伝達トランジスタＭのしきい値は、そ
のバックゲートバイアス特性により、高電圧側になるほ
ど大きくなる。そのため、最終伝達トランジスタＭｎの
しきい値ＶTMnは、 ＶTMn ≒ Ｖclk となる。
ドＰ１、Ｐ２、Ｐ３、…、Ｐｎの電位は大きくなる。そ
のため、各伝達トランジスタＭのソースと半導体基板間
に電位差が生じ、伝達トランジスタＭのしきい値は、そ
のバックゲートバイアス特性により、高電圧側になるほ
ど大きくなる。そのため、最終伝達トランジスタＭｎの
しきい値ＶTMnは、 ＶTMn ≒ Ｖclk となる。
【００１７】これは、昇圧電位に上限があることと、最
終出力側では各伝達トランジスタの電流供給能力が落
ち、昇圧効率が悪くなる、つまり昇圧スピードが悪くな
ることを意味する。図１７においては、図１６に示す昇
圧回路のクロック＃１，＃３とそのクロック駆動により
得られる出力電圧Ｖｏｕｔ波形である。
終出力側では各伝達トランジスタの電流供給能力が落
ち、昇圧効率が悪くなる、つまり昇圧スピードが悪くな
ることを意味する。図１７においては、図１６に示す昇
圧回路のクロック＃１，＃３とそのクロック駆動により
得られる出力電圧Ｖｏｕｔ波形である。
【００１８】図２０に昇圧回路の電流供給能力を示す。
ここで、横軸に出力電圧Ｖoutを、縦軸に昇圧回路から
取り出せる電流Ｉｏｕｔを示しており、段数とは昇圧セ
ルの段数を示し、昇圧用容量Ｃｐの数を示している。図
からもわかるように、段数が増えるほど、昇圧回路の電
流供給能力と、昇圧電位に上限があることが分かる。
ここで、横軸に出力電圧Ｖoutを、縦軸に昇圧回路から
取り出せる電流Ｉｏｕｔを示しており、段数とは昇圧セ
ルの段数を示し、昇圧用容量Ｃｐの数を示している。図
からもわかるように、段数が増えるほど、昇圧回路の電
流供給能力と、昇圧電位に上限があることが分かる。
【００１９】次に、昇圧スピードを早くする場合につい
て説明する。
て説明する。
【００２０】昇圧スピードを期待する値にまで速くさせ
るためには、電流供給能力を大きくすることで達成でき
るが、そのために昇圧回路の並列数を数多くする必要が
ある。図２１に、横軸に出力電圧Ｖoutを、縦軸に昇圧
回路から取り出せる電流Ｉｏｕｔを示しており、１個の
チャージポンプ及びチャージポンプを２個並列接続の特
性を示している。そのため、レイアウト面積が大きくな
る。昇圧回路の電流供給能力が小さいほどその傾向は顕
著になる。
るためには、電流供給能力を大きくすることで達成でき
るが、そのために昇圧回路の並列数を数多くする必要が
ある。図２１に、横軸に出力電圧Ｖoutを、縦軸に昇圧
回路から取り出せる電流Ｉｏｕｔを示しており、１個の
チャージポンプ及びチャージポンプを２個並列接続の特
性を示している。そのため、レイアウト面積が大きくな
る。昇圧回路の電流供給能力が小さいほどその傾向は顕
著になる。
【００２１】上述に説明した特開平７−１１１０９５号
公報にあるように、一部の昇圧回路の出力と、別の出力
回路の入力／出力の間にスイッチを設け、信号電圧によ
り直列に接続された伝達トランジスタの数と、昇圧回路
の並列数を可変にするようにすると、このスイッチを制
御する回路が複数必要となり、さらにレイアウト面積が
大きくなる。
公報にあるように、一部の昇圧回路の出力と、別の出力
回路の入力／出力の間にスイッチを設け、信号電圧によ
り直列に接続された伝達トランジスタの数と、昇圧回路
の並列数を可変にするようにすると、このスイッチを制
御する回路が複数必要となり、さらにレイアウト面積が
大きくなる。
【００２２】本発明の目的は、昇圧回路の電流供給能力
を向上し、昇圧効率を上げ、昇圧スピードを期待する値
にまで速くすることを課題とする。
を向上し、昇圧効率を上げ、昇圧スピードを期待する値
にまで速くすることを課題とする。
【００２３】
【課題を解決するための手段】本発明は、上記課題を解
決するために、入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続した昇圧回路において、前
記複数個の昇圧セルの前記伝達トランジスタは、半導体
基板上に形成された第１ウエルと、該第１ウエル上に形
成された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したことを特徴とする。
決するために、入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続した昇圧回路において、前
記複数個の昇圧セルの前記伝達トランジスタは、半導体
基板上に形成された第１ウエルと、該第１ウエル上に形
成された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したことを特徴とする。
【００２４】また、本発明は、入力とドレインとゲート
とを接続しソースを出力とする伝達トランジスタと、該
ソースに一端を接続され他端にクロックを入力するキャ
パシタとからなる昇圧セルを複数個縦続接続した昇圧回
路において、前記縦続接続の昇圧セルの１つ毎に前記ク
ロックと該クロックと１８０度位相（＝２相クロック方
式）のずれたクロックとを供給し、前記複数個の昇圧セ
ルの前記伝達トランジスタは、半導体基板上に形成され
た第１ウエルと、該第１ウエル上に形成された第２ウエ
ルとからなるトリプルウエルで構成され、前記半導体基
板は基準電位に接続し、前記第１ウエル内の同一導電型
の拡散層と、前記第２ウエル内の同一導電型の拡散層
と、前記第２ウエル内の反導電型の拡散層と、前記第１
のキャパシタの一端とを接続したことを特徴とする（２
相クロック方式）。
とを接続しソースを出力とする伝達トランジスタと、該
ソースに一端を接続され他端にクロックを入力するキャ
パシタとからなる昇圧セルを複数個縦続接続した昇圧回
路において、前記縦続接続の昇圧セルの１つ毎に前記ク
ロックと該クロックと１８０度位相（＝２相クロック方
式）のずれたクロックとを供給し、前記複数個の昇圧セ
ルの前記伝達トランジスタは、半導体基板上に形成され
た第１ウエルと、該第１ウエル上に形成された第２ウエ
ルとからなるトリプルウエルで構成され、前記半導体基
板は基準電位に接続し、前記第１ウエル内の同一導電型
の拡散層と、前記第２ウエル内の同一導電型の拡散層
と、前記第２ウエル内の反導電型の拡散層と、前記第１
のキャパシタの一端とを接続したことを特徴とする（２
相クロック方式）。
【００２５】また、本発明は、入力とドレインを接続し
ソースを出力とする伝達トランジスタと、前記入力とド
レインを接続しソースを前記伝達トランジスタのゲート
と第２のキャパシタの一端と接続しゲートを前記伝達ト
ランジスタのソースに接続したサブ伝達トランジスタ
と、前記伝達トランジスタのソースに一端を接続し他端
に第１のクロックを入力する第１のキャパシタと、他端
に第４のクロックを入力する前記第２のキャパシタとか
らなる昇圧セルを複数個縦続接続した昇圧回路におい
て、前記複数個の昇圧セルの前記伝達トランジスタは、
半導体基板上に形成された第１ウエルと、該第１ウエル
上に形成された第２ウエルとからなるトリプルウエルで
構成され、前記半導体基板は基準電位に接続し、前記第
１ウエル内の同一導電型の拡散層と、前記第２ウエル内
の同一導電型の拡散層と、前記第２ウエル内の反導電型
の拡散層と、前記第１のキャパシタの一端とを接続した
ことを特徴とする（４相クロック方式）。
ソースを出力とする伝達トランジスタと、前記入力とド
レインを接続しソースを前記伝達トランジスタのゲート
と第２のキャパシタの一端と接続しゲートを前記伝達ト
ランジスタのソースに接続したサブ伝達トランジスタ
と、前記伝達トランジスタのソースに一端を接続し他端
に第１のクロックを入力する第１のキャパシタと、他端
に第４のクロックを入力する前記第２のキャパシタとか
らなる昇圧セルを複数個縦続接続した昇圧回路におい
て、前記複数個の昇圧セルの前記伝達トランジスタは、
半導体基板上に形成された第１ウエルと、該第１ウエル
上に形成された第２ウエルとからなるトリプルウエルで
構成され、前記半導体基板は基準電位に接続し、前記第
１ウエル内の同一導電型の拡散層と、前記第２ウエル内
の同一導電型の拡散層と、前記第２ウエル内の反導電型
の拡散層と、前記第１のキャパシタの一端とを接続した
ことを特徴とする（４相クロック方式）。
【００２６】さらに、本発明は、入力とドレインとゲー
トとを接続しソースを出力とする伝達トランジスタと、
該ソースに一端を接続され他端にクロックを入力するキ
ャパシタとからなる昇圧セルを複数個縦続接続し、前記
複数個の昇圧セルの前記伝達トランジスタは、半導体基
板上に形成された第１ウエルと、該第１ウエル上に形成
された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したチャージポンプを少なくとも２
つ有する昇圧回路において、前記チャージポンプと他の
チャージポンプとの間に前記チャージポンプの出力にド
レインを接続し、前記他のチャージポンプの入力にソー
スを接続し、ゲートを前期チャージポンプに接続したト
ランジスタと、前記チャージポンプと前記他のチャージ
ポンプの各出力を接続したことを特徴とする。
トとを接続しソースを出力とする伝達トランジスタと、
該ソースに一端を接続され他端にクロックを入力するキ
ャパシタとからなる昇圧セルを複数個縦続接続し、前記
複数個の昇圧セルの前記伝達トランジスタは、半導体基
板上に形成された第１ウエルと、該第１ウエル上に形成
された第２ウエルとからなるトリプルウエルで構成さ
れ、前記半導体基板は基準電位に接続され、前記第１ウ
エル内の同一導電型の拡散層と、前記第２ウエル内の同
一導電型の拡散層と、前記第２ウエル内の反導電型の拡
散層と、前記キャパシタの一端と、前記伝達トランジス
タのゲートとを接続したチャージポンプを少なくとも２
つ有する昇圧回路において、前記チャージポンプと他の
チャージポンプとの間に前記チャージポンプの出力にド
レインを接続し、前記他のチャージポンプの入力にソー
スを接続し、ゲートを前期チャージポンプに接続したト
ランジスタと、前記チャージポンプと前記他のチャージ
ポンプの各出力を接続したことを特徴とする。
【００２７】またさらに、本発明は、少なくとも昇圧セ
ルを有するチャージポンプを３個有し、第１のチャージ
ポンプの出力をドレインに、第２のチャージポンプの入
力をソースに、第３のチャージポンプの出力をゲートに
接続したトランジスタと、前記第１のチャージポンプの
出力と前記第２のチャージポンプの出力とを接続したこ
とを特徴とする。
ルを有するチャージポンプを３個有し、第１のチャージ
ポンプの出力をドレインに、第２のチャージポンプの入
力をソースに、第３のチャージポンプの出力をゲートに
接続したトランジスタと、前記第１のチャージポンプの
出力と前記第２のチャージポンプの出力とを接続したこ
とを特徴とする。
【００２８】［作用］本発明は、電荷伝達中の伝達トラ
ンジスタのバックゲートに加わる電圧とそのトランジス
タのソースとの電位差は最高でもｐｎダイオードのしき
い値分（たとえば０．６Ｖ）しかないため、従来に比
べ、バックゲートバイアス特性の影響は小さくなる。
ンジスタのバックゲートに加わる電圧とそのトランジス
タのソースとの電位差は最高でもｐｎダイオードのしき
い値分（たとえば０．６Ｖ）しかないため、従来に比
べ、バックゲートバイアス特性の影響は小さくなる。
【００２９】さらに、出力電圧が低い昇圧回路の初期段
階では、直列に接続された伝達トランジスタの数が少な
く、昇圧回路の並列数が多くいため昇圧スピードが早く
なる。出力電圧が高くなる昇圧回路の後期段階では直列
に接続された伝達トランジスタの数が多くなるため、所
望の高電圧を得ることができる。
階では、直列に接続された伝達トランジスタの数が少な
く、昇圧回路の並列数が多くいため昇圧スピードが早く
なる。出力電圧が高くなる昇圧回路の後期段階では直列
に接続された伝達トランジスタの数が多くなるため、所
望の高電圧を得ることができる。
【００３０】また、スイッチを制御する回路が不要であ
るため素子数が少なくなり、レイアウトの大幅増加とは
ならない。
るため素子数が少なくなり、レイアウトの大幅増加とは
ならない。
【００３１】
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
【００３２】まず、本発明の特徴は、伝達トランジスタ
にはトリプルウェル上にトランジスタを用いることであ
る。このトランジスタのサブを各トランジスタのドレイ
ン側（最終出力と反対側）に接続することである。図２
にトリプルウェル上トランジスタの断面構造図を示す。
Ｐ型半導体基板上にＮ型ウェル領域を設け、このＮ型ウ
ェル内にＰ型ウェルを設ける。このＰ型ウェル上にＮ型
ＭＯＳトランジスタを設け、このトランジスタのドレイ
ンと当該Ｐ型ウェル、及びＮ型ウェルを共通に接続する
ことで、上記サブをドレイン側に接続したＮ型トランジ
スタを形成することができる。これらＮ型ウェルは各伝
達トランジスタ毎に、例えばＬＯＣＯＳ等で分離されて
いる。
にはトリプルウェル上にトランジスタを用いることであ
る。このトランジスタのサブを各トランジスタのドレイ
ン側（最終出力と反対側）に接続することである。図２
にトリプルウェル上トランジスタの断面構造図を示す。
Ｐ型半導体基板上にＮ型ウェル領域を設け、このＮ型ウ
ェル内にＰ型ウェルを設ける。このＰ型ウェル上にＮ型
ＭＯＳトランジスタを設け、このトランジスタのドレイ
ンと当該Ｐ型ウェル、及びＮ型ウェルを共通に接続する
ことで、上記サブをドレイン側に接続したＮ型トランジ
スタを形成することができる。これらＮ型ウェルは各伝
達トランジスタ毎に、例えばＬＯＣＯＳ等で分離されて
いる。
【００３３】［第１の実施形態］図１に本発明の第１の
実施形態を示す。基本的な回路構成は従来例で示した図
８と同様である。
実施形態を示す。基本的な回路構成は従来例で示した図
８と同様である。
【００３４】図１において、昇圧セルは、入力とドレイ
ンとゲートとを接続しソースを出力とする伝達トランジ
スタＭＤ０〜ＭＤ３と、該ソースに一端を接続され他端
にクロックを入力するキャパシタＣ１１〜Ｃ１３と、ド
レインとゲートと電源とを接続しソースを伝達トランジ
スタＭＤ０〜ＭＤ３のソースに接続したＭＯＳトランジ
スタＤ１〜Ｄ３とからなり、該昇圧セルは複数個縦続接
続され、初段の昇圧セルの入力には電源Ｖｃｃが供給さ
れている。
ンとゲートとを接続しソースを出力とする伝達トランジ
スタＭＤ０〜ＭＤ３と、該ソースに一端を接続され他端
にクロックを入力するキャパシタＣ１１〜Ｃ１３と、ド
レインとゲートと電源とを接続しソースを伝達トランジ
スタＭＤ０〜ＭＤ３のソースに接続したＭＯＳトランジ
スタＤ１〜Ｄ３とからなり、該昇圧セルは複数個縦続接
続され、初段の昇圧セルの入力には電源Ｖｃｃが供給さ
れている。
【００３５】また、複数個の昇圧セルの伝達トランジス
タＭＤ０〜ＭＤ３は、図２に示すトリプルウエルの半導
体からなり、Ｐ型半導体基板１００上に形成されたＮ型
第１ウエル１１０と、該Ｎ型第１ウエル１１０上に形成
されたＰ型第２ウエル１２０とから構成され、伝達トラ
ンジスタＭＤ０〜ＭＤ３の半導体基板１００は基準電位
に接続され、前段の昇圧セルの出力ＰＤnと、第１ウエ
ル１１０内の同一導電型のＮ+拡散層１１１と、第２ウ
エル１２０内の同一導電型のＰ+拡散層１２１と、同第
２ウエル１２０内の反導電型のＮ+拡散層１２２と、キ
ャパシタＣ１の一端と、伝達トランジスタＭＤ０〜ＭＤ
３のゲート１２４とを配線上直接接続しており、第２ウ
エル１２０のＮ+拡散層１２３は当該昇圧セルの出力Ｐ
Ｄn+1となる。
タＭＤ０〜ＭＤ３は、図２に示すトリプルウエルの半導
体からなり、Ｐ型半導体基板１００上に形成されたＮ型
第１ウエル１１０と、該Ｎ型第１ウエル１１０上に形成
されたＰ型第２ウエル１２０とから構成され、伝達トラ
ンジスタＭＤ０〜ＭＤ３の半導体基板１００は基準電位
に接続され、前段の昇圧セルの出力ＰＤnと、第１ウエ
ル１１０内の同一導電型のＮ+拡散層１１１と、第２ウ
エル１２０内の同一導電型のＰ+拡散層１２１と、同第
２ウエル１２０内の反導電型のＮ+拡散層１２２と、キ
ャパシタＣ１の一端と、伝達トランジスタＭＤ０〜ＭＤ
３のゲート１２４とを配線上直接接続しており、第２ウ
エル１２０のＮ+拡散層１２３は当該昇圧セルの出力Ｐ
Ｄn+1となる。
【００３６】また、各昇圧セル毎に非反転クロック＃１
と反転クロック＃３とがキャパシタＣ１１〜１３に供給
され、図３に示すように、出力電圧Ｖｏｕｔは各昇圧セ
ル毎昇圧される。
と反転クロック＃３とがキャパシタＣ１１〜１３に供給
され、図３に示すように、出力電圧Ｖｏｕｔは各昇圧セ
ル毎昇圧される。
【００３７】ここで、伝達トランジスタＭＤ０、ＭＤ
１、ＭＤ２、ＭＤ３、…ＭＤｎのしきい値を、それぞれ
ＶTMD0、ＶTMD1、ＶTMD2、ＶTMD3、…、ＶTMDnとする。
伝達トランジスタＭＤの各ノードには、既にトランジス
タＤ１〜Ｄｎ+1（しきい値：ＶTD）により、そのしきい
値分電位が下がったＶｃｃ−ＶTDの電位が与えられてい
る。ノードＰＤ１には最高（Ｖｃｃ−ＶTD＋Ｖｃｌｋ）
の電位が、ノードＰD２には最高（Ｖｃｃ−ＶTD＋Ｖｃ
ｌｋ−ＶTM1＋Ｖｃｌｋ）の電位が、ノードＰD３には最
高（Ｖｃｃ−ＶTD＋Ｖｃｌｋ−ＶTMD1＋Ｖｃｌｋ−ＶTM
D2＋Ｖｃｌｋ）の電位があたえられ、最終伝達トランジ
スタＭｎのソース電位（Ｖｏｕｔ）は最高で、 Ｖｏｕｔ＝Ｖｃｃ−ＶTD＋Ｖｃｌｋ×ｎ−（ＶTMD1＋Ｖ
TMD2＋ＶTMD3＋…＋ＶTMDn） となる。
１、ＭＤ２、ＭＤ３、…ＭＤｎのしきい値を、それぞれ
ＶTMD0、ＶTMD1、ＶTMD2、ＶTMD3、…、ＶTMDnとする。
伝達トランジスタＭＤの各ノードには、既にトランジス
タＤ１〜Ｄｎ+1（しきい値：ＶTD）により、そのしきい
値分電位が下がったＶｃｃ−ＶTDの電位が与えられてい
る。ノードＰＤ１には最高（Ｖｃｃ−ＶTD＋Ｖｃｌｋ）
の電位が、ノードＰD２には最高（Ｖｃｃ−ＶTD＋Ｖｃ
ｌｋ−ＶTM1＋Ｖｃｌｋ）の電位が、ノードＰD３には最
高（Ｖｃｃ−ＶTD＋Ｖｃｌｋ−ＶTMD1＋Ｖｃｌｋ−ＶTM
D2＋Ｖｃｌｋ）の電位があたえられ、最終伝達トランジ
スタＭｎのソース電位（Ｖｏｕｔ）は最高で、 Ｖｏｕｔ＝Ｖｃｃ−ＶTD＋Ｖｃｌｋ×ｎ−（ＶTMD1＋Ｖ
TMD2＋ＶTMD3＋…＋ＶTMDn） となる。
【００３８】ここで、実際に伝達トランジスタＭｎのド
レインに加わるクロック信号による電圧振幅の最大値Ｖ
ｃｌｋは、 Ｖｃｌｋ＝（Ｃｐ／（Ｃｐ＋Ｃｊ））×Ｖｃｃ （Ｃｊ：トランジスタ間拡散層容量）の電位まで昇圧さ
れる。
レインに加わるクロック信号による電圧振幅の最大値Ｖ
ｃｌｋは、 Ｖｃｌｋ＝（Ｃｐ／（Ｃｐ＋Ｃｊ））×Ｖｃｃ （Ｃｊ：トランジスタ間拡散層容量）の電位まで昇圧さ
れる。
【００３９】ところで、昇圧回路が動作すると、ノード
Ｐ１、Ｐ２、Ｐ３、…、Ｐｎの電位は大きくなる。しか
し、各伝達トランジスタＭｎのサブに加わる電圧と、そ
のトランジスタＭｎのソースとの電位差は、最高でもｐ
ｎダイオードのしきい値ＶTMD分（たとえば０．６Ｖ）
しかないため、従来に比べ、バックゲートバイアス特性
の影響は小さくなり、最終伝達トランジスタＭｎのソー
ス電位（Ｖｏｕｔ）は最高で、 Ｖｏｕｔ＝Ｖｃｃ−ＶTD＋Ｖｃｌｋ×ｎ−ＶTMD×ｎ まで昇圧することができる。図３に示すように、各クロ
ック＃１，＃３により、その出力波形は、Ｖｏｕｔに示
すように、複数のクロック後による各昇圧セルの段数に
応じて、確実に昇圧される。
Ｐ１、Ｐ２、Ｐ３、…、Ｐｎの電位は大きくなる。しか
し、各伝達トランジスタＭｎのサブに加わる電圧と、そ
のトランジスタＭｎのソースとの電位差は、最高でもｐ
ｎダイオードのしきい値ＶTMD分（たとえば０．６Ｖ）
しかないため、従来に比べ、バックゲートバイアス特性
の影響は小さくなり、最終伝達トランジスタＭｎのソー
ス電位（Ｖｏｕｔ）は最高で、 Ｖｏｕｔ＝Ｖｃｃ−ＶTD＋Ｖｃｌｋ×ｎ−ＶTMD×ｎ まで昇圧することができる。図３に示すように、各クロ
ック＃１，＃３により、その出力波形は、Ｖｏｕｔに示
すように、複数のクロック後による各昇圧セルの段数に
応じて、確実に昇圧される。
【００４０】そのため、最終出力側での各伝達トランジ
スタＭｎの電流供給能力の低下は見られず、昇圧効率も
大きくなり、昇圧スピードは速くなる。
スタＭｎの電流供給能力の低下は見られず、昇圧効率も
大きくなり、昇圧スピードは速くなる。
【００４１】図４に昇圧回路の電流供給能力を示す。横
軸に出力電圧Ｖｏｕｔを、縦軸に出力電流Ｉｏｕｔを示
し、昇圧セルの段数の増加に対して、直線的に出力電流
が増加し、電力的にリニアリティがあることを示してい
る。図からも分かるように、段数が増えても昇圧回路に
よる電流供給能力と昇圧電位の上限は見られない。
軸に出力電圧Ｖｏｕｔを、縦軸に出力電流Ｉｏｕｔを示
し、昇圧セルの段数の増加に対して、直線的に出力電流
が増加し、電力的にリニアリティがあることを示してい
る。図からも分かるように、段数が増えても昇圧回路に
よる電流供給能力と昇圧電位の上限は見られない。
【００４２】［第２の実施形態］本発明の第２の実施形
態について説明する。上記２相クロック方式に限らず、
例えば、図５のように、４相クロック方式昇圧回路にす
ると、図１の２相クロック方式の昇圧回路よりも、更に
電流供給能力が優れ、昇圧効率も大きくなり、昇圧スピ
ードは速くなる。
態について説明する。上記２相クロック方式に限らず、
例えば、図５のように、４相クロック方式昇圧回路にす
ると、図１の２相クロック方式の昇圧回路よりも、更に
電流供給能力が優れ、昇圧効率も大きくなり、昇圧スピ
ードは速くなる。
【００４３】図５において、回路図的には上述した構成
と同様であり、各伝達トランジスタＭＪｎ及び各伝達ト
ランジスタＮＪｎはトリプルウエルの構成であり、各伝
達トランジスタＭＪｎ及び各伝達トランジスタＮＪｎの
各ドレインは、全てそのサブに接続されている。
と同様であり、各伝達トランジスタＭＪｎ及び各伝達ト
ランジスタＮＪｎはトリプルウエルの構成であり、各伝
達トランジスタＭＪｎ及び各伝達トランジスタＮＪｎの
各ドレインは、全てそのサブに接続されている。
【００４４】図５の回路図の昇圧セルの具体的一例を、
図６の構成断面図に示す。図６に示すように、各昇圧セ
ルはトリプルウエルの半導体からなり、各伝達トランジ
スタＭＪｎは、Ｐ型半導体基板２００上に形成されたＮ
型第１ウエル２１０と、該Ｎ型第１ウエル２１０上に形
成されたＰ型第２ウエル２２０とから構成され、各伝達
トランジスタＮＪｎは、Ｐ型半導体基板２００上に形成
されたＮ型第１ウエル３１０と、該Ｎ型第１ウエル３１
０上に形成されたＰ型第２ウエル３２０とから構成され
ている。
図６の構成断面図に示す。図６に示すように、各昇圧セ
ルはトリプルウエルの半導体からなり、各伝達トランジ
スタＭＪｎは、Ｐ型半導体基板２００上に形成されたＮ
型第１ウエル２１０と、該Ｎ型第１ウエル２１０上に形
成されたＰ型第２ウエル２２０とから構成され、各伝達
トランジスタＮＪｎは、Ｐ型半導体基板２００上に形成
されたＮ型第１ウエル３１０と、該Ｎ型第１ウエル３１
０上に形成されたＰ型第２ウエル３２０とから構成され
ている。
【００４５】また、Ｐ型半導体基板２００，３００は基
準電位に接続され、第１ウエル２１０内の同一導電型の
Ｎ+拡散層２１１，３１１と、第２ウエル２２０，３２
０内の同一導電型のＰ+拡散層２２１，３２１と、同第
２ウエル２２０，３２０内の反導電型のＮ+拡散層（ド
レイン）２２２，３２２と、キャパシタＱＤ１，２の一
端とを配線上直接接続している。
準電位に接続され、第１ウエル２１０内の同一導電型の
Ｎ+拡散層２１１，３１１と、第２ウエル２２０，３２
０内の同一導電型のＰ+拡散層２２１，３２１と、同第
２ウエル２２０，３２０内の反導電型のＮ+拡散層（ド
レイン）２２２，３２２と、キャパシタＱＤ１，２の一
端とを配線上直接接続している。
【００４６】また、伝達トランジスタＮＪ０〜ＮＪ３の
Ｎ+拡散層（ソース）３２３と、伝達トランジスタＭＪ
０〜ＭＪ３のゲート２２４と、キャパシタＱＤ５，６の
一端とを配線上直接接続している。さらに、伝達トラン
ジスタＮＪ０〜ＮＪ３のゲート３２４と、伝達トランジ
スタＭＪ０〜ＭＪ３のＮ+拡散層（ソース）２２３とを
接続し、第２ウエル２２０の拡散層２２３は当該昇圧セ
ルの出力となる。
Ｎ+拡散層（ソース）３２３と、伝達トランジスタＭＪ
０〜ＭＪ３のゲート２２４と、キャパシタＱＤ５，６の
一端とを配線上直接接続している。さらに、伝達トラン
ジスタＮＪ０〜ＮＪ３のゲート３２４と、伝達トランジ
スタＭＪ０〜ＭＪ３のＮ+拡散層（ソース）２２３とを
接続し、第２ウエル２２０の拡散層２２３は当該昇圧セ
ルの出力となる。
【００４７】また、各昇圧セル毎に非反転クロック＃１
と反転クロック＃３とがキャパシタＱＤ１，２，３に供
給され、且つ非反転クロック＃２と反転クロック＃４と
がキャパシタＱＤ５，６，７に供給され、図７に示すよ
うに、出力電圧Ｖｏｕｔは各昇圧セル毎昇圧される。こ
のようにして、各クロック＃１〜＃４は、図７に示すタ
イミングで供給されており、効率よく出力電圧を得るこ
とができる。
と反転クロック＃３とがキャパシタＱＤ１，２，３に供
給され、且つ非反転クロック＃２と反転クロック＃４と
がキャパシタＱＤ５，６，７に供給され、図７に示すよ
うに、出力電圧Ｖｏｕｔは各昇圧セル毎昇圧される。こ
のようにして、各クロック＃１〜＃４は、図７に示すタ
イミングで供給されており、効率よく出力電圧を得るこ
とができる。
【００４８】この図５の回路構成と各伝達トランジスタ
にトリプルウエルを用いたことにより、図７のタイミン
グチャートに示すように、クロック入力端子＃１〜＃４
に印加されるクロックに対して、出力電圧Ｖｏｕｔは、
図に示すように、クロックの数に応じて飽和現象を生じ
ず、正確に昇圧することができる。
にトリプルウエルを用いたことにより、図７のタイミン
グチャートに示すように、クロック入力端子＃１〜＃４
に印加されるクロックに対して、出力電圧Ｖｏｕｔは、
図に示すように、クロックの数に応じて飽和現象を生じ
ず、正確に昇圧することができる。
【００４９】また、図５には、上述したように、４相ク
ロック方式の昇圧回路であり、図１と同様トリプルウェ
ル上に伝達トランジスタを設け、各ドレインは全てその
サブに接続されている。
ロック方式の昇圧回路であり、図１と同様トリプルウェ
ル上に伝達トランジスタを設け、各ドレインは全てその
サブに接続されている。
【００５０】［第３の実施形態］本発明の第３の実施形
態について、先ず図８に示す本実施形態の概念的ブロッ
ク図を用いて説明する。図８において、トリプルウエル
に構成された伝達トランジスタから構成されるチャージ
ポンプの昇圧回路３と、同様にトリプルウエルに構成さ
れた伝達トランジスタから構成されるチャージポンプの
昇圧回路４と、昇圧回路３の後段にドレインを接続さ
れ、昇圧回路４の初段にソースを接続され、昇圧電圧の
出力端子にゲートを接続されたＭＯＳトランジスタＭＮ
１と、昇圧回路３と昇圧回路４の出力電圧Ｖｏｕｔを取
り出す出力端子とから構成されている。
態について、先ず図８に示す本実施形態の概念的ブロッ
ク図を用いて説明する。図８において、トリプルウエル
に構成された伝達トランジスタから構成されるチャージ
ポンプの昇圧回路３と、同様にトリプルウエルに構成さ
れた伝達トランジスタから構成されるチャージポンプの
昇圧回路４と、昇圧回路３の後段にドレインを接続さ
れ、昇圧回路４の初段にソースを接続され、昇圧電圧の
出力端子にゲートを接続されたＭＯＳトランジスタＭＮ
１と、昇圧回路３と昇圧回路４の出力電圧Ｖｏｕｔを取
り出す出力端子とから構成されている。
【００５１】そこで、概念的には、両昇圧回路３、４は
初期動作では両昇圧回路３，４のそれぞれの出力が別個
に昇圧して出力Ｖｏｕｔを得る。次に、出力Ｖｏｕｔが
ＭＯＳトランジスタＭＮ１のしきい値に至ると、ＭＯＳ
トランジスタＭＮ１が動作を開始して徐々にチャージポ
ンプ４の出力電圧が上昇し、高昇圧電圧を得ることがで
き、ＭＯＳトランジスタＭＮ１がオン状態となると、両
昇圧回路３，４は直列接続と同様の接続となり、所望の
高電圧まで出力電圧を得ることができる。
初期動作では両昇圧回路３，４のそれぞれの出力が別個
に昇圧して出力Ｖｏｕｔを得る。次に、出力Ｖｏｕｔが
ＭＯＳトランジスタＭＮ１のしきい値に至ると、ＭＯＳ
トランジスタＭＮ１が動作を開始して徐々にチャージポ
ンプ４の出力電圧が上昇し、高昇圧電圧を得ることがで
き、ＭＯＳトランジスタＭＮ１がオン状態となると、両
昇圧回路３，４は直列接続と同様の接続となり、所望の
高電圧まで出力電圧を得ることができる。
【００５２】次に、本実施形態の具体的回路図を図９に
示し、詳細に説明する。図において、昇圧回路３とし
て、電源Ｖｃｃから伝達トランジスタＭＪ０〜ＭＪ３
と、サブ伝達トランジスタＮＪ０〜ＮＪ３と、ＭＯＳト
ランジスタＤ１〜Ｄ４と、キャパシタＣ１１〜Ｃ１４，
Ｃ２１〜Ｃ２４とから構成され、伝達トランジスタＭＪ
４のソースが出力端子に接続されている。同様に、昇圧
回路４として、電源Ｖｃｃから伝達トランジスタＭＫ０
〜ＭＫ３と、サブ伝達トランジスタＮＫ０〜ＮＫ３と、
ＭＯＳトランジスタＤ１〜Ｄ４と、キャパシタＣ１６〜
Ｃ１９，Ｃ２６〜Ｃ２９とから構成され、伝達トランジ
スタＭＫ４のソースが出力端子Ｐ１に接続されている。
この場合、伝達トランジスタＭＫ０〜ＭＫ３及びサブ伝
達トランジスタＮＫ０〜ＮＫ３は、トリプルウェル上の
入力側のドレイン拡散層と、Ｐウェルと、Ｎウェルとを
共通に接続されたＮ型トランジスタを用いている。ま
た、クロック信号として、図７に示した４相クロックが
供給され、４相クロック方式昇圧回路として構成されて
いる。
示し、詳細に説明する。図において、昇圧回路３とし
て、電源Ｖｃｃから伝達トランジスタＭＪ０〜ＭＪ３
と、サブ伝達トランジスタＮＪ０〜ＮＪ３と、ＭＯＳト
ランジスタＤ１〜Ｄ４と、キャパシタＣ１１〜Ｃ１４，
Ｃ２１〜Ｃ２４とから構成され、伝達トランジスタＭＪ
４のソースが出力端子に接続されている。同様に、昇圧
回路４として、電源Ｖｃｃから伝達トランジスタＭＫ０
〜ＭＫ３と、サブ伝達トランジスタＮＫ０〜ＮＫ３と、
ＭＯＳトランジスタＤ１〜Ｄ４と、キャパシタＣ１６〜
Ｃ１９，Ｃ２６〜Ｃ２９とから構成され、伝達トランジ
スタＭＫ４のソースが出力端子Ｐ１に接続されている。
この場合、伝達トランジスタＭＫ０〜ＭＫ３及びサブ伝
達トランジスタＮＫ０〜ＮＫ３は、トリプルウェル上の
入力側のドレイン拡散層と、Ｐウェルと、Ｎウェルとを
共通に接続されたＮ型トランジスタを用いている。ま
た、クロック信号として、図７に示した４相クロックが
供給され、４相クロック方式昇圧回路として構成されて
いる。
【００５３】また、昇圧回路３の出力側にある伝達トラ
ンジスタＭＪ４のドレインノードＰＪ４と昇圧回路４の
入力側にある伝達トランジスタＭＫ０のドレインノード
ＰＫ０とをＮ型トランジスタＭＮ１を介して接続してい
る。
ンジスタＭＪ４のドレインノードＰＪ４と昇圧回路４の
入力側にある伝達トランジスタＭＫ０のドレインノード
ＰＫ０とをＮ型トランジスタＭＮ１を介して接続してい
る。
【００５４】但し、ノードＰＪ４に接続されている昇圧
用キャパシタＣ１４に印加されるクロックのタイミング
＃３と、ノードＰＫ０をドレインとした伝達トランジス
タＭＫ０のソースに接続されている昇圧用キャパシタＣ
１６に印加されるクロックのタイミング＃１は１８０度
位相がずれている。Ｎ型トランジスタＭＮ１のゲートに
は、この昇圧回路３，４の出力電圧Ｖｏｕｔを出力する
出力端子Ｐ１と接続されている。
用キャパシタＣ１４に印加されるクロックのタイミング
＃３と、ノードＰＫ０をドレインとした伝達トランジス
タＭＫ０のソースに接続されている昇圧用キャパシタＣ
１６に印加されるクロックのタイミング＃１は１８０度
位相がずれている。Ｎ型トランジスタＭＮ１のゲートに
は、この昇圧回路３，４の出力電圧Ｖｏｕｔを出力する
出力端子Ｐ１と接続されている。
【００５５】（第３の実施形態の動作の説明）以下、本
実施形態の動作について説明する。まず、昇圧初期、接
続ＭＯＳトランジスタＭＮ１は、Ｖｏｕｔレベルの低さ
と、そのバックバイアス特性により、オフされた状態と
なっている。この時はチャージポンプ２×２並列（昇圧
セル４段×２並列）分の電荷が、最終出力電圧Ｖｏｕｔ
に供給される。
実施形態の動作について説明する。まず、昇圧初期、接
続ＭＯＳトランジスタＭＮ１は、Ｖｏｕｔレベルの低さ
と、そのバックバイアス特性により、オフされた状態と
なっている。この時はチャージポンプ２×２並列（昇圧
セル４段×２並列）分の電荷が、最終出力電圧Ｖｏｕｔ
に供給される。
【００５６】昇圧中期になると、トランジスタＭＮ１
は、出力端子Ｐ１のＶｏｕｔが昇圧されているために、
オンし始める。ところがそのゲート電圧の大きさが十分
でないために、トランジスタＭＮ１の電荷伝達能力は低
い。つまり、チャージポンプ４は、×２並列状態から直
列に接続される（即ち、昇圧セル８段×１並列）移行期
間であり、昇圧回路の電流供給能力は、昇圧セル４段×
２並列と、昇圧セル８段×１並列の間の能力となる。
は、出力端子Ｐ１のＶｏｕｔが昇圧されているために、
オンし始める。ところがそのゲート電圧の大きさが十分
でないために、トランジスタＭＮ１の電荷伝達能力は低
い。つまり、チャージポンプ４は、×２並列状態から直
列に接続される（即ち、昇圧セル８段×１並列）移行期
間であり、昇圧回路の電流供給能力は、昇圧セル４段×
２並列と、昇圧セル８段×１並列の間の能力となる。
【００５７】昇圧後期になると、Ｖｏｕｔは大きくな
り、トランジスタＭＮ１のゲート電圧は高くなり、その
電荷伝達能力は高くなる。よって、チャージポンプ４は
完全に直列に接続され、昇圧セル８段×１並列の動作と
なる。
り、トランジスタＭＮ１のゲート電圧は高くなり、その
電荷伝達能力は高くなる。よって、チャージポンプ４は
完全に直列に接続され、昇圧セル８段×１並列の動作と
なる。
【００５８】図１０は、この課程におけるＶｏｕｔに流
れる電流供給能力Ｉｏｕｔを示している。昇圧前半にお
ける出力電圧（Ｖｏｕｔ：小→中）では、その電流供給
能力は従来の電流供給能力よりも優れ、昇圧後半におけ
る出力電圧（Ｖｏｕｔ：中→大）では、従来と同様の電
流供給能力となり、期待する電圧にまで出力電圧Ｖｏｕ
ｔを昇圧する。
れる電流供給能力Ｉｏｕｔを示している。昇圧前半にお
ける出力電圧（Ｖｏｕｔ：小→中）では、その電流供給
能力は従来の電流供給能力よりも優れ、昇圧後半におけ
る出力電圧（Ｖｏｕｔ：中→大）では、従来と同様の電
流供給能力となり、期待する電圧にまで出力電圧Ｖｏｕ
ｔを昇圧する。
【００５９】この昇圧課程により、昇圧前半では昇圧ス
ピードを速くし、昇圧後半では、Ｖｏｕｔを期待する高
電圧まで昇圧することが自動的にできるようになる。
ピードを速くし、昇圧後半では、Ｖｏｕｔを期待する高
電圧まで昇圧することが自動的にできるようになる。
【００６０】また、トランジスタＭＮ１のゲートには昇
圧電圧Ｖｏｕｔが直接印加されているため、スイッチに
よる制御は不要となり、レイアウトの大幅増加とはなら
ない。
圧電圧Ｖｏｕｔが直接印加されているため、スイッチに
よる制御は不要となり、レイアウトの大幅増加とはなら
ない。
【００６１】［第４の実施形態］図１１に本発明の第４
の実施形態の概念的なブロック図を示す。図１１におい
て、トリプルウエルに構成された伝達トランジスタから
構成されるチャージポンプの昇圧回路３と、同様にトリ
プルウエルに構成された伝達トランジスタから構成され
るチャージポンプの昇圧回路４と、同様にトリプルウエ
ルに構成された伝達トランジスタから構成されるチャー
ジポンプの昇圧回路５と、昇圧回路３の後段にドレイン
を接続され、昇圧回路４の初段にソースを接続され、チ
ャージポンプの昇圧回路５の出力端子Ｐ２にゲートを接
続されたＭＯＳトランジスタＭＮ１と、昇圧回路３と昇
圧回路４の出力電圧Ｖｏｕｔを取り出す出力端子とから
構成されている。
の実施形態の概念的なブロック図を示す。図１１におい
て、トリプルウエルに構成された伝達トランジスタから
構成されるチャージポンプの昇圧回路３と、同様にトリ
プルウエルに構成された伝達トランジスタから構成され
るチャージポンプの昇圧回路４と、同様にトリプルウエ
ルに構成された伝達トランジスタから構成されるチャー
ジポンプの昇圧回路５と、昇圧回路３の後段にドレイン
を接続され、昇圧回路４の初段にソースを接続され、チ
ャージポンプの昇圧回路５の出力端子Ｐ２にゲートを接
続されたＭＯＳトランジスタＭＮ１と、昇圧回路３と昇
圧回路４の出力電圧Ｖｏｕｔを取り出す出力端子とから
構成されている。
【００６２】そこで、概念的には、両昇圧回路３、４は
初期動作では両昇圧回路３，４のそれぞれの出力が別個
に昇圧して、出力Ｖｏｕｔ２を得る。次に、昇圧回路５
の出力Ｖｏｕｔ１がＭＯＳトランジスタＭＮ１のしきい
値に至ると、ＭＯＳトランジスタＭＮ１が動作を開始し
て、徐々にチャージポンプ４の出力電圧が上昇し、高昇
圧電圧を得ることができ、ＭＯＳトランジスタＭＮ１が
オン状態となると、両昇圧回路３，４は直列接続と同様
の接続となり、その出力端子Ｐ１の出力Ｖｏｕｔ２に
は、所望の高電圧まで出力電圧を得ることができるとと
もに、昇圧回路５の出力Ｖｏｕｔ１を得ることができ
る。
初期動作では両昇圧回路３，４のそれぞれの出力が別個
に昇圧して、出力Ｖｏｕｔ２を得る。次に、昇圧回路５
の出力Ｖｏｕｔ１がＭＯＳトランジスタＭＮ１のしきい
値に至ると、ＭＯＳトランジスタＭＮ１が動作を開始し
て、徐々にチャージポンプ４の出力電圧が上昇し、高昇
圧電圧を得ることができ、ＭＯＳトランジスタＭＮ１が
オン状態となると、両昇圧回路３，４は直列接続と同様
の接続となり、その出力端子Ｐ１の出力Ｖｏｕｔ２に
は、所望の高電圧まで出力電圧を得ることができるとと
もに、昇圧回路５の出力Ｖｏｕｔ１を得ることができ
る。
【００６３】また、図１２に本実施形態の昇圧回路によ
る具体的な回路図を示している。但し、チャージポンプ
５はブロック図で示している。本実施形態では、図９の
場合と同様、トリプルウェル上の、入力側のドレイン拡
散層とＰウェルとＮウェルを共通に接続されたＮ型トラ
ンジスタを用いた４相クロック方式昇圧回路を用いてい
る。本発明の第１の実施形態と異なるのは、Ｎ型トラン
ジスタ（ＭＮ１）のゲートには、この昇圧回路３，４と
は別の昇圧回路５（チャージポンプ５の昇圧回路）から
出力高電圧（Ｖｏｕｔ１）が印加される。
る具体的な回路図を示している。但し、チャージポンプ
５はブロック図で示している。本実施形態では、図９の
場合と同様、トリプルウェル上の、入力側のドレイン拡
散層とＰウェルとＮウェルを共通に接続されたＮ型トラ
ンジスタを用いた４相クロック方式昇圧回路を用いてい
る。本発明の第１の実施形態と異なるのは、Ｎ型トラン
ジスタ（ＭＮ１）のゲートには、この昇圧回路３，４と
は別の昇圧回路５（チャージポンプ５の昇圧回路）から
出力高電圧（Ｖｏｕｔ１）が印加される。
【００６４】（第４の実施形態の動作の説明）本実施形
態の基本的な動作は、上述した本発明の第３の実施形態
と同じであるので、重複する説明を省略する。本実施形
態の場合、本発明の第３の実施形態の効果に加え、別の
昇圧回路５から出力電圧をＮ型トランジスタＭＮ１のゲ
ートに印加するため、チャージポンプ４が２並列（４段
×２並列）から、完全に直列に接続される（８段×１並
列）までの移行期間の制御ができる。また、Ｖｏｕｔ１
からはチャージポンプ５が他のチャージポンプ３，４と
同一構成の４段の昇圧セルから構成されていれば、他の
チャージポンプ３，４の一方が故障した場合に容易に代
替できる。またＶｏｕｔ１とＶｏｕｔ２とが、２種の昇
圧電圧を得ることができるので、半導体装置の制御に自
由度が増加する。
態の基本的な動作は、上述した本発明の第３の実施形態
と同じであるので、重複する説明を省略する。本実施形
態の場合、本発明の第３の実施形態の効果に加え、別の
昇圧回路５から出力電圧をＮ型トランジスタＭＮ１のゲ
ートに印加するため、チャージポンプ４が２並列（４段
×２並列）から、完全に直列に接続される（８段×１並
列）までの移行期間の制御ができる。また、Ｖｏｕｔ１
からはチャージポンプ５が他のチャージポンプ３，４と
同一構成の４段の昇圧セルから構成されていれば、他の
チャージポンプ３，４の一方が故障した場合に容易に代
替できる。またＶｏｕｔ１とＶｏｕｔ２とが、２種の昇
圧電圧を得ることができるので、半導体装置の制御に自
由度が増加する。
【００６５】また、本実施形態の応用例として、チャー
ジポンプ３，４，５の出力電圧Ｖｏｕｔ１とＶｏｕｔ２
を共通接続させた場合、図１３に示すように、そのレイ
アウト面積は、従来例と同じであるが、図１４に示すよ
うに、チャージポンプ（４段×３並列）に示すように、
従来例よりも優れた電流供給能力を持った回路となって
おり、よって図１５に示すように、昇圧電圧の立ち上が
り速度が増加し、昇圧スピードも速くなる。
ジポンプ３，４，５の出力電圧Ｖｏｕｔ１とＶｏｕｔ２
を共通接続させた場合、図１３に示すように、そのレイ
アウト面積は、従来例と同じであるが、図１４に示すよ
うに、チャージポンプ（４段×３並列）に示すように、
従来例よりも優れた電流供給能力を持った回路となって
おり、よって図１５に示すように、昇圧電圧の立ち上が
り速度が増加し、昇圧スピードも速くなる。
【００６６】
【発明の効果】本発明によれば、トリプルウェル上のト
ランジスタを使用しているので、バックゲートバイアス
特性の影響の小さい昇圧回路を得ることができる。
ランジスタを使用しているので、バックゲートバイアス
特性の影響の小さい昇圧回路を得ることができる。
【００６７】また、出力電圧の上昇に伴い自動的に昇圧
回路の並列数と、直列に接続された伝達トランジスタの
数を変えることができるので、多彩な半導体回路が要求
する電源電圧を種々供給できる。
回路の並列数と、直列に接続された伝達トランジスタの
数を変えることができるので、多彩な半導体回路が要求
する電源電圧を種々供給できる。
【００６８】さらに、本発明によれば、昇圧回路の電荷
供給能力を向上し、且つ昇圧スピードを向上することが
できる。
供給能力を向上し、且つ昇圧スピードを向上することが
できる。
【図面の簡単な説明】
【図１】本発明の実施形態による回路図である。
【図２】本発明の実施形態による半導体基板の断面図で
ある。
ある。
【図３】本発明の実施形態によるタイミングチャートで
ある。
ある。
【図４】本発明の実施形態による特性図である。
【図５】本発明の実施形態による回路図である。
【図６】本発明の実施形態による半導体基板の断面図で
ある。
ある。
【図７】本発明の実施形態によるタイミングチャートで
ある。
ある。
【図８】本発明の実施形態による概念的ブロック図であ
る。
る。
【図９】本発明の実施形態による回路図である。
【図１０】本発明の実施形態による特性図である。
【図１１】本発明の実施形態による概念的ブロック図で
ある。
ある。
【図１２】本発明の実施形態による回路図である。
【図１３】本発明の実施形態による概念的ブロック図で
ある。
ある。
【図１４】本発明の実施形態による特性図である。
【図１５】本発明の実施形態による特性図である。
【図１６】本発明の実施形態による回路図である。
【図１７】従来例によるタイミングチャートである。
【図１８】従来例による半導体基板の断面図である。
【図１９】従来例による概念的ブロック図である。
【図２０】従来例による特性図である。
【図２１】従来例による特性図である。
１００ Ｐ型基板（半導体基板） １１０ Ｎ型第１ウエル １１１ 拡散層 １２０ Ｐ型第２ウエル １２１，１２２，１２３ 拡散層 １２４ ゲート Ｍ０〜Ｍ３，ＭＤ０〜ＭＤ３ 伝達トランジスタ Ｄ１〜Ｄ３ ＭＯＳトランジスタ Ｃ１１〜Ｃ１９，Ｃ２１〜Ｃ２９ キャパシタ １，２，３，４，５ チャージポンプ ＭＪ０〜ＭＪ４，ＭＫ０〜ＭＫ４ 伝達トランジスタ ＮＪ０〜ＮＪ４，ＮＫ０〜ＮＫ４ サブ伝達トランジス
タ ＭＮ１ 結合ＭＯＳトランジスタ
タ ＭＮ１ 結合ＭＯＳトランジスタ
Claims (9)
- 【請求項１】 入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続した昇圧回路において、 前記複数個の昇圧セルの前記伝達トランジスタは、半導
体基板上に形成された第１ウエルと、該第１ウエル上に
形成された第２ウエルとからなるトリプルウエルで構成
され、 前記半導体基板は基準電位に接続され、前記第１ウエル
内の同一導電型の拡散層と、前記第２ウエル内の同一導
電型の拡散層と、前記第２ウエル内の反導電型の拡散層
と、前記キャパシタの一端と、前記伝達トランジスタの
ゲートとを接続したことを特徴とする昇圧回路。 - 【請求項２】 前記縦続接続の昇圧セルの１つ毎に前記
クロックと該クロックと１８０度位相（＝２相クロック
方式）のずれたクロックとを供給することを特徴とする
請求項１に記載の昇圧回路。 - 【請求項３】 請求項１又は２に記載の昇圧回路におい
て、前記半導体基板はＰ型半導体であり、前記第１ウエ
ルはＮ型であり、前記第２ウエルはＰ型であることを特
徴とする昇圧回路。 - 【請求項４】 入力とドレインを接続しソースを出力と
する伝達トランジスタと、前記入力とドレインを接続し
ソースを前記伝達トランジスタのゲートと第２のキャパ
シタの一端と接続しゲートを前記伝達トランジスタのソ
ースに接続したサブ伝達トランジスタと、前記伝達トラ
ンジスタのソースに一端を接続し他端に第１のクロック
を入力する第１のキャパシタと、他端に第４のクロック
を入力する前記第２のキャパシタとからなる昇圧セルを
複数個縦続接続した昇圧回路において、 前記複数個の昇圧セルの前記伝達トランジスタは、半導
体基板上に形成された第１ウエルと、該第１ウエル上に
形成された第２ウエルとからなるトリプルウエルで構成
され、 前記半導体基板は基準電位に接続し、前記第１ウエル内
の同一導電型の拡散層と、前記第２ウエル内の同一導電
型の拡散層と、前記第２ウエル内の反導電型の拡散層
と、前記第１のキャパシタの一端とを接続したことを特
徴とする昇圧回路。 - 【請求項５】 前記縦続接続の昇圧セルは４相クロック
方式で駆動されることを特徴とする請求項４に記載の昇
圧回路。 - 【請求項６】 入力とドレインとゲートとを接続しソー
スを出力とする伝達トランジスタと、該ソースに一端を
接続され他端にクロックを入力するキャパシタとからな
る昇圧セルを複数個縦続接続し、 前記複数個の昇圧セルの前記伝達トランジスタは、半導
体基板上に形成された第１ウエルと、該第１ウエル上に
形成された第２ウエルとからなるトリプルウエルで構成
され、 前記半導体基板は基準電位に接続され、前記第１ウエル
内の同一導電型の拡散層と、前記第２ウエル内の同一導
電型の拡散層と、前記第２ウエル内の反導電型の拡散層
と、前記キャパシタの一端と、前記伝達トランジスタの
ゲートとを接続したチャージポンプを少なくとも２つ有
する昇圧回路において、 前記チャージポンプと他のチャージポンプとの間に前記
チャージポンプの出力にドレインを接続し前記他のチャ
ージポンプの入力にソースを接続し、ゲートを前期チャ
ージポンプに接続したトランジスタと、前記チャージポ
ンプと前記他のチャージポンプの出力とが接続したこと
を特徴とする昇圧回路。 - 【請求項７】 入力とドレインを接続しソースを出力と
する伝達トランジスタと、該ソースに一端を接続され他
端にクロックを入力するキャパシタとからなる昇圧セル
を複数個縦続接続し、 前記複数個の昇圧セルの前記伝達トランジスタは、半導
体基板上に形成された第１ウエルと、該第１ウエル上に
形成された第２ウエルとからなるトリプルウエルで構成
され、 前記半導体基板は基準電位に接続され、前記第１ウエル
内の同一導電型の拡散層と、前記第２ウエル内の同一導
電型の拡散層と、前記第２ウエル内の反導電型の拡散層
と、前記キャパシタの一端と、前記伝達トランジスタの
ゲートとを接続したチャージポンプを少なくとも２つ有
する昇圧回路において、 前記チャージポンプと他のチャージポンプとの間に前記
チャージポンプの出力にドレインを接続し前記他のチャ
ージポンプの入力にソースを接続し、ゲートを前記チャ
ージポンプに接続したトランジスタと、前記チャージポ
ンプと前記他のチャージポンプの出力とを接続したこと
を特徴とする昇圧回路。 - 【請求項８】 電圧を昇圧する昇圧セル有する少なくと
もチャージポンプを３個有し、第１のチャージポンプの
出力をドレインに、第２のチャージポンプの入力をソー
スに、第３のチャージポンプの出力をゲートに接続した
トランジスタと、前記第１のチャージポンプの出力と前
記第２のチャージポンプの出力とを接続したことを特徴
とする昇圧回路。 - 【請求項９】 請求項７に記載の昇圧回路において、前
記第１のチャージポンプの出力と、前記第２のチャージ
ポンプの出力と、前記第３のチャージポンプの出力とを
接続したことを特徴とする昇圧回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8661598A JP3223504B2 (ja) | 1998-03-31 | 1998-03-31 | 昇圧回路 |
| US09/280,972 US6121821A (en) | 1998-03-31 | 1999-03-30 | Booster circuit for semiconductor device |
| DE69919045T DE69919045T2 (de) | 1998-03-31 | 1999-03-30 | Spannungserhöhungsschaltung für Speicheranordnung |
| EP99106473A EP0947990B1 (en) | 1998-03-31 | 1999-03-30 | Booster circuit for semiconductor device |
| DE69915153T DE69915153T2 (de) | 1998-03-31 | 1999-03-30 | Spannungserhöhungsschaltung für Speicheranordnung |
| KR1019990011087A KR100286721B1 (ko) | 1998-03-31 | 1999-03-30 | 반도체 소자용 부스터 회로 |
| EP03003450A EP1315169B1 (en) | 1998-03-31 | 1999-03-30 | Booster circuit for semiconductor device |
| CNB031231012A CN100350504C (zh) | 1998-03-31 | 1999-03-31 | 半导体器件的升压电路 |
| CNB991058259A CN1196134C (zh) | 1998-03-31 | 1999-03-31 | 半导体器件的升压电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8661598A JP3223504B2 (ja) | 1998-03-31 | 1998-03-31 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11283392A true JPH11283392A (ja) | 1999-10-15 |
| JP3223504B2 JP3223504B2 (ja) | 2001-10-29 |
Family
ID=13891937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8661598A Expired - Fee Related JP3223504B2 (ja) | 1998-03-31 | 1998-03-31 | 昇圧回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6121821A (ja) |
| EP (2) | EP1315169B1 (ja) |
| JP (1) | JP3223504B2 (ja) |
| KR (1) | KR100286721B1 (ja) |
| CN (2) | CN1196134C (ja) |
| DE (2) | DE69915153T2 (ja) |
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| JP2010281761A (ja) * | 2009-06-08 | 2010-12-16 | Nippon Telegr & Teleph Corp <Ntt> | センサ回路およびセンサノード |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
| JP2013134109A (ja) * | 2011-12-26 | 2013-07-08 | Nippon Telegr & Teleph Corp <Ntt> | センサ回路 |
| JP2018011498A (ja) * | 2016-07-14 | 2018-01-18 | イーメモリー テクノロジー インコーポレイテッド | チャージポンプ装置 |
| US10290329B2 (en) | 2016-07-14 | 2019-05-14 | Ememory Technology Inc. | Charge pump apparatus |
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|---|---|---|---|---|
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| JP3303823B2 (ja) * | 1999-02-23 | 2002-07-22 | 日本電気株式会社 | 電源回路 |
| JP2001145334A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 昇圧回路 |
| US6927441B2 (en) * | 2001-03-20 | 2005-08-09 | Stmicroelectronics S.R.L. | Variable stage charge pump |
| US6455896B1 (en) * | 2001-04-25 | 2002-09-24 | Macronix International Co., Ltd. | Protection circuit for a memory array |
| EP1262998B1 (de) * | 2001-05-28 | 2008-02-06 | Infineon Technologies AG | Ladungspumpenschaltung und Verwendung einer Ladungspumpenschaltung |
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