JP3303823B2 - 電源回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Description
【０００１】
【発明の属する技術分野】本発明はデータ書込時等にお
けるメモリセルへの電圧の供給等に使用される電源回路
に関し、特に、昇圧速度の向上を図った電源回路に関す
る。
けるメモリセルへの電圧の供給等に使用される電源回路
に関し、特に、昇圧速度の向上を図った電源回路に関す
る。
【０００２】
【従来の技術】従来、特にメモリセルのデータ書込、消
去又は読み出し時に使用される電圧を生成し各周辺回路
及びメモリセル等に供給するために電源回路が使用され
ている。
去又は読み出し時に使用される電圧を生成し各周辺回路
及びメモリセル等に供給するために電源回路が使用され
ている。
【０００３】図６は従来の電源回路を示すブロック図で
ある。従来の電源回路においては、ブースト容量Ｃｂｏ
ｏｓｔ１のアノード（ノードＮＡ１）側にブースト用ド
ライバ回路１１が接続され、ブースト容量Ｃｂｏｏｓｔ
１のカソード（ノードＮＣ１）側にプリチャージ回路１
２及び昇圧回路１３が接続されている。なお、ノードＮ
Ｃ１には、各種電圧生成回路及びデコーダ等が接続され
ており、メモリセルにおけるデータの読み出し、書込又
は消去時に、電源電圧Ｖｃｃ以上の電位がノードＮＣ１
から各種電圧生成回路及びデコーダ等に供給される。こ
こで、各種電圧生成回路とは、例えばベリファイ用電
圧、コンパクション用電圧又はドレイン電圧の制御及び
生成を行う回路をいう。
ある。従来の電源回路においては、ブースト容量Ｃｂｏ
ｏｓｔ１のアノード（ノードＮＡ１）側にブースト用ド
ライバ回路１１が接続され、ブースト容量Ｃｂｏｏｓｔ
１のカソード（ノードＮＣ１）側にプリチャージ回路１
２及び昇圧回路１３が接続されている。なお、ノードＮ
Ｃ１には、各種電圧生成回路及びデコーダ等が接続され
ており、メモリセルにおけるデータの読み出し、書込又
は消去時に、電源電圧Ｖｃｃ以上の電位がノードＮＣ１
から各種電圧生成回路及びデコーダ等に供給される。こ
こで、各種電圧生成回路とは、例えばベリファイ用電
圧、コンパクション用電圧又はドレイン電圧の制御及び
生成を行う回路をいう。
【０００４】図７は従来の電源回路におけるブースト用
ドライバ回路１１を示す回路図である。ブースト用ドラ
イバ回路１１には、端子Ｓ１１の電位と端子Ｓ１２の電
位との否定論理積をとりノードＮＡ１に出力するＮＡＮ
Ｄ回路１４が設けられている。下記表１に種々の動作時
における各端子の電位を示す。
ドライバ回路１１を示す回路図である。ブースト用ドラ
イバ回路１１には、端子Ｓ１１の電位と端子Ｓ１２の電
位との否定論理積をとりノードＮＡ１に出力するＮＡＮ
Ｄ回路１４が設けられている。下記表１に種々の動作時
における各端子の電位を示す。
【０００５】
【表１】
【０００６】また、プリチャージ回路１２においては、
ノードＮＣ１と電源電位Ｖｃｃとの間にＰチャネルトラ
ンジスタが接続されている。そして、昇圧回路１３及び
ブースト用ドライバ回路１１が非活性状態であるときに
は、プリチャージ回路１２により、電源電圧Ｖｃｃがノ
ードＮＣ１に供給され、昇圧回路１３及びブースト用ド
ライブ回路１１が活性状態であるときには、前記トラン
ジスタがオフ状態となり、電源電圧ＶｃｃとノードＮＣ
との間が開放される。
ノードＮＣ１と電源電位Ｖｃｃとの間にＰチャネルトラ
ンジスタが接続されている。そして、昇圧回路１３及び
ブースト用ドライバ回路１１が非活性状態であるときに
は、プリチャージ回路１２により、電源電圧Ｖｃｃがノ
ードＮＣ１に供給され、昇圧回路１３及びブースト用ド
ライブ回路１１が活性状態であるときには、前記トラン
ジスタがオフ状態となり、電源電圧ＶｃｃとノードＮＣ
との間が開放される。
【０００７】図８は従来の電源回路におけるメモリセル
の読み出し動作を示すタイミングチャートである。ま
た、下記表２に種々の動作時における各ノードの電位を
示す。
の読み出し動作を示すタイミングチャートである。ま
た、下記表２に種々の動作時における各ノードの電位を
示す。
【０００８】
【表２】
【０００９】上述のように構成された従来の電源回路に
おいては、メモリセルの読み出し前においては、昇圧回
路１３及びブースト用ドライバ回路１１が非活性状態と
なっており、ノードＮＣ１は、図８及び表２に示すよう
に、プリチャージ回路１２により常に電位Ｖｃｃまでプ
リチャージされている。また、図８及び表１に示すよう
に、端子Ｓ１１及びＳ１２の電位はＶｃｃであり、表２
に示すように、ノードＮＡ１の電位は接地Ｖｓｓ電位と
なっている。
おいては、メモリセルの読み出し前においては、昇圧回
路１３及びブースト用ドライバ回路１１が非活性状態と
なっており、ノードＮＣ１は、図８及び表２に示すよう
に、プリチャージ回路１２により常に電位Ｖｃｃまでプ
リチャージされている。また、図８及び表１に示すよう
に、端子Ｓ１１及びＳ１２の電位はＶｃｃであり、表２
に示すように、ノードＮＡ１の電位は接地Ｖｓｓ電位と
なっている。
【００１０】そして、メモリセルのデータの実際の読み
出し時には、図８及び表１に示すように、端子Ｓ１１の
電位がＶｓｓ、端子Ｓ１２の電位がＶｃｃとなり、表２
に示すように、ノードＮＡ１にはＶｃｃパルスが印加さ
れる。即ち、ノードＮＡ１には、ブースト用ドライバ回
路１１により、ＶｓｓからＶｃｃに変化した電位が供給
される。これにより、図８に示すように、ノードＮＣ１
の電位は、ブースト容量Ｃｂｏｏｓｔ１によりＶｂｏｏ
ｓｔ１（＞Ｖｃｃ）まで昇圧される。そして、この電位
Ｖｂｏｏｓｔ１がデコーダを介してメモリセルのゲート
まで供給され、メモリセルの読み出しが行われる。この
とき、昇圧回路１３は非活性状態となっている。
出し時には、図８及び表１に示すように、端子Ｓ１１の
電位がＶｓｓ、端子Ｓ１２の電位がＶｃｃとなり、表２
に示すように、ノードＮＡ１にはＶｃｃパルスが印加さ
れる。即ち、ノードＮＡ１には、ブースト用ドライバ回
路１１により、ＶｓｓからＶｃｃに変化した電位が供給
される。これにより、図８に示すように、ノードＮＣ１
の電位は、ブースト容量Ｃｂｏｏｓｔ１によりＶｂｏｏ
ｓｔ１（＞Ｖｃｃ）まで昇圧される。そして、この電位
Ｖｂｏｏｓｔ１がデコーダを介してメモリセルのゲート
まで供給され、メモリセルの読み出しが行われる。この
とき、昇圧回路１３は非活性状態となっている。
【００１１】また、メモリセルにおけるデータの書込又
は消去時には、ノードＮＣ１に昇圧回路１３により生成
された電圧Ｖｃｐ（＞Ｖｃｃ）が供給される。このと
き、端子Ｓ１１及びＳ１２には電源電圧Ｖｃｃが供給さ
れるので、ノードＮＡ１はＶｓｓレベルに固定される。
そして、ノードＮＣ１に供給された電圧Ｖｃｐが、書込
時にはメモリセルのゲートに供給される。
は消去時には、ノードＮＣ１に昇圧回路１３により生成
された電圧Ｖｃｐ（＞Ｖｃｃ）が供給される。このと
き、端子Ｓ１１及びＳ１２には電源電圧Ｖｃｃが供給さ
れるので、ノードＮＡ１はＶｓｓレベルに固定される。
そして、ノードＮＣ１に供給された電圧Ｖｃｐが、書込
時にはメモリセルのゲートに供給される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
従来の電源回路においては、昇圧回路１３の動作時にブ
ースト容量Ｃｂｏｏｓｔ１が昇圧回路１３に対する負荷
容量となるため、電圧Ｖｃｐの昇圧速度が遅くなるとい
う問題点がある。このような昇圧速度の遅れが生じる
と、メモリセルにおけるデータの書込時間及び消去時間
が長くなり、消費電流が多くなってしまう。
従来の電源回路においては、昇圧回路１３の動作時にブ
ースト容量Ｃｂｏｏｓｔ１が昇圧回路１３に対する負荷
容量となるため、電圧Ｖｃｐの昇圧速度が遅くなるとい
う問題点がある。このような昇圧速度の遅れが生じる
と、メモリセルにおけるデータの書込時間及び消去時間
が長くなり、消費電流が多くなってしまう。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、高速のデータの書込及び消去を行うことが
でき、消費電流を低減することができる電源回路を提供
することを目的とする。
のであって、高速のデータの書込及び消去を行うことが
でき、消費電流を低減することができる電源回路を提供
することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る電源回路
は、ブースト容量と、このブースト容量のアノードの電
位を所定値に設定するドライバ回路と、前記ブースト容
量のカソードに接続された出力端子と、前記ブースト容
量のカソードの電位を上昇させる昇圧回路と、を有し、
前記ドライバ回路は、前記昇圧回路の動作時に前記ブー
スト容量のアノードの電位をカソードの電位と一致させ
て前記ブースト容量を昇圧回路の負荷としないようにす
る電位制御手段を有することを特徴とする。
は、ブースト容量と、このブースト容量のアノードの電
位を所定値に設定するドライバ回路と、前記ブースト容
量のカソードに接続された出力端子と、前記ブースト容
量のカソードの電位を上昇させる昇圧回路と、を有し、
前記ドライバ回路は、前記昇圧回路の動作時に前記ブー
スト容量のアノードの電位をカソードの電位と一致させ
て前記ブースト容量を昇圧回路の負荷としないようにす
る電位制御手段を有することを特徴とする。
【００１５】本発明においては、データの書込及び消去
時に昇圧回路が動作しブースト容量のカソードに接続さ
れた出力端子から昇圧電位が出力される。そして、昇圧
回路の動作時には、ブースト容量のアノードの電位とカ
ソードの電位が一致するので、ブースト容量は昇圧回路
に対する負荷容量とはならない。従って、データの書込
及び消去を高速化することが可能である。これにより、
低消費電流化も可能となる。
時に昇圧回路が動作しブースト容量のカソードに接続さ
れた出力端子から昇圧電位が出力される。そして、昇圧
回路の動作時には、ブースト容量のアノードの電位とカ
ソードの電位が一致するので、ブースト容量は昇圧回路
に対する負荷容量とはならない。従って、データの書込
及び消去を高速化することが可能である。これにより、
低消費電流化も可能となる。
【００１６】本発明においては、前記電位制御手段は、
前記ブースト容量のアノードとカソードとを短絡する短
絡手段を有することができる。
前記ブースト容量のアノードとカソードとを短絡する短
絡手段を有することができる。
【００１７】また、前記昇圧回路が動作していないとき
に前記ブースト容量のカソードを電源電圧でプリチャー
ジするプリチャージ回路を有してもよい。
に前記ブースト容量のカソードを電源電圧でプリチャー
ジするプリチャージ回路を有してもよい。
【００１８】更に、前記プリチャージ回路は、電源電圧
が供給される信号線と前記ブースト容量のカソードとの
間に接続されたスイッチング素子を有してもよい。
が供給される信号線と前記ブースト容量のカソードとの
間に接続されたスイッチング素子を有してもよい。
【００１９】更にまた、前記ドライバ回路は、前記昇圧
回路が動作していないときに前記ブースト容量のアノー
ドの電位を所定の電位に設定することができる。
回路が動作していないときに前記ブースト容量のアノー
ドの電位を所定の電位に設定することができる。
【００２０】また、前記短絡手段は、前記ブースト容量
のアノードとカソードとの間に接続された電界効果トラ
ンジスタと、この電界効果トランジスタのゲートの電位
を制御する制御手段と、を有することができる。
のアノードとカソードとの間に接続された電界効果トラ
ンジスタと、この電界効果トランジスタのゲートの電位
を制御する制御手段と、を有することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例に係る電源
回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係る電源回路を示すブロッ
ク図である。
回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係る電源回路を示すブロッ
ク図である。
【００２２】本実施例においては、ブースト容量Ｃｂｏ
ｏｓｔのアノード（ノードＮＡ）側にブースト用ドライ
バ回路１が接続され、ブースト容量Ｃｂｏｏｓｔのカソ
ード（ノードＮＣ）側にプリチャージ回路２及び昇圧回
路３が接続されている。なお、ノードＮＣには、各種電
圧生成回路及びデコーダ等が接続されており、メモリセ
ルにおけるデータの読み出し、書込又は消去時に、電源
電圧Ｖｃｃ以上の電位がノードＮＣから各種電圧生成回
路及びデコーダ等に供給される。
ｏｓｔのアノード（ノードＮＡ）側にブースト用ドライ
バ回路１が接続され、ブースト容量Ｃｂｏｏｓｔのカソ
ード（ノードＮＣ）側にプリチャージ回路２及び昇圧回
路３が接続されている。なお、ノードＮＣには、各種電
圧生成回路及びデコーダ等が接続されており、メモリセ
ルにおけるデータの読み出し、書込又は消去時に、電源
電圧Ｖｃｃ以上の電位がノードＮＣから各種電圧生成回
路及びデコーダ等に供給される。
【００２３】図２は本発明の実施例におけるブースト用
ドライバ回路１を示す回路図である。ブースト用ドライ
バ回路１には、ノードＮＣに接続された３個のレベルシ
フタＬＳ１、ＬＳ２及びＬＳ３が設けられている。レベ
ルシフタＬＳ１の入力端子には端子Ｓ１が接続され、レ
ベルシフタＬＳ２の入力端子には端子Ｓ２が接続され、
レベルシフタＬＳ３の入力端子にはインバータＩＶ１を
介して端子Ｓ２が接続されている。
ドライバ回路１を示す回路図である。ブースト用ドライ
バ回路１には、ノードＮＣに接続された３個のレベルシ
フタＬＳ１、ＬＳ２及びＬＳ３が設けられている。レベ
ルシフタＬＳ１の入力端子には端子Ｓ１が接続され、レ
ベルシフタＬＳ２の入力端子には端子Ｓ２が接続され、
レベルシフタＬＳ３の入力端子にはインバータＩＶ１を
介して端子Ｓ２が接続されている。
【００２４】また、レベルシフタＬＳ１の出力端子に
は、ＰチャネルトランジスタＰ１のゲートが接続され、
レベルシフタＬＳ２の出力端子には、Ｐチャネルトラン
ジスタＰ２のゲートが接続され、レベルシフタＬＳ３の
出力端子には、ＰチャネルトランジスタＰ３のゲートが
接続されている。トランジスタＰ１及びＰ２のソースに
は、電源電圧Ｖｃｃが供給されており、トランジスタＰ
３のソースは、ノードＮＣに接続されている。
は、ＰチャネルトランジスタＰ１のゲートが接続され、
レベルシフタＬＳ２の出力端子には、Ｐチャネルトラン
ジスタＰ２のゲートが接続され、レベルシフタＬＳ３の
出力端子には、ＰチャネルトランジスタＰ３のゲートが
接続されている。トランジスタＰ１及びＰ２のソースに
は、電源電圧Ｖｃｃが供給されており、トランジスタＰ
３のソースは、ノードＮＣに接続されている。
【００２５】更に、トランジスタＰ１のドレインにドレ
インが接続されソースが接地されたＮチャネルトランジ
スタＮ１が設けられている。トランジスタＮ１のゲート
には、端子Ｓ３が接続されている。そして、トランジス
タＰ１のドレインとトランジスタＮ１のドレインとの接
続点にノードＮＡが接続されている。
インが接続されソースが接地されたＮチャネルトランジ
スタＮ１が設けられている。トランジスタＮ１のゲート
には、端子Ｓ３が接続されている。そして、トランジス
タＰ１のドレインとトランジスタＮ１のドレインとの接
続点にノードＮＡが接続されている。
【００２６】また、ノードＮＡとノードＮＣとの短絡／
開放を切替えるＰチャネルトランジスタからなるスイッ
チＳＷが設けられている。スイッチＳＷのゲートは、レ
ベルシフタＬＳ３の出力端子に接続されている。そし
て、トランジスタＰ１及びスイッチＳＷのチャネル間の
ノードＮＢにトランジスタＰ２及びＰ３のドレインが共
通接続されている。下記表３に種々の動作時における各
端子の電位を示す。
開放を切替えるＰチャネルトランジスタからなるスイッ
チＳＷが設けられている。スイッチＳＷのゲートは、レ
ベルシフタＬＳ３の出力端子に接続されている。そし
て、トランジスタＰ１及びスイッチＳＷのチャネル間の
ノードＮＢにトランジスタＰ２及びＰ３のドレインが共
通接続されている。下記表３に種々の動作時における各
端子の電位を示す。
【００２７】
【表３】
【００２８】例えば、端子Ｓ１及びＳ３においては、読
み出し前には電位がＶｃｃとなっているが、読み出しが
開始されると、その電位はＶｓｓとなる。また、端子Ｓ
２においては、読み出し前後において、電位はＶｓｓの
まま変化しない。
み出し前には電位がＶｃｃとなっているが、読み出しが
開始されると、その電位はＶｓｓとなる。また、端子Ｓ
２においては、読み出し前後において、電位はＶｓｓの
まま変化しない。
【００２９】図３は本発明の実施例におけるレベルシフ
タを示す回路図である。レベルシフタＬＳ１乃至ＬＳ３
は同じ構成を有しており、その入力端子ＩＮに入力され
る信号のみが相違している。レベルシフタＬＳ１の場合
には、端子Ｓ１からの信号であり、レベルシフタＬＳ２
の場合には、端子Ｓ２からの信号であり、レベルシフタ
ＬＳ３の場合には、端子Ｓ２からの信号の反転信号であ
る。入力端子ＩＮには、ＮチャネルトランジスタＮ２の
ゲート及びインバータＩＶ２の入力端が接続されてい
る。トランジスタＮ２のソースは接地されている。ま
た、ノードＮＣにソースが接続されたＰチャネルトラン
ジスタＰ４及びＰ５が設けられている。
タを示す回路図である。レベルシフタＬＳ１乃至ＬＳ３
は同じ構成を有しており、その入力端子ＩＮに入力され
る信号のみが相違している。レベルシフタＬＳ１の場合
には、端子Ｓ１からの信号であり、レベルシフタＬＳ２
の場合には、端子Ｓ２からの信号であり、レベルシフタ
ＬＳ３の場合には、端子Ｓ２からの信号の反転信号であ
る。入力端子ＩＮには、ＮチャネルトランジスタＮ２の
ゲート及びインバータＩＶ２の入力端が接続されてい
る。トランジスタＮ２のソースは接地されている。ま
た、ノードＮＣにソースが接続されたＰチャネルトラン
ジスタＰ４及びＰ５が設けられている。
【００３０】更に、トランジスタＮ２及びＰ４のドレイ
ン並びにトランジスタＰ５のゲートが共通接続されてい
る。また、インバータＩＶ２の出力端にゲートが接続さ
れソースが接地されたＮチャネルトランジスタＮ３が設
けられており、トランジスタＮ３及びＰ５のドレイン並
びにトランジスタＰ４のゲートが共通接続されている。
そして、この接続点に出力端子ＯＵＴが接続されてい
る。
ン並びにトランジスタＰ５のゲートが共通接続されてい
る。また、インバータＩＶ２の出力端にゲートが接続さ
れソースが接地されたＮチャネルトランジスタＮ３が設
けられており、トランジスタＮ３及びＰ５のドレイン並
びにトランジスタＰ４のゲートが共通接続されている。
そして、この接続点に出力端子ＯＵＴが接続されてい
る。
【００３１】図４は本発明の実施例におけるプリチャー
ジ回路２を示す回路図である。プリチャージ回路２に
は、ノードＮＣと電源電圧Ｖｃｃが供給される信号線と
の間に相互に直列に接続されたＰチャネルトランジスタ
Ｐ６及びＰ７が設けられている。そして、トランジスタ
Ｐ６及びＰ７のゲートが出力端子に共通接続されたレベ
ルシフタＬＳ４が設けられている。レベルシフタＬＳ４
の入力端子には、端子Ｓ４が接続されている。また、レ
ベルシフタＬＳ４には、電圧ＶＰＰが供給されている。
種々の動作時における端子Ｓ４の電位を下記表４に示
す。
ジ回路２を示す回路図である。プリチャージ回路２に
は、ノードＮＣと電源電圧Ｖｃｃが供給される信号線と
の間に相互に直列に接続されたＰチャネルトランジスタ
Ｐ６及びＰ７が設けられている。そして、トランジスタ
Ｐ６及びＰ７のゲートが出力端子に共通接続されたレベ
ルシフタＬＳ４が設けられている。レベルシフタＬＳ４
の入力端子には、端子Ｓ４が接続されている。また、レ
ベルシフタＬＳ４には、電圧ＶＰＰが供給されている。
種々の動作時における端子Ｓ４の電位を下記表４に示
す。
【００３２】
【表４】
【００３３】なお、レベルシフタＬＳ４の構成は図３に
示すものと同様であるが、入力端子ＩＮには、端子Ｓ４
からの信号が入力され、ノードＮＣ又はノードＮＣ以上
の電圧ＶＰＰが供給される。
示すものと同様であるが、入力端子ＩＮには、端子Ｓ４
からの信号が入力され、ノードＮＣ又はノードＮＣ以上
の電圧ＶＰＰが供給される。
【００３４】そして、昇圧回路３及びブースト用ドライ
バ回路１が非活性状態であるときには、プリチャージ回
路２により、電源電圧ＶｃｃがノードＮＣに供給され、
昇圧回路３及びブースト用ドライブ回路１が活性状態で
あるときには、トランジスタＰ６及びＰ７がオフ状態と
なり、電源電圧ＶｃｃとノードＮＣとの間が開放され
る。
バ回路１が非活性状態であるときには、プリチャージ回
路２により、電源電圧ＶｃｃがノードＮＣに供給され、
昇圧回路３及びブースト用ドライブ回路１が活性状態で
あるときには、トランジスタＰ６及びＰ７がオフ状態と
なり、電源電圧ＶｃｃとノードＮＣとの間が開放され
る。
【００３５】次に、上述のように構成された実施例に係
る電源回路の動作について説明する。下記表５に種々の
動作時における各ノードの電位を示す。また、図５は本
発明の実施例におけるメモリセルの読み出し動作を示す
タイミングチャートである。
る電源回路の動作について説明する。下記表５に種々の
動作時における各ノードの電位を示す。また、図５は本
発明の実施例におけるメモリセルの読み出し動作を示す
タイミングチャートである。
【００３６】
【表５】
【００３７】先ず、メモリセルの読み出し前において
は、昇圧回路３及びブースト用ドライバ回路１が非活性
状態となっており、ノードＮＣは、図５に示すように、
プリチャージ回路２により常に電位Ｖｃｃまでプリチャ
ージされている。また、図５及び表３に示すように、端
子Ｓ２の電位はＶｓｓであり、トランジスタＰ２がオン
状態、トランジスタＰ３がオフ状態であるため、表５に
示すように、ノードＮＢの電位はＶｃｃとなる。更に、
表４及び５に示すように、端子Ｓ３の電位はＶｃｃであ
り、ノードＮＡの電位は接地電位Ｖｓｓである。
は、昇圧回路３及びブースト用ドライバ回路１が非活性
状態となっており、ノードＮＣは、図５に示すように、
プリチャージ回路２により常に電位Ｖｃｃまでプリチャ
ージされている。また、図５及び表３に示すように、端
子Ｓ２の電位はＶｓｓであり、トランジスタＰ２がオン
状態、トランジスタＰ３がオフ状態であるため、表５に
示すように、ノードＮＢの電位はＶｃｃとなる。更に、
表４及び５に示すように、端子Ｓ３の電位はＶｃｃであ
り、ノードＮＡの電位は接地電位Ｖｓｓである。
【００３８】そして、メモリセルのデータの実際の読み
出し時には、図５及び表３に示すように、端子Ｓ１及び
Ｓ３の電位がＶｓｓとなり、表５に示すように、ノード
ＮＡにはＶｃｃパルスが印加される。即ち、ノードＮＡ
には、ブースト用ドライバ回路１により、ＶｓｓからＶ
ｃｃに変化した電位が供給される。これにより、図５及
び表５に示すように、ノードＮＣの電位はブースト容量
ＣｂｏｏｓｔによりＶｂｏｏｓｔ（＞Ｖｃｃ）まで昇圧
される。そして、この電位Ｖｂｏｏｓｔがデコーダを介
してメモリセルのゲートまで供給され、メモリセルの読
み出しが行われる。このとき、スイッチＳＷはオフ状態
となっており、ノードＮＡとノードＮＣとの間は開放さ
れている。また、昇圧回路３は非活性状態となってい
る。更に、トランジスタＰ１の基板の電位はノードＮＢ
の電位Ｖｃｃであるため、トランジスタＰ１はバックバ
イアス特性の影響を受けない。
出し時には、図５及び表３に示すように、端子Ｓ１及び
Ｓ３の電位がＶｓｓとなり、表５に示すように、ノード
ＮＡにはＶｃｃパルスが印加される。即ち、ノードＮＡ
には、ブースト用ドライバ回路１により、ＶｓｓからＶ
ｃｃに変化した電位が供給される。これにより、図５及
び表５に示すように、ノードＮＣの電位はブースト容量
ＣｂｏｏｓｔによりＶｂｏｏｓｔ（＞Ｖｃｃ）まで昇圧
される。そして、この電位Ｖｂｏｏｓｔがデコーダを介
してメモリセルのゲートまで供給され、メモリセルの読
み出しが行われる。このとき、スイッチＳＷはオフ状態
となっており、ノードＮＡとノードＮＣとの間は開放さ
れている。また、昇圧回路３は非活性状態となってい
る。更に、トランジスタＰ１の基板の電位はノードＮＢ
の電位Ｖｃｃであるため、トランジスタＰ１はバックバ
イアス特性の影響を受けない。
【００３９】また、メモリセルへのデータの書込時又は
メモリセルからのデータの消去時には、表５に示すよう
に、ノードＮＣに昇圧回路３により生成された電圧Ｖｃ
ｐ（＞Ｖｃｃ）が供給される。この電圧Ｖｃｐは、書込
時には各種電圧生成回路及びメモリセルのゲートに供給
され、消去時には各種電圧生成回路に供給される。この
とき、表３に示すように、端子Ｓ２に電源電圧Ｖｃｃが
供給されるので、スイッチＳＷはオン状態となる。ま
た、トランジスタＰ３はオン状態、トランジスタＰ２は
オフ状態となり、表５に示すように、ノードＮＢの電位
はＶｃｐとなる。従って、ノードＮＡとノードＮＣとが
短絡される。
メモリセルからのデータの消去時には、表５に示すよう
に、ノードＮＣに昇圧回路３により生成された電圧Ｖｃ
ｐ（＞Ｖｃｃ）が供給される。この電圧Ｖｃｐは、書込
時には各種電圧生成回路及びメモリセルのゲートに供給
され、消去時には各種電圧生成回路に供給される。この
とき、表３に示すように、端子Ｓ２に電源電圧Ｖｃｃが
供給されるので、スイッチＳＷはオン状態となる。ま
た、トランジスタＰ３はオン状態、トランジスタＰ２は
オフ状態となり、表５に示すように、ノードＮＢの電位
はＶｃｐとなる。従って、ノードＮＡとノードＮＣとが
短絡される。
【００４０】このため、ブースト容量Ｃｂｏｏｓｔは、
昇圧回路３に対する負荷容量とはならない。従って、速
い昇圧速度が得られる。また、電位Ｖｃｐから電位Ｖｃ
ｃへの逆流消費電流もない。なお、ブースト用ドライブ
回路１は非活性状態となっている。
昇圧回路３に対する負荷容量とはならない。従って、速
い昇圧速度が得られる。また、電位Ｖｃｐから電位Ｖｃ
ｃへの逆流消費電流もない。なお、ブースト用ドライブ
回路１は非活性状態となっている。
【００４１】また、本実施例においては、ブースト用ド
ライバ回路１に設けられたスイッチＳＷ及びレベルシフ
タＬＳ１乃至ＬＳ３に寄生する全負荷容量Ｃｓｗは、ブ
ースト容量Ｃｂｏｏｓｔと比して著しく小さい値、具体
的には桁数で３桁以上小さい値、である。従って、昇圧
回路３の昇圧能力への全負荷容量Ｃｓｗによる影響は生
じない。従って、昇圧速度が従来と比して速くなり、消
費電流が低減される。
ライバ回路１に設けられたスイッチＳＷ及びレベルシフ
タＬＳ１乃至ＬＳ３に寄生する全負荷容量Ｃｓｗは、ブ
ースト容量Ｃｂｏｏｓｔと比して著しく小さい値、具体
的には桁数で３桁以上小さい値、である。従って、昇圧
回路３の昇圧能力への全負荷容量Ｃｓｗによる影響は生
じない。従って、昇圧速度が従来と比して速くなり、消
費電流が低減される。
【００４２】
【発明の効果】以上詳述したように、本発明によれば、
昇圧回路の動作時にブースト容量のアノードの電位とカ
ソードの電位を一致させる電位制御手段を設けているの
で、ブースト容量が昇圧回路に対する負荷容量となるこ
とを防止し、データの書込及び消去を高速化することが
できる。これにより、消費電流を低減することもでき
る。
昇圧回路の動作時にブースト容量のアノードの電位とカ
ソードの電位を一致させる電位制御手段を設けているの
で、ブースト容量が昇圧回路に対する負荷容量となるこ
とを防止し、データの書込及び消去を高速化することが
できる。これにより、消費電流を低減することもでき
る。
【図１】本発明の実施例に係る電源回路を示すブロック
図である。
図である。
【図２】本発明の実施例におけるブースト用ドライバ回
路１を示す回路図である。
路１を示す回路図である。
【図３】本発明の実施例におけるレベルシフタを示す回
路図である。
路図である。
【図４】本発明の実施例におけるプリチャージ回路２を
示す回路図である。
示す回路図である。
【図５】本発明の実施例におけるメモリセルの読み出し
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図６】従来の電源回路を示すブロック図である。
【図７】従来の電源回路におけるブースト用ドライバ回
路１１を示す回路図である。
路１１を示す回路図である。
【図８】従来の電源回路におけるメモリセルの読み出し
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１、１１；ブースト用ドライバ回路 ２、１２；プリチャージ回路 ３、１３；昇圧回路 １４；ＮＡＮＤ回路 Ｓ１、Ｓ２、Ｓ３、Ｓ１１、Ｓ１２；端子 Ｃｂｏｏｓｔ、Ｃｂｏｏｓｔ１；ブースト容量 ＬＳ１、ＬＳ２、ＬＳ３、ＬＳ４；レベルシフタ ＩＶ１、ＩＶ２；インバータ Ｎ１、Ｎ２、Ｎ３；Ｎチャネルトランジスタ Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６；Ｐチャネルトラ
ンジスタ ＳＷ；スイッチ
ンジスタ ＳＷ；スイッチ
Claims (6)
- 【請求項１】 ブースト容量と、このブースト容量のア
ノードの電位を所定値に設定するドライバ回路と、前記
ブースト容量のカソードに接続された出力端子と、前記
ブースト容量のカソードの電位を上昇させる昇圧回路
と、を有し、前記ドライバ回路は、前記昇圧回路の動作
時に前記ブースト容量のアノードの電位をカソードの電
位と一致させて前記ブースト容量を昇圧回路の負荷とし
ないようにする電位制御手段を有することを特徴とする
電源回路。 - 【請求項２】 前記電位制御手段は、前記ブースト容量
のアノードとカソードとを短絡する短絡手段を有するこ
とを特徴とする請求項１に記載の電源回路。 - 【請求項３】 前記昇圧回路が動作していないときに前
記ブースト容量のカソードを電源電圧でプリチャージす
るプリチャージ回路を有することを特徴とする請求項１
又は２に記載の電源回路。 - 【請求項４】 前記プリチャージ回路は、電源電圧が供
給される信号線と前記ブースト容量のカソードとの間に
接続されたスイッチング素子を有することを特徴とする
請求項３に記載の電源回路。 - 【請求項５】 前記ドライバ回路は、前記昇圧回路が動
作していないときに前記ブースト容量のアノードの電位
を所定の電位に設定することを特徴とする請求項１乃至
４のいずれか１項に記載の電源回路。 - 【請求項６】 前記短絡手段は、前記ブースト容量のア
ノードとカソードとの間に接続された電界効果トランジ
スタと、この電界効果トランジスタのゲートの電位を制
御する制御手段と、を有することを特徴とする請求項２
乃至５のいずれか１項に記載の電源回路。
Priority Applications (3)
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| KR1020000008719A KR100355089B1 (ko) | 1999-02-23 | 2000-02-23 | 전원 회로 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP04534399A JP3303823B2 (ja) | 1999-02-23 | 1999-02-23 | 電源回路 |
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|---|---|
| JP2000242346A JP2000242346A (ja) | 2000-09-08 |
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Family
ID=12716653
Family Applications (1)
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|---|---|---|---|
| JP04534399A Expired - Fee Related JP3303823B2 (ja) | 1999-02-23 | 1999-02-23 | 電源回路 |
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| JP (1) | JP3303823B2 (ja) |
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| US5262999A (en) * | 1988-06-17 | 1993-11-16 | Hitachi, Ltd. | Large scale integrated circuit for low voltage operation |
| US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JP3242564B2 (ja) * | 1995-11-29 | 2001-12-25 | 富士通株式会社 | 昇圧回路を有する記憶装置及び昇圧回路制御方法 |
| JP3223504B2 (ja) * | 1998-03-31 | 2001-10-29 | 日本電気株式会社 | 昇圧回路 |
| JPH11328973A (ja) * | 1998-05-20 | 1999-11-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1999
- 1999-02-23 JP JP04534399A patent/JP3303823B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-22 US US09/507,672 patent/US6256250B1/en not_active Expired - Fee Related
- 2000-02-23 KR KR1020000008719A patent/KR100355089B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| JP2000242346A (ja) | 2000-09-08 |
| US6256250B1 (en) | 2001-07-03 |
| KR20000076711A (ko) | 2000-12-26 |
| KR100355089B1 (ko) | 2002-10-11 |
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