CN113394957B - 一种输出驱动能力自适应的输出驱动电路 - Google Patents

Abstract

本发明公开了一种输出驱动能力自适应的输出驱动电路，包括第一反相器、第二反相器、第三反相器、第四反相器、参考电容Cref、与非门、或非门、PMOS晶体管和NMOS晶体管；所述与非门的一个输入端通过第一反相器、第三反相器后与输入信号IN相连，所述与非门的另一个输入端经过第二反相器与输入信号IN相连；所述或非门的一个输入端通过第二反相器、第四反相器后与输入信号IN相连，所述与非门的另一个输入端经过第一反相器与输入信号IN相连；所述第二反相器的一个输出端连接参考电容Cref；所述与非门的输出端口连接PMOS晶体管的栅极；所述或非门的输出端连接NMOS晶体管的栅极。本发明可根据外部负载电容的变化实时动态调整输出驱动能力，大大减小输出信号上升下降时间的变化。

Description

一种输出驱动能力自适应的输出驱动电路

技术领域

本发明涉及集成电路输出驱动电路技术领域，具体涉及一种输出驱动能力自适应的输出驱动电路。

背景技术

如图1所示，集成电路的输出驱动电路可以等效为晶体管导通电阻较小的反相器，用来为外部负载电容CL提供较大的驱动电流。然而，传统集成电路输出驱动电路的驱动电流一般在集成电路设计时就固定下来了。如果外部负载电容过大，则输出信号的上升下降时间会增加，输出信号可达到的最高数据传输率会降低；如果外部负载电容过小，则输出信号的上升下降时间会减小，信号间的串扰会增强，甚至导致全系统的电磁干扰和电磁兼容性问题。

有从业者基于此提出一种解决方法，通过精心设计外部负载电路，使其电容与集成电路输出驱动电路的驱动电流匹配。但这种方案不仅增加了外部电路设计的复杂性，而且成本高效率低。

由上可知，由于现有的传统集成电路的输出驱动电流无法实现动态调整，而外部负载电容的变化会影响输出信号的上升下降时间，最终就会导致最高数据传输率下降或电磁干扰等问题，从而大大降低驱动电路的性能。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单紧凑、制作简便、灵活性好、应用范围广的输出驱动能力自适应的输出驱动电路。

为解决上述技术问题，本发明采用以下技术方案：

一种输出驱动能力自适应的输出驱动电路，包括反相器组、参考电容Cref、与非门、或非门、PMOS晶体管和NMOS晶体管；所述反相器组的输入端口均为输入信号IN，反相器组的输出端口为输出信号OUT，电源为VDD，地为GND；所述与非门的一个输入端通过依次串联的第三反相器和第一反向器后与输入信号IN相连，所述与非门的另一个输入端经过第二反相器与输入信号IN相连；所述或非门的一个输入端通过依次串联的第四反相器和第二反相器后与输入信号IN相连，所述与非门的另一个输入端经过第一反相器与输入信号IN相连；所述第二反相器的一个输出端通过参考电容Cref接地；所述与非门的输出端口连接PMOS晶体管的栅极；所述或非门的输出端连接NMOS晶体管的栅极。

优选的，所述反相器组包括第一反相器、第二反相器、第三反相器、第四反相器。

本发明在一个具体应用实例中，其具体的详细结构为：

所述第一反相器的输入端口连接输入信号IN，输出端口连接输出信号OUT、第三反相器的输入端口、或非门的输入端口IN1、PMOS晶体管的漏极和NMOS晶体管的漏极。

所述第二反相器的输入端口连接输入信号IN，输出端口连接参考电容Cref的一端、第四反相器的输入端口和与非门的输入端口IN2。

所述第三反相器的输入端口连接第一反相器的输出端口、输出信号OUT、或非门的输入端口IN1、PMOS晶体管的漏极和NMOS晶体管的漏极，输出端口连接与非门的输入端口IN1。

所述第四反相器的输入端口连接第二反相器的输出端口、参考电容Cref的一端和与非门的输入端口IN2，输出端口连接或非门的输入端口IN2。

所述参考电容Cref的一端连接第二反相器的输入端口、第四反相器的输入端口和与非门的输入端口IN2，另一端连接地GND。

所述与非门的输入端口IN1连接第三反相器的输出端口，与非门的输入端口IN2连接第二反相器的输出端口、参考电容Cref的一端和第四反相器的输入端口，与非门的输出端口连接PMOS晶体管的栅极。

所述或非门的输入端口IN1连接第一反相器的输出端口、输出信号OUT、第三反相器的输入端口、PMOS晶体管的漏极和NMOS晶体管的漏极，或非门的输入端口IN2连接第四反相器的输出端口，或非门的输出端口连接NMOS晶体管的栅极。

所述PMOS晶体管的漏极连接第一反相器的输出端口、输出信号OUT、第三反相器的输入端口、或非门的输入端口IN1和NMOS晶体管的漏极，PMOS晶体管的栅极连接与非门的输出端口，PMOS晶体管的源极连接电源VDD。

所述NMOS晶体管的漏极连接第一反相器的输出端口、输出信号OUT、第三反相器的输入端口、或非门的输入端口IN1和PMOS晶体管的漏极，栅极连接或非门的输出端口，源极和体连接地GND。

与现有技术相比，本发明的优点在于：

本发明的输出驱动能力自适应的输出驱动电路，结构简单紧凑、制作简便、灵活性好、应用范围广，解决了输出驱动电流无法动态调整的问题，可根据外部负载电容的变化实时动态调整输出驱动能力，大大减小输出信号上升下降时间的变化。

附图说明

图1为传统输出驱动电路的结构原理示意图。

图2为本发明输出驱动电路在具体应用实施例中的结构原理示意图。

在图2中：1第一反相器、2第二反相器、3第三反相器、4第四反相器、5参考电容Cref、6与非门、7或非门、8PMOS晶体管、9NMOS晶体管。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

如图2所示，本发明的一种输出驱动能力自适应的输出驱动电路，包括反相器组、参考电容Cref5、与非门6、或非门7、PMOS晶体管8和NMOS晶体管9；输入端口为输入信号IN，输出端口为输出信号OUT，电源为VDD，地为GND；所述与非门6的一个输入端通过第一反相器1、第三反相器3后与输入信号IN相连，所述与非门6的另一个输入端经过第二反相器2与输入信号IN相连；所述或非门7的一个输入端通过第二反相器2、第四反相器4后与输入信号IN相连，所述与非门6的另一个输入端经过第一反相器1与输入信号IN相连；所述第二反相器2的一个输出端连接参考电容Cref5；所述与非门6的输出端口连接PMOS晶体管8的栅极；所述或非门7的输出端连接NMOS晶体管9的栅极。

所述反相器组包括第一反相器1、第二反相器2、第三反相器3、第四反相器4。

本发明在一个具体应用实例中，其具体的详细结构为：

第一反相器1的输入端口连接输入信号IN，输出端口连接输出信号OUT、第三反相器3的输入端口、或非门7的输入端口IN1、PMOS晶体管8的漏极和NMOS晶体管9的漏极。

第二反相器2的输入端口连接输入信号IN，输出端口连接参考电容Cref5的一端、第四反相器4的输入端口和与非门6的输入端口IN2。

第三反相器3的输入端口连接第一反相器1的输出端口、输出信号OUT、或非门7的输入端口IN1、PMOS晶体管8的漏极和NMOS晶体管9的漏极，输出端口连接与非门6的输入端口IN1。

第四反相器4的输入端口连接第二反相器2的输出端口、参考电容Cref5的一端和与非门6的输入端口IN2，输出端口连接或非门7的输入端口IN2。

参考电容Cref5的一端连接第二反相器2的输入端口、第四反相器4的输入端口和与非门6的输入端口IN2，另一端连接地GND。

与非门6的输入端口IN1连接第三反相器3的输出端口，与非门6的输入端口IN2连接第二反相器2的输出端口、参考电容Cref5的一端和第四反相器4的输入端口，输出端口连接PMOS晶体管8的栅极。

或非门7的输入端口IN1连接第一反相器1的输出端口、输出信号OUT、第三反相器3的输入端口、PMOS晶体管8的漏极和NMOS晶体管9的漏极，或非门7的输入端口IN2连接第四反相器4的输出端口，输出端口连接NMOS晶体管9的栅极。

PMOS晶体管8的漏极连接第一反相器1的输出端口、输出信号OUT、第三反相器3的输入端口、或非门7的输入端口IN1和NMOS晶体管9的漏极，栅极连接与非门6的输出端口，源极和体连接电源VDD。

NMOS晶体管9的漏极连接第一反相器1的输出端口、输出信号OUT、第三反相器3的输入端口、或非门7的输入端口IN1和PMOS晶体管8的漏极，栅极连接或非门7的输出端口，源极和体连接地GND。

在具体应用实例中，与非门6可以采用公知的快速与非门6电路实现。

在具体应用实例中，或非门7可以采用公知的快速或非门7电路实现。

本发明在具体应用实例中的工作原理如下：

1.外部负载电容CL大于参考电容Cref5；

当输出信号OUT为固定高电平或低电平时，与非门输出高电平，PMOS晶体管断开，不参与驱动工作；或非门输出低电平，NMOS晶体管断开，不参与驱动工作；

当输出信号OUT为上升沿时，与非门输出低电平脉冲，PMOS晶体管导通，增加了对外部负载CL的驱动充电电流，从而抑制了输出信号上升时间的增加；或非门输出低电平，NMOS晶体管断开，不参与驱动工作。

当输出信号OUT为下降沿时，或非门输出高电平脉冲，NMOS晶体管导通，增加了对外部负载CL的驱动放电电流，从而抑制了输出信号下降时间的增加；与非门输出高电平，PMOS晶体管断开，不参与驱动工作。

2.外部负载电容CL小于参考电容Cref；

当输出信号OUT为固定高电平或低电平时，与非门输出高电平，PMOS晶体管断开，不参与驱动工作；或非门输出低电平，NMOS晶体管断开，不参与驱动工作；

当输出信号OUT为上升沿时，或非门输出高电平脉冲，NMOS晶体管导通，第一反相器的驱动充电电流的一部分流过NMOS晶体管，故只有一部分驱动充电电流用于对外部负载CL进行充电，从而增加了输出信号的上升时间；与非门输出高电平，PMOS晶体管断开，不参与驱动工作。

当输出信号OUT为下降沿时，与非门输出低电平脉冲，PMOS晶体管导通，第一反相器的驱动放电电流的一部分流过PMOS晶体管，古只有一部分驱动放电电流用于对外部负载CL进行放电，从而增加了输出信号的下降时间；或非门输出低电平，NMOS晶体管断开，不参与驱动工作。

3.外部负载电容CL和参考电容Cref5相当；

当输出信号OUT为固定高电平或低电平时，与非门输出高电平，PMOS晶体管断开，不参与驱动工作；或非门输出低电平，NMOS晶体管断开，不参与驱动工作；

当输出信号OUT为上升沿或下降沿时，或非门和与非门几乎无脉冲输出，PMOS晶体管和NMOS晶体管断开，不参与驱动工作。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种输出驱动能力自适应的输出驱动电路，其特征在于：包括反相器组、参考电容Cref5、与非门( 6) 、或非门( 7) 、PMOS晶体管( 8) 和NMOS晶体管( 9) ；所述反相器组包括第一反相器( 1) 、第二反相器( 2) 、第三反相器( 3) 以及第四反相器( 4) ；输入端口均为输入信号IN，所述与非门( 6) 的一个输入端通过依次串联的第三反相器( 3) 和第一反相器( 1) 后与输入信号IN相连，所述与非门( 6) 的另一个输入端经过第二反相器( 2)与输入信号IN相连；所述或非门( 7) 的一个输入端通过依次串联的第四反相器( 4) 和第二反相器( 2) 后与输入信号IN相连，所述与非门( 6) 的另一个输入端经过第一反相器(1) 与输入信号IN相连；所述第二反相器( 2) 的一个输出端通过参考电容Cref5接地；所述与非门( 6) 的输出端口连接PMOS晶体管( 8) 的栅极；所述或非门( 7) 的输出端连接NMOS晶体管( 9) 的栅极。

2.根据权利要求1所述的输出驱动电路，其特征在于：所述与非门( 6) 的输入端口IN1连接第三反相器( 3) 的输出端口，与非门( 6) 的输入端口IN2连接第二反相器( 2) 的输出端口、参考电容Cref5的一端和第四反相器( 4) 的输入端口，与非门( 6) 的输出端口连接PMOS晶体管( 8) 的栅极。

3.根据权利要求1所述的输出驱动电路，其特征在于：所述或非门( 7) 的输入端口IN1连接第一反相器( 1) 的输出端口、输出信号OUT、第三反相器( 3) 的输入端口、PMOS晶体管( 8) 的漏极和NMOS晶体管( 9) 的漏极，或非门( 7) 的输入端口IN2连接第四反相器(4) 的输出端口，或非门( 7) 的输出端口连接NMOS晶体管( 9) 的栅极。

4.根据权利要求1所述的输出驱动电路，其特征在于：PMOS晶体管( 8) 的漏极连接第一反相器( 1) 的输出端口、输出信号OUT、第三反相器( 3) 的输入端口、或非门( 7) 的输入端口IN1和NMOS晶体管( 9) 的漏极，PMOS晶体管( 8) 的栅极连接与非门( 6) 的输出端口，PMOS晶体管( 8) 的源极连接电源VDD。

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