CN104143975A - 一种dll延时链及减小延时锁相环时钟占空比失真的方法 - Google Patents

Abstract

本发明提供一种DLL延时链及减小延时锁相环时钟占空比失真的方法，该DLL延时链有效地减小了延时锁相环占空比失真的问题。该DLL延时链及方法使用时钟差分信号的传输取代之前单端信号的传输，单端信号传输由于受PMOS和NMOS比例不匹配、器件特性随工艺的漂移、负载受版图匹配的影响等原因，势必会出现占空比的失真，而差分信号传输，以上原因所引起的占空比失真在差分路径会同时出现并抵消。DLL延时链(延迟单元电路)由于差分结构和正反馈的作用，实际是上升沿、下降沿同时作用的结果，所以同时起到对时钟占空比不断调整的作用。

Description

一种DLL延时链及减小延时锁相环时钟占空比失真的方法

技术领域

本发明涉及一种DLL延时链及减小延时锁相环时钟占空比失真的方法。

背景技术

延迟锁相环(DLL)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络，多用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。

延迟锁相环(DLL)对时钟占空比的失真要求很严格，原因如下：

1.现今的存储数据传输基本上都采用双倍数据率(Double Data Rate，DDR)接口，即在时钟信号的上升沿和下降沿都输出数据，当时钟信号的占空比因失真而不是50％时，上升沿的数据间隔输出与下降沿的数据间隔输出不同。在这种情况下，由于采用更小的数据间隔来定义用于时钟转换的有效数据窗口，就减少了定时边限。

2.随着系统频率的提高，占空比失真会导致时钟在其传输路径出现丢失现象，直接影响DLL电路的功能。

现有延迟锁相环(DLL)由DLL延时链、反馈延时、鉴相器、DLL控制器和输出驱动器组成。其工作原理是：DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。

由于时钟信号在DLL电路中传输路径主要集中在DLL延时链，所以DLL延时链的占空比失真决定了DLL输出时钟的占空比失真特性。

传统的DLL延时链采用如图1所示的延时单元(DU)串联组成，图1中clkin为延时链的输入信号，enn为控制第n级延时单元的使能信号，clkout为延时链的输出信号。其中延时单元的传统电路如图2所示，采用典型的二级与非门实现。可以看出，现有DLL延时链对时钟的占空比失真比较大，主要由于对输入占空比不好的时钟没有矫正功能且占空比对工艺、温度以及版图的匹配很敏感。

发明内容

本发明提供一种DLL延时链及减小延时锁相环时钟占空比失真的方法，该DLL延时链有效地减小了延时锁相环占空比失真的问题。

本发明的具体技术解决方案如下：

该DLL延时链包括串联的若干个延时单元，所述延时单元是差分电路。

所述延时单元包括两个相同且串联的子电路，子电路包括五个nmos管和7个pmos管；其中第一nmos管、第二nmos管、第一pmos管、第二pmos管均为时钟差分输入管，第一pmos管和第一nmos管用于连接差分时钟信号clkin，第二pmos管和第二nmos管用于连接差分时钟信号clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均为使能开关，用于连接电路的使能输入，第三nmos管和第三pmos管用于连接电路使能en，第四pmos管和第五pmos管用于连接电路使能enb；第五pmos管和第六pmos管的栅极分别用于连接电路输出信号ck1和ck1n并形成正反馈，第七pmos管和第五nmos管为电路的偏置电流；所述输出信号ck1和ck1n作为另一个子电路的clkinb和clkin。

所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源极，以及第七pmos管的漏极均与第一节点连接，第一pmos管、第三pmos管、第五pmos管和第一nmos管的漏极，以及第六pmos管的栅极与第二节点连接，第二pmos管、第四pmos管、第六pmos管和和第二nmos管的漏极，以及第五pmos管的栅极与第三节点连接，第一pmos管和第一nmos管的栅极与接收差分时钟信号clkin的clkin节点连接，第二pmos管和第二nmos管的栅极与接收差分时钟信号clkinb的clkinb节点连接，第三pmos管和第三nmos管的栅极与接收使能输入en的en节点连接，第四pmos管和第四nmos管的栅极与接收使能输入enb的enb节点连接，第七pmos管的栅极用于输入pbias信号，第七pmos管的源极与电源连接，第三nmos管和第四nmos管的源极，以及第五nmos管的漏极与第四节点连接，第五nmos管的栅极用于输入nbias信号，第五nmos管的源极接地；第一nmos管的源极与第三nmos管的漏极连接，第二nmos管的源极和第四nmos管的漏极连接。

该减小延时锁相环时钟占空比失真的方法，包括以下步骤：

1]时钟差分信号输入至DLL延时链

时钟差分信号输入至DLL延时链，所述差分信号为外部时钟，经输入接收器放大，或放大后再经逻辑控制获取；

2]DLL延时链采用差分延时单元传输时钟信号

DLL延时链的对步骤1输入的时钟差分信号进行延时并产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器进行抽样、比较，并将比较结果输出给DLL控制器，DLL控制器路根据比较结果调整可变延时链的延时，使反馈时钟与输入时钟的相位对齐，实现与输入时钟具有特定延时要求的输出时钟。

上述DLL延时链采用的差分延时单元串联而成。

本发明的优点在于：

1.时钟差分信号的传输取代之前单端信号的传输，单端信号传输由于受PMOS和NMOS比例不匹配、器件特性随工艺的漂移、负载受版图匹配的影响等原因，势必会出现占空比的失真；而差分信号传输，以上原因所引起的占空比失真在差分路径会同时出现并抵消。

2.DLL延时链(延迟单元电路)由于差分结构和正反馈的作用，实际是上升沿、下降沿同时作用的结果，所以同时起到对时钟占空比不断调整的作用。

附图说明

图1为DLL原理示意图；

图2为现有DLL延时链原理示意图；

图3为现有DLL延时链的延时单元原理示意图；

图4为本发明DLL延时链原理示意图；

图5为本发明DLL延时链的延时单元原理示意图；

图6为DLL延时链输入理想占空比的时钟信号时现有DLL和本发明DLL失真特性对比图；

图7为DLL延时链输入较差占空比的时钟信号时现有DLL和本发明DLL失真特性对比图。

具体实施方式

延迟锁相环的工作原理是：DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。

图4为本发明DLL延时链原理示意图，由该图可以看出，本发明所提供的技术方案仍然采用延时单元串联而成，但采用了差分的电路结构。

clkin和clkinb为延时链输入差分时钟信号，enn为第n级延时单元，clkout和clkoutb为延时链输出时钟。由于DLL延时链的输入信号一般都是由时钟的输入接口电路产生，而输入接口电路一般均采用差分电路结构，故DLL延时链的输入差分信号可以很容易得到。

延时单元电路由图5所示的电路实现。左侧I和右侧II电路完全相同，故只取左侧I电路说明。

电路由mn1～mn5(即第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管)和mp1～mp7(第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管、第七pmos管)共12个MOS管组成(金属氧化物半导体)。mn1、mn2和mp1、mp2为时钟差分输入管，分别连接差分时钟信号clkin和clkinb。mn3、mn4和mn5、mn6为使能开关器件，通常情况下连接电路的使能(en和enb)输入。Mp5和mp6的栅极连接电路输出信号ck1和ck1n，形成正反馈，起到时钟上升沿和下降沿互锁抗干扰、加快瞬态速度的作用。Mp7和mn5为电路的偏置电流，可以用来调节输出上升和下降的摆率。

以下详细描述电路在正常工作的过程，通常情况下接使能信号en＝enb。设en＝1，当输入差分信号clkin电平高于clkinb时，mn1趋于导通，mn2趋于截止，mp2导通强于mp1，这样，ck1充电爬升而ck1n放电降低。之后，由于mp5、mp6正反馈环路的作用，会加剧ck1的爬升和ck1n下降，直至达到稳态。当输入时钟信号clkin电平低于clkinb时，同理可以输出与上面相反电平的ck1和ck1n信号。当en＝0时，mn3和mn4关断，差分输出信号ck1和ck1n通过mp3和mp4被同时上拉为高电平。

上述延时单元电路同时也可用作时钟选择器，作为时钟选择器时，只需将en和enb信号换做另一路差分时钟输入信号即可。为了将此电路作为延时单元和时钟选择器兼用的标准电路，我们取器件尺寸时候可将mn1～mn4取同样尺寸，mp1～mp4取同样尺寸，mp5～mp6取同样尺寸。

以下结合图6、图7对技术效果进行说明：

Clkin/clkinb：DLL延时链输入差分时钟信号，clkout1：传统DLL延迟链输出时钟信号，clkout2/clkoutb2：改进后的DLL延时链输出时钟信号。

图6的波形说明，当DLL延时链输入理想占空比的时钟信号时，传统DLL延时链电路由于失真会引起占空比偏移，而改进后的DLL延时链会大大减小这种占空比失真。

图7的波形说明，当DLL延时链输入较差的占空比时钟信号时，传统DLL延时链电路对这种差的占空比没有矫正功能，而改进后的DLL延时链可对这种差的占空比进行矫正输出。

Claims (5)

1.一种DLL延时链，其特征在于：包括串联的若干个延时单元，所述延时单元是差分电路。

2.根据权利要求1所述的DLL延时链，其特征在于：所述延时单元包括两个相同且串联的子电路，子电路包括五个nmos管和7个pmos管；其中第一nmos管、第二nmos管、第一pmos管、第二pmos管均为时钟差分输入管，第一pmos管和第一nmos管用于连接差分时钟信号clkin，第二pmos管和第二nmos管用于连接差分时钟信号clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均为使能开关，用于连接电路的使能输入，第三nmos管和第三pmos管用于连接电路使能en，第四pmos管和第五pmos管用于连接电路使能enb；第五pmos管和第六pmos管的栅极分别用于连接电路输出信号并形成正反馈，第七pmos管和第五nmos管为电路的偏置电流；

所述电路输出信号为ck1和ck1n，或clkout和clkoutb，其中输出信号作为另一个子电路的输入信号clkinb和clkin时记为ck1和ck1n，直接作为输出信号时记为clkout和clkoutb。

3.根据权利要求2所述的DLL延时链，其特征在于：所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源极，以及第七pmos管的漏极均与第一节点连接，第一pmos管、第三pmos管、第五pmos管和第一nmos管的漏极，以及第六pmos管的栅极与第二节点连接，第二pmos管、第四pmos管、第六pmos管和和第二nmos管的漏极，以及第五pmos管的栅极与第三节点连接，第一pmos管和第一nmos管的栅极与接收差分时钟信号clkin的clkin节点连接，第二pmos管和第二nmos管的栅极与接收差分时钟信号clkinb的clkinb节点连接，第三pmos管和第三nmos管的栅极与接收使能输入en的en节点连接，第四pmos管和第四nmos管的栅极与接收使能输入enb的enb节点连接，第七pmos管的栅极用于输入pbias信号，第七pmos管的源极与电源连接，第三nmos管和第四nmos管的源极，以及第五nmos管的漏极与第四节点连接，第五nmos管的栅极用于输入nbias信号，第五nmos管的源极接地；第一nmos管的源极与第三nmos管的漏极连接，第二nmos管的源极和第四nmos管的漏极连接。

4.一种减小延时锁相环时钟占空比失真的方法，其特征在于，包括以下步骤：

1]时钟差分信号输入至DLL延时链

时钟差分信号输入至DLL延时链，所述差分信号为外部时钟，经输入接收器放大，或放大后再经逻辑控制获取；

2]DLL延时链采用差分延时单元传输时钟信号

DLL延时链的对步骤1输入的时钟差分信号进行延时并产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器进行抽样、比较，并将比较结果输出给DLL控制器，DLL控制器路根据比较结果调整可变延时链的延时，使反馈时钟与输入时钟的相位对齐，实现与输入时钟具有特定延时要求的输出时钟。

5.根据权利要求4所述的减小延时锁相环时钟占空比失真的方法，其特征在于：所述DLL延时链采用的差分延时单元串联而成。