CN1430742A - 集成电路器件中用的低功率稳压电路 - Google Patents

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Abstract

一种稳压电路(11)，其接收一输入讯号(450)和提供一输出讯号(600)，该输入讯号被固定在内部电路所要求的给定电压。本发明所揭示的稳压电路包括多条支路，所述支路包括一电压跟踪支路(500)，其中当输入电压开始由零伏升高时，输出电压跟踪输入电压而不会有电压降。如果输入电压增至内部电压所要求的电压，电压跟踪支路(500)使输出电压固定保持在所要求的电压。如果输入电压进一步增至一较高电压，电压跟踪支路(500)被截止，而多条电压保持支路(550，560，570)的其中一条加以控制以使输出电压保持在内部电路所要求的电压。

Description

集成电路器件中用的低功率稳压电路
技术领域
本发明涉及稳压电路，更具体地说涉及一种接收一外部电源电压作为输入并为集成电路器件的内部电路提供一特定电压降作输出的电路。
背景技术
在集成电路领域内，对大部份电路器件来说，兼容性需要使用通常用的5V电源。此外，兼容性还要求很多TTL电路在通常的5V外部电源电压下运作。然而，当整合的程度增大时，制作很多电路要在一低电压(诸如3V)工作以降低电能消耗并减少过度的电场。因此，需要在器件内配置稳压电路(降压电路)将外部电源的高电压降(5V)转换为一要求的电压降(3V-4V)并将此电压供至器件的内部电路。目前有很多这样的稳压电路的设计。
图7所示为一通常的内部降压电路17，其也在Murakami等人的美国专利号5,189,316中的技术背景部分作了描述。所述的内部降压电路17基本上由一参照电压产生电路100和一内部电压控制电路200组成。参照电压产生电路100适合于相对于内部电压控制电路200产生一参照电压VREF，并包括p-信道MOS(PMOS)晶体管111-115。PMOS晶体管111-113相互串连并接插在电源输入端300和接地GND之间。这些PMOS晶体管111-113分别用作电阻器，并构成一电阻性分压器电路。电源输入端300从一外部电源(图中未示)接收一外部偏置的电源电压。其它PMOS晶体管114和115相互串连，并平行于上述的PMOS晶体管111-113接插在电源输入端300和接地GND之间。
内部电压控制电路200适用于以参照电压VREF为基础校正内部电压VINT以防止可能由外部偏置电源电压的波动而导致内部电压VINT的波动，它是由一电流量开关电路210，一电压比较电路220以及一输出晶体管P225组成的。电流量开关电路210适合于按照半导体集成电路器件的有效模式和备用模式之间的转换来转换供至电压比较电路220的电流量，它是由两个平行接插在电源输入端300和电压比较电路220之间的PMOS晶体管P211和P212组成。电压比较电路220适合于在由参照电压产生电路100供给的参照电压VREF和由输出晶体管P225供给的内部电压VINT之间作比较，并根据比较的结果控制输出晶体管P225的导电性。电压比较电路220由两个PMOS晶体管P223和P224以及两个N-信道MOS(NMOS)晶体管N221和N222组成。
参照电压产生电路100产生一恒定参照电压VREF供给电压比较电路220。当配备了如图7所示的内部降压电路17的半导体集成电路器件处于有效模式时，供给电流量开关电路210的时钟讯号CS为低电平(逻辑电平＝0)。因此，PMOS晶体管P211保持在有效模式。同时，PMOS晶体管P212一直保持导通状态，因其栅极接地GND。因此，PMOS晶体管P211和P212都接入有效模式中，因此将较大电流供至电压比较电路220。电压比较电路220使参照电压VREF与内部电压VINT作比较。当电压VREF低于电压VINT时，例如因外部偏置电源电压的增大或其它原因而导致内部电压VINT增大，PMOS晶体管P224的导电性减弱。相应地，PMOS晶体管P224的漏极电势减弱，因而NMOS晶体管N221的导电性减弱。从而，NMOS晶体管N1的漏极电势减弱，导致输出晶体管P225的导电性减弱。因此，内部电压VINT减小至与电压VREF相同(VINT＝VREF)。相反地，如果内部电压VINT减小至比参照电压VREF小(VREF＞VINT)时，电路17以上述的相反方式工作，使内部电压VINT保持在参照电压VREF。
如上所述，图7所示的内部降压电路产生与外部偏置电源电压无关的内部电压VINT。该内部电压供给半导体集成电路器件中的各内部电路。
当配备有图7所示的内部降压电路17的半导体集成电路器件处于备用状态时，时钟讯号CS处于“H”电平且PMOS晶体管P211保持在关状态。因此，由电流量开关电路210供至电压比较电路220的电流量减少，导致备用模式中的电能消耗减小。
如上所述，在图7所示的现有技术的内部降压电路旨在通过将备用模式中的PMOS晶体管P211设置在关状态来减小备用模式中的电能消耗。然而，即使PMOS晶体管P211是断开的，电流仍然通过PMOS晶体管P212供给备用模式中的电压比较电路220，因该PMOS晶体管P212是导通的。再者，图7所示的现有技术的内部降压电路的结构使电流流入参照电压产生电路100，即使处于备用模式中。
其它现有技术发明试图通过将诸晶体管设置成与这些电路串联的开关为的是在备用模式中关闭它们减小参照电压产生电路100和内部电压控制电路200的电能消耗。然而，这样做不能有效地减小电路的电能消耗，因在有效模式过程中，这些电路仍然消耗电能。
因此，现有技术的内部降压电路，如图7所示的电路，仍然存在不能有效减小电能消耗的严重问题。很多现有技术的电路消耗供电电流大约1毫安或以上。而且，诸电路相当复杂且很多现有技术的电路要求使用运算放大器和基准带隙，造成电路增大和电能消耗。
本发明的一个目的是提供一种具有低电能消耗且电能消耗电流大约0.5微安的电路，这比现有技术低得多。
本发明的另一目的是提供一种简单的占用面积小且不需使用运算放大器的稳压电路。
发明内容
本发明的目的是这样达成的：本发明提供一稳压电路，其可被说成是由一电压监控支路，一电压跟踪支路以及多个有输入端和输出端的电压保持支路组成。电压跟踪支路的功能是：当输入端电压由零伏开始增大时，输出电压跟踪输入电压。电压保持支路的功能是：将输出电压固定在内部电路所要求的电压上，无论输入电压是保持在所要求的电压或继续升至一更高电压。电压监控支路的功能是：当输入电压继续升至高于内部电路所要求的电压时，封闭电压跟踪支路，并使其中一些合适的电压保持支路能相对于输入电路控制压降值以使输出电压保持在内部电路所要求的电压上。本发明的稳压电路主要是由电能消耗极少的CMOS反相器组成。
附图说明
图1为本发明稳压电路的原理框图；
图2为图1中所示的稳压电路的第一实施例的电路图；
图3为图1中所示的稳压电路的第二实施例的电路图；
图4为图1中所示的稳压电路的外部电压Vcc(输入)对Vcc内部讯号(输出)的曲线图；
图5为本发明稳压电路的优选实施例的原理框图；
图6为图5中所示的稳压电路的电路图；
图7所示为现有技术中通常的内部降压电路的电路图。
具体实施方式
参见图1，本发明的稳压电路11包括一电压监控支路400，其接收一外部电压即Vcc外部电压450作为电路的输入而且还接地460。电压监控支路400的输出供给一电压跟踪支路500以及多个电压保持支路550，560，570。这些支路在Vcc内部讯号输至器件的一内部电路的输出端600处产生一输出电压。随着Vcc外部电压450由零伏增至输出端600所要求的电压级，电压跟踪支路500则在输出端600提供与Vcc外部电压450相同的电压。随着Vcc外部电压450增至高于所要求的输出电压的临界点(1x|VT|)，式中|VT|是稳压电路11中的PMOS和NMOS晶体管的临界电压，电压跟踪支路500断开，而第一电压保持支路550导通，使输出电压保持在所要求的电压。随着Vcc外部电压增至高于所要求的输出电压的临界点(2x|VT|)，第一电压保持支路550断开，而第二电压保持支路560导通，使输出保持在所要求的电压。通过进一步增大Vcc外部电压，可补加附加的电压保持支路以保持输出电压在所要求的电位。稳压电路11持续上述的功能直至用到最后的电压保持支路570。
参见图2，其显示了本发明的第一实施例12。电压监控电路401由串联的一连串二极管组成。这些二极管中的每一个均可以其栅极与其漏极连接的NMOS晶体管供给。这些二极管用作分压器。电压监控电路401中的每一个二极管相当于一临界电压或(1x|VT|)的压降。二极管串中的第一个二极管431的输入端与Vcc外部电压450连接。电压跟踪支路501在结点410与电压监控电路401连接，同时第一电压保持支路551和第二电压保持支路561也在结点411与电压监控支路401连接。其后的电压保持支路在二极管串再下面的结点连接，诸如在结点412和结点413。二极管串的最后一个二极管437接地460。
电压跟踪支路501包括一PMOS晶体管P501，该晶体管P501的栅极在电压监控电路401中与一结点410连接，一与Vcc外部电压连接的源极，以及一与输出端601连接的漏极。第一电压保持电路551包括一PMOS晶体管P551，该晶体管P551的栅极在电压监控电路401中与第二结点411连接，一与Vcc外部电压连接的源极，以及一与NMOS晶体管N551的栅极连接的漏极。晶体管N551的漏极与Vcc外部电压连接，源极与输出端601连接。第二电压保持电路561包括一具有一与电压监控电路401的第二结点411连接的高输入端711的多路调制器701，一接地的低输入端710，一时钟输入端712，以及一与NMOS晶体管N561的栅极连接的输出端714。NMOS晶体管N561的漏极与Vcc外部电压连接，源极与输出端601连接。第三电压保持电路571包括一具有一与电压监控电路401的第三结点412连接的高输入端721的多路调制器702，一接地的低输入端720，一时钟输入端722以及一输出端724。多路调制器702的输出端724与一反相器713连接，该反相器在先前的电压保持电路561的多路调制器701的时钟输入端712提供一反相的时钟讯号。多路调制器702的输出端724还与NMOS晶体管N571的栅极连接，晶体管N571的漏极与Vcc外部电压连接，源极与第二NMOS晶体管N573的栅极连接。晶体管N573的漏极与Vcc外部电压连接，源极与第三NMOS晶体管N575的栅极连接。晶体管N575的漏极与Vcc外部电压连接，源极与输出端601连接。其后的电压保持支路可加入到稳压电路中。每一其后的电压保持电路以相同方式构成为第三电压保持支路571，除了每一其后的电压保持支路再接入一附加的NMOS晶体管(即第二支路561具有两个NMOS晶体管，第三支路571具有三个NMOS晶体管，第四支路具有四个NMOS晶体管，等等...)。
为了说明，假定在输出端601的输出电压要求保持在3伏。再假定每个二极管并联的临界压降|VT|是1伏。当Vcc外部电压450开始由零伏增大时，二极管串中的结点410处于一低逻辑电平。所述低逻辑电平以有效模式导通PMOS晶体管P501，使供给PMOS晶体管P501的源极的Vcc外部电压加到电路的输出端601。当Vcc外部电压450增至所要求的电压级，假定为3伏，会产生压降(3x|VT|)，相当于(1x|VT|)电压降每个二极管431，432和433上并联的压降(1x|VT|)，这样结点410保持在一低逻辑电平。若输入电压即Vcc外部电压增至超逾所要求的电压级，结点410转变为一高逻辑电平，关闭使电压跟踪支路501断开的PMOS晶体管P501。
最初，结点411也处于一低逻辑电平且导通第一电压保持电路551的PMOS晶体管P551。然而，当输出电压低于所要求的电压级时，因晶体管N551栅极上的电压，即经晶体管P551的Vcc外部电压与N551源极上的电压相等，即Vcc外部电压等于Vcc内部电压，故而NMOS晶体管N551断开。因此，晶体管N551两端没有临界电压差|VT|，这对导通晶体管N551是必要的。当电压跟踪支路501断开后，晶体管N551源极上的电压随输出端601上的输出电压即Vcc内部电压开始减小而开始下降。当输出端601上的Vcc内部电压以及晶体管N551的源极的电压达到(1x|VT|)，其低于晶体管N551的栅极电压时，晶体管N551导通。因此，第一电压保持支路551导通并将电压(Vcc外部电压-1|VT|)加至输出端601，以保持输出电压在所要求的电压级直到外部电压Vcc增大另一(1x|VT|)伏。当外部电压增大(1x|VT|)时，结点411转变为使晶体管P551断开的高逻辑电平，从而关闭第一电压保持支路551。
一开始，当结点411处于低逻辑电平时，第二电压保持支路561是断开的。低讯号先传递到一多路调制器701，再因此时的时钟输入端712处于高逻辑电平，故而到多路调制器的高输入端711再继续到输出端714，它将低讯号送到晶体管N561的栅极。这使得晶体管N561断开。当结点411转变为高讯号时，该高讯号经过多路调制器701传递到NMOS晶体管N561，导通N561。这就导通了传递Vcc外部讯号的晶体管N563，(Vcc外部-2|VT|)电压抵达输出端601。因在此外部电压为(2x|VT|)高于所要求的输出电压级，晶体管N561和N563的每一晶体管的两端的压降(1x|VT|)保持输出电压在所要求的电压级。
当Vcc外部电压达到比(Vcc外部电压-2|VT|)高的电压后，结点412由低转为高。最初，结点412为低且低讯号通过多路调制器702在多路调制器输出端724处供给一低讯号。这使得晶体管N571断开，结果下一电压保持支路571也断开。724处的低讯号去到一反相放大器，以在多路调制器701的时钟输入端712处供给一高讯号，使输入端711处的高讯号通过多路调制器传递到晶体管N561的栅极，如上所述，导通第二电压保持支路561。当结点412变高时，高讯号继续通过多路调制器702并供给反相放大器713，所述反相放大器713供给多路调制器701的时钟输入端712一低讯号，使多路调制器701断开而关闭支路561。因反相器713导通，所述高讯号还通过多路调制器702导通下一电压保持支路571。这样就导通其后的供(Vcc外部电压-3|VT|)电压至输出端601的NMOS晶体管N573和N575。而且，因支路561断开，支路571就导通，当晶体管N575的源极的压降导通晶体管N575，N573以及N571以在输出端601供给所要求的电压。可使电路延伸覆盖Vcc外部电压中进一步增大的情况。进一步增加Vcc外部电压将使结点413处于高状态且高讯号将通过反相器723断开到多路调制器702的时钟输入端722，这将导致支路571断开以及其后的支路将跟着导通。
每一其后的电压保持支路具有一附加的NMOS晶体管，以便计算出补偿增加Vcc外部讯号所需的压降值|VT|以及在输出端601提供一恒压。例如，第一电压保持电路551在Vcc外部电压处在所要求的值和(所要求的值+1|VT|)之间时运作。因此，电路中只需1个NMOS晶体管N551来补偿Vcc外部电压和所要求的电压之间的(1x|VT|)压差。为了说明，假定所要求的电位为3伏，此时当结点411刚导通晶体管P551，Vcc外部电压应为4伏，施加在晶体管N551上。因此，要求晶体管N551上有一压降(1x|VT|)，以将电压由4伏减小至输出601端所要求的电压3伏。接着，当电压保持支路561运作时，Vcc外部电压将为[所要求的电压+(2x|VT|)]，这样在电压保持支路561中需要2个NMOS晶体管N561和N563以使输出端601电压由2|VT|降至所要求的电压。其后的支路将为Vcc外部电压的每一附加|VT|增量而需要一个附加的NMOS晶体管。
参见图4，电路输入电压即Vcc外部电压907对电路输出电压即Vcc内部电压905的曲线图900表明了多个电压保持支路在稳压电路中如何运作。在曲线900中，曲线的910段表示电压跟踪支路501的运作期间。从该曲线的部分910可见，输出电压905与输入电压907一一对应。当输入电压907达到3伏时，在此例中，这就是所要求的输出电压级，电压跟踪支路501断开，导致输出电压911轻微降低。然后，当第一电压保持支路551导通，曲线显示了电压912增加回至3伏，即所要求的电压。在曲线的913段，输出电压恒定保持在3伏，而输入电压持续增加。当输入电压达到下一临界位时，第一电压保持支路断开，部分914显示了输出电压轻微降低，当第二电压保持支路导通，如部分915所示，电压回升至所要求的电压。然后输出在部分916保持在所要求的电压直到达到下一临界位。因此，要将输出电压稳定在所要求的电压3伏，而输入电压升逾该电压。
图3显示了图2所示电路的另一实施例。图2和图3的电路的区别在于：在图3所示的实施例中，每一多路调制器电路由一PMOS晶体管取代。因此，构成了电压跟踪支路502和第一电压保持支路552，并以如上所示的相同方式运作，参照图2的电路。第二电压保持支路562包括一具有与电压监控电路402的结点422连接的栅极的PMOS晶体管P562，一与Vcc外部电压连接的源极以及一与一NMOS晶体管N562的栅极连接的漏极。所述晶体管N562的漏极与Vcc外部电压连接，源极与第二NMOS晶体管N564连接。晶体管N564的漏极与Vcc外部电压连接，源极与输出端602连接。第三电压保持支路572包括一具有与电压监控电路401的第二结点423连接的栅极的PMOS晶体管P572，一与Vcc外部电压连接的源极以及一与一NMOS晶体管N572的栅极连接的漏极。NMOS晶体管N572和其后的NMOS晶体管N574和N576以如上所述的相同的方式连接，参照图2所示的晶体管N571，N573和N575。
下面将描述第二和第三电压保持支路562和572的运作。因为结点422和423最初是处于低逻辑电平，PMOS晶体管P562和P572最初为导通。然而，因输入电压(Vcc外部电压)和输出电压(Vcc内部电压)之间的区别在Vcc外部电压最初由零伏增加时是相同的，NMOS晶体管两端没有临界压差，而且支路562的NMOS晶体管N562和N564以及支路572的NMOS晶体管N572，N574和N576全部断开。当Vcc外部电压达到所要求的输出电压时，结点420变高，使晶体管P502和电压跟踪支路502断开。结点421仍处于一低电位，所以PMOS晶体管P552保持导通，使增加的Vcc外部电压加至晶体管N552的栅极。由于输入Vcc外部电压增加至高于所要求的输出电压，晶体管N552源极上的电压变为低于晶体管N552栅极的电压。晶体管N552两端的这一压降使之导通，并以此导通支路552以在电路输出端602上供给恒定输出电压。再者，因晶体管N552由Vcc外部电压提供一(1x|VT|)压降，输出电压保持在所要求的电压。当Vcc外部电压增加(1x|VT|)伏时，结点421达到一使晶体管P552和N552断开的高逻辑电平。Vcc外部电压继续升高，当Vcc外部电压为(2x|VT|)伏高于输出电压时，晶体管N564和N562导通并由Vcc外部电压供给一(2x|VT|)压降以保持输出电压在所要求的电压。如上所述，继续进行该过程通过随后的电压保持诸支路，诸如支路572。
图5显示了本发明稳压电路的优选实施例的支路结构的原理框图。稳压电路15包括一电压跟踪支路SC1，一电压保持支路SC2以及一对电压监控支路SC3，SC4。如前述实施例，所述诸电压监控支路可合并为一条支路，但在该例中一电压监控支路SC3相应于电压跟踪支路SC1，而另一电压监控支路SC4相应于电压保持支路SC2，以给它们各自的支路提供一各自的延时。每一支路与一Vcc外部电压70连接并接地(GND)90。支路SC1还自支路SC3接收一输入31并将一Vcc内部讯号80供至一内部电路。支路SC2还自支路SC4接收一输入42并提供一输出至Vcc内部电压。
参见图6，支路SC1包括一PMOS晶体管T11，该晶体管T11的栅极在输入端31与一反相器I32连接。晶体管T11的源极与Vcc外部电压连接，而晶体管T11的漏极与Vcc内部电压连接。当Vcc外部电压由零伏增至所要求的电压时，晶体管T11协助Vcc内部电压跟踪Vcc外部电压，而不会有电压降。
支路SC2包括一反相器I21以及两个NMOS晶体管T21和T22。反相器I21与Vcc外部电压和地面连接并自支路SC4接收一输入43。晶体管T21的栅极与输入端43连接，漏极与Vcc外部电压连接，源极与反相器I21的输出端连接。晶体管T22的栅极与反相器I21的输出端连接，源极与Vcc外部电压连接，漏极与Vcc内部电压连接。
支路SC3包括一串串连的二极管39-D31，D32，D33和D34。每一个二极管均包括一栅极与漏极连接的NMOS晶体管。这些晶体管用作分压器。在该二极管串的中间有一结点N。结点N与两个串连的反相器I31和I32连接。反相器I31的输出通过输出端31与支路SC1的晶体管T11的栅极连接。
支路SC4包括一连串的二极管49-D41，D42，D43，D44和D45。每一个二极管均包括一栅极与漏极连接的NMOS晶体管。在该二极管串的中间有一结点Q。结点Q与一四个串连的反相器I41，I42，I43和I44连接。反相器I44的输出端与支路SC2的反相器I21的输入端连接。
如前所述，本发明的稳压电路15运作如下：当Vcc外部电压由零伏增至V1，晶体管T11协助Vcc内部电压跟踪Vcc外部电压，而不会有电压降。当Vcc外部电压由零伏开始升高时，晶体管T11漏极的电压跟随Vcc外部电压。然而，晶体管T11栅极的电压保持在零。这使得PMOS晶体管T11继续导通。反相器I32的输入端至少片刻也保持在零伏。Vcc内部电压连接至晶体管T11的漏极；因此，Vcc内部电压跟踪与晶体管T11源极连接的Vcc外部电压。
因为支路SC3的二极管串39用作一分压器，当Vcc外部电压升高时，二极管串39中的结点N的电压(称为Vn)也升高。然而，Vn按比例小于Vcc外部电压。二极管串39中的二极管设计成这样：当Vcc外部电压和Vcc内部电压升高至超过所要求的电压V1时，Vn达至一高到足以成为输往反相器I31的1逻辑电平的电压。然后，反相器I31的输出变为0逻辑电平，其反过来导致反相器I32的输出由0逻辑电平变为1逻辑电平。这将使晶体管T11断开且Vcc内部电压不再跟随Vcc外部电压并开始降低。然而，此时，支路SC2控制并协助Vcc内部电压保持Vtn低于Vcc外部电压的两倍(Vtn为晶体管T21和T22的临界电压)，即使Vcc外部电压继续升高至第二电压V2。
在支路SC1的晶体管T11刚断开之前，假定输入43已由0逻辑电平变为1逻辑电平(支路SC4可设计成导致该变化)。这意味着晶体管T21和T22导通。因晶体管T22的栅极与晶体管T21的漏极连接，Vcc内部电压被固定在低于Vcc外部电压的两倍Vtn。将晶体管T21和T22设计为2×Vtn＝V2-V1。
支路SC4的功能类似于支路SC3。支路SC4被设计成在支路SC1的晶体管T11刚断开之前，结点Q达到一高到足以使反相器I41的输入改变为1逻辑电平的电压。然后，反应沿反相器串I41-I44扩展使输入端43上的电压变高。这将导通支路SC2的晶体管T21和T22并使得它们准备固定Vcc内部电压。支路SC4中的反相器串I41-I44和支路SC3中的反相器串I31-32起延时电路的作用以给稳电电路15提供所要求的时间。
一电路块可加入图6的实施例中，这样如果Vcc外部电压升至高于电压V1四倍的Vtn的电压V3时，Vcc内部电压被固定在低于Vcc外部电压(即：V1)四倍的Vtn。例如：另一电路块包括一四个反相器串和一子功能块，如可使支路SC2与二极管串49中的结点R连接。二极管串49中的二极管设计成这样：仅当Vcc外部电压升至高于电压V1四倍的Vtn时，结点R达到一高到足以将反相器串(在加入的电路组件中)中的第一反相器的输入改变为1逻辑电平的电压。然后，整个补入的电路块的作用是将Vcc内部电压固定在低于Vcc内部电压四倍的Vtn。
因本发明的稳压电路主要用于CMOS晶体管，故而与现有技术相比大大地降低了能耗。在本发明的优选实施例中，稳压电路仅消耗大约0.5微安的电流，这比现有技术低很多。

Claims (18)

1.一种稳压电路，其特征在于，其包括：
一接收一输入电压的输入结点和一产生一输出电压的输出结点；
一电压跟踪支路，其具有一与所述输入结点连接的输入端，一第二输入端以及一与所述输出结点连接的输出端；
多条电压保持支路，每一电压保持支路均具有一与所述输入结点连接的第一输入端，一第二输入端以及一与所述输出结点连接的输出端；以及
一电压监控支路，其具有一与所述输入结点连接的输入端以及多个输出端，所述多个输出端中的第一输出端与所述电压跟踪支路的第二输入端连接，其余每一输出端与所述多条电压保持支路中相应的一输入端连接。
2.如权利要求1所述的稳压电路，其特征在于，当输入电压由零伏增加至一所要求的电压时，所述电压监控支路激活电压跟踪支路，保持电压跟踪支路使输出电压保持在与输入电压相同的电压上直到输入电压达至所要求的电压。
3.如权利要求1所述的稳压电路，其特征在于，当输入电压增至高于所要求的电压时，所述电压监控支路截止电压跟踪支路，并激活多条电压保持支路中的一条，每一电压保持支路均使输出电压保持在所要求的电压。
4.如权利要求1所述的稳压电路，其特征在于，所述电压跟踪支路包括一具有一控制栅极，一漏极和一源极的晶体管，其中所述控制栅极与所述电压跟踪支路的第二输入端连接并与所述电压监控支路的第一输出端连接，所述源极和漏极中的一个与所述输入结点连接，而另一个与所述输出结点连接。
5.如权利要求4所述的稳压电路，其特征在于，所述第一晶体管为一PMOS，所述漏极与所述输出结点连接，所述源极与所述输入结点连接。
6.如权利要求1所述的稳压电路，其特征在于，所述多条电压保持支路中的一条包括：
一第一晶体管，其具有一漏极，一源极以及一栅极，所述第一晶体管的漏极和源极中的一个与所述输入结点连接，而另一个与所述输出结点连接；以及
一第二晶体管，其具有一漏极，一源极以及一栅极，所述第二晶体管的漏极和源极中的一个与所述输入结点连接，而另一个与所述第一晶体管的栅极连接，所述第二晶体管的栅极与所述电压监控支路的输出端连接。
7.如权利要求6所述的稳压电路，其特征在于，所述第二晶体管为一PMOS，所述第二晶体管的源极与所述输入结点连接，所述第二晶体管的漏极与所述第一晶体管的栅极连接，以及
其中第一晶体管是一NMOS，所述第一晶体管的漏极与所述输入结点连接而所述第一晶体管的源极与所述输出结点连接。
8.如权利要求1所述的稳压电路，其特征在于，所述多条电压保持支路中的一条包括：
一第一晶体管，其具有一漏极，一源极以及一栅极，所述第一晶体管的漏极和源极中的一个与所述输入结点连接，而所述漏极和源极中的另一个与所述输出结点连接；
一第二晶体管，其具有一漏极，一源极以及一栅极，所述第二晶体管的漏极和源极中的一个与所述输入结点连接，而所述漏极和源极中的另一个与所述第一晶体管的栅极连接；以及
一第三晶体管，其具有一漏极，一源极以及一栅极，所述第三晶体管的漏极和源极中的一个与所述输入结点连接，而所述漏极和源极中的另一个与所述第二晶体管的栅极连接，所述第三晶体管的栅极与所述电压监控支路的多个输出端的其中一个连接。
9.如权利要求8所述的稳压电路，其特征在于，所述第三晶体管是一PMOS，所述第三晶体管的源极与所述输入结点连接而所述第三晶体管的漏极与所述第二晶体管的栅极连接，
其中所述第二晶体管是一NMOS，所述第二晶体管的漏极与所述输入结点连接而所述第二晶体管的源极与所述第一晶体管的栅极连接；以及
其中所述第一晶体管是一NMOS，所述第一晶体管的漏极与所述输入结点连接而所述第一晶体管的源极与所述输出结点连接。
10.如权利要求8所述的稳压电路，其特征在于，所述稳压电路还包括一连接在所述第一晶体管和所述输出结点之间的第四晶体管，该第四晶体管具有一漏极，一源极以及一栅极，所述第四晶体管的漏极和源极中的一个与所述输入结点连接，而所述第四晶体管的漏极和源极中的另一个与所述输出结点连接，而所述栅极与所述第一晶体管的漏极和源极中的另一个连接。
11.如权利要求8所述的稳压电路，其特征在于，所述稳压电路还包括连接在所述第一晶体管和所述输出结点之间的多个晶体管，所述多个晶体管的每一个均具有一漏极，一源极以及一栅极，所述多个晶体管的每一个的漏极和源极中的一个与所述输入结点连接，所述漏极和源极中的另一个与其后的一个晶体管的栅极连接，所述多个晶体管的第一个的栅极与所述第一个晶体管的漏极和源极中的另一个连接，而所述多个晶体管的最后一个的漏极和源极中的一个与所述输出结点连接。
12.如权利要求1所述的稳压电路，其特征在于，所述多条电压保持支路中的一条包括：
一第一晶体管，其具有一漏极，一源极以及一栅极，所述第一晶体管的漏极和源极中的一个与所述输入结点连接，而所述漏极和源极中的另一个与所述输出结点连接；
一第二晶体管，其具有一漏极，一源极以及一栅极，所述第二晶体管的漏极和源极中的一个与所述输入结点连接，而所述漏极和源极中的另一个与所述第一晶体管的栅极连接；以及
一多路调制器电路，其具有一第一输入端，一第二输入端，一时钟输入端和一输出端，所述输出端与所述第二晶体管的栅极连接，所述第一输入端与所述电压监控支路的多个输出端的其中一个连接，以及所述第二输入端接地。
13.如权利要求12所述的稳压电路，其特征在于，所述多条电压保持支路的每一条还包括连接在所述第一晶体管和所述输出结点之间的多个晶体管，所述多个晶体管的每一个均具有一漏极，一源极以及一栅极，所述多个晶体管的每一个的漏极和源极中的一个与所述输入结点连接，所述漏极和源极中的另一个与其后的一个晶体管的栅极连接，所述多个晶体管的第一个的栅极与所述第一个晶体管的漏极和源极中的另一个连接，而所述多个晶体管的最后一个的漏极和源极中的一个与所述输出结点连接。
14.如权利要求1所述的稳压电路，其特征在于，所述电压监控支路包括一分压电路，所述分压电路具有一输入端和一输出端，所述分压电路的输入端与所述输入结点连接。
15.如权利要求14所述的稳压电路，其特征在于，所述分压电路还包括一串串连的二极管，该二极管串中的第一个二极管的输入端与所述分压电路的输入端连接，该二极管串中的第一结点与所述分压电路的输出端连接。
16.如权利要求15所述的稳压电路，其特征在于，每一个二极管以一NMOS晶体管供给，所述NMOS晶体管具有一栅极，一源极和一漏极，所述栅极和所述漏极连接。
17.如权利要求14所述的稳压电路，其特征在于，所述电压监控支路包括一延时电路，所述延时电路具有一输入端和一输出端，所述延时电路的输入端与所述分压电路的输出端连接。
18.如权利要求17所述的稳压电路，其特征在于，所述延时电路还包括一串串连的反相器，在所述反相器串中的第一个反相器的输入端与所述分压电路的输出端连接，在所述反相器串中的最后一个反相器的输出端与所述电压跟踪支路和所述电压保持支路其中一个的输入端连接。
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