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TECHNISCHES
GEBIET
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Die
Erfindung betrifft Spannungsreglerschaltungen und insbesondere eine
Schaltung, die eine externe Versorgungsspannung als Eingangssignal empfängt und
als Ausgangssignal einen festgelegten Spannungspegel für eine interne
Schaltung eines integrierten Schaltungsbauelements liefert.
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STAND DER
TECHNIK
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Auf
dem Gebiet von integrierten Schaltungen erfordert die Kompatibilität die Verwendung
einer herkömmlichen
Spannungsversorgung von 5 V für die
meisten Schaltungsbauelemente. Die Kompatibilität erfordert auch, dass viele
TTL-Schaltungen mit einer herkömmlichen
externen Versorgungsspannung von 5 V arbeiten. Wenn jedoch der Integrationsgrad
ansteigt, werden viele Schaltungen so hergestellt, dass sie mit
einer niedrigeren Spannung (wie z.B. 3 V) arbeiten, um den Leistungsverbrauch
zu verringern und das übermäßige elektrische
Feld zu verringern. Daher besteht ein Bedarf für Spannungsreglerschaltungen
(Spannungsabstufungsschaltungen), die innerhalb der Bauelemente
angeordnet sind, um den hohen Spannungspegel (5 V) einer externen
Versorgungsspannung auf einen gewünschten Pegel (3 V–4 V) abwärts umzusetzen
und diese Spannung zur internen Schaltung des Bauelements zu liefern.
Viele Entwürfe
für Spannungsreglerschaltungen
existieren.
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7 zeigt
eine herkömmliche
interne Abstufungsschaltung 17, die auch im Abschnitt des Standes
der Technik des US-Patents
Nr. 5 189 316, Murakami et al., beschrieben ist. Die dargestellte
interne Abstufungsschaltung 17 besteht im Wesentlichen
aus einer Bezugsspannungs-Generatorschaltung 100 und einer
Regelschaltung 200 für
die interne Spannung. Die Bezugsspannungs-Generatorschaltung 100 ist
dazu ausgelegt, eine Bezugsspannung VREF in Bezug auf die Regelschaltung 200 für die interne
Spannung zu erzeugen, und umfasst p-Kanal-MOS- (PMOS) Transistoren 111–115.
Die PMOS-Transistoren 111–113 sind miteinander
in Reihe geschaltet und sind zwischen einen Versorgungseingangsanschluss 300 und
die Erdung GND eingefügt.
Diese PMOS-Transistoren 111–113 werden jeweils
als Widerstände
verwendet und bilden eine Widerstandspotentialteilerschaltung. Der
Versorgungseingangsanschluss 300 empfängt eine Versorgungsspannung
Ext.Vcc von einer externen Spannungsversorgung (nicht dargestellt).
Die anderen PMOS-Transistoren 114 und 115 sind
miteinander in Reihe geschaltet und sind zwischen den Versorgungseingangsanschluss 300 und
die Erdung GND parallel zu den vorstehend beschriebenen PMOS-Transistoren 111–113 eingefügt.
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Die
Regelschaltung 200 für
die interne Spannung ist dazu ausgelegt, eine interne Spannung VINT auf
der Basis der Bezugsspannung VREF zu korrigieren, um die Schwankung
der internen Spannung VINT zu verhindern, die durch die Schwankung
der Versorgungsspannung Ext.Vcc verursacht werden kann, und ist
aus einem Strommengen-Umschaltkreis 210, einer Spannungsvergleicherschaltung 220 und
einem Ausgangstransistor P225 gebildet. Der Strommengen-Umschaltkreis 210 ist
dazu ausgelegt, eine zur Spannungsvergleicherschaltung 220 gelieferte
Strommenge gemäß dem Umschalten
zwischen einer aktiven Betriebsart und einer Bereitschaftsbetriebsart
des integrierten Halbleiterschaltungsbauelements umzuschalten, und
ist aus zwei PMOS-Transistoren P211 und P212 gebildet, die parallel
zwischen den Versorgungseingangsanschluss 300 und die Spannungsvergleicherschaltung 220 eingefügt sind.
Die Spannungsvergleicherschaltung 220 ist dazu ausgelegt,
einen Vergleich zwischen der Bezugsspannung VREF, die von der Bezugsspannungs-Generatorschaltung 100 angelegt
wird, und der internen Spannung VINT, die vom Ausgangstransistor
P225 geliefert wird, durchzuführen
und eine Leitfähigkeit
des Ausgangstransistors P225 gemäß einem
Ergebnis des Vergleichs zu steuern. Die Spannungsvergleicherschaltung 220 ist
aus zwei PMOS-Transistoren P223 und P224 und zwei N-Kanal-MOS- (NMOS)
Transistoren N221 und N222 gebildet.
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Die
Bezugsspannungs-Generatorschaltung 100 erzeugt eine konstante
Bezugsspannung VREF, die zur Spannungsvergleicherschaltung 220 geliefert wird.
Wenn das integrierte Halbleiterschaltungsbauelement, das mit der
in 7 gezeigten internen Abstufungsschaltung 17 versehen
ist, sich in einer aktiven Betriebsart befindet, liegt das Taktsignal
CS, das zum Strommengen-Umschaltkreis 210 geliefert wird, auf
einem niedrigen Pegel (Logikpegel = 0). Daher wird der PMOS-Transistor
P211 in der aktiven Betriebsart durchgesteuert gehalten. Unterdessen
befindet sich der PMOS-Transistor P212 immer im durchgesteuerten
Zustand, da sein Gate mit der Erdung GND verbunden ist. Daher werden
beide PMOS-Transistoren P211 und P212 in der aktiven Betriebsart
durchgesteuert und folglich wird ein großer Strom zur Spannungsvergleicherschaltung 220 geliefert.
Die Spannungsvergleicherschaltung 220 vergleicht die Bezugsspannung
VREF mit der internen Spannung VINT.
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Wenn
die Spannung VREF beispielsweise aufgrund der Zunahme der internen
Spannung VINT, die durch die Zunahme der Versorgungsspannung Ext.Vcc
verursacht wird, oder aus anderen Gründen kleiner wird als die Spannung
VINT, nimmt die Leitfähigkeit
des PMOS-Transistors P224 ab. Entsprechend nimmt das Potential am
Drainpol des PMOS-Transistors
P224 ab und folglich nimmt die Leitfähigkeit des NMOS-Transistors
N221 ab. Folglich nimmt das Potential am Drainpol des NMOS-Transistors
N1 zu, was zur Verringerung der Leitfähigkeit des Ausgangstransistors
P225 führt. Folglich
nimmt die interne Spannung VINT auf denselben Wert wie die Spannung
VREF ab (VINT = VREF). Wenn im Gegenteil die interne Spannung VINT
auf einen Wert abnimmt, der geringer ist als die Bezugsspannung
VREF (VREF > VINT),
arbeitet die Schaltung 17 auf eine zu der vorstehend beschriebenen
entgegengesetzte Weise, um die interne Spannung VINT auf der Bezugsspannung
VREF zu halten.
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Wie
vorstehend beschrieben, erzeugt die interne Abstufungsschaltung
von 7 die interne Spannung VINT unabhängig von
der Versorgungsspannung Ext.Vcc. Diese interne Spannung VINT wird
an jeweilige interne Schaltungen in dem integrierten Halbleiterschaltungsbauelement
angelegt.
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Wenn
sich das integrierte Halbleiterschaltungsbauelement, das mit der
internen Abstufungsschaltung 17 von 7 versehen
ist, in einem Bereitschaftszustand befindet, liegt das Taktsignal
CS auf dem "H"-Pegel und der PMOS-Transistor
P211 wird in einem gesperrten Zustand gehalten. Folglich wird die
Strommenge, die vom Strommengen-Umschaltkreis 210 zur Spannungsvergleicherschaltung 220 geliefert
wird, verringert, was zur Verringerung des Leistungsverbrauchs in
der Bereitschaftsbetriebsart führt.
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Wie
vorstehend beschrieben, soll die in 7 gezeigte
interne Abstufungsschaltung des Standes der Technik den Leistungsverbrauch
in der Bereitschaftsbetriebsart verringern, indem der PMOS-Transistor
P211 in der Bereitschaftsbetriebsart in den gesperrten Zustand gesetzt
wird. Selbst wenn der PMOS-Transistor P211 gesperrt wird, wird jedoch
in der Bereitschaftsbetriebsart über
den PMOS-Transistor
P212 ein Strom zur Spannungsvergleicherschaltung 220 geliefert,
da dieser PMOS-Transistor P212 durchgesteuert ist. Ferner weist
die interne Abstufungsschaltung des Standes der Technik, die in 7 gezeigt
ist, Strukturen auf, in denen der Strom in der Bezugsspannungs-Generatorschaltung 100 selbst
in der Bereitschaftsbetriebsart fließt.
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Andere
Erfindungen des Standes der Technik versuchen, den Leistungsverbrauch
der Bezugsspannungs-Generatorschaltung 100 und der Regelschaltung 200 für die interne
Spannung zu verringern, indem die Transistoren als Schalter mit
diesen Schaltungen in Reihe geschaltet werden, um sie während der
Bereitschaftsbetriebsart zu sperren. Dies verringert jedoch den
Leistungsverbrauch der Schaltungen nicht signifikant, da diese Schaltungen während der
aktiven Betriebsart immer noch Leistung verbrauchen.
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Daher
haben die internen Abstufungsschaltungen des Standes der Technik,
wie z.B. die in 7 gezeigte Schaltung, immer
noch insofern ein ernstes Problem, als der Leistungsverbrauch nicht ausreichend
verringert werden kann. Viele Schaltungen des Standes der Technik
verbrauchen ungefähr 1
mA oder mehr des Versorgungsstroms. Überdies sind die Schaltungen
ziemlich kompliziert und viele Schaltungen des Standes der Technik
erfordern die Verwendung von Operationsverstärkern und Bandabstandsreferenzen,
was die Schaltungen groß und
leistungsverbrauchend macht.
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltung
bereitzustellen, die einen niedrigeren Leistungsverbrauch aufweist.
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Die
Erfindung ist in Anspruch 1 definiert. Spezielle Ausführungsbeispiele
sind in den abhängigen
Ansprüchen
dargelegt.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
obige Aufgabe wurde bei der vorliegenden Erfindung gelöst, die
eine Spannungsreglerschaltung bereitstellt, die als aus einer Spannungsüberwachungs-Unterschaltung,
einer Spannungsnachlauf-Unterschaltung und einer Vielzahl von Spannungshalte-Unterschaltungen
mit einem Eingang und einem Ausgang bestehend beschrieben werden
kann. Die Spannungsnachlauf-Unterschaltung funktioniert so, dass
sie veranlasst, dass die Ausgangsspannung der Eingangsspannung nachläuft, wenn
die Eingangsspannung von Null Volt ansteigt. Die Spannungshalte-Unterschaltungen
funktionieren zum Begrenzen der Ausgangsspannung auf die gewünschte Spannung
für eine
interne Schaltung, ob die Eingangsspannung auf dieser gewünschten
Spannung bleibt oder weiterhin auf eine höhere Spannung ansteigt. Die
Spannungsüberwachungs-Unterschaltung
funktioniert zum Deaktivieren der Spannungsnachlauf-Unterschaltung,
wenn die Eingangsspannung weiterhin über die gewünschte Spannung für die interne
Schaltung ansteigt, und zum Aktivieren der geeigneten der Spannungshalte-Unterschaltungen,
um die Menge an Spannungsabfall in Bezug auf die Eingangsspannung
zu steuern, so dass die Ausgangsspannung auf der gewünschten
Spannung für
die interne Schaltung bleibt. Es ist ein Vorteil der vorliegenden
Erfindung, eine einfache Spannungsreglerschaltung bereitzustellen,
die eine kleine Fläche
belegt und nicht die Verwendung eines Operationsverstärkers erfordert. Vorzugsweise
besteht die Spannungsreglerschaltung der vorliegenden Erfindung hauptsächlich aus CMOS-Invertern,
die sehr wenig Leistung verbrauchen.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein schematisches Blockdiagramm der Spannungsreglerschaltung der
vorliegenden Erfindung.
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2 ist
ein elektrischer Schaltplan eines ersten Ausführungsbeispiels der Spannungsreglerschaltung
von 1
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3 ist
ein elektrischer Schaltplan eines zweiten Ausführungsbeispiels der Spannungsreglerschaltung
von 1.
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4 ist
ein Kurvenbild der externen Spannung Vcc (Eingang) als Funktion
des Signals Vcc intern (Ausgang) der Spannungsreglerschaltung von 1.
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5 ist
ein schematisches Blockdiagramm des bevorzugten Ausführungsbeispiels
der Spannungsreglerschaltung der vorliegenden Erfindung.
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6 ist
ein elektrischer Schaltplan der Spannungsreglerschaltung von 5.
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7 ist
ein Schaltplan, der eine herkömmliche
interne Abstufungsschaltung darstellt, wie im Stand der Technik
bekannt.
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BESTE ART
ZUR AUSFÜHRUNG
DER ERFINDUNG
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Mit
Bezug auf 1 umfasst die Spannungsreglerschaltung 11 der
vorliegenden Erfindung eine Spannungsüberwachungsschaltung 400,
die eine externe Spannung Vcc extern 450 als Eingangssignal
in die Schaltung empfängt
und auch mit der Erdung 460 verbunden ist. Das Ausgangssignal
der Spannungsüberwachungsschaltung 400 wird
zu einer Spannungsnachlauf-Unterschaltung 500 und zu einer
Vielzahl von Spannungshalte-Unterschaltungen 550, 560, 570 geliefert.
Diese Unterschaltungen erzeugen eine Ausgangsspannung am Ausgang 600,
die ein Signal Vcc intern für
eine interne Schaltung eines Bauelements ist. Wenn die Spannung
Vcc extern 450 von null Volt auf den gewünschten
Spannungspegel für
den Ausgang 600 ansteigt, liefert die Spannungsnachlauf-Unterschaltung 500 die
Spannung am Ausgang 600 mit demselben Pegel wie Vcc extern 450. Wenn
Vcc extern 450 auf eine (1 × |VT|) Schwelle über der
gewünschten
Ausgangsspannung ansteigt, wobei |VT| die Schwellenspannung der
PMOS- und NMOS-Transistoren in der Spannungsreglerschaltung 11 ist,
schaltet die Spannungsnachlauf-Unterschaltung 500 ab und
die erste Spannungshalte-Unterschaltung 550 schaltet ein,
um die Ausgangsspannung auf der gewünschten Spannung zu halten. Wenn
Vcc extern auf (2 × |VT|) über dem
gewünschten
Spannungspegel ansteigt, schaltet die erste Spannungshalte-Unterschaltung 550 ab
und die zweite Spannungshalte-Unterschaltung 560 schaltet ein,
um das Ausgangssignal auf dem gewünschten Spannungspegel zu halten.
Zusätzliche
Spannungshalte-Unterschaltungen können implementiert werden,
um die Ausgangsspannung durch weitere Zunahmen von Vcc extern auf
dem gewünschten
Pegel zu halten. Die Spannungsreglerschaltung 11 funktioniert
weiterhin, wie vorstehend beschrieben, bis die letzte Spannungshalte-Unterschaltung 570 verwendet
wird.
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Mit
Bezug auf 2 wird ein erstes Ausführungsbeispiel 12 der
vorliegenden Erfindung gezeigt. Die Spannungsüberwachungsschaltung 401 besteht aus
einer Kette von Dioden, die in Reihe geschaltet sind. Jede von diesen
Dioden kann durch einen NMOS-Transistor, dessen Gate mit seinem
Drainpol verbunden ist, implementiert werden. Diese Dioden arbeiten
als Spannungsteiler. Jede Diode in der Spannungsüberwachungsschaltung 401 stellt
einen Spannungsabfall von einer Schwellenspannung oder (1 × |VT|)
dar. Die erste Diode 431 in der Kette von Dioden weist
einen Eingang auf, der mit der Spannung Vcc extern 450 verbunden
ist. Die Spannungsnachlauf-Unterschaltung 501 steht mit
der Spannungsüberwachungsschaltung 401 am
Knoten 410 in Verbindung, während die erste Spannungshalte-Unterschaltung 551 und
die zweite Spannungshalte-Unterschaltung 561 mit
der Spannungsüberwachungs-Unterschaltung 401 am
Knoten 411 verbunden ist. Die nachfolgenden Spannungshalte-Unterschaltungen
stehen an Knoten in Verbindung, die weiter unten in der Kette von
Dioden liegen, wie z.B. am Knoten 412 und am Knoten 413.
Die letzte Diode 437 der Kette von Dioden ist mit dem Erdpotential 460 verbunden.
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Die
Spannungsnachlauf-Unterschaltung 501 besteht aus einem
PMOS-Transistor P501 mit einem Gate, das mit einem Knoten 410 in
der Spannungsüberwachungsschaltung 401 verbunden
ist, einem Sourcepol, der mit Vcc extern verbunden ist, und einem
Drainpol, der mit dem Ausgang 601 verbunden ist. Die erste
Spannungshalteschaltung 551 besteht aus einem PMOS-Transistor P551 mit
einem Gate, das mit einem zweiten Knoten 411 in der Spannungsüberwachungsschaltung 401 verbunden
ist, einem Sourcepol, der mit Vcc extern verbunden ist, und einem
Drainpol, der mit dem Gate eines NMOS-Transistors N551 verbunden
ist. Der Transistor N551 weist einen Drainpol, der mit Vcc extern
verbunden ist, und einen Sourcepol, der mit dem Ausgang 601 verbunden
ist, auf. Die zweite Spannungshalteschaltung 561 besteht
aus einem Multiplexer 701 mit einem hohen Eingang 711,
der mit dem zweiten Knoten 411 der Spannungsüberwachungsschaltung 401 verbunden
ist, einem niedrigen Eingang, der mit dem Erdpotential verbunden
ist, einem Takteingang 712 und einem Ausgang 714,
der mit dem Gate eines NMOS-Transistors N561 verbunden ist. Der NMOS-Transistor
N561 weist einen Drainpol, der mit Vcc extern verbunden ist, und
einen Sourcepol, der mit dem Ausgang 601 verbunden ist,
auf. Die dritte Spannungshalteschaltung 571 besteht aus
einem Multiplexer 702 mit einem hohen Eingang 721,
der mit einem dritten Knoten 412 der Spannungsüberwachungsschaltung 401 verbunden
ist, einem niedrigen Eingang 720, der mit dem Erdpotential
verbunden ist, einem Takteingang 722 und einem Ausgang 724.
Der Ausgang 724 des Multiplexers 702 ist mit einem
Inverter 713 verbunden, der ein invertiertes Taktsignal am
Takteingang 712 des Multiplexers 701 der vorherigen
Spannungshalteschaltung 561 liefert. Der Ausgang 724 des
Multiplexers 702 ist auch mit dem Gate eines NMOS-Transistors N571
verbunden, der einen Drainpol, der mit Vcc extern verbunden ist,
und einen Sourcepol, der mit dem Gate eines zweiten NMOS-Transistors
N573 verbunden ist, aufweist. Der Transistor N573 weist einen Drainpol,
der mit Vcc extern verbunden ist, und einen Sourcepol, der mit dem Gate
eines dritten NMOS-Transistors N575 verbunden ist, auf. Der Transistor
N575 weist einen Drainpol, der mit Vcc extern verbunden ist, und
einen Sourcepol, der mit dem Ausgang 601 verbunden ist, auf.
Nachfolgende Spannungshalte-Unterschaltungen können zur Spannungsreglerschaltung
hinzugefügt
werden. Jede nachfolgende Spannungshalteschaltung wäre in einer ähnlichen
Weise zur dritten Spannungshalte-Unterschaltung 571 konstruiert,
außer
dass ein zusätzlicher
NMOS-Transistor
für jede nachfolgende
Spannungshalte-Unterschaltung
hinzugefügt
werden würde
(d.h. die zweite Unterschaltung 561 weist zwei NMOS-Transistoren
auf, die dritte Unterschaltung 571 weist drei NMOS-Transistoren auf,
eine vierte Unterschaltung hätte
vier NMOS-Transistoren, usw. ...).
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Für die Zwecke
der Erläuterung
nehme man an, dass es erwünscht
ist, dass die Ausgangsspannung am Ausgang 601 auf 3 Volt
gehalten wird. Man nehme auch an, dass der Spannungsschwellenabfall |VT| über jeder
Diode 1 Volt ist. Wenn Vcc extern 450 beginnt, von null
Volt anzusteigen, liegt der Knoten 410 in der Diodenkette
auf einem niedrigen Logikpegel. Dieser niedrige Logikpegel steuert
den PMOS-Transistor
P501 in der aktiven Betriebsart durch, was ermöglicht, dass die an den Sourcepol des
PMOS-Transistors P501 angelegte Vcc extern zum Ausgang 601 der
Schaltung durchläuft.
Wenn Vcc extern 450 auf den gewünschten Spannungspegel, in
diesem Fall 3 Volt, ansteigt, besteht ein Spannungsabfall von (3 × |VT|)
entsprechend einem Spannungsabfall von (1 × |VT|) über jeder der Dioden 431, 432 und 433,
so dass der Knoten 410 auf einem niedrigen Logikpegel bleibt.
Wenn die Eingangsspannung Vcc extern über den gewünschten Spannungspegel hinaus
ansteigt, geht der Knoten 410 auf einen hohen Logikpegel über, was
den PMOS-Transistor P501 sperrt, was die Spannungsnachlauf-Unterschaltung 501 abschaltet.
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Anfänglich liegt
der Knoten 411 auch auf einem niedrigen Logikpegel und
dies steuert den PMOS-Transistor P551 der ersten Spannungsüberwachungsschaltung 551 durch.
Wenn jedoch die Ausgangsspannung geringer ist als der gewünschte Spannungspegel,
ist der NMOS-Transistor N551 gesperrt, da der Spannungspegel am
Gate des Transistors N551, Vcc extern durch den Transistor P551, gleich
dem Spannungspegel am Sourcepol von N551 ist, da Vcc extern gleich
Vcc intern ist. Daher besteht keine Differenz der Spannungsschwelle
|VT| über dem
Transistor N551, was erforderlich wäre, um den Transistor N551
durchzusteuern. Nachdem die Spannungsnachlauf-Unterschaltung 501 gesperrt
ist, beginnt die Spannung am Sourcepol des Transistors N551 zu fallen,
da die Ausgangsspannung Vcc intern am Ausgang 601 zu sinken
beginnt. Wenn die Spannung Vcc intern am Ausgang 601 und
daher die Spannung am Sourcepol des Transistors N551 (1 × |VT|)
unter der Gatespannung des Transistors N551 erreicht, steuert der
Transistor N551 durch. Folglich wird die erste Spannungshalte-Unterschaltung 551 eingeschaltet
und leitet eine Spannung von (Vcc extern – 1 |VT|) zum Ausgang 601,
um die Ausgangsspannung auf dem gewünschten Spannungspegel zu halten,
bis die externe Vcc um weitere (1 × |VT|) Volt ansteigt. Nachdem
die externe Spannung um (1 × |VT|)
ansteigt, geht der Knoten 411 auf einen hohen Logikpegel über, was
den Transistor P551 sperrt und folglich die erste Spannungshalte-Unterschaltung 551 abschaltet.
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Wenn
sich der Knoten 411 auf einem niedrigen Logikpegel befindet,
ist die zweite Spannungshalte-Unterschaltung 561 anfänglich ausgeschaltet. Das
niedrige Signal wird zuerst zu einem Multiplexer 701 geleitet,
und da an diesem Punkt der Takteingang 712 auf einem hohen
Logikpegel liegt, geht das hohe Eingangssignal 711 in den
Multiplexer zum Ausgang 714 weiter, was das niedrige Signal
zum Gate des Transistors N561 leitet. Dies sperrt den Transistor
N561. Wenn der Knoten 411 auf ein hohes Signal übergeht,
läuft das
hohe Signal durch den Multiplexer 701, um das hohe Signal
zum NMOS-Transistor N561 zu leiten, was N561 durchsteuert. Dies
steuert den Transistor N563 durch, was das Signal Vcc extern, eine
Spannung von (Vcc extern – 2
|VT|), zum Ausgang 601 leitet. Da an diesem Punkt die externe
Spannung (2 × |VT|) über dem
gewünschten
Ausgangspegel liegt, halten die Spannungsabfälle von (1 × |VT|) über jedem der Transistoren
N561 und N563 die Ausgangsspannung auf dem gewünschten Pegel.
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Nachdem
Vcc extern eine Spannung erreicht, die höher ist als (Vcc extern + 2
|VT|), geht der Knoten 412 von niedrig auf hoch über. Anfänglich ist der
Knoten 412 niedrig und das niedrige Signal läuft durch
den Multiplexer 702, um ein niedriges Signal am Multiplexerausgang 714 vorzusehen.
Dies bewirkt, dass der Transistor N571 gesperrt wird, was dazu führt, dass
die nächste
Spannungshalte-Unterschaltung 571 ausgeschaltet wird. Das
niedrige Signal bei 714 geht zu einem invertierenden Verstärker, um
ein hohes Signal am Takteingang 712 des Multiplexers 701 zu
liefern, was das hohe Signal am Eingang 711 durch den Multiplexer
zum Gate des Transistors N561 laufen lässt, um die zweite Spannungshalte-Unterschaltung 561 einzuschalten,
wie vorstehend beschrieben. Wenn der Knoten 412 einen hohen
Pegel aufweist, verläuft
das hohe Signal durch den Multiplexer 702 und wird zum
invertierenden Verstärker 713 geliefert,
der ein niedriges Signal zum Takteingang 712 des Multiplexers 701 liefert,
was den Multiplexer 701 ausschaltet und die Unterschaltung 561 ausschaltet.
Das hohe Signal läuft
auch durch den Multiplexer 702, um die nächste Spannungshalte-Unterschaltung 571 einzuschalten,
wenn der Inverter N571 einschaltet. Dies steuert die nachfolgenden
NMOS-Transistoren N573 und N575 durch, was eine Spannung von (Vcc
extern – 3
|VT|) zum Ausgang 601 liefert. Wenn die Unterschaltung 561 abschaltet,
schaltet wiederum die Unterschaltung 571 ein, da der Spannungsabfall
am Sourcepol des Transistors N575 die Transistoren N575, N573 und
N571 durchsteuert, um die gewünschte
Spannung am Ausgang 601 zu liefern. Die Schaltung kann erweitert
werden, um den Fall für
weitere Steigerungen von Vcc extern abzudecken. Ein weiterer Anstieg von
Vcc extern würde
den Knoten 413 auf einen hohen Zustand setzen und das hohe
Signal würde durch
den Inverter 723 laufen, um den Takteingang 722 in
den Multiplexer 702 auszuschalten, was bewirken würde, dass
die Unterschaltung 571 abschaltet, und eine nachfolgende
Unterschaltung dann einschalten würde.
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Jede
nachfolgende Spannungshalte-Unterschaltung weist einen zusätzlichen
NMOS-Transistor auf, um die Anzahl von |VT|-Abfällen
zu berücksichtigen,
die erforderlich sind, um das zunehmende Signal Vcc extern zu kompensieren
und eine konstante Spannung am Ausgang 601 vorzusehen.
Die erste Spannungshalte-Unterschaltung 551 arbeitet beispielsweise,
wenn Vcc extern zwischen dem gewünschten
Wert und (dem gewünschten
Wert + 1 |VT|) liegt. Daher ist nur 1 NMOS-Transistor N551 in der Schaltung erforderlich,
um die Differenz von (1 × |VT|)
Volt zwischen Vcc extern und der gewünschten Spannung zu kompensieren.
Zur Erläuterung
nehme man an, dass der gewünschte
Spannungspegel 3 Volt ist, an dem Punkt, an dem der Knoten 411 gerade
den Transistor P551 durchgesteuert hat, wäre Vcc extern 4 Volt, was an
den Transistor N551 angelegt werden würde. Daher wäre ein Spannungsabfall
von |1 × VT|
durch den Transistor N551 erforderlich, um die Spannung von 4 Volt
auf den gewünschten
Pegel von 3 Volt am Ausgang 601 zu verringern. Zu dem Zeitpunkt,
zu dem die Spannungshalte-Unterschaltung 561 arbeitet,
wäre Vcc
extern anschließend
bei [der gewünschten
Spannung + (2 × |VT|)],
was folglich 2 NMOS-Transistoren
N561 und N563 in der Spannungshalte-Unterschaltung 561 erfordert,
um die Spannung um 2 |VT| auf die gewünschte Spannung am Ausgang 601 zu
senken. Die nachfolgenden Unterschaltungen erfordern einen zusätzlichen NMOS-Transistor
für jede
zusätzliche
|VT|-Zunahme von Vcc extern.
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Mit
Bezug auf 4 demonstriert das Kurvenbild 900 der
Schaltungseingangsspannung Vcc extern 907 als Funktion
der Schaltungsausgangsspannung Vcc intern 905, wie die
Vielzahl von Spannungshalte-Unterschaltungen innerhalb der Spannungsregelschaltung
arbeiten. In dem Kurvenbild 900 stellt ein Teil 910 des
Kurvenbildes den Zeitraum dar, in dem die Spannungsnachlauf-Unterschaltung 501 arbeitet.
Wie aus diesem Teil 910 des Kurvenbildes zu sehen ist,
läuft die
Ausgangsspannung 905 der Eingangsspannung 907 auf
einer entsprechenden Eins-zu-Eins-Basis nach. Wenn die Eingangsspannung 907 3
Volt erreicht, was in diesem Beispiel der gewünschte Pegel der Ausgangsspannung
ist, schaltet die Spannungsnachlauf-Unterschaltung 501 aus,
was eine geringfügige
Abnahme 911 der Ausgangsspannung verursacht. Wenn die erste
Spannungshalte-Unterschaltung 551 einschaltet, zeigt das Kurvenbild
dann eine Zunahme 912 der Spannung zurück auf 3 Volt, den Pegel, der
erwünscht
ist. Im Teil 913 des Kurvenbildes bleibt die Ausgangsspannung
konstant bei 3 Volt, während
die Eingangsspannung weiterhin ansteigt. Wenn die Eingangsspannung
den nächsten
Schwellenpegel erreicht, schaltet die erste Spannungshalte-Unterschaltung
aus, was in der geringfügigen
Abnahme der Ausgangsspannung am Teil 914 gezeigt ist, und
die zweite Spannungshalte-Unterschaltung
schaltet ein, wie durch die Zunahme 915 der Spannung zurück auf den
gewünschten
Pegel angegeben. Dann ist das Ausgangssignal am Teil 916 konstant
auf dem gewünschten
Spannungspegel, bis der nächste Schwellenpegel
erreicht ist. Folglich wird die Ausgangsspannung auf den gewünschten
Spannungspegel von 3 Volt geregelt, selbst wenn die Eingangsspannung über diesen
Pegel hinaus zunimmt.
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3 zeigt
ein alternatives Ausführungsbeispiel
zu der in 2 gezeigten Schaltung. Der Unterschied
zwischen den Schaltungen von 2 und 3 besteht
darin, dass in dem Ausführungsbeispiel
von 3 jede der Multiplexerschaltungen durch einen
PMOS-Transistor ersetzt wurde. Folglich weisen die Spannungsnachlauf-Unterschaltung 502 und
die erste Spannungshalte-Unterschaltung 552 dieselbe Konstruktion
und Funktionsweise auf, wie vorstehend mit Bezug auf die Schaltung
von 2 beschrieben. Die zweite Spannungshalte-Unterschaltung 562 besteht
aus einem PMOS-Transistor P562 mit einem Gate, das mit einem Knoten 422 der Spannungsüberwachungsschaltung 402 verbunden ist,
einem Sourcepol, der mit Vcc extern verbunden ist, und einem Drainpol,
der mit dem Gate eines NMOS-Transistors N562 verbunden ist. Der
Transistor N562 weist einen Drainpol, der mit Vcc extern verbunden
ist; und einen Sourcepol, der mit einem zweiten NMOS-Transistor
N564 verbunden ist, auf. Der Transistor N564 weist einen Drainpol,
der mit Vcc extern verbunden ist, und einen Sourcepol, der mit dem Ausgang 602 verbunden
ist, auf. Die dritte Spannungshalte-Unterschaltung 572 besteht
aus einem PMOS-Transistor P572 mit einem Gate, das mit einem zweiten
Knoten 423 der Spannungsüberwachungsschaltung 401 verbunden
ist, einem Sourcepol, der mit Vcc extern verbunden ist, und einem Drainpol,
der mit dem Gate eines NMOS-Transistors N572 verbunden ist. Der
NMOS-Transistor N572 und nachfolgende NMOS-Transistoren N574 und
N576 sind auf dieselbe Weise, wie mit Bezug auf die Transistoren
N571, N573 und N575 von 2 beschrieben, verbunden.
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Das
Folgende beschreibt die Operation der zweiten und der dritten Spannungshalte-Unterschaltung 562 und 572.
Da die Knoten 422 und 423 anfänglich auf einem niedrigen
Logikpegel liegen, sind die PMOS-Transistoren P562 und P572 anfänglich durchgesteuert.
Da jedoch die Differenz zwischen der Eingangsspannung, Vcc extern,
und der Ausgangsspannung, Vcc intern, zu dem Zeitpunkt, zu dem Vcc
extern anfänglich
von null Volt ansteigt, gleich ist, besteht keine Spannungsschwellendifferenz über den
NMOS-Transistoren und folglich sind die NMOS-Transistoren N562 und
N564 der Unterschaltung 562 und die NMOS-Transistoren N572, N574
und N576 der Unterschaltung 572 alle gesperrt. Wenn Vcc
extern den gewünschten
Ausgangspegel erreicht, nimmt der Knoten 420 einen hohen
Pegel an, was den Transistor P502 sperrt und die Spannungsnachlauf-Unterschaltung 502 ausschaltet.
Der Knoten 421 liegt immer noch auf einem niedrigen Pegel,
so dass der PMOS-Transistor P552 durchgesteuert bleibt, wobei er
die zunehmende Vcc extern zum Gate des Transistors N552 leitet.
Wenn die Eingangsspannung Vcc extern über die gewünschte Ausgangsspannung ansteigt,
wird die Spannung am Sourcepol des Transistors N552 niedriger als
die Spannung des Gates des Transistors N552. Dieser Spannungsabfall über dem
Transistor N552 steuert den Transistor N552 durch und dies schaltet
die Unterschaltung 552 ein, um die konstante Ausgangsspannung
am Schaltungsausgang 602 vorzusehen. Da der Transistor
N552 einen Spannungsabfall von (1 × |VT|) von Vcc extern liefert,
bleibt die Ausgangsspannung wieder auf dem gewünschten Spannungspegel. Wenn
Vcc extern um (1 × |VT|)
Volt zunimmt, erreicht der Knoten 421 einen hohen Logikpegel,
der die Transistoren P552 und N552 sperrt. Vcc extern steigt weiter
an und, wenn Vcc extern (2 × |VT|)
Volt über
der Ausgangsspannung liegt, sind die Transistoren N564 und N562
durchgesteuert und liefern einen Spannungsabfall von (2 × |VT|)
von Vcc extern, um die Ausgangsspannung auf dem gewünschten
Spannungspegel zu halten. Dieser Prozess fährt wie vorstehend beschrieben
durch nachfolgende Spannungshalte-Unterschaltungen wie z.B. die
Unterschaltung 572 fort.
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5 zeigt
ein schematisches Blockdiagramm, das die Unterschaltungsstrukturen
des bevorzugten Ausführungsbeispiels
der Spannungsreglerschaltung der vorliegenden Erfindung darstellt.
Die Spannungsreglerschaltung 15 umfasst eine Spannungsnachlauf-Unterschaltung SC1,
eine Spannungshalte-Unterschaltung SC2 und ein Paar von Spannungsüberwachungs-Unterschaltungen
SC3, SC4. Die Spannungsüberwachungs-Unterschaltungen
könnten
zu einer Unterschaltung kombiniert werden, wie in den vorherigen
Ausführungsbeispielen, aber
in diesem Fall entspricht eine Spannungsüberwachungs-Unterschaltung
SC3 der Spannungsnachlaufschaltung SC1 und die andere Spannungsüberwachungsschaltung
SC4 entspricht der Spannungshalteschaltung SC2, um eine separate
Taktverzögerung
zu ihrer jeweiligen Unterschaltung zu liefern. Jede Unterschaltung
weist Verbindungen mit Vcc extern 70 und einer Erdung (GND) 90 auf.
Die Unterschaltung SC1 empfängt
auch ein Eingangssignal 31 von der Unterschaltung SC3 und
liefert ein Signal Vcc intern 80 zu einer internen Schaltung.
Die Unterschaltung SC2 empfängt
auch ein Eingangssignal 42 von der Unterschaltung SC4 und
liefert auch ein Ausgangssignal zu Vcc intern.
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Mit
Bezug auf 6 besteht die Unterschaltung
SC1 aus einem PMOS-Transistor T11 mit einem Gate, das mit einem
Inverter I32 am Eingang 31 verbunden ist. Der Sourcepol
des Transistors T11 ist mit Vcc extern verbunden und der Drainpol
von T11 ist mit Vcc intern verbunden. Der Transistor T11 hilft Vcc intern,
Vcc extern ohne Spannungsabfall nachzulaufen, wenn Vcc extern von
null Volt bis auf eine gewünschte
Spannung ansteigt.
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Die
Unterschaltung SC2 besteht aus einem Inverter I21 und zwei NMOS-Transistoren
T21 und T22. Der Inverter I21 ist mit Vcc extern und GND verbunden
und empfängt
auch ein Eingangssignal 43 von der Unterschaltung SC4.
Der Transistor T21 weist ein Gate, das mit dem Eingang 43 verbunden ist,
einen Drainpol, der mit Vcc extern verbunden ist, und einen Sourcepol,
der mit dem Ausgang des Inverters I21 verbunden ist, auf. Der Transistor
T22 weist ein Gate, das mit dem Ausgang des Inverters I21 verbunden
ist, einen Sourcepol, der mit Vcc extern verbunden ist, und einen
Drainpol, der mit Vcc intern verbunden ist, auf.
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Die
Unterschaltung SC3 besteht aus einer Kette von Dioden 39 D31,
D32, D33 und D34, die in Reihe geschaltet sind. Jede dieser Dioden
besteht aus einem NMOS-Transistor mit einem mit einem Drainpol verbundenen
Gate. Diese Dioden arbeiten als Spannungsteiler. Es befindet sich
ein Knoten N innerhalb der Diodenkette. Der Knoten N ist mit zwei Invertern
in Reihe verbunden: I31 und I32. Der Ausgang des Inverters I32 verbindet
mit dem Gate des Transistors T11 der Unterschaltung SC1 über den Eingang 31.
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Die
Unterschaltung SC4 besteht aus einer Kette von Dioden 49 in
Reihe D41, D42, D43, D44 und D45. Jede dieser Dioden besteht aus
einem NMOS-Transistor mit einem mit einem Drainpol verbundenen Gate.
Es befindet sich ein Knoten Q in der Diodenkette. Der Knoten Q ist
mit einer Kette von vier Invertern in Reihe verbunden: I41, I42,
I43 und I44. Der Ausgang des Inverters I44 steht mit dem Eingang des
Inverters I21 der Unterschaltung SC2 in Verbindung.
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Die
vorstehend beschriebene Spannungsreglerschaltung 15 der
vorliegenden Erfindung arbeitet folgendermaßen. wenn Vcc extern von null
Volt auf V1 ansteigt, hilft der Transistor T11 Vcc intern, Vcc extern
ohne Spannungsabfall nachzulaufen. Wenn Vcc extern beginnt, von
null Volt anzusteigen, folgt die Spannung am Drainpol des Transistors
T11 Vcc extern. Die Spannung am Gate des Transistors T11 bleibt
jedoch auf Null. Dies veranlasst, dass der PMOS-Transistor T11 durchgesteuert bleibt.
Der Eingang des Inverters I32 bleibt auch zumindest für eine Weile
auf null Volt. Vcc intern ist mit dem Drainpol des Transistors T11
verbunden; daher läuft
Vcc intern Vcc extern nach, die mit dem Sourcepol des Transistors
T11 verbunden ist.
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Da
die Diodenkette 39 der Unterschaltung SC3 als Spannungsteiler
arbeitet, steigt die Spannung am Knoten N (Vn genannt) in der Diodenkette 39 auch
an, wenn Vcc extern ansteigt. Vn ist jedoch proportional kleiner
als Vcc extern. Die Dioden in der Diodenkette 39 sind derart
ausgelegt, dass, wenn Vcc extern und Vcc intern über die gewünschte Spannung V1 ansteigen,
Vn eine Spannung erreicht, die hoch genug ist, so dass sie eine
logische 1 ist, die in die Inverter I31 eingegeben wird. Dann wird
das Ausgangssignal des Inverters I31 eine logische 0, was wiederum
verursacht, dass sich das Ausgangssignal des Inverters I32 von logisch
0 auf logisch 1 ändert.
Dies sperrt den Transistor T11 und Vcc intern folgt nicht mehr Vcc
extern und beginnt zu fallen. Zu diesem Zeitpunkt übernimmt
jedoch die Unterschaltung SC2 die Steuerung und hilft Vcc intern,
auf zweimal Vtn unterhalb Vcc extern zu bleiben (wobei Vtn die Schwellenspannung
der Transistoren T21 und T22 ist), selbst wenn Vcc extern weiterhin
auf eine zweite Spannung V2 ansteigt.
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Unmittelbar
bevor der Transistor T11 der Unterschaltung SC1 gesperrt wird, nehme
man an, dass sich das Eingangssignal 43 von einer logischen
0 auf eine logische 1 geändert
hat (die Unterschaltung SC4 kann dazu ausgelegt sein, diese Änderung
zu verursachen). Dies würde
bedeuten, dass die Transistoren T21 und T22 durchgesteuert sind.
Da das Gate des Transistors T22 mit dem Drainpol des Transistors T21
verbunden ist, wird Vcc intern auf zweimal Vtn unterhalb Vcc extern
begrenzt. Die Transistoren T21 und T22 sind derart ausgelegt, dass
2 × Vtn
= V2 – V1.
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Die
Funktion der Unterschaltung SC4 ist ähnlich zu jener der Unterschaltung
SC3. Die Unterschaltung SC4 ist derart ausgelegt, dass, unmittelbar bevor
der Transistor T11 von SC1 gesperrt wird, der Knoten Q eine Spannung
erreicht, die hoch genug ist, um das Eingangssignal in den Inverter
I41 auf eine logische 1 zu ändern.
Dann breitet sich die Reaktion entlang der Kette von Invertern I41–I44 aus,
was verursacht, dass die Spannung am Eingang 43 hoch wird.
Dies steuert die Transistoren T21 und T22 der Unterschaltung SC2
durch und macht sie zum Begrenzen von Vcc intern bereit. Die Kette
von Invertern I41–I44
in der Unterschaltung SC4 und I31–32 in der Unterschaltung SC3
arbeitet als Verzögerungsschaltung,
um die gewünschte
Zeitsteuerung zur Spannungsreglerschaltung 15 zu liefern.
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Ein
Schaltungsblock kann zum Ausführungsbeispiel
in 6 hinzugefügt
werden, so dass, wenn Vcc extern auf eine Spannung V3 ansteigt,
die viermal Vtn oberhalb V1 ist, Vcc intern auf viermal Vtn unterhalb
Vcc extern (d.h. V1) begrenzt wird. Ein weiterer Block mit einer
Kette von vier Invertern und einem Unterblock wie der Unterschaltung
SC2 kann beispielsweise mit einem Knoten R in der Diodenkette 49 verbunden
werden. Die Dioden in der Diodenkette 49 sind derart ausgelegt,
dass nur, wenn Vcc extern auf viermal Vtn oberhalb V1 ansteigt,
der Knoten R eine Spannung erreicht, die hoch genug ist, um das
Eingangssignal des ersten Inverters in der Inverterkette (in der
hinzugefügten
Schaltungskomponente) auf eine logische 1 zu ändern. Dann funktioniert der
gesamte hinzugefügte
Block zum begrenzen von Vcc intern auf viermal Vtn unterhalb Vcc
extern.
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Da
die Spannungsreglerschaltung der vorliegenden Erfindung hauptsächlich CMOS-Transistoren verwendet,
wird der Leistungsverbrauch im Vergleich zum Stand der Technik signifikant
verringert. Im bevorzugten Ausführungsbeispiel
der Erfindung verbrennt die Spannungsreglerschaltung nur ungefähr 0,5 μA des Versorgungsstroms,
was viel niedriger ist als bei den Schaltungen des Standes der Technik.