KR20100091914A - 비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템, 및 방법 - Google Patents

비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템, 및 방법 Download PDF

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Abstract

메모리 회로는 대표적인 데이텀인 전하를 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 워드 라인과 제1 비트 라인과 연결된다. 적어도 하나의 비트 라인 등화 트랜지스터는 제1 비트 라인과 제2 비트 라인 사이에 연결된다. 비트 라인 등화 회로는 비트 라인 등화 트랜지스터에 연결된다. 비트 라인 등화 회로는 메모리 셀의 액세스 사이클 전에 준비기간 동안 제1 비트 라인과 제2 비트 라인의 전압을 실질적으로 동일하게 하기 위해 비트 라인 등화 트랜지스터에 펄스를 제공하도록 형성된다.

Description

비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템, 및 방법{MEMORY CIRCUITS, SYSTEMS, AND METHODS FOR PROVIDING BIT LINE EQUALIZATION VOLTAGES}
본 발명은 일반적으로 반도체 회로 분야에 관한 것을 개시하며, 더욱 자세하게는 비트 라인 등화 전압(BLEQs; bit line equalization voltage)을 제공하기 위한 메모리 회로, 시스템들, 및 방법에 관한 것을 개시한다.
메모리 회로는 다양하게 응용되어 왔다. 메모리 회로는 DRAM과 SRAM 회로를 포함할 수 있다. 특히, DRAM 회로는 복수의 메모리 셀을 포함한다. 용량성 저장 메모리 셀(capacitive storage memory cell)들의 어레이(array)가 갖추어진 동적 메모리 셀(dynamic memory cell)들에 대하여, 각각의 메모리 셀은 액세스 트랜지스터(access transistor)를 구비한다. 이러한 메모리 셀에 저장된 데이터는 사실상 소형 커패시터에 저장된 전하이다. 데이터가 출력되는 경우, 상기 액세스 트랜지스터는 트랜지스터의 제어단 또는 게이트에 연결된 워드 라인(WL; word line)에 의하여 활성화된다. 그러면, 상기 액세스 트랜지스터는 비트 라인(BL; bit line)에 커패시터를 연결하고, 이어서 커패시터는 커패시터의 전압(전하)를 감지하기 위한 센스 증폭기(sense amplifier)에 연결된다.
하나 이상의 실시예에 있어서, 메모리 회로는 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 워드 라인과 제1 비트 라인에 연결된다. 적어도 하나의 비트 라인 등화 트랜지스터는 제1 비트 라인과 상기 비트 라인 쌍의 제2 비트 라인 사이에 연결된다. 비트 라인 등화 회로는 상기 비트 라인 등화 트랜지스터에 연결된다. 상기 비트 라인 등화 회로는 메모리 셀의 액세스 사이클(access cycle) 전에 준비 기간 동안 제1 비트 라인과 제2 비트 라인의 전압을 실질적으로 등화시키는 비트 라인 등화 트랜지스터에 펄스를 공급하도록 구성된다.
다른 실시예에서, 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 구비한 메모리 셀에 액세스(access)하는 방법을 제시한다. 상기 방법은 상기 메모리 셀의 액세스 사이클에 앞서 준비기간 동안 비트 라인 쌍의 전압을 실질적으로 등화시키는 비트 라인 쌍 사이에 연결된 적어도 하나의 비트 라인 등화 트랜지스터에 펄스를 공급하는 단계를 포함한다.
이러한 특징들뿐 아니라 이러한 실시예 및 다른 실시예들은 첨부된 도면을 참조하여 이하에 좀 더 자세히 설명될 것이다.
다음의 상세한 설명들을 첨부된 도면을 참조하면 본 발명의 상세 설명을 잘 이해할 수 있다. 다양한 특징들은 그 수치에 한정되지 않으며, 산업상 기준 실시예에 따른 것이고, 오로지 설명의 목적으로 사용된 것이다. 사실, 다양한 특정의 수와 치수는 논의를 명확히 하기 위하여 증가 되거나 감소 될 수 있다.
도 1은 메모리 회로의 일 실시예를 개략적으로 도시한 도면이다.
도 2는 메모리 셀의 데이터에의 연속적인 액세스를 개략적으로 나타낸 타이밍 도이다.
도 3은 메모리 셀의 데이터에의 비연속적인 액세스를 개략적으로 나타낸 타이밍 도이다.
도 4는 비트 라인 등화 회로의 일 실시예를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른, 메모리 셀의 데이터에의 연속적인 액세스를 나타낸 BLEQ 타이밍 도이다.
도 6은 본 발명의 일 실시예에 따른, 메모리 셀 데이터에의 비연속적인 액세스를 나타낸 BLEQ 타이밍 도이다.
도 7은 본 발명의 일 실시예에 따른, 메모리 회로를 포함하는 시스템을 개략적으로 나타낸 도면이다.
VPP와 동일한 비트 라인 등화 전압(bit line equalization voltage; BLEQ)은 비트 라인 쌍 사이에 연결된 비트 라인 등화 트랜지스터를 턴 온시키기 위해 인가된다. 일반적으로 40 nm 또는 그 이하(예를 들면 내부 파워 전압 (VDD+0.7V)와 같은 파워 전압)로 축소시키는 경우, 게이트와 비트 라인 등화 트랜지스터의 기판 사이에 누설 전류를 발생시키게 된다는 것이 알려져 있다. 누설 전류는 메모리 회로의 전력을 낭비한다. 상기 누설 전류를 줄이기 위하여, 내부 파워 전압(VDD)은 상기 비트 라인 등화 트랜지스터를 턴 온하기 위한 비트 라인 등화 전압(BLEQ)으로서 사용된다. 최악의 공정-전압-온도(process-voltage-temperature; PVT) 변화 시나리오에 의해, 내부 파워 전압(VDD)이 너무 낮아서 비트 라인 등화 트랜지스터를 완전하게 턴 온시킬 수 없게 될 수 있다. 완전하게 턴 온되지 않는 비트 라인 등화 트랜지스터는 비트 라인 쌍의 전압이 실질적으로 균등하지 않게 하는 문제점을 야기한다. 이러한 비트 라인 쌍의 전압의 차이는 센스 증폭기가 액세스 사이클 동안 메모리 셀에 저장된 데이터를 감지하는 것을 실패하게 한다.
앞선 설명을 기초하여, 메모리 회로 및 동작 방법이 설명된다.
다음의 상세 설명을 통해 다양한 특징을 갖는 많은 다양한 실시예들이 제시된다. 부품 및 배치의 특정 실시예가 본 상세 설명을 간략히 하기 위하여 제시된다. 물론, 이러한 것들은 한정하기 위한 목적으로 사용된 것이 아니라 단지 예로서 제시된 것이다. 예를 들면, 본 발명의 제1 부분 또는 제2 부분의 형태는 제1 부분과 제2 부분이 직접적으로 접촉되어 형성되는 실시예를 포함할 수 있고, 제1 부분과 제2 부분이 직접적으로 접촉되어 형성되지 않고 제1 부분과 제2 부분 사이에 추가적인 부분이 형성되는 실시예를 포함할 수 있다. 또한, 본 명세서는 다양한 실시예에서 참고 문헌 및/또는 문자가 반복될 수 있다. 이러한 반복은 간결하고 명확하게 하기 위한 목적이고 본 명세서에서 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 발명의 일 실시예는 비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템 및 그의 방법에 관련된다. 하나 이상의 실시예에서, 메모리 회로는 준비기간 동안 메모리 셀에 연결된 비트 라인 쌍이 실질적으로 등화되도록 하기 위해 펄스를 제공할 수 있는 비트 라인 등화 회로를 포함할 수 있다. 예를 들어, 내부 전압(VDD)부터 파워 전압(VPP)까지 펄스가 상승할 수 있다. 준비기간 동안 비트 라인 등화 전압으로서 내부 전압(VDD)이 인가되면, 게이트와 기판 사이의 누설 전류를 바람직하게 감소시킬 수 있다. 준비기간 동안 내부 파워 전압(VDD)부터 파워 전압 (VPP)까지 상승하는 펄스는 비트 라인 쌍의 전압을 실질적으로 균등하게 할 수 있다. 비트 라인 쌍과 연결되어 있는 센스 증폭기는 메모리 셀에 저장된 데이터를 감지할 수 있고, 감지 실패를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른, 메모리 회로의 일 실시예를 개략적으로 도시하는 도면이다. 도 1에서 메모리 회로(100)는 복수 개의 워드 라인과 복수 개의 비트 라인을 포함하는 메모리 어레이(array)(101)를 포함한다. 메모리 회로(100)는 DRAM(dynamic random access memory) 회로, 임베디드(embedded) DRAM, SRAM (static random access memory)회로, 임베디드 SRAM 또는 다른 메모리 회로일 수 있다. 메모리 어레이(101)는 적어도 하나의 메모리 셀(101a)를 포함할 수 있다. 메모리 셀(101a)는 메모리 어레이(101)의 비트 라인(BL)과 워드 라인(WL) 연결될 수 있다. DRAM 셀을 이용한 일 실시예에서, 메모리 셀(101a)은 메모리 트랜지스터(TC)와 커패시터(CC)를 포함할 수 있다. 커패시터(CC)는 대표적인 데이텀(예를 들어 0, 또는 1)인 전하를 저장할 수 있다.
오직 하나의 메모리 셀(101a)에 도시되었지만, 다른 셀(미도시)은 복수의 워드 라인과 비트 라인과 각각 교차되어 배치될 수 있다. 메모리 회로(100)의 일부는 8,16,32,64,128 또는 워드 폭이 배치될 수 있는 그 이상의 컬럼(column)을 가진다. 하나 이상의 실시예에서, 워드 라인은 비트 라인과 직각이 되도록 레이 아웃(lay out)될 수 있다. 또 다른 실시예에서는, 워드 라인과 비트 라인의 다른 배치가 제공될 수 있다.
도 1을 참조하면, 메모리 회로(101a)는 적어도 하나의 비트 라인 등화 트랜지스터(102a-120c)를 포함할 수 있다. 비트 라인 등화 트랜지스터(102a-120c)은 비트 라인(BL)과 비트 라인 바(BLB) 사이에 연결될 수 있다. 비트 라인 등화 트랜지스터(102a-120c)는 비트 라인(BL)과 비트 라인 바(BLB)의 비트 라인 등화를 제어할 수 있도록 형성된다. 하나 이상의 실시예에서, 비트 라인 등화 트랜지스터(102a-120c)의 게이트는 비트 라인 등화 회로(110)와 연결될 수 있다. 비트 라인 등화 트랜지스터(102b,120c) 사이의 노드는 비트 라인 기준 전압(VBLref)과 연결되어 있다. 하나 이상의 실시예에서, 비트 라인 기준 전압(VBLref)은 고정된 VBLref/VDD의 비(예를 들어 1/2)를 가질 수 있고, 조절된 VBLref/VDD의 비를 가질 수 있다. 조절 가능한 VBLref/VDD의 비에 대한 출원은 2009년 2월 10일에 출원된 U.S Patent Application Ser. No. 61/151,364(Attorney Docket No.T5057-B009(TSMC2008-0766))에 기술되어 있다. 비트 라인 등화 트랜지스터(102a-120c)의 개수는 단지 예시에 불과하다. 다양한 개수의 비트 라인 등화 트랜지스터가 이용될 수 있다.
하나 이상의 실시예에서, 센스 증폭기(미도시)는 비트 라인(BL)과 비트 라인 바(BLB)와 연결되어 있다. 비트 라인(BL)과 비트 라인 바(BLB)는 각각 칼럼 선택 제어 라인(column select control line)과 칼럼 선택 연결 트랜지스터(column select coupling transistor)를 통해 글로벌 비트 라인(Global bit line: GBL)과 글로벌 비트 라인 바(Global bit line bar: GBLB)와 연결되어 있다. 이러한 방식에서 메모리 셀의 많은 칼럼은 서브 어레이(sub-array)에 배치될 수 있고, 선택적으로 글로벌 비트 라인과 연결될 수 있다.
이하에서는 메모리 셀의 액세스 사이클에 대한 설명을 하기로 한다. 동적 메모리(dynamic memory)는 셀의 저장된 전하가 시간이 지나면 누설되기 때문에 주기적으로 재생된다. 타이밍 회로소자(미도시)는 메모리 셀에서 지난 액세스까지 경과한 시간을 탐지하고, 바람직한 때 셀을 재생하도록 회로를 턴 온시킬 것이다. 예를 들어, 리프레시(refresh)는 재저장에 의한 읽기 또는 셀에서 라이트 백(write back) 사이클이 수행됨으로써 턴 온된다.
메모리 셀에서 메모리 셀의 읽기는 전하 누설을 초래할 수 있다. 셀은 사이클의 마지막에서 재저장(restore)되거나 다시쓰기(rewritten)될 수 있다. 사이클의 "재저장" 구간 동안, "쓰기"는 각각의 로컬 비트 라인에 쓰기 데이터의 특징이 부여된 읽기 사이클이 될 수 있다. 쓰기에 대해, 읽기 데이터는 쓰기 데이터로 교체되거나 위에 겹쳐 쓰게 되고, 셀로 써진다. 무수히 많은 메모리 셀은 실용적인 동적 메모리 장치를 형성하도록 이용될 수 있다.
도 2에서 메모리 셀(101a)의 액세스 사이클은 활성화 기간과 재충전 기간을 포함할 수 있다. 메모리 셀(101a)이 계속적으로 액세스되지 않는 하나 이상의 실시예에서, 준비기간은 비트 라인(BL)과 비트 라인 바(BLB)를 재충전하기 위해서 활성화 기간 전에 추가될 수 있다. 준비기간동안, 비트 라인 등화 회로(110)는 비트 라인 등화 트랜지스터(102a-120c)에 비트라인 등화 전압(BLEQ)를 제공할 수 있다. 준비기간의 초기에 비트 라인 등화 전압(BLEQ)은 내부 파워 전압(VDD)와 같은 파워 전압과 실질적으로 등화될 수 있다. 일반적인 동작하에, 내부 파워 전압(VDD)는 비트 라인 등화 트랜지스터(102a-120c)에 적용될 수 있고, 비트 라인과 비트 라인 바의 비트 라인 기준 전압(VBLref)(예를 들어, 1/2VDD)과 실질적으로 동일한 값으로 비트 라인 등화 트랜지스터(102a-120c)를 턴 온시킬 수 있다. 대략 0.9v의 아주 작은 전압을 이용한 실시예에서, 비트 라인 등화 트랜지스터(102a-120c)는 대략 0.47V의 경계 전압(Vth)을 갖는다. 하나 이상의 실시예에서, 메모리 셀(101a)은 대략 -40도의 낮은 온도에서의 공정-전압-온도(PVT)의 SSS 코너에서 감소한다. 여기서, SSS 코너는 NMOS, PMOS 및 메모리 트랜지스터(TC)의 속도가 느린 경우를 의미한다. SSS 코너에서, 내부 파워 전압(VDD)는 0.765V 근처로 감소하고, 비트 라인 기준 전압(VBLref)은 1/2 VDD이므로, 0.383V 근처로 변화한다. 0.765V의 내부 전압(VDD)이 적어도 하나의 비트 라인 등화 트랜지스터(120a-120c)를 완전히 턴 온시킬 수 없으므로, 도 2에 도시된 바와 같이 비트 라인(BL)과 비트 라인 바(BLB) 사이의 전압 차이인 △VBL의 결과가 초래됨을 알 수 있다. 전압 차이인 △VBL은 액세스 사이클동안의 감지 실패 결과를 초래한다. 그러나 내부 파워 전압(VDD)는 비트 라인 등화 트랜지스터(120a-120c)의 누설 전류를 감소시킬 수 있다.
다시 도 2를 참조하면, 활성화 신호가 감지된 후에 비트 라인 등화 회로(110)는 메모리 셀(101a)의 액세스 사이클 전에 준비기간 동안 비트 라인 등화 트랜지스터(120a-120c)에 펄스를 제공할 수 있다. 펄스는 비트 라인 등화 트랜지스터(120a-120c)를 바람직하게 턴 온시킬 수 있고, 비트 라인(BL)과 비트 라인 바(BLB)의 전압을 비트 라인 기준 전압(VBLref)(예를 들어, 1/2 VDD)과 실질적으로 균등하게 할 수 있다. 하나 이상의 실시예에서는, 클럭 신호(clock signal)가 활성화되고, 칩 인에이블 바(chip enable bar)가 감지되고, 뱅크 어드레스(bank address)가 감지될 때, 활성화 신호가 감지된다. 다른 실시예에서는, 어레이 활성화 신호는 읽기 명령, 쓰기 명령, 뱅크 어드레스 명령, 다른 활성화 명령 및/또는 이 들의 조합을 포함한다.
펄스는 전압(△VP)와 지속기간(△TP)를 가지고 있다. 하나 이상의 실시예에서는, 전압(△VP)은 전압 차이인 △VBL에 대응된다. 예를 들어, 전압 차이 △VBL이 대략 0.09V일 수 있다. 전압(△VP)은 비트 라인(BL)과 비트 라인 바(BLB)의 전압과 실질적으로 동일한 전압일 수 있도록 실질적으로 0.09V와 동일하다. 0.9V의 아주 작은 전압을 이용한 하나 이상의 실시예에서, 전압(△VP)은 대략 0.09V에서 대략 0.7V 사이일 수 있다. 다른 실시예에서는, 전압(△VP)은 내부 파워 전압(VDD)부터 파워 전압(VPP)까지 상승할 수 있다. 지속기간(TP)은 대략 200 ps 에서 500 ps 사이 일 수 있다. 하나 이상의 실시예에서는, 지속기간(TP)은 대략 300ps일 수 있다. 실질적으로 동일한 비트 라인(BL)과 비트 라인 바(BLB)는 전압 차이 △VBL로부터 감지 실패를 줄일 수 있다. 상술한 펄스의 전압(△VP)과 지속기간(△TP)은 단지 일 실시예에 불과하다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 비트 라인(BL)과 비트 라인 바(BLB)의 전압이 실질적으로 동일하도록 전압(△VP)과 지속기간(TP)을 수정할 수 있다.
상술한 바와 같이, 비트 라인 등화 회로(110)(도 1에 도시된)는 어레이 활성화 신호를 검출하기 전에 준비기간 동안 내부 파워 전압(VDD)를 공급할 수 있다. 비트 라인 등화 트랜지스터(120a-120c)에 내부 파워 전압(VDD)를 인가하는 것은 게이트와 비트 라인 등화 트랜지스터(120a-120c)의 기판 사이에 누설 전류를 감소시킬 수 있다. 어레이 활성화 신호가 검출된다면, 비트 라인 등화 회로(110)는 비트 라인(BL)과 비트 라인 바(BLB)의 전압이 실질적으로 동일하도록 하기 위해 펄스를 제공할 수 있다. 비트 라인(BL)과 비트 라인 바(BLB)의 전압의 실질적인 등화는 비트 라인(BL)과 비트 라인 바(BLB)의 전압 차이인 △VBL로부터 야기되는 센싱 실패를 줄일 수 있다.
도 2를 참조하면, 활성화 기간은 준비기간이 따른다. 활성화 기간에서는 워드 라인(WL)은 비트 라인(BL)에서 트랜지스터(TC)를 커패시터(CC)에 연결하기 위해 양의 전압(예를 들어, VPP)으로 변할 수 있다. 워드 라인(WL)은 이전에 메모리 어레이(101)에 공급되는 어드레스에 기반하여 메모리 어레이(101)의 열(row)을 활성화시키는 것을 결정할 수 있는 어드레스 디코드 회로(address decode circuit)(미도시)와 연결될 수 있다. 워드 라인(WL)이 양 전압을 변함으로써 활성화된 후 짧은 시간에 액세스 트랜지스터(TC)는 메모리 셀(101a)의 커패시터(CC)와 비트 라인(BL)을 연결할 수 있다. 메모리 셀(101a)의 커패시터(CC)와 비트 라인(BL)의 연결은 "전하 공유(charge sharing) 구간"으로써 참고될 수 있다. 전하 공유 구간에서, 비트 라인 등화 회로(101)는 로우(low) 전압(예를 들어, VSS 또는 접지)을 제공할 수 있고, 비트 라인 등화 트랜지스터(120a-120c)를 턴 오프(turn-off)한다. 만약 메모리 셀(101a)에 저장된 데이터가 로지컬(logical) "1"이라면, 커패시터(CC)는 전하 공유 동작 동안 비트 라인(BL)으로부터 전압을 추가할 수 있다. 즉, 비트 라인(BL)에서 작은 전압이 증가되는 것처럼 보일 수 있다. 저장된 데이터가 로지컬 "0"이라면, 커패시터(CC)는 비트 라인(BL)으로부터 메모리 셀(101a) 안에 있는 커패시터(CC)를 충전함으로써, 비트 라인(BL)으로부터 전압을 줄일 수 있다.
"전하 공유" 구간 후에 짧게, 활성화 기간의 감지 구간이 발생될 수 있다. 감지 구간에서는, 비트 라인 등화 회로(101)는 낮은 전압(예를 들어, VSS 또는 접지)이 유지될 수 있고, 비트 라인 등화 트랜지스터(120a-120c)를 턴 오프(turn-off)한다. 선택된 메모리 셀(101a)으로부터의 입력 전압의 작은 차이는 비트 라인에 연결된 센스 증폭기(미도시)에 의해 감지될 수 있다.
감지 구간 후에, 저장 구간이 따른다. 저장 구간에서는, 비트 라인 등화 회로(101)는 낮은 전압(예를 들어, VSS 또는 접지)를 유지하고, 비트 라인 등화 트랜지스터(120a-120c)를 턴 오프(turn-off)한다. 사이클의 저장 부분에서, 비트 라인(BL)의 전압은 전압 Vdd/2(비트 라인(BL)의 초기전압)에서 로지컬"1" 높은 전압에서 감지된 전압 차이 또는 대략적인 내부 파워 전압(VDD)를 더한 만큼 증가할 수 있다. 비트 라인 바(BLB)의 전압은 낮은 전압(예를 들어, VSS 또는 접지)으로 감소될 수 있다. 비트 라인(BL)과 비트 라인 바(BLB)가 각각 풀 로직(full logic) 전압 레벨인 로지컬"1"과 로지컬 "0"에 있다. 워드 라인(WL)이 여전히 높은 전압으로 유지되기 때문에, 비트 라인(BL)의 높은 전압은 메모리 셀(101a)과 연결될 수 있다. 즉, 메모리 셀(101a)의 액세스 트랜지스터(TC)는 커패시터(CC)의 높은 전압과 연결될 수 있고, 향후 메모리 셀(101a)에 액세스하기 위한 저장된 전하를 재저장한다.
활성화 기간 후에, 도 2에 도시된 바와 같이 프리차지(precharge) 기간이 발생될 수 있다. 프리차지 기간에서는 비트 라인 등화 회로(110)는 파워 전압(예를 들어, VPP)을 제공하고, 비트 라인(BL)과 비트 라인 바(BLB)의 전압이 실질적으로 동일하기 위해 비트 라인 등화 트랜지스터(120a-120c)를 턴 온한다. 워드 라인(WL)의 전압은 접지보다 낮은 전압인 VBB와 같은 낮은 전압을 전달할 수 있다.
다시 도 2를 참고하면, 프리차지 기간 또는 프리차지 기간 후 기설정된 기간(Td)동안 다른 어레이 활성화 신호가 감지되지 않는다면, 비트 라인 등화 회로(110)는 파워 전압(VPP)을 내부 파워 전압(VDD)과 같은 전압 상태로 떨어뜨릴 수 있다. 기설정된 기간은 시간 지연으로 여길 수 있다. 하나 이상의 실시예에서, 기설정되 기간(Td)는 3ns 또는 다른 적당한 시간 기간일 수 있다. 프리차지 기간 또는 프리차지 기간 후 기설정된 기간(Td)동안 다른 어레이 활성화 신호가 감지되지 않기 때문에. 비트 라인 등화 회로(110)는 파워 전압(VPP)를 내부 파워 전압(VDD)으로 떨어뜨리고, 비트 라인 등화 트랜지스터(120a-120c)의 누설 전류를 감소시킬 수 있다.
다른 실시예에서는, 프리차지 기간 또는 프리차지 기간 후 기설정된 기간(Td)동안 다른 어레이 활성화 신호가 감지된다면, 비트 라인 등화 회로(110)는 도3에 도시된 바와 같이 파워 전압(VPP)를 내부 파워 전압(VDD)보다 작은 접지 상태와 같은 전압 상태로 떨어뜨릴 수 있다. 다른 어레이 활성화 신호의 감지는 메모리 셀(101a)에 저장된 데이터의 계속적인 액세스를 나타낸다. 프리차지 기간 또는 프리차지 기간 후 기설정된 기간(Td)동안 다른 어레이 활성화 신호가 감지되었기 때문에, 비트 라인 등화 회로(110)는 등화 트랜지스터(120a-120b)를 턴 오프하기 위해 파워 전압(VPP)을 VSS 또는 접지와 같은 낮은 전압으로 떨어뜨린다. 메모리 셀(101a)에 계속적으로 액세스하기 위한 트랜지스터(TC)를 턴 온시키기 위해 워드 라인(WL)의 전압은 파워 전압(VPP)으로 상승한다.
도 4는 비트 라인 등화 회로의 일 실시예를 개략적으로 나타내는 도면이다. 도 4에서, 비트 라인 등화 회로(101)는 하이-투-로우 트랜지스터 감지기(high-to-low transistor detector)와 같은 제1 변화 감지부(401)와 로우-투-하이 트랜지스터 감지기(low-to-high transistor detector)와 같은 제2 변화 감지부(403)를 포함할 수 있다. 변화 감지부(401,403)는 비트 라인 등화 회로(101)의 입력단의 상태 변화를 감지할 수 있다. 비트 라인 등화 회로(101)는 변화 감지부(401,403)의 출력단과 연결된 OR 논리 게이트와 같은 제1 논리 게이트(411)를 포함할 수 있다. 제1 논리 게이트는 변화 감지부(401,403)의 출력을 위한 OR 논리 동작과 같은 논리 동작을 수행할 수 있다.
비트 라인 등화 회로(101)는 로우-투-하이 지연 회로(low-to-high delay circuit)와 같은 제1 지연 회로(405)와 하이-투-로우 지연 회로(high-to-low delay circuit)와 같은 제2 지연 회로(407)를 포함할 수 있다. 지연 회로(405,407)는 비트 라인 등화 회로(101)의 입력단에서 수신된 상태 이동 신호를 지연할 수 있다. 제1 지연 회로(405)는 대략 200ps와 500ps 사이의 로우-투-하이 변화 지연(transition delay)을 제공한다. 제2 지연 회로(407)는 대략 3ns의 하이-투-로우 변화 지연을 제공한다. 하나 이상의 실시예에서, 지연 회로(405,407)와 변화 감지부(401,403)은 분리된 회로일 수 있다. 다른 실시예에서는 제1 지연 회로(405), 제2 지연 회로(407)는 각각 제1 변화 감지부(401), 제2 변화 감지부(403)에 통합될 수 있다.
도 4를 참고하면, 비트 라인 등화 회로(101)는 제1 지연 회로(405)의 출력단과 연결된 제1 인버터(inverter)(421)를 포함할 수 있다. 제1 인버터(421)는 제1 지연 회로(405)의 출력을 인버팅할 수 있다. NAND 논리 게이트와 같은 제2 논리 게이트(413)는 제1 논리 게이트(411), 제1 인버터(421) 및 제2 지연 회로(407)와 연결될 수 있다. 제2 논리 게이트(413)는 제1 논리 게이트(411), 제1 인버터(421) 및 제2 지연 회로(407)의 출력을 위한 NAND 논리 동작과 같은 논리 동작을 수행할 수 있다. 비트 라인 등화 회로(101)는 제1 인버터(421)의 출력단과 연결된 제2 인버터(423)를 포함할 수 있다. 제2 인버터(423)는 제1 인버터(421)의 출력을 인버팅할 수 있다.
비트 라인 등화 회로(101)는 제2 논리 게이트(413), 제2 인버터(423) 및 제2 지연 회로(407)의 출력단과 연결된 적어도 하나의 레벨 쉬프터(level shifter) 회로(415)를 포함할 수 있다. 레벨 쉬프터 회로(415)는 내부 파워 전압(VDD)와 VPP와 같은 다른 파워 전압과 같은 파워 전압을 측정할 수 있다. 하나 이상의 실시예서, 레벨 쉬프터 회로(415)는 각각 제2 논리 게이트(413), 제2 인버터(423) 또는 제2 지연 회로(407)과 연결되어 있는 레벨 쉬프터(415a-415c)를 포함할 수 있다. 도 4에 언급된 레벨 쉬프터 회로(415a-415c)의 개수는 단지 예에 불과하다. 또한, 다른 배열 역시 본 발명의 범위 내에 있다.
비트 라인 등화 회로(101)는 PMOS 트랜지스터와 같은 제1 유형의 제1 트랜지스터(441)를 포함할 수 있다. 트랜지스터(441)는 레벨 쉬프터 회로(415)의 제1 출력단과 연결된 게이트를 포함한다. 하나 이상의 실시예에서, 트랜지스터(441)의 게이트는 레벨 쉬프터(415a)의 출력단과 연결되어 있고, 트랜지스터(441)는 VPP와 같은 제1 파워 전압과 연결될 수 있다.
비트 라인 등화 회로(101)는 NMOS 트랜지스터와 같은 제2 유형의 제1 트랜지스터(443) 포함할 수 있다. 트랜지스터(443)는 레벨 쉬프터 회로(415)의 제2 출력단과 연결된 게이트를 포함한다. 하나 이상의 실시예에서, 트랜지스터(443)의 게이트는 레벨 쉬프터(415b)의 출력단과 연결되어 있다. 트랜지스터(443)는 VSS 또는 접지와 같은 제2 파워 전압과 연결될 수 있다.
예를 들어, 제1 유형의 제2 트랜지스터(445)는 PMOS 트랜지스터일 수 있다. 트랜지스터(445)는 레벨 쉬프터 회로(415)의 제3 출력단과 연결된 게이트를 포함한다. 하나 이상의 실시예에서, 트랜지스터(445)의 게이트는 레벨 쉬프터(415c)의 출력단과 연결되어 있고, 트랜지스터(445)는 내부 파워 전압(VDD)와 같은 제3 파워 전압과 연결될 수 있다. 트랜지스터(441, 443, 445)는 비트 라인 등화 전압(BLEQ)를 제공할 수 있는 비트 라인 등화 회로(110)의 출력단과 연결될 수 있다. 상술한 감지부, 지연 회로, 논리 게이트, 인버터, 레벨 쉬프터 회로 및 트랜지스터의 숫자 및/또는 유형은 단지 예에 불과하다. 다른 배열 역시 본 발명의 범위 내에 있다.
이하에서는 비트 라인 등화 회로(110) 동작의 일 실시예를 자세하게 설명한다. 도 5는 본 발명의 일 실시예에 따른, 메모리 셀의 데이터에의 비연속적인 액세스를 나타내는 BLEQ 타이밍 도이다. 도 4 및 도 5를 참고하면, 처음에는 어레이 활성화 신호가 감지되지 않는다. 레벨 쉬프터(415a)는 트랜지스터(441)을 턴 오프하기 위해 하이 상태의 ZBLEQ_VPP 신호를 출력할 수 있다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 오프하기 위해 로우 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 온하기 위해 로우 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(445)는 비트 라인 등화 회로(101)의 출력단에 내부 파워 전압(VDD)와 같은 파워 전압으로 연결될 수 있다. 비트 라인 등화 회로(101)는 비트 라인 등화 트랜지스터(120a-120c)에 내부 파워 전압(VDD)을 제공할 수 있다.
어레이 활성화 신호가 감지되면, 비트 라인 등화 회로(101)의 입력(BLT)은 로우(low)에서 하이(high)로 변화된다. 레벨 쉬프터(415a)는 트랜지스터(441)를 턴 온시키기 위해 로우 상태의 ZBLEQ_VPP 신호를 출력할 수 있다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 오프하기 위해 로우 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 오프하기 위해 하이 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(441)는 비트 라인 등화 회로(101)의 출력단에 파워 전압(VPP)와 같은 파워 전압으로 연결될 수 있다. 비트 라인 등화 회로(101)는 비트 라인 등화 트랜지스터(120a-120c)에 파워 전압(VPP)을 제공할 수 있다.
언급한 바와 같이, 어레이 활성화 신호가 감지되면, 비트 라인 등화 회로(101)는 내부 전압(VDD)에서 파워 전압(VPP)으로 상승하는 것과 같은 펄스를 제공할 수 있다. 펄스는 대략 200ps 와 대략 500ps 사이의 지속기간을 갖는다. 언급한 바와 같이, 비트 라인 등화 트랜지스터(120a-120c)의 내부 파워 전압(VDD)에서 상승하는 펄스를 적용하는 것은 비트 라인(BL)과 비트 라인 바(BLB)의 전압을 실질적으로 동일하게 한다.
펄스 후에, 도 2에서 설명한 활성화 기간이 발생한다. 레벨 쉬프터(415a)는 트랜지스터(441)을 턴 오프하기 위해 하이 상태의 ZBLEQ_VPP 신호를 출력한다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 온하기 위해 하이 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 오프하기 위해 하이 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(443)는 비트 라인 등화 회로(101)의 출력단에 VSS 또는 접지와 같은 파워 전압으로 연결될 수 있다.
도 2에서 설명한 활성화 기간 후에, 프리차지 기간이 따른다. 프리차지 기간에서, 비트 라인 등화 회로(101) 입력(BLT)의 상태는 하이 상태에서 로우 상태로 변한다. 레벨 쉬프터(415a)는 트랜지스터(441)을 턴 온하기 위해 로우 상태의 ZBLEQ_VPP 신호를 출력할 수 있다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 오프하기 위해 로우 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 오프하기 위해 하이 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(441)는 비트 라인 등화 회로(101)의 출력단에 파워 전압(VPP)와 같은 파워 전압으로 연결될 수 있다.
프리차지 기간 또는 프리차지 후의 기설정된 기간 동안 다른 어레이 활성화 신호가 감지되면, 레벨 쉬프터(415a)는 트랜지스터(441)을 턴 오프하기 위해 하이 상태의 ZBLEQ_VPP 신호를 출력할 수 있다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 온하기 위해 하이 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 오프하기 위해 하이 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(443)는 비트 라인 등화 회로(101)의 출력단에 접지와 같은 파워 전압으로 연결될 수 있다. 메모리 셀에 저장된 데이터를 액세스하는 것은 연속적일 수 있다.
하나 이상의 실시예에서, 메모리 셀에 저장된 데이터가 비연속적으로 액세스될 때, 도 6에 도시된 바와 같이 프리차지 기간 또는 프리차지 기간 후의 기설정된 기간 동안 어레이 활성화 신호가 감지되지 않는다. 레벨 쉬프터(415a)는 트랜지스터(441)을 턴 오프하기 위해 하이 상태의 ZBLEQ_VPP 신호를 출력할 수 있다. 레벨 쉬프터(415b)는 트랜지스터(443)을 턴 오프하기 위해 로우 상태의 BLEQ_VSS 신호를 출력할 수 있다. 레벨 쉬프터(415c)는 트랜지스터(445)를 턴 온하기 위해 로우 상태의 ZBLEQ_VDD 신호를 출력할 수 있다. 턴 온된 트랜지스터(445)는 비트 라인 등화 회로(101)의 출력단에 내부 파워 전압(VDD)와 같은 파워 전압으로 연결될 수 있다. 비트 라인 등화 트랜지스터(120a-120c)에 비트 라인 등화 전압(BLEQ)으로써 내부 파워(VDD)를 인가하면, 비트 라인 트랜지스터(120a-120c)의 게이트에서 기판으로 흐르는 누설 전류를 감소시킬 수 있다. .
도 7은 본 발명의 일 실시예에 따른, 메모리 회로를 포함하는 시스템을 개략적으로 나타내는 도면이다. 도 7에서, 시스템(700)은 메모리 회로(100)와 연결된 프로세서(processor)(710)를 포함한다. 프로세서(710)는 메모리 회로(100)이 메모리 셀(101a)(도 1에 도시된)에 저장된 데이텀을 액세스할 수 있다. 하나 이상의 실시예에서, 프로세서(710)는 프로세싱 유닛(processing unit), 중앙 처리 장치(central processing unit), 디지털 신호 프로세서(digital signal processor), 또는 메모리 회로의 데이터를 액세스하기 적절한 다른 프로세서가 될 수 있다.
하나 이상의 실시예에서, 프로세서(710)와 메모리 회로(100)는 전기적인 부품을 형성하기 위해 인쇄 배선 기판(printed wiring board) 도는 인쇄 회로 기판(printed circuit board)과 전기적 물리적으로 연결된 시스템으로 형성될 수 있다. 전기적인 부품은 컴퓨터, 무선 통신 장치, 컴퓨터와 관련된 주변기기, 엔터테인먼트 장치 또는 이와 유사한 장치의 일부일 수 있다.
하나 이상의 실시예에서, 메모리 회로(100)를 포함하는 시스템(700)은 하나의 IC, 소위 시스템 온 칩(system on chip:SOC) 또는 SOIC(system on integrated circuit)와 같은 전체 시스템을 제공할 수 있다. 예를 들어, 이러한 시스템 온 칩은 무선 전화, PDA(personal data assistant), 디지털 VCR, 디지털 캠코더, 디지털 카메라, MP3 플레이어, 또는 하나의 통합 기판을 가지는 장치와 같은 장치들에 필요한 회로의 모든 것을 제공할 수 있다.
상술한 각각의 실시예의 특징은 본 발명의 특징을 당업자에게 이해를 돕기 위한 것이다. 당업자라면 앞서 소개한 본 발명과 동일하거나 비슷한 목적 및/또는 동일하거나 비슷한 효과를 얻기 위해 본 발명의 기본적인 사항을 바탕으로 수행되는 처리 과정 및 구조의 변경과 수정할 수 있다. 또한, 당업자라면 본 발명의 범위 및 사상으로부터 벗어나지 않고 동일한 기술적 구조를 이해할 수 있고, 당업자는 본 발명의 범위 및 사상으로부터 벗어남없이 다양한 변경, 대체 그리고 교체가 가능할 것이다.

Claims (15)

  1. 데이텀(datum)을 나타내는 전하를 저장하고 워드 라인과 비트 라인 쌍의 제1 비트 라인과 연결된 적어도 하나의 메모리 셀;
    상기 제1 비트 라인과 상기 비트 라인 쌍의 제2 비트 라인 사이에 연결된 적어도 하나의 비트 라인 등화 트랜지스터(bit line equalization transistor); 및
    상기 비트 라인 등화 트랜지스터와 연결되고, 상기 메모리 셀의 액세스 사이클 전에 준비기간 동안 상기 제1 비트 라인과 상기 제2 비트 라인의 전압을 실질적으로 등화하도록 상기 비트 라인 등화 트랜지스터로 펄스를 제공하는 비트 라인 등화 회로를 포함하는 메모리 회로.
  2. 제1항에 있어서,
    상기 펄스의 전압차는 제1 비트 라인과 상기 제2 비트 라인 사이의 전압차에 대응되는 것을 특징으로 하는 메모리 회로.
  3. 제2항에 있어서,
    상기 펄스의 전압차는 약 0.1V와 약 0.7V 사이인 것을 특징으로 하는 메모리 회로.
  4. 제1항에 있어서,
    상기 비트 라인 등화 회로는,
    상기 펄스를 제1 파워 전압인 VDD에서 제2 파워 전압인 VPP로 상승하도록 형성된 것을 특징으로 하는 메모리 회로.
  5. 제4항에 있어서,
    상기 비트 라인 등화 회로는,
    상기 메모리 셀의 액세스 사이클의 프리차지기간(precharge period) 동안 상기 제2 파워 전압인 VPP를 제공하고,
    상기 제2 파워 전압인 VPP에서 전압 상태로 낮추고,
    상기 전압 상태는,
    상기 프리차지 기간 동안 또는 상기 프리차지 기간 후 기설정된 기간 동안 어레이 활성화 신호가 감지되면, 상기 제1 파워 전압인 VDD보다 작고,
    상기 프리차지 기간 동안 또는 상기 프리차지 기간 후 기설정된 기간 동안 어레이 활성화 신호가 감지되지 않으면, 상기 제1 파워 전압인 VDD와 실질적으로 동일한 것을 특징으로 하는 메모리 회로.
  6. 제5항에 있어서,
    상기 기설정된 기간은 약 3ns인 것을 특징으로 하는 메모리 회로.
  7. 제1항에 있어서,
    상기 펄스는 약 200ps 에서 약 500ps의 지속기간을 가지고 있는 것을 특징으로 하는 메모리 회로.
  8. 제1항에 있어서,
    상기 비트 라인 등화 회로는,
    활성화 신호의 제1 변화를 감지하는 제1 변화 감지부;
    활성화 신호의 제2 변화를 감지하는 제2 변화 감지부;
    상기 제1 및 상기 제2 변화 감지부의 출력단들과 연결된 제1 논리 게이트;
    상기 활성화 신호의 제1 변화에 반응하는 제1 지연 회로;
    상기 활성화 신호의 제2 변화에 반응하는 제2 지연 회로;
    상기 제1 지연 회로의 출력단에 연결된 제1 인버터;
    상기 제1 논리 게이트, 상기 제1 인버터 및 상기 제2 지연 회로의 출력단들과 연결되는 상기 제2 논리 게이트;
    상기 제1 인버터의 출력단과 연결되는 제2 인버터;
    상기 제2 논리 게이트, 상기 제2 인버터 및 상기 제2 지연 회로의 출력단들과 연결되는 적어도 하나의 레벨 쉬프터 회로(level shifter circuit);
    상기 레벨 쉬프터 회로의 제1 출력단과 연결된 게이트를 구비하고, 상기 제1 파워 전압을 공급받기 위해 연결된 제1 타입의 제1 트랜지스터;
    상기 레벨 쉬프터 회로의 제2 출력단과 연결된 게이트를 구비하고, 상기 제1 트랜지스터와 연결된 제2 타입의 제2 트랜지스터; 및
    상기 레벨 쉬프터 회로의 제3 출력단과 연결된 게이트를 구비하고, 상기 제2 파워 전압을 공급받기 위해 연결된 제1 타입의 제3 트랜지스터;를 포함하는 것을 특징으로 하는 메모리 회로.
  9. 데이텀을 나타내는 전하를 저장하고 워드 라인과 비트 라인 쌍의 제1 비트 라인과 연결된 적어도 하나의 메모리 셀;
    상기 제1 비트 라인과 상기 비트 라인 쌍의 제2 비트 라인 사이에 연결된 적어도 하나의 비트 라인 등화 트랜지스터; 및
    상기 적어도 하나의 비트 라인 등화 트랜지스터와 연결된 비트 라인 등화 회로를 포함하고,
    상기 비트 라인 등화 회로는,
    제1 변화 감지부;
    상기 제1 변화 감지부와 연결된 제2 변화 감지부;
    상기 제1 및 제2 변화 감지부의 출력단들과 연결된 제1 논리 게이트;
    상기 제1 및 제2 변화 감지부와 연결된 제1 지연 회로;
    상기 제1 및 제2 변화 감지부와 연결된 제2 지연 회로;
    상기 제1 지연 회로의 출력단과 연결된 제1 인버터;
    상기 제1 논리 게이트, 상기 제1 인버터 및 상기 제2 지연 회로의 출력단들과 연결된 제2 논리 게이트;
    상기 제1 인버터의 출력단과 연결된 제2 인버터;
    상기 제2 논리 게이트, 상기 제2 인버터 및 상기 제2 지연 회로의 출력단들과 연결된 적어도 하나의 레벨 쉬프터 회로;
    상기 레벨 쉬프터 회로의 제1 출력단과 연결된 게이트를 구비하고, 상기 제1 파워 전압을 공급받기 위해 연결된 제1 타입의 제1 트랜지스터;
    상기 레벨 쉬프터 회로의 제2 출력단과 연결된 게이트를 구비하고, 상기 제1 트랜지스터와 연결된 제2 타입의 제2 트랜지스터; 및
    상기 레벨 쉬프터 회로의 제3 출력단과 연결된 게이트를 구비하고, 상기 제2 파워 전압을 공급받기 위해 연결된 제1 타입의 제3 트랜지스터;를 포함하는 것을 특징으로 하는 메모리 회로.
  10. 데이텀을 나타내는 전하를 저장하기 위한 적어도 하나의 메모리 셀을 구비하는 메모리 회로의 액세스 방법에 있어서,
    상기 메모리 셀의 액세스 사이클 전에 준비기간 동안 비트 라인 쌍의 전압을 실절적으로 등화 하기 위해 상기 비트 라인 쌍 사이에 연결된 적어도 하나의 비트 라인 등화 트랜지스터에 펄스를 제공하는 단계;를 포함하는 메모리 회로의 액세스 방법.
  11. 제10항에 있어서,
    상기 제공단계는,
    상기 펄스를 제1 파워 전압에서 제2 파워 전압으로 상승시키는 것을 특징으로 하는 메모리 회로의 액세스 방법.
  12. 제11항에 있어서,
    상기 제1 파워 전압과 상기 제2 파워 전압 사이의 전압차는 약 0.1V 에서 약 0.7V 사이인 것을 특징으로 하는 메모리 회로의 액세스 방법.
  13. 제11항에 있어서,
    상기 제1 파워 전압은.
    내부 파워 전압인 VDD인 것을 특징으로 하고,
    상기 제2 파워 전압은
    파워 전압인 VPP인 것을 특징으로 하는 메모리 회로의 액세스 방법.
  14. 제13항에 있어서,
    상기 메모리 셀의 액세스 사이클의 프리차지 기간 동안 상기 적어도 하나의 비트 라인 등화 트랜지스터에 제2 파워 전압인 VPP를 제공하는 단계;
    상기 적어도 하나의 비트 라인 등화 트랜지스터에 제공된 상기 제2 파워 전압인 VPP에서 전압 상태로 낮추는 단계;를 더 포함하고,
    상기 전압 상태는,
    상기 전압 상태는,
    상기 프리차지 기간 동안 또는 상기 프리차지 기간 후 기설정된 기간 동안 어레이 활성화 신호가 감지되면, 상기 제1 파워 전압인 VDD보다 작고,
    상기 프리차지 기간 동안 또는 상기 프리차지 기간 후 기설정된 기간 동안 어레이 활성화 신호가 감지되지 않으면, 상기 제1 파워 전압인 VDD와 실질적으로 동일한 것을 특징으로 하는 메모리 회로의 액세스 방법.
  15. 제10항에 있어서,
    상기 펄스는,
    약 200ps에서 약 500ps 사이의 지속기간을 갖는 것을 특징으로 하는 메모리 회로 액세스 방법.
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