CN105321551B

CN105321551B - 降低漏电流的存储器装置

Info

Publication number: CN105321551B
Application number: CN201410365957.6A
Authority: CN
Inventors: 张昆辉
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2014-07-29
Filing date: 2014-07-29
Publication date: 2019-08-09
Anticipated expiration: 2034-07-29
Also published as: CN105321551A

Abstract

本发明提供一种降低漏电流的存储器装置。该降低漏电流的存储器装置包括一字线、一第一位线、一第二位线、一存储单元、一位线平衡电路以及一平衡控制电路。该存储单元耦接该字线、该第一及该第二位线。该位线平衡电路耦接该第一及该第二位线。当该存储单元未被存取时，该位线平衡电路依据一平衡信号的控制而导通，以平衡该第一及该第二位线上的电压电平。该平衡控制电路输出该平衡信号至该位线平衡电路，且使该平衡信号先维持一第一电压电平之后再降至一第二电压电平。本发明通过调整平衡信号的电压电平，降低了栅极与基体间的漏电流，减小了电力消耗。

Description

降低漏电流的存储器装置

技术领域

本发明是有关于存储器装置，特别是有关于用以降低漏电流的存储器电路。

背景技术

图1A是一现有存储器装置10的区块图，而图1B是存储器装置10中各信号的时序图。在图1A中，存储器装置10包括一字线WL、一第一位线BL、一第二位线BLB、一存储单元11以及一位线平衡电路12，其中存储器装置10为一随机存取存储器，存储单元11为一存储器胞。存储单元11耦接字线WL、第一位线BL和第二位线BLB。位线平衡电路12耦接第一位线BL和第二位线BLB。位线平衡电路12接收一平衡信号EQL，用以平衡第一位线BL和第二位线BLB上的电压(如图1B所示)。

在图1A中，当存储器装置10欲读取存储于存储单元11上的存储数据时，存储器装置10的控制端(未图示)会开启字线WL(如图1B所示)，并停止输出平衡信号EQL至位线平衡电路12(或是如图1B所示，将平衡信号EQL设为低电压电平)，以关闭位线平衡电路12的运作。当字线WL开启时，存储单元11输出其中的存储数据至第一位线BL和第二位线BLB。接着，耦接于第一位线BL和第二位线BLB的一感测放大器(未图示)感测第一位线BL和第二位线BLB上的一差动电压。因此，存储器装置10就能通过感测放大器的感测结果得知该存储数据的内容(高电压电平或低电压电平)。

存储器装置10关闭字线WL(如图1B所示，字线WL电压回到低电压)，并输出平衡信号EQL至位线平衡电路12(或是如图1B所示，将平衡信号EQL设为高电压电平)。位线平衡电路12依据平衡信号EQL的控制而保持在导通状态，将第一位线BL和第二位线BLB拉至相等的电压电平。

平衡信号EQL的逻辑设为高电压电平时，输出的正向电压会在位线平衡电路12中各晶体管的栅极与基体之间产生漏电流。漏电流浪费了存储器电路的电源，而平衡信号EQL的电压电平越高对应产生更大的漏电流。由于现今集成电路制造工艺技术演进(制造工艺微缩)，使得集成电路装置的元件尺寸越来越小。随着晶体管栅极厚度变薄，连带造成在晶体管栅极上发生更严重的漏电流。以38纳米制造工艺的动态随机存取存储器为例子，在金属氧化物栅极装置上施加1.6伏特电压，所产生的漏电流会达到1.6纳安培/平方微米。若以一个1G的动态随机存取存储器来说，在其存储器阵列区的漏电流就会超过50微安培。有鉴于此，本发明提出一个新的存储器装置以解决上述问题。

发明内容

本发明的目的在于提供一种降低漏电流的存储器装置，以降低现有存储装置的漏电流，从而减小存储器电路的电力消耗。

本发明的一实施例提供一种降低漏电流的存储器装置。该降低漏电流的存储器装置包括一字线、一第一位线、一第二位线、一存储单元、一位线平衡电路以及一平衡控制电路。该存储单元耦接该字线、该第一及该第二位线。该位线平衡电路耦接该第一及该第二位线。当该存储单元未被存取时，该位线平衡电路依据一平衡信号的控制而导通，以平衡该第一及该第二位线上的电压电平。该平衡控制电路输出该平衡信号至该位线平衡电路，且使该平衡信号先维持一第一电压电平之后再降至一第二电压电平。

本发明通过调整平衡信号的电压电平，降低了栅极与基体间的漏电流，减小了电力消耗。

附图说明

图1A是一现有存储器装置10的区块图。

图1B是存储器装置10中各信号的时序图。

图2A是依据本发明的一实施例实现的一存储器装置20的区块图。

图2B是依据本发明的一实施例实现图2A的位线平衡电路22的电路图。

图3A是依据本发明的一实施例实现图2A的平衡控制电路23的电路图。

图3B是依据本发明的一实施例实现图3A的延迟电路31的电路图及时序图。

图3C是依据本发明的一实施例实现图3A的电平控制电路33的电路图。

图4是依据本发明的一实施例实现存储器装置20中启动信号ACT、平衡信号EQL和第一位线BL/第二位线BLB的时序图。

图5是依据本发明的一实施例实现存储器装置20中平衡信号EQL和自我刷新信号SR的时序图。

图6是依据本发明的一实施例实现平衡控制电路23中各信号的时序图。

图7是依据本发明的一实施例实现平衡控制电路23中各信号的时序图。

符号说明：

10～存储器装置；

11～存储单元；

12～位线平衡电路；

20～存储器装置；

21～存储单元；

22～位线平衡电路；

23～平衡控制电路；

221～第一位线平衡晶体管；

222～第二位线平衡晶体管；

223～第三位线平衡晶体管；

31～延迟电路；

32～控制逻辑电路；

33～电平控制电路；

311、312、313～反相器；

314、331、332～P型晶体管；

315、333～N型晶体管；

WL～字线；

BL～第一位线；

BLB～第二位线；

SR～自我刷新信号；

ACT～启动信号；

EQL～平衡信号；

S_A～第一电压电平信号；

S_B～第二电压电平信号；

S_C～第三电压电平信号；

ACTD～延迟启动信号；

R～电阻器；

V_A、V_B、VDD、VSS～电源电压。

具体实施方式

图2A是依据本发明的一实施例实现的一存储器装置20的区块图。在图2A中，存储器装置20包括一字线WL、一第一位线BL、一第二位线BLB、一存储单元21、一位线平衡电路22以及一平衡控制电路23，其中存储器装置20为一随机存取存储器，存储单元21为一动态存储器胞；但本发明并不以此为限。存储单元21耦接字线WL、第一位线BL和第二位线BLB。位线平衡电路22耦接第一位线BL和第二位线BLB。当存储器装置20要周期性地刷新其存储器阵列时，存储器装置20的控制端(未图示)发出一自我刷新信号SR至平衡控制电路23。当存储器装置20存取其存储器阵列(包括存储单元21)时，存储器装置20的控制端发出一启动信号ACT至平衡控制电路23。平衡控制电路23接收启动信号ACT和自我刷新信号SR，并依据存储器装置20(例如由其内部未图示的控制电路、命令解码器)发出的启动信号ACT和自我刷新信号SR，输出一平衡信号EQL以控制位线平衡电路22。

在图2A的实施例中，当存储器装置20的控制端未发出启动信号ACT和自我刷新信号SR至平衡控制电路23时(或是发出低电压电平的启动信号ACT和低电压电平的自我刷新信号SR时)，字线WL会被关闭使得存储单元21未被存取。平衡控制电路23会输出平衡信号EQL以导通位线平衡电路22，以平衡第一及第二位线BL、BLB上的电压电平。此时，平衡控制电路23会将输出的平衡信号EQL先维持在一第一电压电平V₁之后再降至一第二电压电平V₂。

当存储器装置20的控制端发出自我刷新信号SR至平衡控制电路23(或是发出低电压电平的启动信号ACT和高电压电平的自我刷新信号SR)时，平衡控制电路23回应自我刷新信号SR，将平衡信号EQL由第一电压电平V₁降至第二电压电平V₂。当在自我刷新信号SR未移除且存储器装置20正在存取存储器单元21时(此时，启动信号ACT和自我刷新信号SR皆为高电压电平)，平衡控制电路23停止输出平衡信号EQL，以关闭位线平衡电路22的运作。最后，当存储器单元21被存取完毕时，平衡控制电路23输出第二电压电平V₂的平衡信号EQL至位线平衡电路22，且使平衡信号EQL继续维持于第二电压电平V₂。

图2B是依据本发明的一实施例实现图2A的位线平衡电路22的电路图。在图2B中，位线平衡电路22包括一第一位线平衡晶体管221、一第二位线平衡晶体管222以及一第三位线平衡晶体管223。在图2B中，第一位线平衡晶体管221、第二位线平衡晶体管222、第三位线平衡晶体管223皆为一N型金属氧化物半导体场效晶体管(N-type MOSFET)；但本发明不限定于此。第一位线平衡晶体管221的一端点耦接至第一位线BL，另一端点则耦接至第二位线平衡晶体管222的一端点，而第二位线平衡晶体管222的另一端点耦接至第二位线BLB。第三位线平衡晶体管223的两端点则分别耦接至第一位线BL和第二位线BLB。第一位线平衡晶体管221、第二位线平衡晶体管222、第三位线平衡晶体管223的栅极皆耦接至同一节点，用以接收来自平衡控制电路23输出的平衡信号EQL。由于制造工艺微缩(例如，38纳米制造工艺)，平衡信号EQL输出的正向电压会在第一位线平衡晶体管221、第二位线平衡晶体管222、第三位线平衡晶体管223的栅极与基体之间产生漏电流。此时，若平衡信号EQL由第一电压电平V₁降至在第二电压电平V₂，该等位线平衡晶体管(第一位线平衡晶体管221、第二位线平衡晶体管222、第三位线平衡晶体管223)在栅极与基体之间产生的漏电流就会随的变小。

图3A是依据本发明的一实施例实现图2A的平衡控制电路23的电路图。在图3A中，平衡控制电路23包括一延迟电路31、一控制逻辑电路32以及一电平控制电路33。延迟电路31接收启动信号ACT，并输出延迟启动信号ACTD。控制逻辑电路32接收启动信号ACT、延迟启动信号ACTD以及自我刷新信号SR，并据此产生一第一电压电平信号S_A、一第二电压电平信号S_B以及一第三电压电平信号S_C。

图3B是依据本发明的一实施例实现图3A的延迟电路31的电路图及时序图。在本实施例中，延迟电路31包括一反相器311、一反相器312、一反相器313、一P型晶体管314、一N型晶体管315以及一电阻器R，其连接关系如图3B所示，其中电源电压VDD为一正向电源电压，而电源电压VSS为一接地电压(或一负向电源电压)。如图3B所示，与启动信号ACT相比，延迟启动信号ACTD在一延迟时间之后才由高电压电平降至低电压电平。本实施例中，延迟电路31可依据位线平衡电路22将第一位线BL和第二位线BLB拉到同一电压电平所花费的时间，来决定延迟启动信号(ACTD)的延迟时间；但本发明并不仅限于此。

图3C是依据本发明的一实施例实现图3A的电平控制电路33的电路图。在图3C中，电平控制电路33包括一P型晶体管331、一P型晶体管332以及一N型晶体管333。P型晶体管331、P型晶体管332、N型晶体管333的一端点皆耦接至平衡控制电路23的输出端，用以输出平衡控制电路23产生的平衡信号EQL。P型晶体管331、P型晶体管332、N型晶体管333的另一端点则分别耦接至具有第一电压电平V₁的一电源电压V_A、具有第二电压电平V₂的电源电压V_B以及一电源电压VSS，其中电源电压V_A与电源电压V_B皆为正向电源电压，电源电压VSS则为一接地电压(或一负向电源电压)。

第一电压电平信号S_A、第二电压电平信号S_B以及第三电压电平信号S_C分别输出至P型晶体管331、P型晶体管332、N型晶体管333的栅极，用以控制晶体管(P型晶体管331、P型晶体管332、N型晶体管333)是否导通。当晶体管(P型晶体管331、P型晶体管332、N型晶体管333)中只有P型晶体管331导通时，电平控制电路33才会输出第一电压电平V₁的平衡信号EQL。当晶体管(P型晶体管331、P型晶体管332、N型晶体管333)中只有P型晶体管332导通时，电平控制电路33才会输出第二电压电平V₂的平衡信号EQL。最后当N型晶体管333导通时，电平控制电路33才会输出接地电压(或VSS)电平的平衡信号EQL。

图4是依据本发明的一实施例实现存储器装置20中启动信号ACT、平衡信号EQL和第一位线BL/第二位线BLB的时序图。在本实施例中，值得注意的是，在图4的例示中，平衡控制电路23并未接收到自我刷新信号SR(或是存储器装置20的控制端发出的自我刷新信号SR一直维持在低电压电平)。在时间t_4a时，启动信号ACT由低电压电平提升至高电压电平(即存储器装置10的控制端发出启动信号ACT至字线WL以及平衡控制电路23)，使得平衡控制电路23停止输出平衡信号EQL(或是输出接地电压电平的平衡信号EQL)至位线平衡电路22，以关闭位线平衡电路22的运作，存储器装置20开始存取存储单元21。

在时间t_4b时，启动信号ACT开始由高电压电平降至低电压电平(即存储器装置10的控制端会停止输出启动信号ACT至字线WL以及平衡控制电路23)。字线WL随的关闭。之后，平衡控制电路23输出第一电压电平V₁的平衡信号EQL至位线平衡电路22。位线平衡电路22依据平衡信号EQL的控制而导通，将第一位线BL和第二位线BLB拉至相等的电压电平。

在时间t_4c时，位线平衡电路22已经将第一位线BL和第二位线BLB拉至相等的电压电平。此时，平衡控制电路23将输出的平衡信号EQL的电压电平由第一电压电平V₁调降至第二电压电平V₂。

图5是依据本发明的一实施例实现存储器装置20中平衡信号EQL和自我刷新信号SR的时序图。在时间t_5a时，平衡信号EQL维持在第一电压电平V₁，自我刷新信号SR维持在低电压电平。在时间t_5b时，自我刷新信号SR由低电压电平提升至高电压电平，存储器装置20开始进行周期性自我刷新。平衡控制电路23将输出的平衡信号EQL的电压电平由第一电压电平V₁调降至第二电压电平V₂。接着，平衡控制电路23将输出的平衡信号EQL降至接地电压电平，以自我刷新存储单元21。

在时间t_5c时，存储单元21已完成自我刷新，字线WL关闭(未图示)，平衡控制电路23仅将输出的平衡信号EQL的电压电平提升至第二电压电平V₂，而非第一电压电平V₁。这是由于在存储器装置20进行周期性自我刷新时，字线WL对应到的所有存储器细胞被刷新完后到下次被刷新的时间间隔很长(微秒级)，长时间开启位线平衡电路22造成很大的电力消耗。因此，平衡控制电路23仅将输出的平衡信号EQL维持在第二电压电平V₂，借此节省存储器装置20的电力消耗。

图6是依据本发明的一实施例实现平衡控制电路23中各信号的时序图。在本实施例中，在存储器装置20的控制端发出的自我刷新信号SR在低电压电平(或是未发出自我刷新信号SR)。在时间t_6a时，启动信号ACT和延迟启动信号ACTD皆由低电压电平提升至高电压电平。第一电压电平信号S_A会维持在高电压电平，而第二电压电平信号S_B和第三电压电平信号S_C则会由低电压电平提升至高电压电平。此时，控制电平电路33输出的平衡信号EQL会由第二电压电平V₂降至接地电压电平。

在时间t_6b时，启动信号ACT由高电压电平降至低电压电平，延迟启动信号ACTD维持在高电压电平。第二电压电平信号S_B会维持在高电压电平，而第一电压电平信号S_A和第三电压电平信号S_C则会由高电压电平降至低电压电平。这使得控制电平电路33输出的平衡信号EQL提升至第一电压电平V₁。

在时间t_6c时，延迟启动信号ACTD由高电压电平降至低电压电平，使得第一电压电平信号S_A由低电压电平提升至高电压电平以及第二电压电平信号S_B由高电压电平降至低电压电平。这使得控制电平电路33输出的平衡信号EQL由第一电压电平V₁降至第二电压电平V₂。

图7是依据本发明的一实施例实现平衡控制电路23中各信号的时序图。在时间t_7a时，启动信号ACT、延迟启动信号ACTD(未示出)以及自我刷新信号SR皆维持在低电压电平。第一、第二和第三电压电平信号S_A、S_B和S_C分别位在低电压电平、高电压电平和低电压电平。这使得电平控制电路33输出第一电压电平V₁的平衡信号。

在时间t_7b时，自我刷新信号SR由低电压电平提升至高电压电平，启动信号ACT和延迟启动信号ACTD(未示出)维持在低电压电平。第一电压电平信号S_A会由低电压电平提升至高电压电平，第二电压电平信号S_B由高电压电平降至低电压电平，而第三电压电平信号S_C会维持在低电压电平。这使得电平控制电路33输出的平衡信号EQL由第一电压电平V₁降至第二电压电平V₂。

在时间t_7c时，启动信号ACT和延迟启动信号ACTD(未示出)由低电压电平提升至高电压电平。第一电压电平信号S_A维持在高电压电平，第二电压电平信号S_B和第三电压电平信号S_C会由低电压电平提升至高电压电平。这使得电平控制电路33输出的平衡信号EQL由第二电压电平V₂降至接地电压电平。

在时间t_7d时，启动信号ACT由高电压电平降至低电压电平，自我刷新信号SR和延迟启动信号ACTD(未示出)维持不便。第一电压电平信号S_A维持在高电压电平，第二电压电平信号S_B和第三电压电平信号S_C由高电压电平降至低电压电平。这使得控制电平电路33输出的平衡信号EQL由接地电压电平提升至第二电压电平V₂。

值得注意的是，为求方便说明本发明的实施例仅列举一存储单元21；然而，本发明的所有实施例皆可应用到任何具有存储器阵列的存储器电路，且任何需进行自我刷新动作的存储器电路皆不脱离本发明的范围。

本发明虽以较佳实施例揭露如上，使得本领域的技术人员能够更清楚地理解本发明的内容。然而，本领域的技术人员应理解到他们可轻易地以本发明做为基础，设计或修改流程以及操作不同的存储器装置进行相同的目的和/或达到这里介绍的实施例的相同优点。因此本发明的保护范围当视所附的权利要求书所界定者为准。

Claims

1.一种降低漏电流的存储器装置，其特征在于，包括：

一字线；

一第一位线；

一第二位线；

一存储单元，耦接该字线、该第一位线及该第二位线；

一位线平衡电路，耦接该第一位线及该第二位线，当该存储单元未被存取时，依据一平衡信号的控制而导通，以平衡该第一位线及该第二位线上的电压电平；以及

一平衡控制电路，包括：

一控制逻辑电路，接收一启动信号和一自我刷新信号，输出一第一电压电平信号、一第二电压电平信号和一第三电压电平信号；以及

一电平控制电路，输出该平衡信号至该位线平衡电路，该电平控制电路受到该第一电压电平信号、该第二电压电平信号和该第三电压电平信号的控制而使该平衡信号对应一第一电压电平、一第二电压电平或一接地电压电平，该第二电压电平小于该第一电压电平且大于该接地电压电平；

其中，该平衡控制电路被配置为响应于该自我刷新信号使该平衡信号自该第一电压电平降至该第二电压电平，响应于该启动信号使该平衡信号自该第二电压电平降至该接地电压电平，且于该存储器单元被存取完毕且该自我刷新信号未移除时，该平衡控制电路输出该平衡信号至该位线平衡电路，且使该平衡信号自该接地电压电平提升至并维持于该第二电压电平。

2.如权利要求1所述的降低漏电流的存储器装置，其特征在于，当该存储器装置输出该自我刷新信号时，该平衡控制电路回应该自我刷新信号，将该平衡信号由该第一电压电平降至该第二电压电平。

3.如权利要求2所述的降低漏电流的存储器装置，其特征在于，于该自我刷新信号未移除且若该存储器单元被存取时，该平衡控制电路停止输出该平衡信号，以关闭该位线平衡电路。

4.如权利要求1所述的降低漏电流的存储器装置，其特征在于，

该电平控制电路包括：

一第一晶体管，具有接收该第一电压电平信号的一栅极，其中该第一晶体管的一第一端点耦接至具有该第一电压电平的一第一电压源，该第一晶体管的一第二端点则耦接至该电平控制电路的输出端点；

一第二晶体管，具有接收该第二电压电平信号的一栅极，其中该第二晶体管的一第一端点耦接至具有该第二电压电平的一第二电压源，该第一晶体管的一第二端点则耦接至该电平控制电路的输出端点；以及

一第三晶体管，具有接收该第三电压电平信号的一栅极，其中该第三晶体管的一第一端点耦接至该电平控制电路的输出端点，该第三晶体管的一第二端点则耦接至一接地节点。

5.如权利要求4所述的降低漏电流的存储器装置，其特征在于，该平衡控制电路还包括一延迟电路，用以延迟该启动信号以产生该平衡信号，使得该平衡控制电路在该第一位线及该第二位线具有相等的电压电平之后，将该平衡信号由该第一电压电平降至该第二电压电平。

6.如权利要求1所述的降低漏电流的存储器装置，其特征在于，该平衡控制电路还包括一延迟电路，用以延迟该启动信号以产生该平衡信号，使得该平衡控制电路在该第一位线及该第二位线具有相等的电压电平之后，将该平衡信号由该第一电压电平降至该第二电压电平。