TW201335936A - 以六電晶體為基礎架構之靜態隨機記憶體陣列 - Google Patents

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Abstract

本發明係提供一種以六電晶體架構組成之靜態隨機存取記憶體，其包含第一反相單元、第二反相單元第一傳送閘電晶體以及第二傳送閘電晶體。第一反相單元包含一第一升壓電晶體與一第一降壓電晶體。第二反相單元包含第二升壓電晶體與第二降壓電晶體。第二升壓電晶體之閘極係耦接第二降壓電晶體之閘極，第二升壓電晶體之汲極係耦接第二降壓電晶體之汲極。靜態隨機存取記憶體僅需藉由控制第一位元線、第二位元線、第一字元線、接地以及電壓源之輸入電壓，而不需改變製程中之物理參數，即可量測轉態電壓、讀取干擾電壓或寫入邊界。

Description

以六電晶體為基礎架構之靜態隨機記憶體陣列
本發明係有關於一種靜態隨機存取記憶體，特別是有關於一種以六電晶體架構為基礎所組成之靜態隨機存取記憶體，其係用以分別量測靜態隨機存取記憶體之轉態電壓、讀取干擾電壓以及寫入邊界。
積體電路之可靠度測試基本上取決於半導體元件之可靠度，可靠度對於積體電路而言是一種相當重要的要素，對於現今之奈米元件而言，其可靠度對於元件之微小化以及電路複雜度增加方面，更是扮演重要的角色。
當元件之微小化以及電路複雜度增加的同時，相關聯之電晶體尺寸減小與操作電壓降低，但同時也增加其對雜訊與製程變化的敏感度，例如，當個別靜態記憶體單元於運作當中之變化會造成以高速運作記憶體單元達到效能需求時的顯著失敗率，因此，需要即時量測監視個別記憶體單元之穩定性以確保資料之有效保存，與具有需要之寫入能力。其中，穩定性係以靜態雜訊邊限(Static noise margin,SNM)之方式作量測，而寫入能力以寫入邊界(write margin)之方式作量測。
此外，在可靠度測試方面，隨著供應電壓不斷下降，熱載子效應也不斷的隨之下降，因而熱載子已不是可靠度之頭號殺手，取而代之的是偏壓溫度效應。偏壓溫度效應會造成電晶體之臨界電壓飄移，例如，於閘極施加一負電壓時，P通道金屬氧化物半導體(PMOS)電晶體的臨界電壓會隨著時間愈為減少。臨界電壓飄移對積體電路的運作是一大挑戰，因為臨界電壓在電路設計上代表開啟電晶體所需之電壓，飄移即代表電晶體狀態之不確定與電路運作之風險。
因此，需要一種以六電晶體架構為基礎所組成之靜態隨機存取記憶體，以分別量測靜態隨機存取記憶體之轉態電壓(trip voltage)、讀取干擾電壓(read disturb voltage)以及寫入邊界(write margin)，以協助電路設計者即時動態且長時間的可靠度變化。
本發明之一目的係提供一種以六電晶體架構為基礎之靜態隨機存取記憶體，即可不需改變製程參數，以即時量測靜態隨機存取記憶體之轉態電壓、讀取干擾電壓以及寫入邊界變化。
基於以上之目的，本發明係提供一種靜態隨機存取記憶體，該靜態隨機存取記憶體係以六電晶體架構組成，此靜態隨機存取記憶體包含：第一反相單元、第二反相單元、第一傳送閘電晶體、第二傳送閘電晶體。第一反相單元包含一第一升壓電晶體與第一降壓電晶體。第二反相單元包含第二升壓電晶體與第二降壓電晶體。第二升壓電晶體之閘極係耦接第二降壓電晶體之閘極。第二升壓電晶體之汲極係耦接第二降壓電晶體之汲極。第二升壓電晶體之源極係耦接電壓源，第二降壓電晶體之源極係耦接接地。
第一傳送閘電晶體之汲極係耦接第二升壓電晶體之閘極與第二降壓電晶體之閘極。第一傳送閘電晶體之閘極係耦接第一字元線，第一傳送閘電晶體之源極係耦接第一位元線。第二傳送閘電晶體之汲極係耦接第二升壓電晶體之汲極與第二降壓電晶體之汲極。第二傳送閘電晶體之閘極係耦接第一字元線。第二傳送閘電晶體之源極係耦接第二位元線。第一升壓電晶體與第一降壓電晶體係浮接(floating)。
本發明之又一方面係提供一靜態隨機存取記憶體，其係藉由控制第一位元線、第二位元線、第一字元線、接地以及電壓源之輸入電壓，以量測轉態電壓(trip voltage)、讀取干擾電壓(read disturb voltage)或寫入邊界(write margin)。
本發明之另一方面，其第一升壓電晶體以及第二升壓電晶體係為P通道金屬氧化物半導體電晶體。第一降壓電晶體、第二降壓電晶體、第一傳送閘電晶體以及第二傳送閘電晶體係為N通道金屬氧化物半導體電晶體。
第二升壓電晶體之閘極係耦接第二升壓電晶體之源極。第二升壓電晶體之閘極與汲極係耦接電壓源。第一升壓電晶體與該第一降壓電晶體係浮接(floating)。第一傳送閘電晶體之汲極係耦接第二升壓電晶體之汲極與第二降壓電晶體之汲極。靜態隨機存取記憶體係藉由控制第一位元線、第二位元線、第一字元線、接地以及電壓源之輸入電壓，以量測讀取干擾電壓。
本發明之又一方面，第一升壓電晶體之閘極係與，第一降壓電晶體之閘極以及第二升壓電晶體之汲極耦接。第一升壓電晶體之閘極係耦接第一降壓電晶體之閘極。第一升壓電晶體之汲極係耦接第一降壓電晶體之汲極第一升壓電晶體之汲極係耦接第一傳送閘電晶體之汲極、第二升壓電晶體之閘極與第二降壓電晶體之閘極，第一升壓電晶體之源極係耦接電壓源，第二降壓電晶體之源極係耦接接地，其中靜態隨機存取記憶體係藉由控制第一位元線、第二位元線、第一字元線、接地以及電壓源之輸入電壓，以量測寫入邊界。
因此，需要一種靜態隨機存取記憶體，其係以六電晶體所組成，靜態隨機存取記憶體係組成一陣列結構，其係不需而不需改變擴散層(difusion)、連接層(contact layer)與多晶材料(Poly)的排列方式，即可利用傳統六電晶體靜態隨機存取記憶體作為量測轉態電壓(trip voltage)、讀取干擾電壓(read disturb voltage)或寫入邊界(write margin)之電路。
請參考第1圖所示，其係為根據本發明之靜態隨機存取記憶體示意圖。靜態隨機存取記憶體係以六電晶體架構組成。靜態隨機存取記憶體100包含：第一反相單元120、第二反相單元130、第一傳送閘電晶體110以及第二傳送閘電晶體112。第一反相單元120係由第一升壓電晶體102與第一降壓電晶體104組成。第二反相單元130由第二升壓電晶體106與第二降壓電晶體108所組成。
於第1圖之本實施例中，靜態隨機存取記憶體係為量測轉態電壓(trip voltage)Vtrip模式。於第一反相單元120中，第一升壓電晶體102之閘極係耦接第一降壓電晶體104之閘極。第一升壓電晶體102之汲極係耦接第一降壓電晶體104之汲極。第二反相單元130中，第二升壓電晶體106之閘極係耦接第二降壓電晶體108之閘極。第二升壓電晶體106之汲極係耦接第二降壓電晶體108之汲極。如圖所示，第一反相單元120之第一升壓電晶體102與第一降壓電晶體104係以灰線表示，即表示第一反相單元120係與第二反相單元130浮接(floating)，而第一反相單元120不作用。第二升壓電晶體106之源極係耦接電壓源VDD。第二降壓電晶體108之源極係連接於一接地。需說明的是，本實施例靜態隨機存取記憶體100中，第一升壓電晶體102以及第二升壓電晶體106係為P通道金屬氧化物半導體電晶體(PMOS)。第一降壓電晶體104、第二降壓電晶體108、第一傳送閘電晶體110以及第二傳送閘電晶體112係為一N通道金屬氧化物半導體電晶體(NMOS)。
續參考第1圖所示，第一傳送閘電晶體110之汲極係與第二升壓電晶體106之閘極以及第二降壓電晶體108之閘極耦接。第一傳送閘電晶體110之閘極係耦接第一字元線(World Line)WL。第一傳送閘電晶體110之源極係耦接第一位元線(Bit Line)BIT1。
再參考第1圖所示，第二傳送閘電晶體112之汲極係耦接第二升壓電晶體106之汲極與第二降壓電晶體108之汲極。第二傳送閘電晶體112之閘極係耦接第一字元線WL。第二傳送閘電晶體112之源極係耦接第二位元線(Bit Line)BIT2。
於第1圖之本實施例中，藉由前述第1圖之第一反相單元120與第二反相單元130之連接方式，靜態隨機存取記憶體100係為量測轉態電壓(trip voltage)Vtrip之電路架構。
請參考第2圖，其係為根據第1圖之靜態隨機存取記憶體所組成之靜態隨機存取記憶體陣列示意圖。如第2圖所示，靜態隨機存取記憶體陣列200係包含複數個第1圖中之靜態隨機存取記憶體100、狀態控制電晶體150。於本實施例，同一行之複數個靜態隨機存取記憶體100係組成一靜態隨機存取記憶體行陣列230，其中，每一第一傳送閘電晶體110之源極係耦接第一位元線(Bit Line)BIT1，每一第二傳送閘電晶體112之源極係耦接第二位元線(Bit Line)BIT2。狀態控制電晶體150係藉由汲極與源極耦接於第一位元線BIT1以及第二位元線BIT2之間。狀態控制電晶體150之閘極係耦接一控制電壓Vtrip_enb，藉由控制電壓Vtrip_enb以控制第一位元線BIT1以及第二位元線BIT2短路，進而量測轉態電壓Vtrip。例如，當控制電壓Vtrip_enb之輸入等於0時，第一位元線BIT1係與第二位元線BIT2短路，即可用以量測轉態電壓Vtrip。此外，第一傳送閘電晶體110之閘極以及第二傳送閘電晶體112之閘極係耦接第一字元線WL，藉由切換第一字元線WL，可控制量測同一靜態隨機存取記憶體行陣列230中，每一靜態隨機存取記憶體100之轉態電壓Vtrip。
續請參考第2圖，靜態隨機存取記憶體陣列200更包含複數個多工器210，以及複數排靜態隨機存取記憶體行陣列230，每一靜態隨機存取記憶體行陣列230之第一位元線BIT1係耦接一多工器210。複數個多工器210係耦接至一匯流排220。靜態隨機存取記憶體陣列200係包含複數行之靜態隨機存取記憶體行陣列230，其係共享一匯流排220。藉由切換多工器210，以控制所要選擇之靜態隨機存取記憶體行陣列230。
於本實施例之第2圖所示，靜態隨機存取記憶體陣列200，欲量測偏壓溫度效應(Bias Temperature Instability，BTI)時，其驅動模式包含：PMOS模式、NMOS(I)模式以及NMOS(II)模式。藉由不同之驅動模式，可分別量測PMOS以及NMOS之偏壓溫度效應(BTI)。其中，PMOS模式：第一字元線WL=Vtress、電壓源VDD=Vtress、第一位元線BIT1=0、第二位元線BIT2係浮接。NMOS(I)模式：第一字元線WL=Vtress、電壓源VDD=Vtress、第一位元線BIT1=0、第二位元線BIT2=Vtress。NMOS(II)模式：第一字元線WL=Vtress、電壓源VDD=Vtress、第一位元線BIT1=Vtress、第二位元線BIT2係浮接，以及接地端係施加電壓Vtress。
於又一實施例之第3圖所示，其係為根據本發明另一實施例之靜態隨機存取記憶體示意圖。於此實施例，靜態隨機存取記憶體300係為量測讀取干擾電壓(read disturb voltage)Vread模式。本實施例(第3圖)與上一實施例(第1圖)之差異在於，本實施例之第二升壓電晶體306之閘極係耦接第二升壓電晶體306之源極。第一傳送閘電晶體310之汲極係耦接第二升壓電晶體312之汲極與第二降壓電晶體312之汲極，第二升壓電晶體312之源極與第二降壓電晶體312之源極係連接於電壓源VDD。以及，第一降壓電晶體304之汲極係耦接第一降壓電晶體304之源極與第一升壓電晶體306之閘極。第一反相單元320之第一升壓電晶體302與第一降壓電晶體304係以灰線表示，即表示第一反相單元320係與第二反相單元330浮接(floating)。
續參考第3圖所示，靜態隨機存取記憶體300包含：第一反相單元320、第二反相單元330、第一傳送閘電晶體係由第一升壓電晶體302與第一降壓電晶體304組成。第二反相單元330由第二升壓電晶體306與第二降壓電晶體308所組成。第一傳送閘電晶體310之汲極係與第二升壓電晶體306之閘極以及第二降壓電晶體308之閘極耦接。第一傳送閘電晶體310之閘極係耦接第二字元線(World Line)WL1。第一傳送閘電晶體310之源極係耦接第三位元線(Bit Line)BIT3。第二傳送閘電晶體312之汲極係耦接第二升壓電晶體306之汲極與第二降壓電晶體308之汲極。第二傳送閘電晶體312之閘極係耦接第二字元線WL1。第二傳送閘電晶體312之源極係耦接第四位元線(BitLine)BIT4。
需說明的是，於第3圖之本實施例靜態隨機存取記憶體300中，第一升壓電晶體302以及第二升壓電晶體306係為P通道金屬氧化物半導體電晶體(PMOS)。第一降壓電晶體304、第二降壓電晶體308、第一傳送閘電晶體310以及第二傳送閘電晶體312係為一N通道金屬氧化物半導體電晶體(NMOS)。
再請參考第4圖，其係為根據第3圖之靜態隨機存取記憶體所組成之靜態隨機存取記憶體陣列示意圖。如第4圖所示，靜態隨機存取記憶體陣列400係包含複數個第3圖中之靜態隨機存取記憶體300、狀態控制電晶體350。以此實施例，同一行之複數個靜態隨機存取記憶體300係組成一靜態隨機存取記憶體行陣列330，其中，每一第一傳送閘電晶體310之源極係耦接第三位元線(Bit Line)BIT3，每一第二傳送閘電晶體312之源極係耦接第四位元線(Bit Line)BIT4。狀態控制電晶體450之汲極係耦接第三位元線BIT3，控制電晶體450之源極係耦接第四位元線BIT4。狀態控制電晶體450之閘極係耦接一控制電壓Vread_enb，藉由控制電壓Vread_enb以控制第四位元線BIT4，進而量測讀取干擾電壓(read disturb voltage)Vread。例如，當控制電壓Vread_enb之輸入等於0時，第四位元線BIT4係於高電位，即可用以量測讀取干擾電壓Vread。當第二傳送閘電晶體312開啟時，直流讀取干擾電壓Vread係儲存於節點Q。當第一傳送閘電晶體310開啟時，將會協助傳遞讀取干擾電壓Vread到第三位元線BIT3。此外，第一傳送閘電晶體310之閘極以及第二傳送閘電晶體312之閘極係耦接第二字元線WL1，藉由切換第二字元線WL1，可控制量測同一靜態隨機存取記憶體行陣列230中，每一靜態隨機存取記憶體300之讀取干擾電壓Vread。
仍請參考第4圖，靜態隨機存取記憶體陣列400更包含複數個多工器410，以及複數排靜態隨機存取記憶體行陣列430，每一靜態隨機存取記憶體行陣列430之第三位元線BIT3係耦接多工器410。複數個多工器410係耦接至一匯流排420。靜態隨機存取記憶體陣列400係包含複數行之靜態隨機存取記憶體行陣列430，其係共享一匯流排420。藉由切換多工器410，以控制所要選擇之靜態隨機存取記憶體行陣列430。
於本實施例之第4圖所示，靜態隨機存取記憶體陣列400，欲量測偏壓溫度效應(Bias Temperature Instability，BTI)時，其驅動模式包含：NMOS(I)模式以及NMOS(II)模式。其中，NMOS(I)模式：第二字元線WL1=0、電壓源VDD=Vtress、第三位元線BIT3係浮接、第四位元線BIT2係浮接。NMOS(II)模式：第二字元線WL1=0、電壓源VDD=Vtress、第三位元線BIT3係浮接、第四位元線BIT2係浮接以及接地端係施加一-Vtress電壓。
於又一實施例之第5圖所示，其係為根據本發明又一實施例之靜態隨機存取記憶體示意圖。於此實施例，靜態隨機存取記憶體500係為量測寫入邊界(write margin)WM模式。本實施例(第5圖)與第一實施例(第1圖)之差異在於，第一反相單元520係耦接第二反相單元530。其中，本實施例之第一升壓電晶體502之閘極係與第一降壓電晶體504之閘極以及第二升壓電晶體506之汲極耦接。第一升壓電晶體502之閘極係耦接第一降壓電晶體504之閘極。第一升壓電晶體502之汲極係耦接第一降壓電晶體504之汲極，且第一升壓電晶體502之汲極係耦接第一傳送閘電晶體510之汲極、第二升壓電晶體506之閘極與第二降壓電晶體508之閘極。靜態隨機存取記憶體500係藉由控制第五位元線BIT5、第六位元線BIT6、第三字元線WL2、接地以及電壓源VDD之輸入電壓，以量測寫入邊界WM。
於本實施例第5圖中，同一時間僅驅動一個P通道金屬氧化物半導體電晶體(PMOS)以及一個N通道金屬氧化物半導體電晶體(NMOS)。
請參考第5圖，靜態隨機存取記憶體陣列500，欲量測偏壓溫度效應(Bias Temperature Instability，BTI)時，其驅動模式包含：第一驅動模式以及第二驅動模式。第一驅動模式：第三字元線WL2=0、電壓源VDD=Vtress、第五位元線BIT5係浮接、第六位元線BIT6係浮接。第二驅動模式：第三字元線WL2=0、電壓源VDD=Vtress、第五位元線BIT5係浮接、第六位元線BIT6係浮接以及接地端係施加一-Vtress電壓。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
100、300、500．．．靜態隨機存取記憶體
102、302、503．．．第一升壓電晶體
104、304、504．．．第一降壓電晶體
106、306、506．．．第二升壓電晶體
108、308、508．．．第二降壓電晶體
110、310、510．．．第一傳送閘電晶體
112、312、512．．．第二傳送閘電晶體
120、320、520．．．第一反相單元
130、330、530．．．第二反相單元
Vtrip．．．轉態電壓
Vread．．．讀取干擾電壓
WM．．．寫入邊界
Vtrip_enb．．．控制電壓
Vread_enb．．．控制電壓
VDD．．．電壓源
Q．．．節點
WL．．．第一字元線
WL1．．．第二字元線
BIT1．．．第一位元線
BIT2．．．第二位元線
BIT3．．．第三位元線
BIT4．．．第四位元線
BIT5．．．第五位元線
BIT6．．．第六位元線
150、450．．．狀態控制電晶體
200、400．．．靜態隨機存取記憶體陣列
210、410．．．多工器
220、420．．．匯流排
230、430．．．靜態隨機存取記憶體行陣列
第1圖為根據本發明之靜態隨機存取記憶體示意圖；
第2圖為根據第1圖之靜態隨機存取記憶體所組成之靜態隨機存取記憶體陣列示意圖；
第3圖為根據本發明另一實施例之靜態隨機存取記憶體示意圖；
第4圖為根據第3圖之靜態隨機存取記憶體所組成之靜態隨機存取記憶體陣列示意圖；以及
第5圖係為根據本發明又一實施例之靜態隨機存取記憶體示意圖。
100．．．靜態隨機存取記憶體
102．．．第一升壓電晶體
104．．．第一降壓電晶體
106．．．第二升壓電晶體
108．．．第二降壓電晶體
110．．．第一傳送閘電晶體
112．．．第二傳送閘電晶體
120．．．第一反相單元
130．．．第二反相單元
BIT1．．．第一位元線
BIT2．．．第二位元線
WL．．．第一字元線
VDD．．．電壓源

Claims (7)

  1. 一種靜態隨機存取記憶體，該靜態隨機存取記憶體係以六電晶體架構組成，該靜態隨機存取記憶體包含：一第一反相單元，包含一第一升壓電晶體與一第一降壓電晶體；一第二反相單元，包含一第二升壓電晶體與一第二降壓電晶體，該第二升壓電晶體之閘極係耦接該第二降壓電晶體之閘極，該第二升壓電晶體之汲極係耦接該第二降壓電晶體之汲極，該第二升壓電晶體之源極係耦接一電壓源，該第二降壓電晶體之源極係耦接一接地；一第一傳送閘電晶體，該第一傳送閘電晶體之汲極係耦接該第二升壓電晶體之閘極與該第二降壓電晶體之閘極，該第一傳送閘電晶體之閘極係耦接一第一字元線，該第一傳送閘電晶體之源極係耦接一第一位元線；以及一第二傳送閘電晶體，該第二傳送閘電晶體之汲極係耦接該第二升壓電晶體之汲極與該第二降壓電晶體之汲極，該第二傳送閘電晶體之閘極係耦接該第一字元線，該第二傳送閘電晶體之源極係耦接一第二位元線；其中靜態隨機存取記憶體係藉由控制該第一位元線、該第二位元線、該第一字元線、該接地以及該電壓源之輸入電壓，以量測一轉態電壓(trip voltage)、一讀取干擾電壓(read disturb voltage)或一寫入邊界(write margin)。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一升壓電晶體以及該第二升壓電晶體係為一P通道金屬氧化物半導體電晶體。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一降壓電晶體、該第二降壓電晶體、該第一傳送閘電晶體以及該第二傳送閘電晶體係為一N通道金屬氧化物半導體電晶體。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一升壓電晶體與該第一降壓電晶體係浮接(floating)。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體，該第二升壓電晶體之閘極係耦接該第二升壓電晶體之源極，該第二升壓電晶體之閘極與汲極係耦接該電壓源，該第一傳送閘電晶體之汲極係耦接該第二升壓電晶體之汲極與該第二降壓電晶體之汲極，其中靜態隨機存取記憶體係藉由控制該第一位元線、該第二位元線、該第一字元線、該接地以及該電壓源之輸入電壓，以量測該讀取干擾電壓。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體，其中該第一升壓電晶體與該第一降壓電晶體係浮接(floating)。
  7. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一升壓電晶體之閘極係與該第一降壓電晶體之閘極以及該第二升壓電晶體之汲極耦接，該第一升壓電晶體之閘極係耦接該第一降壓電晶體之閘極，該第一升壓電晶體之汲極係耦接該第一降壓電晶體之汲極，且該第一升壓電晶體之汲極係耦接該第一傳送閘電晶體之汲極、該第二升壓電晶體之閘極與該第二降壓電晶體之閘極，該第一升壓電晶體之源極係耦接該電壓源，該第二降壓電晶體之源極係耦接該接地，其中靜態隨機存取記憶體係藉由控制該第一位元線、該第二位元線、該第一字元線、該接地以及該電壓源之輸入電壓，以量測該寫入邊界。
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