CN101800074A - 存储器电路及其系统以及存取该存储器电路的方法 - Google Patents

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Abstract

本发明提供一种存储器电路。该存储器电路包括：至少一存储器单元，用以存储代表一数据的一电荷，该存储器单元与一位线对中的一字线及一第一位线耦合；至少一位线平衡晶体管，耦接于该位线对的该第一位线与一第二位线之间；以及一位线平衡电路，与该位线平衡晶体管耦接，该位线平衡电路用以在该存储器单元的一存取周期前的一待命期间，提供一脉冲至该位线平衡晶体管，以大体平衡该第一位线及该第二位线的电压。本发明从存储器电路可有效地降低位线平衡晶体管栅极与基体间的漏电流，并且可有效地避免位线及反位线的电压差造成的感测错误。本发明还提供一种存储器电路系统以及存取该存储器电路的方法。

Description

存储器电路及其系统以及存取该存储器电路的方法
技术领域
本发明涉及一种半导体电路，特别涉及一种存储器电路、系统、以及用以提供位线平衡电压(位线平衡电压，BLEQs)的方法。
背景技术
存储器电路可应用于多种用途，其包括DRAM及SRAM电路。DRAM电路包括多个存储器单元(cell)。动态存储器单元中具有电容性存储存储器单元阵列，而各存储器单元具有一存取晶体管。存于存储器单元的数据实际上为存于电容中的电荷。当欲输出该数据时，存取晶体管会被耦接至该晶体管栅极或控制端的一字线(WL)启动。存取晶体管于是将该电容耦合至一位线(BL)上，而感测放大器接着感测该电容的电压(电荷)。
发明内容
为了解决现有技术中存在的上述问题，本发明提供一种存储器电路。该存储器电路包括：至少一存储器单元，用以存储代表一数据的一电荷，该存储器单元与一位线对中的一字线及一第一位线耦合；至少一位线平衡晶体管，耦接于该位线对的该第一位线与一第二位线之间；以及一位线平衡电路，与该位线平衡晶体管耦接，该位线平衡电路用以在该存储器单元的一存取周期前的一待命期间，提供一脉冲至该位线平衡晶体管，以大体平衡该第一位线及该第二位线的电压。
本发明另提供一存储器电路。该存储器电路包括：至少一存储器单元，用以存储表示一数据的一电荷，该存储器单元与一位线对中的一字线及一第一位线耦合；至少一位线平衡晶体管，耦接于该位线对的该第一位线与一第二位线之间；以及位线平衡电路，与该至少一位线平衡晶体管耦接，其中该位线平衡电路包括：一第一转换检测器，用以检测一启动信号中的一第一转换；一第二转换检测器，用以检测该启动信号中的一第二差动转换；一第一逻辑门，与该第一及第二转换检测器的输出端耦接；一第一延迟电路，用以响应该启动信号的该第一转换；一第二延迟电路，用以响应该启动信号的该第二转换；一第一反相器，与该第一延迟电路的输出端耦接；一第二逻辑门，与该第一逻辑门、该第一反相器、以及该第二延迟电路耦接；一第二反相器，与该第一反相器的输出端耦接；至少一电平位移器电路，与该第二逻辑门、该第二反相器、及该第二延迟电路耦接；以及一第一型的一第一晶体管，该第一晶体管具有与该电平位移器电路的第一输出端耦接的一栅极，其中该第一晶体管用以接收一第一电源电压；一第二型的一第二晶体管，与该第二晶体管具有与该电平位移器电路的一第二输出端耦接的一栅极，其中该第二晶体管耦接至该第一晶体管；以及该第一型的一第三晶体管，该第三晶体管具有与该电平位移器电路的一第三输出端耦接的一栅极，其中该第三晶体管用以接收一第二电源电压。
本发明另提供一种存取存储器电路的方法，该存储器电路具有至少一存储器单元，用以存储代表一数据的一电荷。该存取存储器电路的方法包括：在该存储器单元一存取周期前的一待命期间，提供一脉冲至介于一位线对间的至少一位线平衡晶体管以大体平衡该位线对的电压。
本发明的有益效果在于，上述位线平衡电路可在待命期间提供一内部电源电压，将该内部电源电压施加于位线平衡晶体管可有效地降低位线平衡晶体管栅极与基体间的漏电流；当检测到阵列启动信号时，位线平衡电路可提供脉冲以大体平衡位线及反位线的电压，位线及反位线的电压的大体平衡可有效地避免位线及反位线的电压差造成的感测错误。
附图说明
图1为存储器电路的示意图；
图2为说明对一存储器单元的数据进行连续存取的时序图；
图3为说明对一存储器单元的数据进行非连续存取的时序图；
图4为一位线平衡电路示意图；
图5为说明对一存储器单元的数据进行连续存取的BLEQ时序图；
图6为说明对一存储器单元的数据进行非连续存取的BLEQ时序图；
图7为包括示范存储器电路的系统的示意图。
【附图标记说明】
100～存储器电路；
101～位线平衡电路；
101a～存储器单元；
110～位线平衡电路；
120a～平衡晶体管；
120b～平衡晶体管；
120c～平衡晶体管；
401～第一转换检测器；
403～第二转换检测器；
405～第一延迟电路；
407～第二延迟电路；
411～逻辑门；
413～逻辑门；
415～电平位移器电路；
415a～电平位移器；
415b～电平位移器；
415c～电平位移器；
421～反相器；
423～反相器；
441～晶体管；
443～第二型晶体管；
445～第一型晶体管；
700～系统；
710～处理器。
具体实施方式
下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以所附权利要求为准。
位线平衡电压BLEQ(电压值为VPP)是用来开启介于一位线对(bit linepair)之间的位线平衡晶体管。当线路在40纳米或以下时，将发现电源电压VPP(例如内部电源电压VDD+0.7V)会在位线平衡晶体管的栅极与基体之间产生漏电流。漏电流浪费了存储器电路的电源。为降低该漏电流，可将内部电源电压VDD当作该位线平衡电压BLEQ以开启位线平衡晶体管。当工艺-电压-温度(Process-Voltage-Temperature，PVT)变动情况最糟的时候，将发现内部电源电压VDD会变得太低以致于无法完全开启该位线平衡晶体管。未完全开启的位线平衡晶体管将使位线对上的电压无法完全获得平衡。而位线对上的电压差将造成感测放大器无法在一存取周期中感测存储于该存储器单元的数据。
基于上述理由，本发明提供一种新的存储器电路和操作该存储器电路的方法。
下文将提供各种不同的实施例以说明本发明的各个特征。以下介绍的元件及其编排方式是为了简化本发明，但其仅为示例，并非用以限定本发明。举例而言，“一第一特征位于第二特征之上”，表示在某些实施例中，第一与第二特征直接接触，亦表示在某些实施例中，第一及第二特征之间存在其他的特征，而使得第一及第二特征并非直接接触。此外，本发明可能会在不同的实施例中重复使用某些符号或数字。此作法仅为使说明更加简单清楚，并非意味相同符号或数字在不同的实施例间存在任何关系。
下述实施例涉及存储器电路、系统，以及用以提供位线平衡电压(BLEQs)的方法。在一实施例中，存储器电路包括一位线平衡电路，其能在一待命期间提供一脉冲以大致平衡与存储器单元耦接的位线对。举例而言，该脉冲可由一内部电压VDD提升至一电源电压VPP。在待命期间将内部电压VDD当作位线平衡电压BLEQ可减低栅极至基体的漏电流。在待命期间，由内部电源电压VDD升高至电源电压VPP的脉冲可大致平衡位线对的电压。因此，耦接该位线对的感测放大器可读取存于存储器单元的数据而减少感测错误。
图1为存储器电路的示意图。图1中，存储器电路100包括一存储器阵列101，其具有多个字线及多个位线。存储器电路100可为动态随机存取存储器(DRAM)电路、嵌入式DRAM电路、静态随机存取存储器(SRAM)电路、嵌入式SRAM电路，或其他存储器电路。存储器阵列101包括至少一存储器单元101a。存储器单元101a耦接至存储器阵列101的一位线BL与一字线WL。对使用DRAM单元的实施例而言，存储器单元101a可包括一存储器晶体管(Tc)及一电容(Cc)。电容Cc可存储一电荷以表示一笔数据，例如0或1。
值得注意的是，虽然此处仅描述一存储器单元101，其他存储器单元(图未示)亦可位于这些字线及位线的各个交叉处。存储器电路100的一部分的字宽(word width)上可编排8、16、32、64、128或以上的行(column)。在一实施例中，字线大致与位线正交。在其他实施例中，字线及位线亦可采用其他方式排列。
参照图1，存储器电路100包括至少一位线平衡晶体管，例如位线平衡晶体管120a-120c。位线平衡晶体管120a-120c耦接至位线BL及反位线BLB。位线平衡晶体管120a-120c用以控制位线BL与反位线BLB间的位线平衡。在一实施例中，位线平衡晶体管的栅极120a-120c耦接至位线平衡电路110。位线平衡晶体管120b与120c间的一节点可耦接至一位线参考电压VBLref。在一实施例中，位线参考电压VBLref可具有一固定的VBLref/VDD比(例如1/2)或可调整的VBLref/VDD比。美国专利(申请序号：61/151364，申请日：2009/2/10，代理人编号：T5057-B009)中对可调式VBLref/VDD比值有相关的说明。值得注意的是位线平衡晶体管120a-120c的数目仅为示例，不同实施例可采用不同数量的位线平衡晶体管。
在一实施例中，感测放大器(图未示)可耦接至位线BL及反位线BLB。位线BL及反位线BLB可通过使用一行选择控制线(图未示)及行选择耦合晶体管(图未示)而各自耦接至一全域位线GBL(图未示)及全域反位线GBLB(图未示)。依此方式，存储器单元的多个行可被编排成子阵列并选择性的耦接至该全域位线。
接着介绍存储器单元的存取周期。存储于动态存储器单元中的电荷会随时间而逐渐流失，故必须周期性地刷新(refresh)其存储器单元。时序电路(图未示)可追踪前次存取存储器单元后经过了多少时间，并促使电路依需求刷新这些存储器单元。举例而言，刷新的动作可借由在该存储器单元的复原周期或回写(write back)周期之后执行写入操作而达成。
值得注意的是，存储器单元101a的任何读取动作皆会造成电荷流失。这些单元会在读取周期之后复原或重新写入。该写入动作可以仅仅是一读取周期，但在该周期的“复原区”期间，会将数据写入于其各自的本地位线上。就写入动作而言，写入数据会取代读取数据而写入于存储器单元中。实际的动态存储器装置可包括数以千计(甚至数以百万计)的存储器单元。
图2中，存储器单元101a(如图1所示)的存取周期包括一启动周期及一预充电周期。在一实施例中，若存储器单元101a并非连续地被存取，则该启动周期间可加上一待命期间以便对位线BL及反位线BLB进行预充电。在该待命期间，位线平衡电路110(如图1所示)会提供一位线平衡电压BLEQ至这些位线平衡晶体管120a-120c如图1所示)。在待命期间开始时，位线平衡电压BLEQ将大致等于电源电压，例如，等于内部电源电压VDD。在正常操作下，内部电源电压VDD会被施加于位线平衡晶体管120a-120c之上，并开启位线平衡晶体管120a-120c以使位线BL及反位线BLB的电压大致平衡在位线参考电压VBLref(换句话说，1/2VDD)。在一实施例中采用大约0.9V的标称电压，则位线平衡晶体管120a-120c可具有大约0.47V的临界电压Vth。在一实施例中，存储器单元101a可能落在温度为大约-40℃的工艺-电压-温度(PVT)变动中的SSS角(SSS corner)，其中SSS角表示NMOS、PMOS、以及存储器电路100的存储器晶体管Tc的速度(speed)皆为慢速(slow)。当处于SSS角时，内部电源电压VDD可能降至0.765V，及位线参考电压VBLref可由1/2VDD降至0.383V。可以发现的是，0.765V的内部电压VDD可能无法完全的开启至位线平衡晶体管120a-120c中的任何一个晶体管，造成位线BL及反位线BLB之间存在一电压差ΔVBL(如图2所示)。该电压差ΔVBL将在存取周期时造成感测错误。然而，该内部电源电压VDD却可有效地降低位线平衡晶体管120a-120c的漏电流。
再次参照图2，在检测到一启动信号之后，该位线平衡电路110可在存储器单元101a的存取周期前的待命期间提供一脉冲至该位线平衡晶体管120a-120c。该脉冲可有效地开启位线平衡晶体管120a-120c而大致将位线BL及反位线BLB的电压平衡至元线参考电压VBLref，例如平衡至1/2VDD。在一实施例中，当一时钟信号激发时，该启动信号可被检测到，而芯片使能条带(chip enable bar)及一存储体地址(bank address)也同样被检测到。在其他实施例中，阵列启动信号包括一读取命令、一写入命令、一存储体地址命令、任何启动命令或上述命令的组合。
该脉冲具有一电压ΔVp及一期间Tp。在一实施例中，该电压ΔVp对应于电压差ΔVBL。举例而言，电压差ΔVBL大约为0.09V。该电压ΔVp可大致等于0.09V或更高，因而具有平衡位线BL及反位线BLB的电压的能力。在一实施例中，若使用0.9V的标称电压，则电压ΔVp可大约在0.09V及0.7V之间。在其他实施例中，电压ΔVp可由内部电源电压VDD升高至一电源电压VPP。上述期间Tp大约为200微微秒(picosecond)至500微微秒。在一实施例中，期间Tp大约是300微微秒。此大致平衡的位线BL及反位线BLB可有效的降低电压差ΔVBL所造成的感测错误。值得注意的是，上述脉冲的电压ΔVp及期间Tp仅为示例，本发明所属技术领域的普通技术人员可依据本发明自行修改该电压ΔVp及期间Tp以大体平衡位线BL及反位线BLB的电压。
如上所述，位线平衡电路110(如图1所示)可在阵列启动信号被检测到之前的待命期间提供一内部电源电压。将该内部电源电压VDD施加于位线平衡晶体管120a-120c可有效地降低位线平衡晶体管120a-120c栅极与基体间的漏电流。当检测到阵列启动信号时，位线平衡电路110可提供脉冲以大体平衡位线BL及反位线BLB的电压。位线BL及反位线BLB的电压的大体平衡可有效地避免位线BL及反位线BLB的电压差ΔVBL所造成的感测错误。
参照图2，待命期间后为启动周期。在启动周期中，字线WL会转变成正电压，例如VPP，以使晶体管Tc将电容Cc耦合至位线BL。字线WL可与一地址解码电路(图未示)耦接，该地址解码电路可依照先前提供给存储器阵列101的地址判断存储器阵列101中哪列正被激活。在该字线WL因转换至正电压而被激活一短暂时间后，存取晶体管Tc可将存储器单元101a的电容Cc耦合至位线BL。存储器单元101a的电容Cc耦接至位线BL的部分可称作电荷分享(charge sharing)部。在该电荷分享区中，该位线平衡电路101可提供一低电压，例如VSS或接地，以便将这些位线平衡晶体管120a-120c关闭。若存储器单元101a所存储的数据为逻辑1态，则该电容Cc可在进行电荷分享操作时对位线BL施加一电压。位线BL上会出现一小电压增量作为响应。若存储的数据为逻辑0态，则该电容Cc会自该位线BL减除一电压，举例而言，通过由位线BL向存储器单元101a中电容Cc进行充电的方法达成。
紧接在电荷分享区的是启动周期的感测区间。在该感测区间中，位线平衡电路101会保持在一低电压，例如VSS或接地，以关闭位线平衡晶体管120a-120c。耦接于位线BL的感测放大器S(图未示)会从所选择的存储器单元101a上对该小差动输入电压进行感测。
在感测区间之后为复原区。在复原区中，位线平衡电路101会保持在低电压，例如VSS或接地，以关闭位线平衡晶体管120a-120c。在周期的复原区中，位线BL的电压可从电压Vdd/2(位线BL上的初始电压)与感测到的差动电压之和，提升至逻辑1态的电压，或提升至接近该内部电源电压VDD。反位线BLB的电压则被拉下至一低电压，例如VSS或接地。该位线BL及该反位线BLB分别为逻辑1态及逻辑0态，意即两者皆达到完全的逻辑电压电平。因为字线WL保持在高电压，位线BL的高电压可被耦合至该存储器单元101a。换句话说，存储器单元101a的存取晶体管Tc可将该高电压耦合的该电容Cc，并复原其中的电荷，以便往后对该存储器单元101a再次进行存取。
在启动周期之后为预充电周期，如图2所示。在该预充电周期中，位线平衡电路110(如图1所示)可提供一电源电压，例如VPP，以开启位线平衡晶体管120a-120c，使得位线BL及该反位线BLB的电压大致平衡。字线WL的电压会转换至一电压，例如低于接地的电平VBB。
再次参照图2，若在该预充电周期或该预充电周期的一预定周期Td后未检测到另外的阵列启动信号，则该位线平衡电路110可将该电源电压VPP拉下至一电压态，例如拉下至内部电源电压VDD。上述预定周期Td可称为一时间延迟。在一实施例中，该预定周期Td大约为3毫微秒(nanosecond)或其他适当的时间。因为在该预充电周期或该预定周期Td未检测到阵列启动信号，所以该位线平衡电路110可将该电源电压VPP拉下到该内部电源电压VDD的电平，因而有效地降低位线平衡晶体管120a-120c的漏电流。
在其他实施例中，若预充电周期或该预充电周期的一预定周期Td之后未检测到阵列启动信号，则该位线平衡电路110可将该电源电压VPP拉下至一电压态，例如低于该内部电源电压VDD的接地电平(如图3所示)。检测到其他阵列启动信号，表示正在对该存储器单元101a存储的数据进行连续的存取。由于在该预充电周期或在该预充电周期一预定周期Td后检测到其他的阵列启动信号，故该位线平衡电路110可将该电源电压VPP拉下至一电压，例如VSS或接地以关闭这些平衡晶体管120a-120c。字线WL的电压可被拉高至该电源电压VPP而开启该晶体管Tc以继续对该存储器单元101a进行存取。
图4为位线平衡电路的示意图。在图4中，该位线平衡电路101包括一第一转换检测器401，例如一高至低晶体管检测器，以及包括一第二转换检测器403，例如一低至高晶体管检测器。该转换检测器401及403能够检测该位线平衡电路101的一输入端上的状态转换。该位线平衡电路101包括一第一逻辑门411，例如与该转换检测器401及403的输出端耦接的一OR逻辑门。该第一逻辑门411能够执行一逻辑操作，例如对该转换检测器401及403的输出进行OR逻辑操作。
该位线平衡电路101包括一第一延迟电路405，例如一低至高延迟电路，以及包括一第二延迟电路407，例如一高至低延迟电路。该延迟电路405及407能够将接受自位线平衡电路101的输入端上的状态转换信号予以延迟。该延迟电路405能提供大约200至500微微秒低至高转换延迟。该延迟电路407可提供大约3毫微秒的低至高转换延迟。在一实施例中，该延迟电路405及407及该转换检测器401及403可为分散的电路。在其他实施例中，该延迟电路405及407可分别整合于该转换检测器403及401之中。
参照图4，该位线平衡电路101包括耦接至延迟电路405的输出端的一第一反相器421。该反相器421能够将该延迟电路405的输出予以反相。一第二逻辑门413，例如一NAND逻辑门，可与逻辑门411的输出端、反相器421、及延迟电路407耦接。该逻辑门413能够对该逻辑门411、反相器421、以及延迟电路407的输出执行一逻辑操作，例如，执行一NAND逻辑操作。该位线平衡电路101包括与该反相器421的输出端耦接的一第二反相器423。该反相器423能够将该反相器421的输出予以反相。
该位线平衡电路101包括与逻辑门413、反相器423、以及该延迟电路407的输出端耦接的至少一电平位移器电路415。该电平位移器电路415用以偏移一电源电压的电平，例如将该内部电源电压VDD偏移至其他电源电压，例如VPP。在一实施例中，该电平位移器电路415包括电平位移器415a-415c，分别耦接至逻辑门413、反相器423及该延迟电路407的输出。值得注意的是，图4中电平位移器415a-415c的数目仅为示例，本发明亦包括其他各种形式。
该位线平衡电路101包括一第一型晶体管441，例如一PMOS晶体管。该晶体管441具有一栅极，该栅极耦接至电平位移器电路415的一第一输出端。在一实施例中，该晶体管441的栅极与该电平位移器415a的输出端耦接，并耦接至一第一电源电压，例如VPP。
第二型晶体管443，例如一NMOS晶体管具有一栅极，而该栅极耦接至电平位移器电路415的一第二输出端。在一实施例中，该晶体管的栅极443与电平位移器415b的输出端耦接。该晶体管443耦接至一第二电源电压，例如VSS或接地。
第一型晶体管445可为一PMOS晶体管。该晶体管445具有一栅极，其耦接至电平位移器电路415的第三输出端。在一实施例中，该晶体管的栅极445与电平位移器415c的输出端耦接。该晶体管445耦接至一第三电源电压，例如该内部电源电压VDD。该晶体管441、443、和445耦接至能够提供位线平衡电压BLEQ的位线平衡电路110的输出端。值得注意的是，上述检测器、延迟电路、逻辑门、反相器、电平位移器电路、以及晶体管的数量及型式仅为示例，本发明亦包括其他各种形式。
下文将介绍该位线平衡电路110的相关操作。图4为一范例BLEQ时序图，用以说明对存储器单元数据的非连续性存取。参照图4及图5，一开始，没有检测到任何阵列启动信号。该电平位移器415a可输出一高态的信号ZBLEQ_VPP，用以关闭该晶体管441。该电平位移器415b可输出一低态的信号BLEQ_VSS，用以关闭该晶体管443。该电平位移器415c可输出一低态的信号ZBLEQ_VDD，用以开启该晶体管445。开启的晶体管445可将一电源电压，例如该内部电源电压VDD，耦接至该位线平衡电路101的输出端。该位线平衡电路101可将该内部电源电压VDD提供给该位线平衡晶体管120a-120c(如1图1所示)。
当检测到一阵列启动信号时，该位线平衡电路110的输出端(BLT)将从一低态转换至高态。该电平位移器415一可输出一低态的信号ZBLEQ_VPP，用以开启该晶体管441。该电平位移器415b可输出一低态的信号BLEQ_VSS，用以关闭该晶体管443。该电平位移器415c可输出一高态的信号ZBLEQ_VDD，用以关闭该晶体管445。该开启的晶体管441可将一电源电压，例如该电源电压VPP，耦合至位线平衡电路101的输出端。该位线平衡电路101可将该电源电压VPP提供至该位线平衡晶体管120a-120c(如图1所示)。
如上所述，当检测到该阵列启动信号时，则该位线平衡电路101可提供一脉冲，举例而言，由该内部电压VDD提升至该电源电压VPP的脉冲。该脉冲的期间约为200至500微微秒。如上所述，位线平衡晶体管120a-120c施加该脉冲(从内部电源电压VDD升高)可大致平衡位线BL及反位线BLB的电压(如图1所示)。
在该脉冲之后将发生图2所示的启动周期。该电平位移器415可输出一高态的信号ZBLEQ_VPP，用以关闭该晶体管441。该电平位移器415b可输出一高态的信号BLEQ_VSS，用以开启该晶体管443。该电平位移器415c可输出一高态的信号ZBLEQ_VDD，用以关闭该晶体管445。已开启的晶体管443可将一电源电压，例如一VSS或接地，耦接至位线平衡电路101的输出端。
在图2中所示启动周期之后为该预充电周期。在该预充电周期，位线平衡电路101的输出(BLT)的状态将由高态转换至低态。该电平位移器415可输出一低态的信号ZBLEQ_VPP，用以开启该晶体管441。该电平位移器415b可输出一低态的信号BLEQ_VSS，用以关闭该晶体管443。该电平位移器415c可输出一高态的信号ZBLEQ_VDD，用以关闭该晶体管445。已开启的晶体管441可将一电源电压，例如该电源电压VPP，耦合至位线平衡电路101的输出端。
当在该预充电周期或在该预充电周期的一预定周期后检测到一阵列启动信号时，该电平位移器415可输出一高态的信号ZBLEQ_VPP，用以关闭该晶体管441。该电平位移器415b可输出一高态的信号BLEQ_VSS，用以开启该晶体管443。该电平位移器415c可输出一高态的信号ZBLEQ_VDD，用以关闭该晶体管445。已开启的晶体管443可将一电源电压，例如接地电压，耦接至位线平衡电路101的输出端。对该存储器中数据的存取可以是连续的。
在一实施例中，当该存储器单元中的数据并非被连续存取时，则在该预充电周期或在该预充电周期一预定周期之后将检测不到阵列启动信号，如图6所示。该电平位移器415可输出一高态的信号ZBLEQ_VPP，用以关闭该晶体管441。该电平位移器415b可输出一低态的信号BLEQ_VSS，用以关闭该晶体管443。该电平位移器415c可输出一低态的信号ZBLEQ_VDD，用以开启该晶体管445。已开启的晶体管445可将该内部电源电压VDD耦接至位线平衡电路101的输出端。对该位线晶体管120a-120c(如图1所示)施加该内部电源VDD以作为位线平衡电压BLEQ的作法可有效地降低位线晶体管120a-120c上栅极至基体的漏电流。
图7为包括示范存储器电路的系统的示意图。在图7中，系统700包括耦接至该存储器电路100的一处理器710。该处理器710可存取存储于该存储器电路100的存储器单元101a(如图1所示)的数据。在一实施例中，该处理器710可为处理单元、中央处理单元、数字信号处理器、或其他适合存取存储器电路的数据的处理器。
在一实施例中，该处理器710及该存储器电路100可内建于一系统并与印刷电路版(PCB)耦接而形成一电子组件。该电子组件可为一电子系统，如电脑、无线通信装置、电脑相关周边装置等的一部分。
在一实施例中，具有该存储器电路100的系统700可在一整合电路中提供一完整的系统，以成为所谓的系统单芯片(SOC或SOIC)。该系统单芯片，举例而言，可在单一集成电路中提供用以实施移动电话、个人数字助理(PDA)、数字VCR、数字摄录影机、数字相机、MP3播放器等等功能的所有电路。
本发明虽以较佳实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的改变与润饰，因此本发明的保护范围应当视权利要求随附的权利要求所界定的范围为准。

Claims (15)

1.一种存储器电路，包括：
至少一存储器单元，用以存储代表一数据的一电荷，该存储器单元与一位线对中的一字线及一第一位线耦合；
至少一位线平衡晶体管，耦接于该位线对的该第一位线与一第二位线之间；以及
一位线平衡电路，与该位线平衡晶体管耦接，该位线平衡电路用以在该存储器单元的一存取周期前的一待命期间，提供一脉冲至该位线平衡晶体管，以大体平衡该第一位线及该第二位线的电压。
2.如权利要求1所述的存储器电路，其中该脉冲的一电压差对应至存在于该第一位线及该第二位线之间的一电压差。
3.如权利要求2所述的存储器电路，其中该脉冲的该电压大约为0.1V至0.7V。
4.如权利要求1所述的存储器电路，其中该位线平衡电路用以将该脉冲自一第一电源电压VDD提升至一第二电源电压VPP。
5.如权利要求4所述的存储器电路，其中该位线平衡电路还用以：
在该存储器单元的该存取周期的一预充电周期提供该第二电源电压VPP；以及
将该第二电源电压VPP拉下至一电压态，其中：
若在该预充电周期或在该预充电周期的一预定周期后检测到一阵列启动信号，则该电压态低于该第一电源电压VDD，以及
若在该预充电周期或在该预充电周期的一预定周期后未检测到一阵列启动信号，则该电压态大致等于该第一电源电压VDD。
6.如权利要求5所述的存储器电路，其中该预定周期大约为3毫微秒。
7.如权利要求1所述的存储器电路，其中该脉冲具有大约200至500微微秒的一期间。
8.如权利要求1所述的存储器电路，其中该位线平衡电路包括：
一第一转换检测器，用以检测一启动信号中的一第一转换；
一第二转换检测器，用以检测该启动信号中的一第二差动转换；
一第一逻辑门，与该第一及第二转换检测器的输出端耦接；
一第一延迟电路，用以响应该启动信号的该第一转换；
一第二延迟电路，用以响应该启动信号的该第二转换；
一第一反相器，与该第一延迟电路的输出端耦接；
一第二逻辑门，与该第一逻辑门、该第一反相器、以及该第二延迟电路耦接；
一第二反相器，与该第一反相器的输出端耦接；
至少一电平位移器电路，与该第二逻辑门、该第二反相器、及该第二延迟电路耦接；以及
一第一型的一第一晶体管，该第一晶体管具有与该电平位移器电路的第一输出端耦接的一栅极，其中该第一晶体管用以接收一第一电源电压；
一第二型的一第二晶体管，与该第二晶体管具有与该电平位移器电路的一第二输出端耦接的一栅极，其中该第二晶体管耦接至该第一晶体管；以及
该第一型的一第三晶体管，该第三晶体管具有与该电平位移器电路的一第三输出端耦接的一栅极，其中该第三晶体管用以接收一第二电源电压。
9.一种存储器电路，包括：
至少一存储器单元，用以存储表示一数据的一电荷，该存储器单元与一位线对中的一字线及一第一位线耦合；
至少一位线平衡晶体管，耦接于该位线对的该第一位线与一第二位线之间；以及
位线平衡电路，与该至少一位线平衡晶体管耦接，其中该位线平衡电路包括：
一第一转换检测器，用以检测一启动信号中的一第一转换；
一第二转换检测器，用以检测该启动信号中的一第二差动转换；
一第一逻辑门，与该第一及第二转换检测器的输出端耦接；
一第一延迟电路，用以响应该启动信号的该第一转换；
一第二延迟电路，用以响应该启动信号的该第二转换；
一第一反相器，与该第一延迟电路的输出端耦接；
一第二逻辑门，与该第一逻辑门、该第一反相器、以及该第二延迟电路耦接；
一第二反相器，与该第一反相器的输出端耦接；
至少一电平位移器电路，与该第二逻辑门、该第二反相器、及该第二延迟电路耦接；以及
一第一型的一第一晶体管，该第一晶体管具有与该电平位移器电路的第一输出端耦接的一栅极，其中该第一晶体管用以接收一第一电源电压；
一第二型的一第二晶体管，与该第二晶体管具有与该电平位移器电路的一第二输出端耦接的一栅极，其中该第二晶体管耦接至该第一晶体管；以及
该第一型的一第三晶体管，该第三晶体管具有与该电平位移器电路的一第三输出端耦接的一栅极，其中该第三晶体管用以接收一第二电源电压。
10.一种存取存储器电路的方法，该存储器电路具有至少一存储器单元，用以存储代表一数据的一电荷，该存取存储器电路的方法包括：
在该存储器单元一存取周期前的一待命期间，提供一脉冲至介于一位线对间的至少一位线平衡晶体管以大体平衡该位线对的电压。
11.如权利要求10所述的存取存储器电路的方法，其中提供该脉冲的方法包括将该脉冲由一第一电源电压提升至一第二电源电压。
12.如权利要求11所述的存取存储器电路的方法，其中该第一及第二电源电压的一电压差大约为0.1V至0.7V。
13.如权利要求11所述的存取存储器电路的方法，其中该第一电源电压为一内部电源电压VDD，而该第二电源电压为一电源电压VPP。
14.如权利要求13所述的方法，还包括：
在该存储器单元的该存取周期的一预充电周期中，提供该第二电源电压VPP至该至少一位线平衡晶体管；以及
将提供至该至少一位线平衡晶体管的该第二电源电压VPP拉下至一电压态，其中：
若在该预充电周期或在该预充电周期的一预定周期后检测到一阵列启动信号，则该电压态低于该第一电源电压VDD，以及
若在该预充电周期或在该预充电周期的一预定周期后未检测到一阵列启动信号，则该电压态大体相同于该第一电源电压VDD。
15.如权利要求10所述的存取存储器电路的方法，其中该脉冲具有大约200至500微微秒的一期间。
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