KR20100070273A - 전하 재활용을 이용한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 데이터 버스라인쌍에 제 1 스윙전압을 제공하는 쓰기 드라이버, 상기 데이터 버스라인쌍을 입력 어드레스에 따라 선택된 비트라인쌍에 연결하는 컬럼 선택회로, 및 상기 선택된 비트라인쌍에 연결된 복수의 서브블록들을 포함하되, 상기 복수의 서브블록들 각각은, 상기 선택된 비트라인쌍의 상기 제 1 스윙 전압을 감지 증폭하여 제 2 스윙 전압을 생성하는 쓰기 감지기, 및 상기 제 2 스윙 전압을 제공받는 서브비트라인쌍에 연결되고, 상기 서브비트라인쌍의 상기 제 2 스윙 전압에 따라 데이터가 저장되는 복수의 메모리 셀들을 포함할 것이다.
Figure P1020090028882
반도체 메모리 장치, 전하 재활용, 읽기, 쓰기

Description

전하 재활용을 이용한 반도체 메모리 장치{SRAM USING CHARGE RECYCLING}
본 발명은 전하 재활용 방법을 이용한 저전력 반도체 메모리 장치에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발의 일환으로 수행한 연구로부터 도출된 것이다.[과제관리번호 : 2008-F-024-01, 과제명 : 모바일 플렉시블 입출력 플랫폼]
에스램(SRAM, static random access memory)은 반도체 메모리 장치의 한 종류이다. 주기적으로 내용을 갱신해 주어야 하는 디램(DRAM)과는 달리 메모리 장치에 전원이 공급되는 한 그 내용이 계속 보존된다. 반도체 메모리 장치는 임의 접근 기억 장치(random access memory)이므로 데이터의 쓰고 읽기가 이루어지는 주소와 관계없이 입출력에 걸리는 시간이 일정하다.
일반적으로 에스램에서 각각의 비트들은 네 개의 트랜지스터로 이루어진 두 쌍의 인버터에 저장된다. 두 쌍의 인버터가 0과 1의 값을 안정된 상태로 유지하고 두 개의 접근 트랜지스터가 읽기와 쓰기 기능을 수행한다. 따라서 한 개의 비트를 저장하기 위해 일반적으로 여섯 개의 트랜지스터를 필요로 한다.
고속 에스램은 디램보다 고속이므로, 중앙처리장치 내부의 기억 장치(파이프라인과 프로세서 레지스터, 캐시 등)와 같은 속도를 중요시하는 부분에서 많이 사용된다. 외부 캐시나 디램 버스트 모드 회로, 디지털 신호처리 회로 등에서도 사용된다. 저속의 저용량 에스램은 배터리로 작동하는 백업 메모리처럼 저전력과 낮은 비용이 중요한 부분에서 많이 사용된다. 에스램은 디램에 비해 집적도가 낮기 때문에 개인용 컴퓨터의 메인 메모리와 같은 고용량의 값싼 기억 장치에는 적당하지 않다.
에스램의 전력 소모는 클록 주파수에 많이 의존한다. 고속 반도체 메모리 장치는 디램보다 훨씬 전력 소모가 크고, 설계에 따라 최고 수 와트까지 소모할 수 있다. 반면에, 개인용 컴퓨터 메인보드의 CMOS 메모리 같은 곳에 사용되는 에스램은 입출력이 없는 상태에서는 수 마이크로와트 정도의 적은 전력만으로도 내용을 유지할 수 있다.
에스램은 셀에 데이터를 저장, 읽기 동작 시 매 동작마다 비트라인을 주기적으로 충,방전시켜야 한다. 비트라인은 큰 캐패시턴스를 갖고 있기 때문에 충, 방전하기 위해서는 큰 전력이 소모된다. 또한, 안정적인 동작을 하기 위해서는 에스램 셀이 충분한 읽기 안정성(Stability)과 쓰기 마진(Margin)를 가질 필요가 있다.
본 발명의 목적은 읽기 혹은 쓰기 동작시 전력 소비를 줄일 수 있는 반도체 메모리 장치을 제공하는데 있다.
본 발명의 또 다른 목적은 읽기 혹은 쓰기 동작시 공급 전압 및 스윙 전압을 낮출 수 있는 반도체 메모리 장치을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 데이터 버스라인쌍에 제 1 스윙전압을 제공하는 쓰기 드라이버, 상기 데이터 버스라인쌍을 입력 어드레스에 따라 선택된 비트라인쌍에 연결하는 컬럼 선택회로, 및 상기 선택된 비트라인쌍에 연결된 복수의 서브블록들을 포함하되, 상기 복수의 서브블록들 각각은, 상기 선택된 비트라인쌍의 상기 제 1 스윙 전압을 감지 증폭하여 제 2 스윙 전압을 생성하는 쓰기 감지기, 및 상기 제 2 스윙 전압을 제공받는 서브비트라인쌍에 연결되고, 상기 서브비트라인쌍의 상기 제 2 스윙 전압에 따라 데이터가 저장되는 복수의 메모리 셀들을 포함할 것이다.
실시 예에 있어서, 상기 제 1 스윙 전압은 상기 제 2 스윙 전압보다 낮을 것이다.
제 1 항에 있어서, 상기 반도체 메모리 장치는, 읽기 동작시 상기 복수의 메모리 셀들 중에서 활성화된 메모리 셀에 저장된 데이터에 따라 상기 선택된 비트라인쌍으로 제 3 스윙 전압을 제공하는 읽기 드라이버, 및 상기 컬럼 선택회로에 의 해 상기 선택된 비트라인쌍과 상기 데이터 버스라인쌍이 연결되고, 상기 데이터 버스라인쌍의 상기 제 3 스윙 전압을 감지 증폭하여 제 4 스윙 전압을 생성하는 읽기 감지기를 더 포함할 것이다.
실시 예에 있어서, 상기 제 3 스윙 전압은 상기 제 4 스윙 전압보다 낮을 것이다.
실시 예에 있어서, 상기 비트라인쌍은 계층 구조의 비트라인으로 구현될 것이다.
실시 예에 있어서, 상기 복수의 메모리 셀들은 래치 구조로 구현될 것이다.
본 발명의 실시 예에 따른 또 다른 반도체 메모리 장치는, 제 1 비트라인쌍에 연결된 제 1 메모리 셀, 상기 제 1 비트라인쌍과 이웃하는 제 2 비트라인쌍에 연결된 제 2 메모리셀, 상기 제 1 비트라인쌍에 쓰기 전압을 제공하기 위한 제 1 쓰기 드라이버, 및 상기 제 2 비트라인쌍에 쓰기 전압을 제공하기 위한 제 2 쓰기 드라이버를 포함하되, 쓰기 동작시 상기 제 1 쓰기 드라이버에서 사용된 전하가 상기 제 2 쓰기 드라이버에서 재활용되도록 상기 제 1 비트라인쌍 중 어느 하나는 상기 제 2 비트라인쌍 중 어느 하나에 전기적으로 연결될 것이다.
실시 예에 있어서, 상기 제 1 메모리 셀에 연결되고, 상기 제 1 메모리 셀에 저장된 데이터에 따라 상기 제 1 비트라인쌍으로 읽기 전압을 제공하기 위한 제 1 읽기 드라이버, 및 상기 제 2 메모리 셀에 연결되고, 상기 제 2 메모리 셀에 저장된 데이터에 따라 상기 제 2 비트라인쌍으로 읽기 전압을 제공하기 위한 제 2 읽기 드라이버를 포함하되, 읽기 동작시 상기 제 1 읽기 드라이버에서 사용된 전하가 상 기 제 2 읽기 드라이버에서 재활용되도록 상기 제 1 비트라인쌍 중 어느 하나는 상기 제 2 비트라인쌍 중 어느 하나에 전기적으로 연결될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 반도체 메모리 장치는 읽기 혹은 쓰기 동작시 전하 재활용(Charge Recycle) 기법으로 비트라인 및 데이터 버스라인을 제어함으로써 공급 전압 및 스윙 전압의 레벨을 낮출 수 있게 될 것이다. 그 결과로써, 본 발명의 반도체 메모리 장치는 종래의 그것과 비교하여 전력 소비가 줄어들게 될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치을 보여주는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 프리디코더(120), 워드라인 디코더(130), 컬럼 선택회로(140), 제어회로(150), 입출력회로(160), 및 보상회로(170)을 포함할 것이다. 본 발명의 반도체 메모리 장치(100)은 읽기/쓰기 동작시 전하 재활용 기법으로 비트라인 혹은 데이터 버스라인이 충/방전되게 하는 메모리 셀 어레이(110) 및 입출력회로(160)를 구비할 것이다.
도 1에 도시된 반도체 메모리 장치(100)은 에스램(SRAM)이다. 그러나 본 발명의 반도체 메모리 장치(100)이 반드시 에스램에 국한될 필요는 없다. 본 발명의 반도체 메모리 장치(100)는 전하 재활용 기법을 이용하여 비트라인 혹은 데이터 버스라인을 충/방전할 수 있는 메모리 장치이면 될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBR)을 포함할 것이다. 각 메모리 블록들(MB1~MBR)은 제어회로(150)으로부터 생성된 타이밍 제어 신호에 의해 제어될 것이다.
메모리 블록들(MB1~NBR) 각각은 복수의 비트라인 유닛들(BU1~BUN)을 포함할 것이다. 비트라인 유닛들(BU1~BUN) 각각은 비트라인쌍들((BL1,/BL1) ~(BLN,/BLN)) 각각에 연결된 복수의 서브 블록들(SB1~SBM)을 포함할 것이다.
아래에서는 설명의 편의를 위하여 하나의 서브블록(SB1)에 대하여 설명하도록 하겠다. 서브 블록(SB1)은 쓰기 감지기(111), 읽기 드라이버(112), 및 복수의 메모리 셀들을 포함할 것이다. 여기서, 복수의 메모리 셀들은 래치 구조로 구현될 것이다.
쓰기 감지기(111)는 비트라인(BL1)과 상보 비트라인(/BL1) 사이에 연결될 것이다. 쓰기 감지기(111)는 워드 단위의 데이터에 대한 쓰기 동작시 비트라인(BL1)과 상보 비트라인(/BL1) 사이의 스윙 전압을 감지하고, 상기 감지된 스윙 전압을 증폭하여 서브비트라인(SBL1) 및 상보 서브비트라인(/SBL1)에 전송할 것이다. 즉, 쓰기 감지기(111)는 쓰기 동작시 비트라인들(BL1,/BL1)으로 낮은 전압으로 스윙하더라도, 데이터가 안정적으로 메모리 셀에 저장될 것이다.
읽기 드라이버(112)는 비트라인(BL1)과 상보 비트라인(/BL1) 사이에 연결될 것이다. 본 발명의 읽기 드라이버(112)는 인접한 비트라인 유닛(BU2)의 읽기 드라이버에 전기적으로 연결될 것이다. 이로써, 비트라인 유닛들(BU1~BUN)의 읽기 드라이버들이 서로 전하 재활용을 할 수 있게 될 것이다. 자세한 설명은 도 5에서 하도 록 하겠다.
프리디코더(120)는 외부로부터 K(여기서 K는 정수) 비트의 어드레스(ADDR)를 입력받아 블록 디코딩을 수행하여 블록 어드레스를 생성할 것이다. 즉, 프리디코더(120)는 어드레스(ADDR)을 입력받아 활성화될 메모리 블록을 결정할 것이다.
워드라인 디코더(130)는 프리디코더(120)로부터 생성된 블록 어드레스 및 제어회로(150)의 제어신호를 입력받아 복수의 블록들(BLK1~BLKR) 중 어느 하나의 워드라인을 선택할 것이다.
컬럼 선택회로(140)는 제어회로(150)의 제어에 따라 선택된 블록의 비트라인들((BL1,/BL1)~(BLN,/BLN))과 데이터 버스라인들((DB1~/DB1)~(DBN,/DBN))을 연결할 것이다.
제어회로(150)는 반도체 메모리 장치(100)의 전반적인 동작을 제어할 것이다.
입출력회로(160)는 쓰여질 데이터 혹은 읽혀진 데이터를 임시로 저장할 것이다. 입출력회로(160)는 복수의 쓰기 드라이버들 및 복수의 읽기 감지기들을 포함할 것이다.
아래에서는 설명의 편의를 위하여 하나의 읽기 감지기(161) 및 쓰기 드라이버(162)에 대하여 설명하도록 하겠다.
읽기 감지기(161)는 데이터 버스라인(DB1) 및 상보 데이터 버스라인(/DB1) 사이에 연결될 것이다. 읽기 감지기(161)는 읽기 동작시 상기 데이터 버스라인(DB1) 및 상보 데이터 버스라인(/DB1) 사이의 전압을 감지 증폭하는 역할을 수행 할 것이다. 이때, 상기 데이터 버스라인들(DB1,/DB1) 각각은 컬럼 선택회로(140)에 따라 선택된 비트라인들과 연결될 것이다. 결과적으로, 읽기 감지기(161)은 이렇게 선택된 비트라인들로 스윙하는 전압을 감지 증폭할 것이다.
쓰기 드라이버(161)은 데이터 버스라인(DB1) 및 상보 데이터 버스라인(/DB1) 사이에 연결될 것이다. 쓰기 드라이버(162)는 입력 데이터 패턴에 따라 데이터 버스라인들(DB1,/DB1)을 낮은 전압으로 스윙할 것이다. 또한, 쓰기 드라이버(162)는 전하 재활용 동작을 위해 인접한 쓰기 드라이버와 연결됨으로써 전하를 재활용할 수 있을 것이다. 자세한 설명은 도 3에서 하도록 하겠다.
보상회로(170)는 전하 재활용 동작을 위한 기준 전압들을 생성하고, 일정하게 유지되도록 할 것이다.
본 발명의 반도체 메모리 장치(100)은 비트라인의 커패시턴스를 줄이기 위해서 비트라인들이 계층구조(Hierarchical architecture)로 구현될 것이다. 이러한 계층 구조를 사용함으로써, 비트라인 커패시턴스가 줄어들게 될 것이다. 종래의 반도체 메모리 장치의 비트라인 커패시턴스는 메탈로 구성된 비트라인 커패시턴스와 비트라인에 연결된 트랜지스터의 드레인 커패시턴스의 합이었다. 하지만, 본 계층 구조의 비트라인이 사용되면, 비트라인의 커패시턴스는 메탈 커패시턴스로만 구성될 것이다. 이 때문에 전체적인 비트라인 커패시턴스가 줄어들 것이다.
또한, 본 발명의 반도체 메모리 장치(100)에서는 큰 커패시턴스를 갖는 비트라인에서는 낮은 스윙 전압으로 동작하고, 낮은 커패시턴스를 갖는 서브비트라인에서는 높은 스윙 전압으로 동작할 것이다. 이로써, 본 발명의 반도체 메모리 장 치(100)은 전력 소모가 줄어들 것이다.
전하 재활용 기법을 사용하기 위해서는, 본 발명에서는 각 전압들의 기준이 될 기준 전압들이 필요하다. 시뮬레이션을 통해 전력 소모가 적으며, 정확하고 빠른 동작을 위한 전하 재활용 회수는 8번임이 확인되었다. 아래에서는 설명의 편의를 위하여, 전하 재활용 회수(N)는 8개의 기준 전압들을 사용하여 전하 재활용 기법을 사용하는 반도체 메모리 장치에 대하여 설명하도록 하겠다. 다른 말로, 본 발명의 반도체 메모리 장치에서는 8번의 전하 재활용 동작이 수행되고, 전력 소비는 1/82 =1/64만큼 줄어들게 될 것이다. 추가된 드라이버(읽기 드라이버,쓰기 드라이버)의 전력소모가 있지만, 그것은 크지 않다.
본 발명에 따른 반도체 메모리 장치(100)은 쓰기/읽기 동작시 전하 재활용을 할 수 있도록 읽기 드라이버 및 쓰기 드라이버를 구비할 것이다. 이로써, 비트라인들 및 데이터 버스라인들에 제공되는 전압 레벨을 낮출 수 있게 될 것이다. 그 결과로써, 본 발명의 반도체 메모리 장치(100)은 전력 소비가 줄어들게 될 것이다.
도 2는 본 발명의 기준 전압들을 생성하는 보상회로에 대한 실시 예이다. 도 2를 참조하면, 보상회로(170)는 기준 전압들을 일정하게 생성되도록 할 것이다. 예를 들어, 기준 전압이 흔들릴 때마다 기준 발생기들(171~17N) 각각에 포함된 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)가 동작하여 전압이 일정하게 유지되도록 구현될 것이다.
전하 재활용 동작을 위해 기준 전압이 일정하게 유지되어야 할 것이다. 기준 전압이 흔들릴 경우에는 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)가 동작함으로써 전압이 유지될 것이다. 예를 들어, 전압이 올라갈 경우에는 피모스 트랜지스터(PM)이 턴온됨으로써 전압이 떨어지게 될 것이고, 전압이 낮아질 경우에는 엔모스 트랜지스터(NM)이 턴온됨으로써 전압이 올라가게 될 것이다.
쓰기 동작시, 출력 회로를 통해 8비트의 데이터가(1 혹은 0)가 쓰기 드라이버(162)로 입력될 것이다. 각 데이터는 데이터의 패턴에 따라 쓰기 변화 재생 활성화 신호(WCRE)와 조합됨으로써, 비트라인에 '1' 및 '0' 중 어느 하나의 데이터가 전송될 지가 결정될 것이다. 여기서 기준 전압들(VCR<N>~VCR<N>)은 데이터 버스라인의 공급전압으로 사용된다. 전원전압(VDD) 사용시 K번째 기준 전압(VCR<K>)은 {1-(K-0.5)/N} > VDD 이다. 전원전압(VDD)는 1.8V이고 N이 8일 때, 근접한 기준전압의 차이는 대략 200mV이고, 전하 재활용에 의한 비트라인들 및 데이터 버스라인들의 스윙 전압은 200mV가 될 것이다. 8번의 전하 재활용에 맞춰 8개의 기준 전압들이 만들어졌고, 각 기준 전압들은 전하 재활용을 위한 기준 전압으로 사용될 것이다.
만약, 데이터 '1'일 경우에는 비트라인이 높은 기준 전압과 연결됨으로 '1'의 데이터를 갖게 되고, 데이터 '0'일 경우에는 비트라인이 낮은 기준 전압과 연결되어 '0'의 데이터를 갖게 될 것이다.
사용된 전하가 재활용되기 위해서는 다음 단계로 이동해야 할 것이다. 이를 위해 이 기준 전압을 다음 셀 블록과 서로 공유함으로써 전하가 다음 단계에서 재활용될 수 있는 것이다.
도 3은 본 발명의 실시 예에 따른 쓰기 드라이버를 보여주는 도면이다. 도 3을 참조하면, 쓰기 드라이버(162)는 다음과 같이 동작할 것이다.
쓰기 전하 재활용 활성신호(WCRE:Write Charge Recycle Enable)가 활성화되면, 입력 데이터(DIN)의 값에 따라서 트랜지스터들(M1~M4)가 턴온될 것이다. 만약, 입력 데이터(DIN)가 '1'이면, 제 1 및 제 4 트랜지스터들(M1,M4)가 턴온될 것이다. 이에 데이터 버스라인(DB1)은 기준 전압(VCR<1>)에 연결되고, 상보 데이터 버스라인(/DB1)은 기준 전압(VCR<2>)에 연결될 것이다. 그 결과로써, 데이터 버스라인(DB1)과 데이터 버스라인(/DB1)은 VCR<1>와 VCR<2>의 낮은 전압 레벨로 스윙할 것이다.
만약, 입력 데이터(DIN)가 '0'이면, 제 2 및 제 3 트랜지스터들(M2,M3)가 턴온될 것이다. 이에 데이터 버스라인(DB1)은 기준 전압(VCR<2>)에 연결되고, 상보 데이터 버스라인(/DB1)은 기준 전압(VCR<1>)에 연결될 것이다. 그 결과로써, 데이터 버스라인(DB1)과 데이터 버스라인(/DB1)은 VCR<2>와 VCR<1>의 낮은 전압 레벨로 스윙할 것이다.
본 발명의 쓰기 드라이버는 쓰기 동작시 입력 데이터에 따라 데이터 버스라인 혹은 상보 데이터라인 중 어느 하나가 인접한 쓰기 드라이버의 데이터 버스라인 혹은 상보 데이터 버스라인 중 어느 하나에 연결될 것이다. 이로써, 쓰기 드라이버에서 사용된 전하가 인접한 쓰기 드라이버에서 사용되도록 구현될 것이다.
도 4는 본 발명의 실시 예에 따른 쓰기 감지기를 보여주는 도면이다. 도 4를 참조하면, 쓰기 감지기(161)는 다음과 같이 동작할 것이다.
쓰기 감지기(161)는 비트라인들(BL1,/BL1)에 스윙하는 전압을 증폭하여 서브비트라인들(SBL1,/SBL1)으로 전송할 것이다. 이로써, 증폭된 데이터가 셀에 안정적으로 저장될 것이다.
아래에서는 설명의 편의를 위하여, 제 1 비트라인 유닛(BU1)에 속하는 메모리 셀에 대한 쓰기 동작에 한정하여 설명하도록 하겠다.
입력 데이터에 따라 비트라인은 낮은 스윙 전압으로 스윙될 것이다. 이때 쓰기 감지기(111)는 비트라인들(BL,/BL1)에 스윙되는 전압을 감지 증폭하여 서브비트라인들(SBL1,/SBL1)에 전송할 것이다. 그 결과로써 서브비트라인들(SBL1,/SBL1)은 높은 스윙전압을 스윙할 것이다. 이때 워드라인 디코더(130)에 의해서 워드라인(WL)이 활성화될 것이다. 활성화된 워드라인에 의해 선택된 메모리 셀은 서브비트라인들(SBL1,/SBL1)에 스윙되는 높은 스윙전압에 따른 데이터가 저장될 것이다. 이로써, 데이터가 보다 안정적으로 저장될 것이다.
도 5은 본 발명의 실시 예에 따른 읽기 드라이버를 보여주는 도면이다. 도 5를 참조하면, 읽기 드라이버(112)는 도 3에 도시된 쓰기 드라이버와 비슷하게 구현될 것이다.
읽기 전하 재활용 활성신호(RCRE:Read Charge Recycle Enable)가 활성화되면, 서브비트라인들(SBL1,/SBL1)의 값에 따라서 트랜지스터들(M1~M4)가 턴온될 것이다. 만약, 서브비트라인들(SBL1,/SBL1)으로부터 감지된 데이터가 '1'이면, 제 1 및 제 4 트랜지스터들(M1,M4)가 턴온될 것이다. 이에 비트라인(BL1)은 기준 전압(VCR<1>)에 연결되고, 상보 비트라인(/BL1)은 기준 전압(VCR<2>)에 연결될 것이 다. 그 결과로써, 비트라인(BL1)과 비트라인(/BL1)은 VCR<1>과 VCR<2>의 낮은 전압 레벨로 스윙할 것이다.
만약, 서브비트라인들(SBL1,/SBL1)으로부터 감지된 데이터가 '0'이면, 제 2 및 제 3 트랜지스터들(M2,M3)가 턴온될 것이다. 비트라인(BL1)은 기준 전압(VCR<2>)에 연결되고, 상보 비트라인(/BL1)은 기준 전압(VCR<1>)에 연결될 것이다. 그 결과로써, 비트라인(BL1)과 비트라인(/BL1)은 VCR<2>과 VCR<1>의 낮은 전압 레벨로 스윙할 것이다.
만약, 서브비트라인들(SBL1,/SBL1)으로부터 감지된 데이터가 '0'이면, 비트라인(BL1)과 상보 비트라인(/BL1) 사이의 전압 차이는 0V가 될 것이다.
본 발명의 읽기 드라이버는 읽기 동작시 데이터에 따라 비트라인 혹은 상보 비트라인 중 어느 하나가 인접한 읽기 드라이버의 비트라인 혹은 상보 비트라인 중 어느 하나에 연결될 것이다. 이로써, 읽기 드라이버에서 사용된 전하가 인접한 읽기 드라이버에서 사용되도록 구현될 것이다.
도 6은 본 발명의 실시 예에 따른 읽기 감지기를 보여주는 도면이다. 도 6을 참조하면, 읽기 감지기(161)는 도 4에 도시된 쓰기 감지기와 비슷하게 구현될 것이다.
아래에서는 설명의 편의를 위하여, 제 1 비트라인 유닛(BU1)의 메모리 셀에 대한 읽기 동작으로 한정하여 설명하도록 하겠다. 읽기 감지기(161)는 읽기 활성화 신호(RSAE)에 응답하여 데이터 라인들(DB1,/DB1)을 감지 증폭하여 읽혀진 데이터(DOUT)를 출력할 것이다.
본 발명의 반도체 메모리 장치(100)에서는 동시에 12비트의 어드레스가 로우 디코더와 컬럼 디코더로 입력되고, 이를 앤드 조합히야 사용될 메모리 셀의 로우 어드레스가 결정될 것이다. 8개의 로우 디코더 입력 데이터는 총 256개의 워드라인 중 하나를 결정해줄 것이다. 4개의 컬럼 디코더 입력 데이터는 16개의 블록 열 중에서 어느 하나를 결정해줄 것이다.
읽기 동작은 워드라인이 활성화되면, 셀에 저장된 데이터가 높은 스윙전압으로 데이터가 서브비트라인(SBL1,/SBL1)에 전송될 것이다. 전하 재활용 읽기 드라이버(112)가 동작하면서 서브비트라인들(SBL1,/SBL1)의 데이터 패턴에 따라 비트라인들(BL1,/BL1)을 낮은 스윙전압으로 동작시킬 것이다. 전하 재활용 쓰기 드라이버(162)와 마찬가지로 비트라인들(BL1,/BL1)에서 사용된 전하를 인접한 블록에서 재활용하도록 연결되어 있을 것이다.
비트라인들(BL1,/BL1)에 데이터가 전송되고(스윙 전압이 인가됨) 컬럼 선택회로(140)가 동작하면, 비트라인들(BL1,/BL1)과 데이터 버스라인들(DB1,/DB1)이 서로 연결될 것이다. 이때 데이터 버스라인들(DB1,/DB1)은 읽기 감지기(161)와 연결됨으로써, 데이터가 높은 스윙전압으로 증폭되어 출력될 것이다.
상술 된 바와 같이, 본 발명에 따른 읽기/쓰기 동작은 비트라인들 혹은 데이터 버스라인들이 낮은 전압으로 스윙되도록 구현될 것이다.
도 7은 본 발명의 쓰기 동작시 제어 신호의 동작 파형도의 실시 예를 보여주는 도면이다. 도 1 내지 도 7을 참조하면, 반도체 메모리 장치(100)의 쓰기 동작은 다음과 같이 진행될 것이다.
쓰기 동작시 데이터(DIN)가 입력된 후, 쓰기 전하 재활용 활성화 신호(WCRE)가 활성화될 것이다. 이에 비트라인들((BL1,/BL1)...(BLN,/BLN))은 낮은 전압으로 스윙할 것이다. 비트라인((BL1,/BL1)...(BLN,/BLN))에 쓰여질 데이터가 완전히 로딩 된 후에는, 쓰기 감지 증폭 활성화 신호(WSAE:Write Sense Amplifier Enable)가 활성화될 것이다. 이에, 서브비트라인(SBL<1:N>,/SBL<1:N>)은 높은 전압으로 스윙될 것이다. 이때 워드라인이 활성화된 셀에 입력된 데이터(DIN)가 저장될 것이다.
도 8은 본 발명의 읽기 동작시 제어 신호의 동작 파형도의 실시 예를 보여주는 도면이다. 도 1 내지 6 및 도 8을 참조하면, 반도체 메모리 장치(100)의 읽기 동작은 다음과 같이 진행될 것이다.
비트라인(((BL1,/BL1)...(BLN,/BLN))과 서브비트라인(SBL<1:N>,/SBL<1:N>) 은 제어 신호에 의해 제어될 것이다. 읽기 동작시 셀에 저장된 데이터(A, B)는 워드라인(WL)이 활성화될 때 미리 충전되어있는 서브비트라인으로 로딩될 것이다. 이때 서브비트라인은 높은 전압으로 스윙될 것이다.
데이터가 완전히 로딩될 때, 읽기 전하 재활용 활성화 신호(RCRE)가 활성화될 것이다. 이에, 비트라인는 낮은 전압으로 스윙될 것이다.
비트라인에 데이터가 완전히 로딩된 후에, 읽기 감지 증폭 활성화 신호(RCSA)가 활성화될 것이다. 이에, 읽기 감지기(161)에 의해 읽혀진 데이터(DOUT)가 출력될 것이다.
반도체 메모리 장치(100)은 매 동작마다 주기적으로 큰 커패시턴스를 갖는 비트라이과 데이터 버스라인을 충/방전해야 한다. 이때문에, 비트라인과 데이터 버 스라인에서의 전력소모가 매우 큰 메모리이다.
본 발명의 반도체 메모리 장치(100)은 쓰기 동작시 혹은 읽기 동작시 비트라인과 데이터 버스라인에서 전하 재활용 기법을 이용함으로써 전력 소모를 줄일 수 있게 될 것이다. 종래의 반도체 메모리 장치에서는 전하를 한번만 사용하고 버렸으나, 본 발명의 전하 재활용 기법은 한번 사용한 전하를 다른 셀을 동작시키는데 다시 사용할 것이다. 이로써, 비트라인과 데이터 버스라인 사이의 전력 소모가 크게 줄어들 것이다.
또한, 본 발명의 반도체 메모리 장치(100)은 쓰기 동작시 필요한 부분에서만 높은 스윙 전압을 사용함으로써, 데이터가 안정적으로 저장될 것이다. 이는 성능은 유지하면서 전력 소모를 줄일 수 있다는 이점이 될 것이다.
본 발명에 따른 전하 재활용 기법은 반도체 메모리 장치에 국한되지 않을 것이다. 본 발명의 전하 재활용 기법은 다양한 디지털 집적회로에서 저전력으로 동작하는 회로 설계에 적용될 수 있을 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치을 보여주는 블록도이다.
도 2는 도 1에 도시된 보상회로에 대한 실시 예를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 쓰기 드라이버를 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 쓰기 감지기를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 읽기 드라이버를 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 읽기 감지기를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 쓰기 방법을 보여주는 파형도이다.
도 8은 본 발명의 실시 예에 따른 읽기 방법을 보여주는 파형도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 프리디코더 130: 워드라인 디코더
140: 컬럼 선택회로 150: 제어회로
160: 입출력 버퍼 170: 보상회로
111: 쓰기 감지기 112: 읽기 드라이버
161: 읽기 감지기 162: 쓰기 드라이버

Claims (8)

  1. 데이터 버스라인쌍에 제 1 스윙전압을 제공하는 쓰기 드라이버;
    상기 데이터 버스라인쌍을 입력 어드레스에 따라 선택된 비트라인쌍에 연결하는 컬럼 선택회로; 및
    상기 선택된 비트라인쌍에 연결된 복수의 서브블록들을 포함하되,
    상기 복수의 서브블록들 각각은,
    상기 선택된 비트라인쌍의 상기 제 1 스윙 전압을 감지 증폭하여 제 2 스윙 전압을 생성하는 쓰기 감지기; 및
    상기 제 2 스윙 전압을 제공받는 서브비트라인쌍에 연결되고, 상기 서브비트라인쌍의 상기 제 2 스윙 전압에 따라 데이터가 저장되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스윙 전압은 상기 제 2 스윙 전압보다 낮은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는,
    읽기 동작시 상기 복수의 메모리 셀들 중에서 활성화된 메모리 셀에 저장된 데이터에 따라 상기 선택된 비트라인쌍으로 제 3 스윙 전압을 제공하는 읽기 드라 이버; 및
    상기 컬럼 선택회로에 의해 상기 선택된 비트라인쌍과 상기 데이터 버스라인쌍이 연결되고, 상기 데이터 버스라인쌍의 상기 제 3 스윙 전압을 감지 증폭하여 제 4 스윙 전압을 생성하는 읽기 감지기를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 3 스윙 전압은 상기 제 4 스윙 전압보다 낮은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 비트라인쌍은 계층 구조의 비트라인으로 구현되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 래치 구조로 구현되는 반도체 메모리 장치.
  7. 제 1 비트라인쌍에 연결된 제 1 메모리 셀;
    상기 제 1 비트라인쌍과 이웃하는 제 2 비트라인쌍에 연결된 제 2 메모리셀;
    상기 제 1 비트라인쌍에 쓰기 전압을 제공하기 위한 제 1 쓰기 드라이버; 및
    상기 제 2 비트라인쌍에 쓰기 전압을 제공하기 위한 제 2 쓰기 드라이버를 포함하되,
    쓰기 동작시 상기 제 1 쓰기 드라이버에서 사용된 전하가 상기 제 2 쓰기 드 라이버에서 재활용되도록 상기 제 1 비트라인쌍 중 어느 하나는 상기 제 2 비트라인쌍 중 어느 하나에 전기적으로 연결되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 셀에 연결되고, 상기 제 1 메모리 셀에 저장된 데이터에 따라 상기 제 1 비트라인쌍으로 읽기 전압을 제공하기 위한 제 1 읽기 드라이버; 및
    상기 제 2 메모리 셀에 연결되고, 상기 제 2 메모리 셀에 저장된 데이터에 따라 상기 제 2 비트라인쌍으로 읽기 전압을 제공하기 위한 제 2 읽기 드라이버를 포함하되,
    읽기 동작시 상기 제 1 읽기 드라이버에서 사용된 전하가 상기 제 2 읽기 드라이버에서 재활용되도록 상기 제 1 비트라인쌍 중 어느 하나는 상기 제 2 비트라인쌍 중 어느 하나에 전기적으로 연결되는 반도체 메모리 장치.
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