KR100292701B1 - 고속으로워드선을연속적으로선택하여테스트할수있는반도체기억장치 - Google Patents

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신 세키야
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명에 따르면, 외부 신호의 변화 주기보다 짧은 주기로 행을 선택할 수 있는 반도체 기억 장치를 제공할 수 있다.
본 발명의 반도체 기억 장치에 있어서, 특수 동작 모드가 선택되었을 때, 셀프 리프레쉬의 주기를 지정하는 리프레쉬 발진 회로(6c)보다 짧은 주기로 발진하는 테스트 발진 회로(6i)를 외부의 로우 어드레스 스트로브 신호(/RAS)에 따라 활성화하여, 선택기(6j)를 거쳐 내부 로우 어드레스 스트로브 신호로서 행계 제어 회로(6k)에 인가한다. 이와 같이, 로우 어드레스 스트로브 신호 /RAS의 주기보다 짧은 주기로 내부 로우 어드레스 스트로브 신호를 활성화시켜 행 선택을 실행할 수 있다.

Description

고속으로 워드선을 연속적으로 선택하여 테스트할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WHICH CAN BE TESTED WHILE SELECTING WORD LINES SUCCESSIVELY AT HIGH SPEED}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 특수 동작 모드시 내부에서 고속으로 행 선택을 실행하기 위한 회로 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 다이나믹형 반도체 기억 장치의 메모리 셀의 데이터 유지 특성을 테스트하기 위한 구성에 관한 것이다.
도 37은 종래의 다이나믹형 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 다이나믹형 반도체 기억 장치는 메모리 셀의 기억 데이터의 리프레쉬가 주기적으로 실행되는 기억 장치이며, 가상 스태틱·랜덤·액세스·메모리(VSRAM), 의사 스태틱·랜덤·액세스·메모리(PSRAM) 및 다이나믹·랜덤·액세스·메모리(DRAM) 중 어느 것이어도 무방하지만, 도 37에 있어서는 다이나믹·랜덤·액세스·메모리의 구성이 일례로서 도시된다.
도 37에 있어서 다이나믹형 반도체 기억 장치(1)는, 외부 제어 신호 입력 단자(노드)(2∼5)를 거쳐 인가되는 외부 제어 신호, 즉 기입 인에이블 신호 /W, 출력 인에이블 신호 /OE, 로우 어드레스 스트로브 신호 /RAS, 및 컬럼 어드레스 스트로브 신호 /CAS를 수신하여 내부 제어 신호를 발생하는 제어 회로(6)와, 행렬 형상으로 배치되는 복수의 다이나믹형 메모리 셀을 갖는 메모리 어레이(7)와, 어드레스 신호 입력 단자(노드)(8)를 거쳐 인가되는 외부 어드레스 신호 A0∼Ai를 수신하여, 제어 회로(6)의 제어하에서 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 발생시키는 어드레스 버퍼(9)와, 제어 회로(6)의 제어하에서 리프레쉬 동작시에 리프레쉬되어야 할 행을 지정하는 리프레쉬 행 어드레스 신호를 발생하는 내부 어드레스 발생 회로(10)와, 제어 회로(6)의 제어하에서 어드레스 버퍼(9) 및 내부 어드레스 발생 회로(10)로부터의 어드레스 신호 중 어느 하나를 선택적으로 통과시키는 멀티플렉서(11)와, 제어 회로(6)의 제어하에서 활성화되고, 멀티플렉서(11)로부터 인가된 내부 행 어드레스 신호를 디코드하여, 메모리 어레이(7)의 어드레스 지정된 행(워드선)을 선택하는 로우 디코더(12)를 포함한다.
신호 /W는 활성화시(L 레벨) 데이터 기입을 지정한다. 신호 /OE는 활성화시 데이터 출력을 지정하여, 이후에 설명하는 출력 버퍼를 동작 상태로 한다. 로우 어드레스 스트로브 신호 /RAS는 이 반도체 기억 장치에 액세스가 행해지는 것을 지시하는 신호로서, DRAM의 내부 동작을 개시시키고, 또한 내부 동작의 활성 기간을 결정한다. 이 로우 어드레스 스트로브 신호 /RAS의 활성화시, 로우 디코더(12) 등의, 메모리 어레이(7)의 행을 선택하는 동작에 관련된 회로(행계 회로)가 활성 상태로 된다. 컬럼 어드레스 스트로브 신호 /CAS는, 메모리 어레이(7)에 있어서의 열을 선택하는 회로를 활성 상태로 한다.
또한, 반도체 기억 장치(1)는 제어 회로(6)의 제어하에서 활성화되고, 어드레스 버퍼(9)로부터의 내부 열 어드레스 신호를 디코드하여, 메모리 어레이(7)의 열을 선택하는 열 선택 신호를 발생하는 컬럼 디코더(13)와, 메모리 어레이(7)의 선택된 행에 접속하는 메모리 셀의 데이터를 검지하여 증폭하는 센스 앰프와, 컬럼 디코더(13)로부터의 열 선택 신호에 응답하여 메모리 어레이(7)의 선택된 열을 내부 데이터 버스 a1에 접속하는 IO 게이트와, 제어 회로(6)의 제어하에서 데이터 기입시 데이터 입출력 단자(17)에 인가된 외부 기입 데이터 DQ0∼DQj로부터 내부 기입 데이터를 생성하여 내부 데이터 버스 a1로 전달하는 입력 버퍼(15)와, 제어 회로(6)의 제어하에서 데이터 판독시 이 내부 데이터 버스 a1에 판독된 내부 판독 데이터로부터 외부 판독 데이터 DQ0∼DQj를 생성하여 데이터 입출력 단자(17)로 출력하는 출력 버퍼(16)를 포함한다. 도 37에 있어서는 센스 앰프와 IO 게이트를 1개의 블럭(14)으로 나타낸다.
입력 버퍼(15)는 신호 /W 및 /CAS가 모두 활성 상태의 L 레벨로 되었을 때 활성화되어 내부 기입 데이터를 생성한다. 출력 버퍼(16)는 출력 인에이블 신호 /OE의 활성화에 따라 활성 상태로 된다.
도 38은 도 37에 도시한 메모리 어레이(7)의 내부 구성을 개략적으로 도시한 도면이다. 도 38에 있어서, 메모리 어레이(7)는 메모리 셀의 각 행에 대응하여 배치되어 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선 WL과, 메모리 셀의 각 열에 대응하여 배치되어 각각에 대응하는 열의 메모리 셀이 접속되는 복수의 비트선쌍 BL, /BL을 포함한다. 도 38에 있어서는, 워드선 WL0, WL(l-1), WL1 및 WL(l+1)과, 1쌍의 비트선 BL, /BL을 대표적으로 도시한다. 메모리 셀은 1쌍의 비트선과 워드선과의 교차부에 대응하여 배치된다. 도 38에 있어서, 워드선 WL(l-1)과 비트선 /BL의 교차부에 대응하여 배치되는 메모리 셀 MCa와, 워드선 WL1과 비트선 BL의 교차부에 대응하여 배치되는 메모리 셀 MCb와, 워드선 WL(l+1)과 비트선 /BL의 교차부에 대응하여 배치되는 메모리 셀 MCc를 대표적으로 도시한다. 메모리 셀 MCa∼MCc의 각각은 정보를 전하의 형태로 저장하는 캐패시터(23)와, 대응하는 워드선상의 신호 전위에 응답하여 도통하고, 대응하는 비트선(BL 또는 /BL)과 캐패시터(23)를 전기적으로 접속하는 액세스 트랜지스터(22)를 포함한다. 액세스 트랜지스터(22)는 n 채널 MOS(절연 게이트형 전계 효과) 트랜지스터로 구성된다.
워드선 WL(WL0∼WL(l+1)을 총칭적으로 나타냄)에는 로우 디코더(12)로부터의 행 선택 신호가 전달된다. 블럭(14)에 포함되는 센스 앰프는 비트선쌍 BL, /BL에 대응하여 배치되어, 대응하는 비트선쌍 BL, /BL의 전위를 차동적으로 증폭하는 센스 앰프 회로를 포함한다. 이 로우 디코더(12) 및 센스 앰프는 로우 어드레스 스트로브 신호 /RAS의 활성화에 응답하여 순차적으로 활성 상태로 된다. 다음에, 이 도 37 및 도 38에 도시하는 반도체 기억 장치의 동작을 그 동작 파형도인 도 39를 참조하여 설명한다. 여기서, 도 39에서는 데이터 판독시에 있어서의 동작 파형이 일례로서 도시된다.
로우 어드레스 스트로브 신호 /RAS가 비활성 상태의 하이 레벨일 때, 반도체 기억 장치(1)는 스탠바이 상태에 있다. 이 상태에 있어서는, 로우 디코더(12)로부터의 행 선택 신호는 모두 비활성 상태에 있고, 워드선 WL의 전위는 비선택 상태의 로우 레벨에 있다. 비트선 BL 및 /BL은 도시하지 않은 프리차지/이퀄라이즈 회로에 의해 소정의 전위(예를 들면, Vcc/2 : Vcc는 동작 전원 전압)로 프리차지되어 있다.
로우 어드레스 스트로브 신호 /RAS가 로우 레벨의 활성 상태로 되면 메모리 사이클이 시작되어 행 선택 동작이 개시된다. 이 행 선택 동작의 개시에 앞서, 먼저 비트선 BL 및 /BL의 프리차지 동작이 정지되고, 비트선 BL 및 /BL은 프리차지 전위로 플로팅 상태(floating state)가 된다.
어드레스 버퍼(9)가 제어 회로(6)로부터 제어 신호 버스 a3을 거쳐 인가되는 제어 신호에 응답하여, 어드레스 신호 입력 단자(노드)(8)를 거쳐 인가되는 외부 어드레스 신호 A0∼Ai를 취입하여 내부 어드레스 버스 a4상에 내부 행 어드레스 신호를 출력한다. 도 37에 있어서, 이 내부 어드레스 버스 a4는 (i+1) 비트폭을 갖도록 도시된다. 그러나, 어드레스 버퍼(9)는 상보적인 어드레스 신호쌍을 통상 출력하므로, 이 내부 어드레스 버스 a4의 비트폭은 2ㆍ(i+1)로 된다.
멀티플렉서(11)는 데이터의 기입/판독이 행해지는 통상 동작 모드시에 있어서는, 제어 회로(6)의 제어하에서 어드레스 버퍼(9)로부터 인가되는 내부 행 어드레스 신호를 선택하여 로우 디코더(12)로 인가한다. 로우 디코더(12)는 이 인가된 내부 행 어드레스 신호를 디코드하고, 메모리 어레이(7)는 어드레스 지정된 워드선상으로 활성 상태의 행 선택 신호를 전달한다. 이에 따라, 선택된 워드선 WL의 전위가 하이 레벨로 상승한다.
여기서, 워드선 WL1이 선택된 것으로 가정한다. 이 상태에 있어서는, 메모리 셀 MCb의 액세스 트랜지스터(22)가 온 상태로 되어, 캐패시터(23)가 비트선 BL에 접속된다. 메모리 셀 MCb가 하이 레벨의 데이터를 저장하고 있을 때, 비트선 BL의 전위는 도 39에 도시하는 바와 같이 약간 상승한다. 한편, 비트선 /BL에는 메모리 셀이 접속되지 않기 때문에, 비트선 /BL은 프리차지 전위를 유지한다. 다음에, 블럭(14)에 포함되는 센스 앰프 회로가 활성화되고, 이 비트선 BL 및 /BL의 전위가 차동적으로 증폭되어, 하이 레벨의 데이터가 판독된 비트선 BL의 전위가 동작 전원 전압 Vcc 레벨로 상승하고, 다른쪽의 비트선 /BL이 접지 전위 레벨의 로우 레벨까지 방전된다.
컬럼 어드레스 스트로브 신호 /CAS가 로우 레벨의 활성 상태로 되면, 어드레스 버퍼(9)는 제어 회로(6)의 제어하에 어드레스 신호 입력 단자(노드)(8)에 인가된 내부 어드레스 신호 A0∼Ai를 열 어드레스 신호로서 취입하여, 내부 열 어드레스 신호를 생성하여 내부 어드레스 버퍼 a4상에 전달한다. 센스 앰프 회로가 활성화되어 비트선 BL 및 /BL의 전위가 확정된 후, 컬럼 디코더(13)가 제어 회로(6)의 제어하에서 활성화되어, 어드레스 버퍼(9)로부터 인가된 내부 열 어드레스 신호를 디코드하고, 열 선택 신호를 생성하여 출력한다.
이 열 선택 신호에 응답하여, 블럭(14)에 포함되는 IO 게이트(각 비트선쌍에 대하여 마련되어 있음)가 온 상태로 되고, 열 선택 신호가 지정하는 열에 대응하여 마련된 비트선쌍이 도통 상태로 된 IO 게이트 회로를 거쳐 내부 데이터 버스 a1에 접속된다. 데이터 판독시에 있어서는, 출력 인에이블 신호 /OE가 활성 상태의 로우 레벨로 되고, 출력 버퍼(16)가 이에 응답하여 제어 회로(6)의 제어하에 활성화되어, 이 내부 데이터 버스 a1상에 인가된 내부 판독 데이터로부터 외부 판독 데이터를 생성하여 데이터 입출력 단자(17)로 전달한다. 데이터 판독시에 있어서는, 기입 인에이블 신호 /W가 비활성 상태의 하이 레벨로 유지된다(도 39에 있어서 점선으로 나타냄). 데이터 기입시에 있어서 내부 데이터 버스 a1상에 내부 기입 데이터가 전달되는 타이밍은 신호 /W 및 /CAS의 양자가 활성 상태로 되는 타이밍에 의해 결정된다.
워드선 WL은 서로 평행하게 동일 배선층에 형성되고, 서로 절연막에 의해 전기적으로 분리된다. 이 때문에, 도 38에 도시하는 바와 같이 워드선 사이에는 기생 용량(parasitic capacitance)이 존재한다. 도 38에 있어서, 워드선 WL(l-1) 및 WL1 사이의 기생 용량(25a)과, 워드선 WL1 및 WL(l+1) 사이의 기생 용량(25b)을 대표적으로 나타낸다. 이 기생 용량은 인접하는 워드선 사이뿐만 아니라, 서로 떨어져서 배치되는 워드선과의 사이에도 존재한다.
또한, 비트선 BL 및 /BL과 워드선 WL은 서로 다른 배선층에 서로 교차하는 방향으로 형성된다. 이 때문에, 이 교차 부분에 있어서 층간 절연막을 거쳐 워드선과 비트선 사이에 기생 용량이 존재한다. 도 38에 있어서는, 비트선 BL과 워드선 WL(l-1) 사이의 기생 용량(26)을 대표적으로 도시한다. 이하에, 이 기생 용량(25a, 25b 및 26)의 작용에 대하여 설명한다.
도 40은 워드선 사이 및 워드선/비트선 사이의 기생 용량의 분포를 보다 상세히 도시한 도면이다. 도 40에 있어서는, 2개의 워드선 WLa 및 WLb, 1쌍의 비트선 BL 및 /BL을 도시한다. 비트선 BL과 워드선 WLa의 교차부에 대응하여 메모리 셀 MCd가 배치되고, 비트선 /BL과 워드선 WLb의 교차부에 대응하여 메모리 셀 MCe가 배치된다. 메모리 셀 MCd 및 MCe의 캐패시터(23)의 각각의 한쪽 전극으로는 일정한 기준 전압 Vcp(통상, Vcc/2의 전압 레벨)가 인가된다.
워드선 WLa와 워드선 WLb 사이에는 기생 용량(25c)이 존재하고, 또한 워드선 WLa에는 도시하지 않은 워드선과의 사이에서 형성되는 기생 용량(25d)이 존재하며, 또한 워드선 WLb에는 도시하지 않은 워드선과의 사이에서 형성되는 기생 용량(25e)이 존재한다. 워드선 WLa와 비트선 BL 사이에 기생 용량(26a)이 존재하고, 비트선 BL과 워드선 WLb 사이에 기생 용량(26b)이 존재한다. 비트선 /BL과 워드선 WLa 사이에 기생 용량(26c)이 존재하고, 비트선 /BL과 워드선 WLb 사이에 기생 용량(26d)이 존재한다.
비트선쌍에 대응하여 마련되는 센스 앰프 회로는, 센스 앰프 활성화 신호 φSP에 응답하여 활성화되어, 비트선 BL 및 /BL의 고전위의 비트선을 동작 전원 전압 레벨까지 충전하는 P 센스 앰프(27)와, 센스 앰프 활성화 신호 φSN의 활성화에 응답하여 활성화되어, 비트선 BL 및 /BL의 저전위의 비트선을 접지 전위 레벨까지 방전하는 N 센스 앰프(28)를 포함한다.
다음에, 이 도 40에 도시하는 기생 용량의 작용에 대하여, 도 41에 도시하는 동작 파형도를 참조하여 설명한다. 여기서, 도 41에 있어서는 워드선 WLa가 선택되고, 또한 메모리 셀 MCd가 하이 레벨(Vcc 레벨)의 데이터를 저장하고 있는 경우의 동작이 일례로서 도시된다.
워드선 WLa가 선택되면 그 전위가 상승한다. 선택 워드선 WLa의 전위 상승은 기생 용량(25c)에 의한 용량 결합(capacitive coupling)에 의해 워드선 WLb로 전달되어 이 워드선 WLb의 전위가 약간 상승한다. 도 41에 있어서는, 이 용량 결합에 의한 비선택 워드선 WLb의 전위 상승이 링잉(ringing)을 발생시키고 있는 것이 도시된다(이 링잉은 로우 디코더(12)에 포함되는 각 워드선에 대응하여 마련된 워드 드라이버가 비선택 워드선의 전위 레벨을 접지 전압 레벨의 로우 레벨로 유지하기 위해 발생됨).
선택 워드선 WLa의 전위가 상승하면, 메모리 셀 MCd에 있어서 액세스 트랜지스터(22)가 온 상태로 되고, 캐패시터(23)에 저장된 전하가 비트선 BL로 전달되어 비트선 BL의 전위가 ΔR만큼 상승한다. 이 비트선 BL 상의 판독 전압 ΔR이 충분한 크기로 되면, 센스 앰프 활성화 신호 φSN 및 φSP가 활성화된다. 통상, 최초에 센스 앰프 활성화 신호 φSN이 활성화되어 N 센스 앰프(28)가 동작해서, 프리차지 전위로 플로팅 상태에 있던 비트선 /BL의 전위가 접지 전위 레벨로 방전된다. 이어서, 센스 앰프 활성화 신호 φSP가 활성화되어 P 센스 앰프(27)가 동작해서, 비트선 BL의 전위를 동작 전원 전압 Vcc 레벨까지 충전시킨다. 이 비트선 BL의 전위 상승시에 기생 용량(26b)의 용량 결합에 의해 비선택 워드선 WLb의 전위가 상승한다. N 센스 앰프(28)의 동작시에 있어서, 비트선 /BL의 전위가 접지 전위 레벨로 방전되는 경우에 있어서 비선택 워드선 WLb의 전위는 이미 접지 전위 레벨이고, 이 비트선 /BL과 비선택 워드선 WLb 사이의 용량 결합의 경우, 비선택 메모리 셀 MCe의 액세스 트랜지스터가 보다 강한 오프 상태로 되는데, 이러한 강한 오프 상태가 이후에 설명하는 「디스터브(disturb)」와 특별한 관계가 없기 때문에, 그 파형은 생략하고 있다.
1개의 메모리 사이클이 끝나고, 선택 워드선 WLa의 전위가 하이 레벨에서 로우 레벨로 하강할 때, 기생 용량(25c)에 의한 용량 결합을 거쳐 워드선 WLb의 전위가 저하한다. 이 때, 역시 기생 용량(26c)을 거쳐 N 센스 앰프(28)에 의해 접지 전위 레벨로 방전되어 있던 비트선 /BL의 전위가 저하한다.
상술한 바와 같은 비선택 워드선 WLb의 전위의 상승은, 이하에 상세히 설명하는 바와 같이 비선택 메모리 셀 MCe의 캐패시터(23)에 저장된 전하량을 변화시키고, 이에 따라 메모리 셀의 기억 데이터가 변화한다고 하는 「디스터브」의 문제를 발생시킨다. 이하, 이 「디스터브」를 도 42의 (a)∼도 42의 (c)를 참조하여 설명한다.
도 42의 (a)에 도시하는 바와 같이 선택 워드선 WLa의 전위의 상승시(도 41의 시점 A)에 비선택 워드선 WLb의 전위가 상승한 경우, 비선택 워드선 WLb에 접속하는 메모리 셀의 캐패시터(23)에 하이 레벨(Vcc)의 데이터가 저장되어 있는 경우, 액세스 트랜지스터(22)가 약한 온 상태로 되어 캐패시터(23)로부터 비트선 /BL로 전하 Q가 유출된다. 이 비선택 워드선 WLb의 전위의 상승 ΔV1은 액세스 트랜지스터(22)의 임계값 전압 이상일 필요는 없다. 비선택 워드선 WLb의 전위가 액세스 트랜지스터(22)의 임계값 전압 레벨 정도로 상승하더라도, 그 서브스레시홀드 전류가 증가하기 때문에, 캐패시터(23)로부터 전하 Q가 비트선 /BL로 유출된다.
다음에, 도 42의 (b)에 도시하는 바와 같이 P 센스 앰프(27)가 동작하고, 비트선 BL의 전위가 상승하여, 그 기생 용량(26b)에 의해 비선택 워드선 WLb의 전위가 상승하였을 때, 이 비트선 /BL의 전위는 접지 전위 Vss 레벨이고, 메모리 셀의 캐패시터(23)에 저장된 하이 레벨(Vcc 레벨)의 전하 Q가 비트선 /BL로 유출된다.
또한, 도 42의 (c)에 도시하는 바와 같이 선택 워드선 WLa의 비선택 상태로의 이행시, 도 40에 도시하는 기생 용량(26c)(워드선 WLa와 비트선 /BL 사이의 기생 용량)에 의해 비트선 /BL의 전위가 부(負)전위 -ΔVb까지 저하되었을 경우, 비선택 워드선 WLb의 전위가 접지 전위 Vss 또는 부전위 -ΔVa일 때 이 캐패시터(23)에 저장된 하이 레벨 데이터의 전하 Q가 비트선 /BL로 유출된다.
이 저장 전하의 유출은 데이터 판독시뿐만 아니라 데이터 기입시에도 발생한다. 즉, 워드선이 선택 상태로 될 때 및 센스 앰프가 동작할 때, 이 전하의 유출이 발생한다.
메모리 캐패시터(23)에 로우 레벨의 데이터가 저장되어 있는 경우, 액세스 트랜지스터의 소스는 캐패시터(23)에 접속되는 노드로 되고, 또한 메모리 캐패시터(23)의 용량은 비트선 BL 및 /BL의 용량에 비해 충분히 작기 때문에, 적은 양의 전하 유입으로 메모리 캐패시터(23)의 전위가 상승하여 액세스 트랜지스터(22)의 게이트 및 소스의 전위는 거의 동등하게 되고, 그 결과 액세스 트랜지스터를 통한 전하의 유입은 정지된다. 따라서, 로우 레벨 데이터를 저장하는 메모리 캐패시터(23)의 전하량은 상승하지만, 그 상한은 제한을 받는다.
그러나, 하이 레벨 데이터를 저장하고 있는 경우, 도 43에 도시하는 바와 같이 워드선 선택 동작마다 메모리 셀 캐패시터로부터 대응하는 비트선으로 전하가 유출되어 그 전위가 저하된다. 여기서, 도 43에 있어서는 워드선 WL(l-1), WL(l+1), WL(l+2), … 가 순차적으로 선택되었을 때의 워드선 WL(l)의 전위 변동을 도시한다. 통상, 메모리 셀 캐패시터는 동작시에 있어서의 전하 리크에 대한 마진을 갖도록 그 용량값이 설정된다. 그러나, 메모리 셀 캐패시터의 용량값이 제조 파라미터의 편차(캐패시터 절연막의 막두께, 캐패시터 전극 대향 면적 등)에 의해 작아진 경우, 적은 양의 전하 유출에 의해 그 캐패시터의 기억 노드(비트선에 결합되는 전극 노드)의 전위가 저하하여 기억 데이터의 반전이 발생한다고 하는 문제가 발생한다.
메모리 캐패시터(23)의 용량값을 C로 하고, 축적 전하량을 Q로 하면, 다음 수학식 1을 얻을 수 있다. 단, 셀 플레이트 전위 Vcp를 Vcc/2로 한다.
Q = C·Vcc/2
1회의 전하 리크량을 ΔQ로 하면, 그 때의 캐패시터의 전극 전위의 변화 ΔV는 다음 수학식 2에 의해 얻어진다.
ΔQ = C·ΔV
따라서, 캐패시터(23)의 용량값 C가 작아진 경우, 유출되는 전하량 ΔQ의 값이 동일하더라도 전위 변화 ΔV는 커진다. 따라서, 도 43에 도시하는 바와 같이 정상적인 메모리 셀의 캐패시터 전극 전위(점선으로 나타냄)가 변화하는 것보다 캐패시터의 용량값이 작은 불량 셀의 캐패시터 전극 전위가 더 많이 저하한다. 이러한 불량 셀의 존재를 검출하기 위한 테스트로서, 「디스터브」 테스트라고 불리는 테스트가 있다.
이 디스터브 테스트에 있어서는, 주목하는 메모리 셀에 접속하는 워드선 이외의 워드선을 소정 회수(디스터브 회수) 선택하여, 이 주목하는 메모리 셀의 데이터가 정확히 유지되어 있는지 여부가 조사된다. 이러한 디스터브 테스트에 있어서는, 대량의 반도체 기억 장치에 대하여 동시에 디스터브 테스트가 행해진다.
도 44는 디스터브 테스트를 실행하기 위한 구성을 개략적으로 도시한 도면이다. 도 44에 있어서, 테스트 보드 TB 상에 복수의 반도체 기억 장치 DR11∼DRmn이 배치된다. 도 44에 있어서는, 테스트 보드 TB 상에 반도체 기억 장치 DR11∼DRmn이 m 행 n 열로 배열되는 상태가 일례로서 도시된다. 반도체 기억 장치 DR11∼DRmn은 신호 버스 SG를 거쳐 상호 접속된다. 이 테스트 보드 TB는 시험 장치 TA에 접속된다. 신호 버스 SG에는 시험 장치 TA로부터 시험 동작에 필요한 신호가 인가된다. 이 테스트 동작시에 있어서는, 이들의 반도체 기억 장치 DR11∼DRmn이 동시에 디스터브 테스트를 받는다. 디스터브 테스트에 있어서는, 우선 반도체 기억 장치 DR11∼DRmn에 대하여 하이 레벨의 데이터가 기입된다. 계속해서, 시험 장치 TA로부터 로우 어드레스 스트로브 신호 /RAS 및 어드레스 신호가 신호 버스 SG에 인가되어, 반도체 기억 장치 DR11∼DRmn에 있어서 워드선의 선택 및 센스 앰프 회로의 동작을 행하게 한다. 이 워드선 선택동작을 소정 회수 반복함으로써, 각 메모리 셀이 접속되는 워드선 WL이 노이즈의 영향을 받아 메모리 셀 캐패시터의 전하의 리크가 발생한다. 소정 회수 각 워드선을 선택 상태로 하고, 또한 센스 앰프 회로를 활성화하는 것을 실행한 후에, 반도체 기억 장치 DR11∼DRmn의 기억 데이터가 하이 레벨인지 여부의 판별이 행해진다. 이 데이터 판별 동작은 시험 장치 TA에 의해 실행된다.
반도체 기억 장치의 기억 용량이 증대함에 따라, 거기에 포함되는 워드선의 수도 증대한다. 이 때문에, 워드선을 순차적으로 선택 상태로 구동하는 디스터브 테스트에 소요되는 시간이 길어진다고 하는 문제가 발생한다. 이 테스트 시간을 단축시키기 위해서는, 도 44에 도시하는 시험 장치 TA로부터 신호 버스 SG로 전달되는 로우 어드레스 스트로브 신호 /RAS를 고속으로 변화시켜, 워드선이 선택 상태로 되는 시간을 단축시키는 것을 고려할 수 있다. 그러나, 신호 버스 SG에는 수많은 반도체 기억 장치 DR11∼DRmn이 접속되어 있고, 신호 버스 SG에는 도 44에 도시하는 바와 같은 큰 기생 용량 Cp가 존재한다. 이 때문에, 신호 버스 SG의 배선 저항 및 이 큰 기생 용량 Cp로 인해 신호 전파 지연이 발생하여, 필요한 신호를 고속으로 변화시킬 수 없다.
도 45의 (a) 및 도 45의 (b)는 신호 버스 SG 상의 로우 어드레스 스트로브 신호 /RAS 및 어드레스 신호의 변화를 예시적으로 도시한 도면이다. 도 45의 (a)에는 신호 버스 SG 상의 이상적인 신호 파형을 도시하고, 도 45의 (b)에는 종래의 디스터브 테스트시에 있어서의 신호 버스 SG 상의 신호 파형을 도시한다. 도 45의 (a)에 도시하는 바와 같이, 이상(ideal) 상태에 있어서는, 로우 어드레스 스트로브 신호 /RAS가 신호 전파 지연의 영향을 받는 일 없이 소정의 상승 시간 및 하강 시간을 갖고 변화한다. 어드레스 신호는 이 신호 /RAS에 대하여 셋업 시간 Ts 및 홀드 시간 Th가 요구된다. 셋업 시간 Ts는 신호 /RAS가 하강하기 전에 어드레스 신호를 확정 상태로 유지함으로써 정확하게 어드레스 신호가 취입되는 데 필요한 시간이다. 홀드 시간 Th는 신호 /RAS가 하강하고 나서 어드레스 신호를 확정 상태로 유지하고, 어드레스 신호가 확실히 취입되기 위해 필요한 시간이다.
신호 버스 SG의 기생 용량 Cp가 큰 경우, 도 45의 (b)에 도시하는 바와 같이 신호 버스 SG 상의 신호 전파 지연에 의해 로우 어드레스 스트로브 신호 /RAS의 상승 시간 및 하강 시간이 길어져, 고속으로 변화하는 것은 불가능하다. 이 때, 어드레스 신호의 변화 속도도 마찬가지로 지연되게 된다(어드레스 버스도 마찬가지의 시험 장치 TA로부터 반도체 기억 장치 DR11∼DRmn으로 인가되고 있음). 어드레스 셋업 시간 Ts를 확보하기 위해서는 어드레스 신호를 이상 파형(도 45의 (a) 참조)의 어드레스 신호 변화 타이밍보다 빠른 타이밍에서 변화시킬 필요가 있다. 어드레스 신호를 로우 어드레스 스트로브 신호 /RAS가 비활성 상태의 하이 레벨일 때 변화시키기 때문에, 로우 어드레스 스트로브 신호 /RAS의 비활성 상태의 기간이 이상 파형의 기간보다 길어진다. 이 결과, 디스터브 테스트의 1개의 사이클(워드선 선택 사이클)의 시간이 길어지고, 고속으로 워드선을 순차적으로 선택 상태로 구동할 수 없기 때문에, 디스터브 테스트 시간을 단축할 수 없다고 하는 문제가 발생한다.
이 테스트 동작시에 있어서 고속으로 워드선을 순차적으로 선택 상태로 구동할 수가 없다고 하는 문제는, 또한 「번 인(burn-in)」 테스트 등의 가속 시험에 있어서도 발생한다. 이 「번 인」 테스트에 있어서는, 반도체 기억 장치를 고온 고전압의 조건하에서 동작시키고, 구성 요소인 M0S 트랜지스터의 게이트 절연막 불량 및 배선간의 층간 절연막 불량, 배선 불량 및 제조 공정시에 혼입한 이물질로 인한 불량 등의 잠재적인 초기 불량을 현재화시켜 출하전의 불량품을 배제한다. 이러한 번 인 테스트 등의 가속 시험에 있어서는, 반도체 기억 장치는 동작 조건이 변경될 뿐, 통상 동작시와 마찬가지의 동작을 외부에 마련된 시험 장치로부터 인가되는 제어 신호에 따라 실행한다. 따라서, 이러한 가속 시험에 있어서도 워드선이 순차적으로 선택되기 때문에, 테스트 시간을 단축할 수 없다고 하는 문제가 발생한다. 이러한 문제는 수명 테스트 등에 있어서도 발생한다.
또한, 반도체 기억 장치는 종류(family)에 따라 동작 조건 등의 사양값이 상이하다. 또한, 디자인 룰이 다르면, 워드선 피치 및 메모리 캐패시터 용량값도 다르고, 워드선 전위의 상승 정도 및 메모리 캐패시터의 전위 변화량도 다르다. 따라서, 반도체 기억 장치의 종류(family member)마다 워드선 선택 사이클 기간(워드선이 선택 상태로 되어 있는 기간) 및 워드선의 선택 회수를 변경할 필요가 있다. 이러한 테스트 조건의 변경은 시험 장치를 동작시키는 프로그램을 변경해야 하기 때문에, 피(被)시험 반도체 기억 장치의 종류에 대응하여 유연하고, 용이하게 테스트 조건을 변경할 수 없다고 하는 문제가 있다.
워드선 선택을 테스트 동작시에 고속으로 실행하는 것을 목적으로 하는 다이나믹·랜덤·액세스·메모리가 일본 특허 공개 평성 제 5-342862 호 공보에 개시되어 있다. 이 선행 기술에 있어서는, 셀프 리프레쉬 주기보다 짧은 주기로 발진하는 발진기를 테스트 모드시에 활성화하여, 이 발진기의 출력 신호에 의해 리프레쉬 어드레스 카운터를 구동한다. 셀프 리프레쉬 사이클보다 짧은 주기로 워드선의 선택/메모리 셀 데이터의 리프레쉬가 실행되어, 리프레쉬 카운터가 정상으로 동작하는지 여부의 테스트에 소요되는 시간의 단축을 도모한다. 그러나, 이 선행 기술에 있어서는, 단지 셀프 리프레쉬 제어 회로의 셀프 리프레쉬 사이클을 규정하는 발진기의 발진 주기가 변경되어 있을 뿐, 리프레쉬 어드레스가 내부에서 발생되어 있고, 외부에서 선택 워드선을 지정하는 것은 불가능하다. 또한, 워드선이 선택 상태로 유지되고 있는 기간은 셀프 리프레쉬 동작시의 그것과 동일하며, 이 기간을 변경하는 것은 불가능하다. 비선택 워드선의 전위의 상승 정도는, 선택 워드선이 선택 상태에 놓여져 있는 기간에 비례한다. 용량 결합의 전하 이동량은 선택 워드선이 선택 상태에 놓여져 있는 기간에 비례하기 때문이다. 따라서, 이 선행 기술에서는, 단지 리프레쉬 카운터가 정상으로 동작하는지 여부를 짧은 기간 안에 판정하는 것은 가능하지만, 여러 가지 조건하에서 워드선을 선택하여 디스터브 테스트를 실행하는 것은 불가능하다. 또한, 이 디스터브 테스트시에 있어서, 외부 신호로 워드선 선택 기간을 제어하는 것은 불가능하다.
또한, 테스트 동작을 조립 테스트 회로를 이용하여 자동적으로 실행하는 집적 회로가 일본 특허 공개 평성 제 4-114400 호 공보에 개시되어 있다. 이 선행 기술에 있어서는, 내장된 발진기를 테스트 모드시에 활성화하고, 이 발진기의 출력 신호를 내부 로우 어드레스 스트로브 신호로서 조립 테스트 회로를 활성화하여 테스트 동작을 행하게 한다. 이 발진기의 발진 주기는 일정하며, 그 주기를 외부에서 변경하는 것은 불가능하다. 또한, 내부 테스트는 조립 테스트 회로에서 자율적으로 내부에서 실행되고 있으며, 외부에서 어느 쪽의 워드선이 선택 상태로 구동되어 있는지를 아는 것은 불가능하다. 또한, 이 워드선의 선택 기간을 외부 제어 신호에 의해 제어하는 것은 불가능하다.
본 발명의 목적은 외부 신호의 제어하에서 고속으로 워드선을 순차적으로 선택할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 워드선 선택 기간을 용이하게 외부 신호에 근거하여 제어할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 진행 상황을 용이하게 외부에서 식별할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 2는 도 1에 도시한 반도체 기억 장치의 리프레쉬 모드시의 동작을 나타내는 신호 파형도,
도 3은 도 1에 도시한 반도체 기억 장치의 특수 동작 모드시의 동작을 나타내는 신호 파형도,
도 4는 도 1에 도시한 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 5는 특수 동작 모드시의 외부 로우 어드레스 스트로브 신호와 내부 로우 어드레스 스트로브 신호의 관계를 도시한 도면,
도 6은 도 1에 도시한 리프레쉬 어드레스 카운터 및 멀티플렉서 제어 신호 발생부의 구성을 개략적으로 도시한 도면,
도 7은 도 1에 도시한 테스트 발진 회로의 구성의 일례를 도시한 도면,
도 8은 도 1에 도시한 테스트 발진 회로의 변형예의 구성을 개략적으로 도시한 도면,
도 9는 도 8에 도시한 테스트 발진 회로의 동작을 나타내는 신호 파형도,
도 10은 본 발명의 실시예 2에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 11은 도 10에 도시한 내부 어드레스 발생 회로의 어드레스 발생 형태를 도시한 도면,
도 12는 본 발명의 실시예 3에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 13은 도 12에 도시한 어드레스 발생부의 동작을 나타내는 신호 파형도,
도 14는 본 발명의 실시예 4에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 15는 도 14에 도시한 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면,
도 16은 도 14에 도시한 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 17은 도 14에 도시한 반도체 기억 장치의 특수 동작 모드시의 동작을 나타내는 신호 파형도,
도 18은 본 발명의 실시예 5에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 19는 도 18에 도시한 외부 제어 RAS 발생 회로의 구성의 일례를 도시한 도면,
도 20은 도 18에 도시한 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 21은 본 발명의 실시예 6의 구성을 도시한 도면,
도 22는 도 21에 도시한 회로를 이용했을 때의 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 23은 본 발명의 실시예 7에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 24는 도 23에 도시한 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 25는 도 23에 도시한 반도체 기억 장치의 변형예의 동작을 나타내는 파형도,
도 26은 도 25에 도시한 동작을 실현하기 위해 이용되는 어드레스 버퍼의 구성의 일례를 도시한 도면,
도 27은 도 26에 도시한 어드레스 버퍼의 동작을 나타내는 신호 파형도,
도 28은 본 발명의 실시예 8에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 29는 도 28에 도시한 RAS 전환 회로의 구성의 일례를 도시한 도면,
도 30의 (a) 및 도 30의 (b)는 도 28에 도시한 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 31은 본 발명의 실시예 8의 변형예의 구성을 도시한 도면,
도 32는 본 발명의 실시예 9에 따른 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 33은 본 발명의 실시예 9에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 34는 본 발명의 실시예 10에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 35는 도 34에 도시한 리프레쉬 발진기, 선택기 및 주기 설정 회로의 구성의 일례를 도시한 도면,
도 36은 본 발명의 실시예 10에 따른 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 37은 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 38은 도 37에 도시한 메모리 어레이부의 구성을 도시한 도면,
도 39는 종래의 반도체 기억 장치의 동작을 나타내는 신호 파형도,
도 40은 도 38에 도시한 반도체 기억 장치의 메모리 어레이부의 기생 용량의 분포를 보다 상세히 도시한 도면,
도 41은 도 40에 도시한 기생 용량의 작용을 설명하기 위한 도면,
도 42의 (a) 내지 도 42의 (c)는 도 40에 도시한 기생 용량의 메모리 셀 데이터에 미치는 영향을 설명하기 위한 도면,
도 43은 종래의 디스터브 테스트를 설명하기 위한 신호 파형도,
도 44는 종래의 디스터브 테스트를 실행하기 위한 배치의 일례를 도시한 도면,
도 45의 (a) 및 도 45의 (b)는 종래의 반도체 기억 장치의 문제점을 설명하기 위한 도면.
＆도면의 주요 부분에 대한 부호의 설명＆
1 : 반도체 기억 장치 6 : 제어 회로
7 : 메모리 셀 어레이 9 : 어드레스 버퍼
10 : 내부 어드레스 발생 회로 1Oa : 리프레쉬 어드레스 카운터
11 : 멀티플렉서 12 : 로우 디코더
14a : 센스 앰프군 6a : CBR 검출 회로
6b : 특수 동작 모드 검출 회로 6c : 리프레쉬 발진 회로
6d : 리프레쉬 제어 회로 6e : 원샷 펄스 발생 회로
6g : 내부 RAS 발생 회로 6h : 선택 회로
6i : 테스트 발진 회로 6j : 선택기
6k : 행계 제어 회로 10b : 전환 회로
6o : 단주기 발진기 6n : 리프레쉬 발진기
6p : 선택기 6da : 타이머
6dc : 카운터 6de : 리프레쉬 요구 발생 회로
6df : 게이트 회로 6q : 외부 제어 RAS 발생 회로
6qa : 합성 회로 6qb : 선택기
6r : RAS 전환 회로 6ra : 발진 회로
6rb : 선택기 6s : 선택기
6t : 주기 설정 회로
본 발명에 대한 반도체 기억 장치는, 특수 동작 모드 지시 신호의 활성화시, 적어도 1개의 외부로부터의 제어 신호에 따라서 내부 행 선택 지시 신호를 발생하는 수단과, 이 행 선택 지시 신호의 활성화에 응답하여 활성화되고, 적어도 복수의 메모리 셀의 행 선택에 관련하는 동작을 실행하기 위한 행계 회로를 포함한다.
특수 동작 모드가 지정되었을 때, 외부로부터의 제어 신호에 근거하여 내부 행 선택 지시 신호를 발생하여 행 선택 동작을 실행함으로써, 외부로부터의 신호에 따라 소망하는 시간폭의 내부 행 선택 지시 신호를 발생할 수 있으며, 또는 소망하는 타이밍에서 내부 행 선택 지시 신호의 활성화를 개시시킬 수 있다. 이에 따라, 셀프 리프레쉬의 사이클에 고정되는 일 없이 행 선택을 실행할 수 있고, 워드선 선택 회수 및 워드선 선택 시간 등을 외부의 제어로 용이하게 변경할 수 있으며, 예를 들면, 디스터브 테스트를 용이하게 그 조건을 변경하여 실행할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 1에 있어서는, 행 선택에 관련된 부분의 구성만이 도시된다. 도 1에 있어서, 도 37에 도시하는 종래의 반도체 기억 장치와 대응하는 부분에는 동일한 참조 부호를 부여한다.
도 1에 있어서 반도체 기억 장치는, 메모리 셀 MC가 행렬 형상으로 배치되는 메모리 셀 어레이(7)와, 외부로부터의 어드레스 신호를 수신하는 어드레스 버퍼(9)와, 이 어드레스 버퍼(9)로부터의 내부 행 어드레스 신호 RA와 내부 어드레스 발생 회로(10)로부터의 리프레쉬 어드레스 중 한쪽을 선택 신호 φMX에 따라 선택하는 멀티플렉서(11)와, 멀티플렉서(11)로부터 인가되는 어드레스 신호를 디코드하여 메모리 셀 어레이(7)의 어드레스 지정된 행에 대응하는 워드선 WL을 선택 상태로 구동하는 로우 디코더(12)를 포함한다.
메모리 셀 어레이(7)에 있어서는, 각 행에 대응하여 워드선 WL이 배치되고, 각 워드선 WL에 대응하는 행의 메모리 셀이 접속된다. 또한, 메모리 셀 어레이(7)에 있어서, 메모리 셀의 각 열에 대응하여 비트선쌍 BLP가 배치된다. 이들 비트선쌍 BLP에 대응하여 센스 앰프가 배치되고, 이 비트선쌍 BLP 상의 메모리 셀의 데이터의 검지, 증폭 및 래치가 실행된다. 도 1에 있어서는, 이 센스 앰프+IO 블럭(14)의 센스 앰프군만을 도시한다.
도 1에 있어서, 이 반도체 기억 장치의 제어 회로(6)는 외부로부터 인가되는 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS를 수신하여, CBR 조건이 만족되었는지 여부를 검출하는 CBR 검출 회로(6a)와, 외부로부터 인가되는 신호 /RAS, /CAS 및 /W와 소정의 어드레스 비트 AD를 수신하여, 이들의 신호가 소정의 조건을 만족시키고 있는지 여부를 판별하는 특수 동작 모드 검출 회로(6b)를 포함한다. CBR 조건은 CAS 비포 RAS(CAS-before-RAS) 조건으로서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태로 하강하기 전에 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강된다. 특수 동작 모드 검출 회로(6b)는, 예를 들면 WCBR 조건이 만족되고, 또한 특정한 어드레스 신호 비트 AD가 미리 정해진 논리 상태로 설정되었을 때 특수 동작 모드가 지정된 것을 검출한다. WCBR 조건은 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하기 전에 기입 인에이블 신호 /W 및 컬럼 어드레스 스트로브 신호 /CAS가 모두 L 레벨로 하강한 상태를 도시한다. 또한, 이 특수 동작 모드 검출 회로(6b)는 특정한 외부 신호가 통상 동작 모드시에 인가되는 H 레벨보다 충분히 높은 전압 레벨로 설정되는 소위 「수퍼(super) Vcc」 조건을 검출하도록 구성되어도 좋다.
또한, 제어 회로(6)는 활성화시 소정 주기로 발진하는 리프레쉬 발진 회로(6c)와, CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR의 활성화에 응답하여 활성화되어 리프레쉬 발진 회로(6c)를 활성화함과 동시에, 이 리프레쉬 발진 회로(6c)의 발진 신호 φPU에 따라서 소정의 타이밍에서 리프레쉬 요구 신호 φreq를 출력하는 리프레쉬 제어 회로(6d)와, 리프레쉬 제어 회로(6d)로부터의 리프레쉬 요구 신호 φreq에 따라 소정의 시간폭을 갖는 원샷 펄스(one shot pulse)를 발생하는 원샷 펄스 발생 회로(6e)와, 리프레쉬 제어 회로(6d)로부터의 리프레쉬 지시 신호 φref의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 무효화하는 금지 회로(6f)와, 원샷 펄스 발생 회로(6e)로부터의 원샷 펄스와 금지 회로(6f)의 출력 신호에 따라 행 선택 동작 지시 신호로서의 내부 로우 어드레스 스트로브 신호를 출력하는 내부 RAS 발생 회로(6g)를 포함한다.
금지 회로(6f)는 리프레쉬 지시 신호 φref와 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하는 OR 회로(6fa)를 포함한다. 따라서, 리프레쉬 지시 신호 φref의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따른 행 선택 동작의 제어는 금지된다. 내부 RAS 발생 회로(6g)는 원샷 펄스 발생 회로(6e)의 출력 신호와 이 금지 회로(6f)의 출력 신호를 수신하는 AND 회로(6ga)를 포함한다. 원샷 펄스 발생 회로(6e)는 활성화시 소정 시간 동안 L 레벨로 하강하는 원샷 펄스를 발생한다. 따라서, 이 AND 회로(6ga)로부터는, 리프레쉬 동작 모드시에 있어서는 원샷 펄스 발생 회로(6e)로부터의 펄스 신호에 따라 내부 로우 어드레스 스트로브 신호가 출력되고, 통상 동작 모드시에 있어서는 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따른 내부 로우 어드레스 스트로브 신호가 출력된다.
또한, 제어 회로(6)는 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시키는 선택 게이트(6h)와, 이 선택 게이트(6h)의 출력 신호에 따라 활성화되어 발진 동작을 실행하는 테스트 발진 회로(6i)와, 특수 동작 모드 검출 신호 φTE에 따라 내부 RAS 발생 회로(6g)의 출력 신호와 테스트 발진 회로(6i)의 출력 신호 중 한쪽을 선택하는 선택기(6j)와, 이 선택기(6j)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS에 따라 행 선택 동작에 관련되는 회로 부분의 동작을 제어하는 신호를 발생하는 행계 제어 회로(6k)를 포함한다.
테스트 발진 회로(6i)의 발진 주기는 리프레쉬 요구 신호 φreq가 출력되는 주기(리프레쉬 주기)보다 충분히 짧게 되어 있다. 선택기(6j)는, 특수 동작 모드 검출 신호 φTE가 활성 상태에 있어 특수 동작 모드가 지정된 것을 나타내고 있을 때에는 테스트 발진 회로(6i)의 출력 신호를 선택하는 한편, 이 특수 동작 모드 검출 신호 φTE가 비활성 상태일 때에는 내부 RAS 발생 회로(6g)의 출력 신호를 선택한다.
행계 제어 회로(6k)는 행 선택 동작에 관련되는 회로 부분, 즉 로우 디코더(12) 및 센스 앰프군(14a)의 동작을 제어한다. 이 행 선택 동작에 관련되는 회로 부분(행계 회로)은, 비트선쌍 BLP을 소정 전위로 프리차지하는 비트선 프리차지/이퀄라이즈 회로 등을 더 포함한다.
도 1에 있어서, 어드레스 버퍼(9)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 외부로부터의 어드레스 신호를 취입하는 것으로 도시된다. 이 어드레스 버퍼(9)의 어드레스 취입 타이밍은 로우 디코더(12)의 활성화 타이밍보다 빠르기 때문에, 어드레스 버퍼(9)가 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 응답하는 것으로 도시된다. 그러나, 이 어드레스 버퍼(9)도 행계 제어 회로(6k)로부터의 신호에 따라 외부로부터의 어드레스 신호를 취입하도록 구성되어도 좋다.
내부 어드레스 발생 회로(10)는 활성화 신호 φreft의 활성화시 활성화되고, 내부 로우 어드레스 스트로브 신호 intZRAS의 비활성화에 응답하여 그 카운트값을 1 증가 또는 감소시키는 리프레쉬 어드레스 카운터(10a)를 포함한다. 이 리프레쉬 어드레스 카운터(10a)는 내부 로우 어드레스 스트로브 신호 intZRAS의 하강에 응답하여 그 카운트값이 갱신되어도 좋다. 멀티플렉서(11)는 리프레쉬 모드시 및 특수 동작 모드시에 활성 상태로 되는 전환 신호 φMX에 따라 이 리프레쉬 어드레스 카운터(10a)가 출력하는 카운트값을 선택하여 로우 디코더(12)로 인가한다. 이 전환 신호 φMX가 비활성 상태에 있는 통상 동작 모드시일 때에는, 멀티플렉서(11)는 어드레스 버퍼(9)로부터의 내부 어드레스 신호 RA를 선택하여 로우 디코더(12)로 인가한다.
활성화 신호 φreft는 리프레쉬 모드시 및 특수 동작 모드시에 활성 상태로 된다. 다음에, 이 도 1에 도시하는 반도체 기억 장치의 동작에 대하여 설명한다.
우선, 도 2를 참조하여 셀프 리프레쉬 동작에 대해 설명한다. 도 2에 있어서, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강한 후, 시각 t0에서 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강한다. 이 조건은 CBR 조건이며, CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR이 활성 상태로 되어, 리프레쉬 제어 회로(6d)가 리프레쉬 지시 신호 φref를 활성 상태(H 레벨)로 설정하여 리프레쉬 발진 회로(6c)를 활성화한다. 또한 리프레쉬 제어 회로(6d)는 리프레쉬 어드레스 카운터(10a)를 활성화하여, 그 출력 신호를 멀티플렉서(11)로 인가하고, 또한 멀티플렉서(11)에 이 리프레쉬 어드레스 카운터(10a)로부터의 어드레스 신호를 선택시킨다.
또한, 리프레쉬 제어 회로(6d)는 이 시각 t0에 있어서의 CBR 조건에 따라 리프레쉬 요구 신호 φreq를 활성 상태로 하여 원샷 펄스 발생 회로(6e)로 인가한다. 원샷 펄스 발생 회로(6e)는 이 리프레쉬 요구 신호 φreq에 따라 소정 시간 L 레벨로 되는 펄스 신호를 출력한다.
특수 동작 모드는 지정되어 있지 않기 때문에, 특수 동작 모드 검출 신호 φTE는 L 레벨이고, 선택기(6j)는 내부 RAS 발생 회로(6g)로부터의 신호를 선택하고 있다. 따라서, 이 선택기(6j)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS가 내부 RAS 발생 회로(6g)를 거쳐 인가되는 원샷 펄스에 따라서 L 레벨의 활성 상태로 된다. 이에 응답하여 행계 제어 회로(6k)가 활성화되어 로우 디코더(12) 및 센스 앰프군(14a)을 소정의 순서로 활성화하고, 이 리프레쉬 어드레스 카운터(10a)로부터 인가되는 어드레스 신호에 따른 행 선택 및 이 선택 행에 접속되는 메모리 셀의 데이터의 리프레쉬를 실행한다.
이 원샷 펄스 발생 회로(6e)로부터 발생되는 원샷 펄스의 활성화 기간은, 메모리 셀 어레이(7)에 있어서 워드선이 선택되어 센스 앰프에 의한 메모리 셀 데이터의 검지, 증폭 및 래치가 실행되기까지의 시간폭이면 된다. 소정 시간이 경과하면, 이 원샷 펄스 발생 회로(6e)가 출력하는 펄스 신호가 H 레벨로 되고, 이에 응답하여 선택기(6j)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 되고, 행계 제어 회로(6k)는 메모리 셀 어레이(7)를 소정의 프리차지 상태로 복귀시킨다.
이 상태에서, 로우 어드레스 스트로브 신호 /RAS가 소정 시간(100㎲) L 레벨로 설정되면, 이 반도체 기억 장치가 셀프 리프레쉬 모드로 들어간다. 소정 시간이 경과한 시각 t1에 있어서, 리프레쉬 제어 회로(6d)가 리프레쉬 요구 신호 φreq를 활성 상태로 하여, 메모리 셀 어레이(7)에 있어서의 리프레쉬 어드레스 카운터(10a)가 출력하는 어드레스 신호에 따른 행(워드선)에 접속되는 메모리 셀의 데이터 리프레쉬를 실행한다. 이후, 리프레쉬 제어 회로(6d)는 이 리프레쉬 발진 회로(6c)로부터의 발진 신호 φPU를 카운트하여 소정 시간 간격(예컨대 16㎲) 주기 Tsr로 리프레쉬 요구 신호 φreq를 활성 상태로 구동하고, 이에 응답하여 이 리프레쉬 사이클에서 메모리 셀 어레이(7)의 메모리 셀의 데이터 리프레쉬가 실행된다.
시각 t3에 있어서, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키면 셀프 리프레쉬 모드가 완료되고, 리프레쉬 지시 신호 φref가 L 레벨의 비활성 상태로 되어 리프레쉬 동작이 완료된다.
다음에, 도 3을 참조하여 특수 동작 모드시의 동작에 대하여 설명한다.
시각 t0 이전에 있어서, 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /W를 모두 L 레벨로 설정하고, 또한 소정의 어드레스 신호 비트 AD를 미리 정해진 논리 상태로 설정한다. 시각 t0에 있어서 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 특수 동작 모드를 지정하는 WCBR+어드레스키 조건이 만족되었기 때문에, 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태로 된다. 이에 따라, 특수 동작 모드가 설정된다. 이 특수 동작 모드를 설정하는 사이클이 완료되면, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시킨다. 이 특수 동작 모드 검출 신호 φTE에 의해 선택 회로(6h)가 도통 상태로 되어, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 테스트 발진 회로(6i)로 인가한다. 또한, 선택기(6j)가 테스트 발진 회로(6i)로부터의 출력 신호를 선택하는 상태로 설정된다. 여기서, WCBR 조건 설정시 CBR 검출 회로(6a)가 동작하여, 내부 RAS 발생 회로(6g)로부터의 출력 신호가 H 레벨에서 L 레벨의 활성 상태로 변화하는 것을 고려할 수 있다(도 3에 있어서 점선으로 도시함). 그러나, 선택기(6j)가 테스트 발진 회로(6i)의 출력 신호를 선택하고 있어, 이 특수 동작 모드 엔트리 사이클(entry cycle)에 있어서 내부 로우 어드레스 스트로브 신호 intZRAS는 H 레벨의 비활성 상태를 유지한다.
또한, 이 특수 동작 모드 검출 신호 φTE에 따라서 카운터 활성화 신호 φreft가 활성 상태로 되고, 리프레쉬 어드레스 카운터(10a)가 활성화되며, 또한 전환 신호 φMX가 활성 상태로 되어, 멀티플렉서(11)는 리프레쉬 어드레스 카운터(10a)로부터의 카운트값을 선택한다.
시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 테스트 발진 회로(6i)가 활성화되고, 발진 신호 TCK가 발진하여, 내부 로우 어드레스 스트로브 신호 intZRAS가 소정의 주기 Tte로 활성화된다. 이에 따라, 이 테스트 발진 회로(6i)로부터의 발진 신호 TCK에 따라서 리프레쉬 어드레스 카운터(10a)로부터의 카운트값을 리프레쉬 어드레스(리프레쉬되어야 하는 행을 지정하는 어드레스)로 하여 행 선택 동작이 행해진다. 이 특수 동작 모드시의 워드선 선택 주기 Tte는 셀프 리프레쉬 사이클 Tsr보다 충분히 짧게 되어 있다. 따라서, 내부에서 고속으로 워드선을 순차적으로 리프레쉬 어드레스 카운터(10a)로부터의 리프레쉬 어드레스에 따라 선택할 수 있어, 로우 어드레스 스트로브 신호 /RAS의 변화 속도가 느린 경우에도 내부에서 고속으로 워드선을 선택하여 디스터브 테스트를 실행할 수 있다.
시각 t2에 있어서, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시켜, 예를 들면 디스터브 테스트인 특수 동작 모드가 완료된다. 이어서, 이 특수 동작 모드를 해제하는 특수 동작 모드 리세트 사이클이 실행된다. 즉, 시각 t3 이전에 있어서, 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /W를 L 레벨로 설정하고, 또한 특정한 어드레스 신호 비트 AD를 소정의 논리 상태로 설정한다. 시각 t3에 있어서 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킴으로써 특수 동작 모드 리세트 조건이 만족되어, 이 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE가 L 레벨의 비활성 상태로 되고, 선택 회로(6h)가 비도통 상태로 되며, 또한 테스트 발진 회로(6i)가 발진 동작을 정지한다. 선택기(6j)가 내부 RAS 발생 회로(6g)의 출력 신호를 선택하는 상태로 설정된다.
통상의 동작 사이클에 있어서는, 도 4에 도시하는 바와 같이 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨일 때 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킨다. 이 상태에 있어서는 CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR 및 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE가 모두 L 레벨의 비활성 상태에 있다. 따라서, 리프레쉬 지시 신호 φref는 L 레벨의 비활성 상태이고, 금지 회로(6f)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시킨다. 한편, 원샷 펄스 발생 회로(6e)의 출력 신호는 H 레벨이고, 내부 RAS 발생 회로(6g)가 이 금지 회로(6f)로부터의 출력 신호에 따라 내부 로우 어드레스 스트로브 신호를 생성한다. 선택기(6j)가 이 내부 RAS 발생 회로(6g)의 출력 신호를 선택하여 행계 제어 회로(6k)로 인가한다. 따라서, 이 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 하강에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강하고, 그 때 외부로부터 인가된 어드레스 신호 X가 행 어드레스로서 취입되어 워드선 선택 동작이 행해진다. 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키면, 1개의 메모리 사이클이 완료되어 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 상승하고, 이에 응답하여 워드선이 비선택 상태로 구동된다.
또, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, 그 때에는 도시하지 않은 경로를 통해 어드레스 신호가 열 어드레스 신호 Y로서 취입되어 열 선택 동작이 행해진다. 데이터의 기입/판독은 도시하지 않은 기입 인에이블 신호에 의해 지정된다.
특수 동작 모드에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨이고, 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 활성화에 따라 발진 회로로부터의 신호 TCK에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 활성 상태로 구동되고, 이 내부에 마련된 리프레쉬 어드레스 카운터(10a)로부터의 리프레쉬 어드레스에 따라 워드선이 선택된다.
따라서, 도 5에 도시하는 바와 같이, 예를 들면 외부의 시험 장치로부터의 신호의 변화 속도가 느린 경우에도, 내부에서 고속으로 워드선 선택 동작을 실행할 수 있다. 따라서 외부의 시험 장치에 있어서, 예를 들면 이 테스트 발진 회로의 주기의 복수배(도 5에 있어서는 4배)의 주기로 로우 어드레스 스트로브 신호 /RAS를 변화시키면, 내부에서 이 복수배(도 5에 있어서 4배)의 속도로 워드선 선택이 행해져서, 종래의 시험 장치를 이용하더라도 고속으로 워드선 선택을 실행할 수 있고, 디스터브 테스트를 고속으로 실행할 수 있다. 이 때, 내부의 리프레쉬 어드레스 카운터의 출력 카운트값에 따라 워드선이 순차적으로 선택되고, 워드선이 선택되는 회수(디스터브 회수)가 많아지며, 이에 따라 이 디스터브 회수를 피시험 반도체 기억 장치에 대하여 최적값으로 설정할 수 있어, 정확한 디스터브 테스트를 실행할 수 있다.
또한, 디스터브 회수가 증가한 경우, 디스터브가 가속된 것과 등가로 되어 디스터브 테스트의 가속을 실행할 수 있다. 워드선이 아주 여러 번 선택된 경우, 워드선과 비선택 워드선 사이의 용량 결합이 발생하는 회수가 많아져 디스터브의 가속을 실행할 수 있다. 또, 이 테스트 발진 회로가 출력하는 발진 신호 TCK가 L 레벨로 되는 기간은, 메모리 셀 어레이에 있어서 워드선이 선택되고, 또한 센스 앰프가 동작하여 메모리 셀 데이터의 검지 및 증폭을 실행하기까지의 시간폭을 갖고 있으면 된다. 한편, 이 발진 신호 TCK의 H 레벨의 기간은, 행 선택에 관련되는 부분이 소정의 전위 레벨로 프리차지되는 데 필요한 시간, 즉 RAS 프리차지 시간 tRP 이상이면 된다. 다음에 각부의 구성에 대하여 설명한다.
도 6은 카운터 활성화 신호 및 전환 신호 φMX를 발생하는 부분의 구성을 도시한 도면이다. 이 제어 신호 발생부는 도 1에 도시하는 리프레쉬 제어 회로(6d)에 포함되어 있다. 이 카운터 활성화 신호 φreft는 리프레쉬 지시 신호 φref와 특수 동작 모드 검출 신호 φTE를 수신하는 OR 회로(6da)로부터 출력되고, 전환 신호 φMX는 리프레쉬 지시 신호 φref 및 특수 동작 모드 지시 신호 φTE를 수신하는 OR 회로(6db)로부터 출력된다. 따라서, 리프레쉬 동작 모드시 및 특수 동작 모드시에 있어 리프레쉬 어드레스 카운터(10a)가 활성화되면, 멀티플렉서(11)는 이 리프레쉬 어드레스 카운터가 출력하는 카운트값을 선택한다.
도 7은 도 1에 도시하는 테스트 발진 회로(6i)의 구성의 일례를 도시한 도면이다. 도 7에 있어서, 테스트 발진 회로(6i)는 선택 회로(6)로부터 인가되는 로우 어드레스 스트로브 신호 /RAS와 발진 신호 TCK를 수신하는 NOR 회로(6ia)와, NOR 회로(6ia)의 출력 신호를 수신하는 n 단의 종속(縱續) 접속된 인버터 회로(6i1∼6in)를 포함한다. 인버터(6i1∼6in)는 우수개이다. 인버터(6in)로부터 발진 신호 TCK가 출력된다.
선택 회로(6)는 특수 동작 모드 검출 신호 φTE의 활성화시 도통하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6ha)를 포함한다. 선택 회로(6)가 도통 상태로 되고, 또한 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 되면, NOR 회로(6ia)가 인버터로서 작용하고, 이 테스트 발진 회로(6i)는 기수단의 종속 접속되는 인버터로 구성되는 링 발진기로서 작용하여, 발진 동작을 실행해 소정 주기로 발진 신호 TCK를 출력한다.
또, 이 도 7에 도시하는 테스트 발진 회로(6i)에 있어서는, 로우 어드레스 스트로브 신호 /RAS가 H 레벨일 때에는 NOR 회로(6ia)의 출력 신호가 L 레벨로 되고, 이에 응답하여 인버터(6in)로부터 출력되는 발진 신호 TCK가 L 레벨로 된다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨일 때 발진 신호 TCK를 H 레벨로 고정하기 위해서는, 간단히 이 인버터(6in)의 출력 신호를 인버터로 수신하여 발진 신호 TCK를 출력하면 된다.
(테스트 발진 회로의 변형예)
도 8은 도 1에 도시하는 테스트 발진 회로의 변형예의 구성을 도시한 도면이다. 도 8에 있어서 테스트 발진 회로(6i)는 선택 회로(6)의 출력 신호를 발진 신호 TCK'에 응답하여 선택적으로 통과시켜서 NOR 회로(6ia)의 한쪽 입력으로 인가하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6ii)와, 이 트랜스퍼 게이트(6ii)의 출력 신호가 H 레벨일 때 도통하여 인버터(6in)의 출력을 접지 전위 레벨로 방전하는 n 채널 M0S 트랜지스터로 구성되는 리세트 트랜지스터(6ij)와, 인버터(6in)의 출력 신호를 수신하여 발진 신호 TCK'를 출력하는 인버터(6im)를 더 포함한다. 다른 구성은 도 7에 도시하는 테스트 발진 회로(6i)와 동일하다.
도 8에 도시하는 구성에 있어서, 발진 신호 TCK'가 L 레벨일 때 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 된다. 따라서, 이 발진 신호 TCK'가 H 레벨에 있고, 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨일 때 트랜스퍼 게이트(6ii)가 도통 상태로 되어, 선택 회로(6)를 거쳐 인가되는 로우 어드레스 스트로브 신호 /RAS를 통과시킨다.
따라서, 도 9에 도시하는 바와 같이 시각 ta에 있어서 이 발진 신호 TCK'가 L 레벨에 있고, 내부에서 행 선택이 행해지고 있을 때, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승되더라도 트랜스퍼 게이트(6ii)는 비도통 상태에 있고, 내부에서 이 발진 회로(6i)는 발진 동작을 실행한다. 시각 tb에서, 이 발진 신호 TCK'가 H 레벨로 상승하고, 이에 응답하여 내부에서 행 선택 동작이 완료되면, 트랜스퍼 게이트(6ii)가 도통하여 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시켜 발진 동작을 정지시킨다. 이에 따라, 리세트 트랜지스터(6ij)도 도통하여, 발진 신호 TCK'가 확실히 H 레벨로 유지된다. 따라서, 외부의 시험 장치에 있어서, 로우 어드레스 스트로브 신호 /RAS의 비활성화가 내부에서의 행 선택 동작과 동기하지 않는 경우에 있어서도, 워드선 선택 동작 완료후 발진 동작을 확실하게 정지시킬 수 있고, 타이밍의 어긋남 등을 고려할 필요없이 여유를 갖고 확실하게 워드선 선택 동작을 정지시킬 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 외부 제어 신호의 변화를 트리거(trigger)로 하여, 내부에서 발진 회로를 이용해 행 선택 동작을 행하게 하고 있기 때문에, 시험 장치가 출력하는 제어 신호의 상승/하강 시간이 길어진 경우에 있어서도 그 영향을 받는 일 없이 내부에서 고속으로 행 선택 동작을 실행하는 것이 가능하게 된다.
또한, 내부의 발진 회로를 이용하여 행 선택 기간을 규정하는 내부 행 선택 지시 신호인 내부 로우 어드레스 스트로브 신호를 발생하고 있기 때문에, 시험 동작시 외부의 영향을 받는 일 없이 고속으로 내부 로우 어드레스 스트로브 신호를 발생하여 행 선택 동작을 실행할 수 있어서, 디스터브 등의 테스트를 고속으로 실행하는 것이 가능해진다.
(실시예 2)
도 10은 본 발명의 실시예 2에 따른 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 10에 있어서는, 리프레쉬 어드레스를 발생하는 내부 어드레스 발생 회로(10)의 구성을 도시하고 있다. 다른 구성은 도 1에 도시한 실시예 1에 따른 반도체 기억 장치의 구성과 동일하다.
도 10에 있어서, 내부 어드레스 발생 회로(10)는 특수 동작 모드 검출 신호 φTE에 따라 내부 로우 어드레스 스트로브 신호 intZRAS 및 외부로부터의 로우 어드레스 스트로브 신호 /RAS 중 한쪽을 선택적으로 통과시켜 리프레쉬 어드레스 카운터(10a)로 인가하는 선택 회로(10b)를 포함한다. 이 리프레쉬 어드레스 카운터(10a)는 선택 회로(10b)로부터 인가되는 신호의 상승에 응답하여 이 카운트값을 1 증가 또는 감소시킨다. 리프레쉬 어드레스 카운터(10a)는 상기한 실시예 1과 마찬가지로 카운터 활성화 신호 φreft의 활성화시 카운트 동작을 실행한다.
선택 회로(10b)는 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시키는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(10ba)와, 특수 동작 모드 검출 신호 φTE를 수신하는 인버터(10bb)의 출력 신호가 H 레벨일 때 도통하여, 내부 로우 어드레스 스트로브 신호 intZRAS를 통과시키는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(10bc)를 포함한다.
특수 동작 모드가 지정되었을 때에는, 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 선택되어 리프레쉬 어드레스 카운터(10a)로 인가되고, 통상 동작 모드시 및 리프레쉬 동작 모드시에 있어서는, 내부 로우 어드레스 스트로브 신호 intZRAS가 선택되어 리프레쉬 어드레스 카운터(10a)로 인가된다.
다음에, 이 도 10에 도시한 내부 어드레스 발생 회로의 동작을 도 11에 도시한 신호 파형도를 참조하여 설명한다. 특수 동작 모드 검출 신호 φTE가 H 레벨일 때에는, 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 선택되어 리프레쉬 어드레스 카운터(10a)로 인가된다. 또한, 기간 TA에 있어서, 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 구동되면, 이 내부 로우 어드레스 스트로브 신호 intZRAS가 테스트 발진 회로(도 1 참조)로부터의 발진 신호 TCK(또는 TCK')에 따라 활성 상태로 구동된다. 이 때, 리프레쉬 어드레스 카운터(10a)에는 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 인가되어 있기 때문에, 리프레쉬 어드레스 카운터(10a)로부터의 카운트값 Xa는 동일하다. 따라서 기간 TA에 있어서는, 이 어드레스 Xa에 의해 선택되는 워드선이 반복하여 선택된다.
이 기간 TA가 완료되어, 외부 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키면, 리프레쉬 어드레스 카운터(10a)가 카운트 동작을 실행하여 그 어드레스를 1 증가 또는 감소시켜 어드레스 Xb가 출력된다. 기간 TB에 있어서 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 다시 L 레벨의 활성 상태로 하면, 테스트 발진 회로(도 1 참조)가 활성화되고, 그 발진 신호에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 활성 상태로 구동된다. 이 기간 TB에 있어서는, 어드레스 Xb에 의해 지정되는 워드선이 반복하여 선택된다.
따라서, 이 도 10에 도시한 내부 어드레스 발생 회로(10)를 이용한 경우, 리프레쉬 어드레스를 외부로부터의 신호에 의해 제어할 수 있어, 동일한 워드선을 필요 회수 만큼 반복하여 선택 상태로 구동할 수 있다.
이 테스트 발진 회로의 발진 주기가 미리 정해져 있기 때문에, 이 발진 주기에 따라 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 활성 기간을 설정하면, 임의의 회수 만큼 동일한 워드선을 선택 상태로 구동할 수 있다. 이 경우, 인접 워드선 사이에서 큰 용량 결합이 반복되고, 인접 비선택 워드선의 전위 상승 상태가 반복적으로 발생하여, 메모리 셀 캐패시터의 전하 유출을 가속화할 수 있다(내부 어드레스를 순차적으로 변화시킨 경우, 워드선이 순차적으로 멀어지기 때문에, 그 용량 결합 크기가 순차적으로 작아지고, 유출 전하량이 작아진다). 따라서, 이 외부로부터의 신호에 의해, 내부의 리프레쉬 어드레스를 제어함으로써 디스터브를 가속할 수 있다. 이에 따라, 디스터브 테스트에 소요되는 시간을 단축시킬 수 있게 된다.
또한, 실시예 1과 마찬가지로, 외부의 시험 장치가 고속으로 신호를 구동할 수 없는 경우에 있어서도, 내장된 발진 회로에 의해 내부 로우 어드레스 스트로브 신호를 생성하고 있기 때문에, 고속으로 워드선을 선택 상태로 구동할 수 있다.
이상과 같이 본 발명의 실시예 2에 따르면, 내부 어드레스 발생 회로가 발생시키는 내부 어드레스를 그 제어 신호에 의해 제어할 수 있도록 구성하였기 때문에, 동일한 워드선을 소망하는 회수 만큼 반복하여 선택 상태로 구동할 수 있어, 디스터브 가속을 행할 수 있고, 디스터브 테스트에 소요되는 시간을 단축시킬 수 있다.
(실시예 3)
도 12는 본 발명의 실시예 3에 따른 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 12에 있어서, 멀티플렉서(11)는 리프레쉬 모드 지시 신호 φref에 따라 어드레스 버퍼(9)로부터의 내부 어드레스 신호 RA 및 내부 어드레스 발생 회로(10)로부터 인가되는 리프레쉬 어드레스 중 한쪽을 선택하여 로우 디코더(12)로 인가한다. 멀티플렉서(11)는, 리프레쉬 모드 지시 신호 φref가 활성 상태에 있고, 리프레쉬 모드가 지정되어 있을 때에는, 내부 어드레스 발생 회로(10)로부터의 내부 어드레스를 선택하여 로우 디코더(12)로 인가하는 한편, 이 리프레쉬 모드 지시 신호 φref가 비활성 상태일 때에는 어드레스 버퍼(9)로부터의 어드레스 신호 RA를 선택하여 로우 디코더(12)로 인가한다. 어드레스 버퍼(9)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 외부로부터의 어드레스 신호를 취입하여 내부 어드레스 신호 RA를 생성한다. 다른 구성은 도 1에 도시한 구성과 동일하다.
이 도 12에 도시하는 구성의 경우, 특수 동작 모드가 지정되었을 때, 리프레쉬 모드 지시 신호 φref는 비활성 상태에 있기 때문에, 멀티플렉서(11)는 어드레스 버퍼(9)로부터의 내부 어드레스 신호 RA를 선택한다. 다음에, 이 도 12에 도시한 회로의 동작을 도 13에 도시한 파형도를 참조하여 설명한다.
도 13에 있어서, 특수 동작 모드 검출 신호 φTE는 H 레벨에 있고, 특수 동작 모드가 지정되어 있다. 이 상태에 있어서, 시각 t0에서 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킨다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 어드레스 버퍼(9)가 외부로부터의 어드레스 신호를 취입하고 내부 어드레스 신호 RA(Xc)를 생성하여 멀티플렉서(11)로 인가한다. 멀티플렉서(11)는 어드레스 신호 Xc를 선택하여 로우 디코더(12)로 인가한다. 어드레스 버퍼(9)는 로우 어드레스 스트로브 신호 /RAS가 L 레벨 상태일 때에는, 래치 상태에 있으므로, 취입한 어드레스 RA(Xc)를 지속적으로 출력한다. 따라서, 시각 t0에서부터 시작되는 기간 TC에 있어서, 내부 로우 어드레스 스트로브 신호 intZRAS가 도 1에 도시한 테스트 발진 회로의 출력 신호 TCK(또는 TCK')에 따라 활성 상태로 되는 경우, 어드레스 신호 Xc가 지정하는 워드선이 반복하여 선택된다. 이 기간 TC가 완료되면, 로우 어드레스 스트로브 신호 /RAS가 H 레벨의 비활성 상태로 되어 내부 로우 어드레스 스트로브 신호 intZRAS의 활성화가 정지된다.
시각 t1에 있어서, 어드레스 신호를 변경하여 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 어드레스 버퍼(9)가 다시 이 인가된 어드레스 신호를 취입하고 새로운 어드레스 신호 Xd를 생성하여 멀티플렉서(11)를 거쳐 로우 디코더(12)로 인가한다. 따라서, 이 시각 t1에서부터 시작되는 기간 TD에 있어서는, 어드레스 신호 Xd가 지정하는 워드선이 반복적으로 선택된다.
이 도 12에 도시한 구성의 경우, 특수 동작 모드 실행시, 선택되는 워드선을 외부로부터 지정할 수 있어 테스트의 진행 상황을 외부에서 모니터할 수 있다. 따라서, 확실히 모든 워드선을 소정 회수 만큼 선택 상태로 구동했는지 여부를 용이하게 식별할 수 있다(시험 장치에 포함되어 있는 테스트용 어드레스 발생 회로의 초기값으로부터 최종값까지 일순(一巡)하면 모든 워드선이 소정 회수 만큼 선택 상태로 구동된 것을 판단할 수 있음).
이 외부로부터 어드레스 신호를 인가하는 경우에 있어서도, 이 어드레스 신호의 변화 주기는 외부의 로우 어드레스 스트로브 신호 /RAS와 동일하면 되고, 고속으로 변화시킬 필요는 없다. 따라서, 어드레스 신호 및 로우 어드레스 스트로브 신호 /RAS를 고속으로 변화시키지 않더라도 동일한 워드선을 반복하여 선택 상태로 구동할 수 있어 워드선 선택 사이클을 고속화할 수 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 특수 동작 모드시 외부로부터 인가되는 어드레스 신호에 따라 선택 워드선을 지정하도록 구성하고 있기 때문에, 용이하게 테스트 진행 상황을 알 수 있고, 각 워드선을 필요한 회수 만큼 확실히 선택 상태로 구동하여 정확한 테스트 동작을 실행하는 것이 가능해진다.
(실시예 4)
도 14는 본 발명의 실시예 4에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다.
도 14에 있어서, 이 반도체 기억 장치는 외부로부터의 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS를 수신하여 CBR 조건이 만족된 것을 검출하는 CBR 검출 회로(6a)와, 외부로부터의 신호 /RAS, /CAS, /W 및 AD를 수신하여 특수 동작 모드가 지정된 것을 검출하는 특수 동작 모드 검출 회로(6b)와, 특수 동작 모드 검출 신호 φTE 및 CBR 검출 신호 φCBR에 따라 리프레쉬 동작에 필요한 제어를 실행하는 리프레쉬 제어 회로(6d)와, 리프레쉬 제어 회로(6d)로부터의 셀프 리프레쉬 지시 신호 φrefs와 특수 동작 모드 검출 신호 φTE를 수신하는 게이트 회로(6m)와, 게이트 회로(6m)의 출력 신호 φrefa의 활성화에 따라 활성화되어 소정의 주기로 발진 동작을 실행하는 리프레쉬 발진기(6n)와, 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시키는 선택 회로(6h)와, 선택 회로(6h)로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 소정의 주기로 발진 동작을 실행하는 단주기 발진기(6o)와, 특수 동작 모드 검출 신호 φTE에 따라 단주기 발진기(6o) 및 리프레쉬 발진기(6n)의 출력 신호 중 한쪽을 선택하는 선택기(6p)를 포함한다. 선택기(6p)로부터의 출력 신호 φPU는 리프레쉬 제어 회로(6d)로 인가된다. 단주기 발진기(6o)는 리프레쉬 발진기(6n)의 발진 주기보다 충분히 짧은 발진 주기를 갖는다.
또한, 반도체 기억 장치는 리프레쉬 제어 회로(6d)로부터의 리프레쉬 요구 신호 φreq에 따라 원샷 펄스 신호를 발생하는 원샷 펄스 발생 회로(6e)와, CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR 및 특수 동작 모드 검출 신호 φTE의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 전달을 금지시키는 금지 회로(6f)와, 원샷 펄스 발생 회로(6e)의 출력 신호와 금지 회로(6f)의 출력 신호에 따라 내부 로우 어드레스 스트로브 신호 intZRAS를 출력하는 내부 RAS 발생 회로(6g)를 포함한다. 원샷 펄스 발생 회로(6e)는, 메모리 셀이 선택되어 그 메모리 셀 데이터의 검지, 증폭 및 래치가 센스 앰프에 의해 실행되는 데 필요한 시간 동안 활성 상태로 되는 시간폭을 갖는 펄스 신호를 출력한다.
금지 회로(6f)는 CBR 검출 신호 φCBR과 특수 동작 모드 검출 신호 φTE와 로우 어드레스 스트로브 신호 /RAS를 수신하는 OR 회로(6fb)를 포함한다. 내부 RAS 발생 회로(6g)는 원샷 펄스 발생 회로(6e)의 출력 신호와 금지 회로(6f)의 출력 신호를 수신하는 AND 회로(6ga)를 포함한다.
또한, 반도체 기억 장치는 외부로부터의 어드레스 신호를 수신하여 내부 어드레스 신호를 발생하는 어드레스 버퍼(9)와, 리프레쉬 어드레스 카운터를 내장하고, 내부 어드레스 신호를 발생하는 내부 어드레스 발생 회로(10)와, 이 어드레스 버퍼(9) 및 내부 어드레스 발생 회로(10)의 출력 신호 중 한쪽을 선택하여 로우 디코더(12)로 인가하는 멀티플렉서(11)와, 메모리 셀 어레이(7)의 각 비트선쌍 BLP에 대하여 마련되고, 대응하는 비트선쌍의 메모리 셀의 데이터의 검지·증폭 및 래치를 실행하는 센스 앰프군(14a)을 포함한다. 이 구성은 실시예 1과 동일하다.
내부 RAS 발생 회로(6g)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS는 행계 제어 회로(6k)로 인가된다.
도 14에 도시한 구성에 있어서는, 특수 동작 모드시 및 셀프 리프레쉬 모드시에 있어서 발진기가 전환된다. 선택기(6p)는, 특수 동작 모드시에는 단주기 발진기(6o)의 출력 신호를 선택하고, 한편 리프레쉬 동작 모드시에 있어서는 리프레쉬 발진기(6n)의 출력 신호를 선택한다. 이 단주기 발진기(6o) 및 리프레쉬 발진기(6n)의 발진 주기는 서로 상이하다. 리프레쉬 제어 회로(6d)는 셀프 리프레쉬 동작 모드시 이 선택기(6p)를 거쳐 인가되는 펄스 신호 φPU를 카운트하여 소정값에 도달할 때마다 리프레쉬 요구 신호 φreq를 출력한다. 따라서, 특수 동작 모드시와 셀프 리프레쉬 동작 모드시에는, 이 리프레쉬 요구 신호 φreq가 출력되는 주기가 서로 상이하다. 특수 동작 모드시에 있어서는, 셀프 리프레쉬 모드시보다 짧은 주기로 리프레쉬 요구 신호 φreq가 출력되어 내부 로우 어드레스 스트로브 신호 intZRAS가 활성 상태로 된다. 따라서, 이 도 14에 도시한 구성에 있어서도, 내부에서 워드선을 순차적으로 고속으로 선택할 수 있다.
이 단주기 발진기(6o)에는 선택 회로(6h)를 거쳐 외부 로우 어드레스 스트로브 신호 /RAS가 인가되고 있고, 이 단주기 발진기(6o)의 활성 기간을 로우 어드레스 스트로브 신호 /RAS에 의해 제어할 수 있다. 따라서, 상기한 실시예 1과 마찬가지로, 종래의 시험 장치를 이용하여 워드선을 순차적으로 선택 상태로 구동할 수 있다.
도 15는 도 14에 도시한 리프레쉬 제어 회로(6d)의 구성을 개략적으로 도시한 도면이다. 도 15에 있어서, 리프레쉬 제어 회로(6d)는, CBR 검출 신호 φCBR이 활성 상태인 기간 동안 구동되어 소정 시간을 카운트하고, 소정 시간이 경과하면, 셀프 리프레쉬 지시 신호 φrefs를 출력하는 타이머(6da)와, 타이머(6da)가 출력하는 셀프 리프레쉬 지시 신호 φrefs와 특수 동작 모드 검출 신호 φTE를 수신하는 OR 회로(6db)와, OR 회로(6db)의 출력 신호의 활성화시 기동되어, 도 14에 도시한 선택기(6p)로부터 인가되는 펄스 신호 φPU를 카운트하여 소정값에 도달할 때마다 카운트 업 신호를 출력하는 카운터(6dc)와, 신호 φTE 및 /RAS를 수신하는 게이트 회로(6df)와, 이 CBR 검출 신호 φCBR과 셀프 리프레쉬 지시 신호 φrefs와 카운터(6dc)로부터의 카운트 업 신호와 게이트 회로(6df)의 출력 신호 각각의 상승에 응답하여 원샷 펄스 형상의 리프레쉬 요구 신호 φreq를 출력하는 리프레쉬 요구 발생 회로(6de)를 포함한다.
타이머(6da)는 CBR 조건이 만족되고나서 셀프 리프레쉬 모드에 들어가기까지의 시간을 카운트한다. OR 회로(6db)는 셀프 리프레쉬 모드 지시 신호 φrefs 또는 특수 동작 모드 검출 신호 φTE의 활성 상태시에 카운터(6dc)를 활성 상태로 한다. 따라서 카운터(6dc)는 특수 동작 모드시 및 셀프 리프레쉬 동작 모드시에 카운트 동작을 실행한다. 게이트 회로(6df)는 신호 φTE가 하이 레벨일 때, 로우 어드레스 스트로브 신호 /RAS가 하강하면 하이 레벨의 신호를 출력한다. 다음에, 이 도 14 및 도 15에 도시한 반도체 기억 장치의 동작을 도 16 및 도 17을 참조하여 설명한다.
우선, 도 16을 참조하여 리프레쉬 모드시의 동작에 대하여 설명한다.
컬럼 어드레스 스트로브 신호 /CAS가 하강하고나서, 이어서 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, CBR 조건이 만족되어 CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR이 활성 상태의 하이 레벨로 상승한다. 이 CBR 검출 신호 φCBR은 로우 어드레스 스트로브 신호 /RAS가 L 레벨인 동안 H 레벨의 활성 상태를 유지한다. 이 CBR 검출 신호 φCBR이 H 레벨의 활성 상태로 상승하면, 도 15에 도시한 리프레쉬 요구 발생 회로(6de)로부터의 리프레쉬 요구 신호 φreq가 활성화되어 원샷 펄스 발생 회로(6e)로부터 원샷 펄스 신호가 출력된다. 이 리프레쉬 요구 신호 φreq에 따라 리프레쉬 동작이 실행된다. 이 때 멀티플렉서(11)는 내부 어드레스 발생 회로(10)로부터의 내부 어드레스를 선택하여 로우 디코더(12)로 인가하고 있다.
타이머(6da)가 CBR 검출 신호 φCBR의 활성화에 응답하여 기동되어 소정 시간을 카운트한다. 소정 시간이 경과하면, 타이머(6da)로부터의 셀프 리프레쉬 지시 신호 φrefs가 활성 상태로 되어 카운터(6dc)가 활성화된다. 이 셀프 리프레쉬 지시 신호 φrefs의 활성화에 따라서, 또한 리프레쉬 요구 발생 회로(6de)가 리프레쉬 요구 신호 φreq를 활성 상태로 구동하여 리프레쉬 동작을 실행한다.
이 셀프 리프레쉬 지시 신호 φrefs의 활성화에 따라, 게이트 회로(6m)는 특수 동작 모드 검출 신호 φTE가 L 레벨의 비활성 상태에 있기 때문에, 출력 신호 φrefa를 H 레벨의 활성 상태로 하여 리프레쉬 발진기(6n)를 활성화한다. 선택기(6p)는 특수 동작 모드 검출 신호 φTE의 비활성화에 따라서 리프레쉬 발진기(6n)의 출력 신호를 선택하여, 리프레쉬 제어 회로(6d)에 포함되는 카운터(6dc)로 인가하고 있다. 카운터(6dc)는 이 셀프 리프레쉬 지시 신호 φrefs의 활성화에 따라서 기동되어, 선택기(6p)를 거쳐 인가되는 펄스 신호 φPU를 카운트한다. 카운터(6dc)의 카운트값이 소정값에 도달할 때마다, 리프레쉬 요구 발생 회로(6de)가 리프레쉬 요구 신호 φreq를 활성화한다. 따라서, 이 셀프 리프레쉬 지시 신호 φrefs가 활성 상태인 동안, 리프레쉬 요구 발생 회로(6de)는 소정의 시간 간격 Tsr로 리프레쉬 요구 신호 φreq를 활성화한다. 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시킴으로써, CBR 검출 신호 φCBR이 L 레벨의 비활성 상태로 되어 셀프 리프레쉬 동작이 완료한다. 다음에, 도 17을 참조하여 특수 동작 모드시의 동작에 대하여 설명한다.
컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /W를 활성 상태의 L 레벨로 설정하고, 또한 어드레스 신호 비트 AD를 소정의 논리 상태로 설정한 후, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 특수 동작 모드 검출 회로(6b)는 특수 동작 모드가 지정된 것으로 판정하여 특수 동작 모드 검출 신호 φTE를 활성 상태로 구동한다. 이 특수 동작 모드 검출 신호 φTE의 활성화에 따라 선택 회로(6h)가 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 단주기 발진기(6o)로 인가한다. 또한, 게이트 회로(6m)의 출력 신호 φrefa는 특수 동작 모드 검출 신호 φTE의 활성화에 따라 L 레벨로 되고, 리프레쉬 발진기(6n)는 그 발진 동작이 정지된다.
선택기(6p)는 이 특수 동작 모드 검출 신호 φTE에 따라 단주기 발진기(6o)의 출력 신호를 선택하여 리프레쉬 제어 회로(6d)로 인가한다. 이 특수 동작 모드 설정시에 있어서, 단주기 발진기(6o)가 선택 회로(6h)를 거쳐 인가되는 로우 어드레스 스트로브 신호 /RAS의 활성화에 응답하여 발진 동작을 실행하는 것을 고려할 수 있다. 그러나, 리프레쉬 제어 회로(6d)에 있어서는, 이 특수 동작 모드 검출 신호 φTE는 OR 회로(6db)를 거쳐 카운터(6dc)로 인가되고 있다. 따라서, 이 특수 동작 모드 설정시의 로우 어드레스 스트로브 신호 /RAS가 L 레벨에 있는 기간보다 카운터(6dc)의 카운트값이 길게 되면, 리프레쉬 요구 신호는 출력되지 않는다.
이 특수 동작 모드 검출 신호 φTE의 활성화에 따라 카운터(6dc)가 활성화된다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨의 비활성 상태인 기간 동안, 단주기 발진기(6o)는 발진 동작을 정지한다.
이 특수 동작 모드 검출 신호 φTE를 H 레벨의 활성 상태로 설정한 후, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시켜 단주기 발진기(6o)를 활성화하고, 선택기(6p)를 거쳐 그 출력 신호를 리프레쉬 제어 회로(6d)에 포함되는 카운터(6dc)로 인가한다. 카운터(6dc)는 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여 초기값으로 그 카운트값이 리세트되어 있고, 선택기(6p)를 거쳐 인가되는 펄스 신호 φPU를 카운트하여, 소정값에 도달할 때마다 카운트 업 신호를 출력한다. 리프레쉬 요구 발생 회로(6de)는 로우 어드레스 스트로브 신호 /RAS와 특수 동작 모드 검출 신호 φTE를 수신하는 게이트 회로(6df)의 출력 신호의 상승에 응답하여 리프레쉬 요구 신호 φreq를 출력한다. 따라서, 특수 동작 모드시에 있어서는 로우 어드레스 스트로브 신호 /RAS가 하강할 때마다 리프레쉬 요구 신호 φreq가 출력되고, 이어서 소정 기간마다 카운터(6dc)의 출력 신호에 따라 리프레쉬 요구 신호 φreq가 활성 상태로 구동된다. 이 주기는 Tte로서, 셀프 리프레쉬시에 리프레쉬 요구 신호 φreq가 출력되는 주기 Tsr보다 충분히 짧다. 이에 따라, 특수 동작 모드시에 있어서, 워드선을 순차적으로 고속으로 선택할 수 있다.
이 단주기 발진기(6o) 및 리프레쉬 발진기(6n)는, 예를 들면 도 7 또는 도 8에 도시하는 링 발진기의 구성을 구비하고 있다.
내부 어드레스 발생 회로(10)가 발생하는 내부 어드레스는, 도 10에 도시하는 바와 같이 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 의해 제어되어도 좋다. 즉, 동일한 워드선이 연속하여 선택 상태로 구동되는 구성을 이용하여도 좋다. 또한, 도 12에 도시하는 바와 같이 멀티플렉서(11) 및 어드레스 버퍼(9)를 제어하여, 특수 동작 모드시에 있어서 외부로부터의 어드레스 신호에 따라 워드선 선택을 실행하는 구성을 이용하여도 좋다. 이 경우, 멀티플렉서(11)에는 CBR 검출 신호 φCBR을 선택 제어 신호로서 인가한다. 어느 쪽의 구성을 이용하여도 무방하다.
이상과 같이, 본 발명의 실시예 4에 따르면, 셀프 리프레쉬에 이용되는 발진기 대신에, 셀프 리프레쉬용 발진기보다 발진 주기가 짧은 단주기 발진기를 이용하여 출력 신호를 리프레쉬 제어 회로로 인가해서, 그 카운트값이 소정값에 도달할 때마다 리프레쉬 요구 신호를 출력하여 내부 로우 어드레스 스트로브 신호를 활성화하고 있다. 이에 따라, 외부의 제어 신호가 고속으로 변화하지 않는 경우에 있어서도, 내부에서 고속으로 워드선을 순차적으로 선택 상태로 구동할 수 있다.
또한, 내부 어드레스 발생 회로(10)를 외부 제어 신호의 로우 어드레스 스트로브 신호 /RAS에 의해 그 카운트 동작을 제어함으로써, 동일한 어드레스값의 워드선을 연속하여 소정 회수 만큼 반복하여 선택할 수 있다.
또한, 멀티플렉서(11)를 제어하여 이 특수 동작 모드시에 있어 외부로부터의 어드레스 신호를 취입하는 구성으로 하면, 외부 어드레스 신호에 따라 특수 동작 모드시의 워드선을 지정하는 것이 가능해져 실시예 3과 마찬가지의 효과를 얻을 수 있다.
(실시예 5)
도 18은 본 발명의 실시예 5에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 도 18에 도시하는 반도체 기억 장치에 있어서는, 특수 동작 모드시, 외부로부터의 제어 신호 /RAS 및 /CAS의 상태 변화에 따라 내부 로우 어드레스 스트로브 신호를 발생하기 위한 외부 제어 RAS 발생 회로(6q)가 마련된다. 이 외부 제어 RAS 발생 회로(6q)는 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE의 활성화시 활성화되어, 외부로부터의 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS의 변화에 따라 내부 로우 어드레스 스트로브 신호를 생성하는 합성 회로(6qa)와, 특수 동작 모드 검출 신호 φTE에 따라 합성 회로(6qa)의 출력 신호와 외부로부터의 로우 어드레스 스트로브 신호 /RAS 중 한쪽을 선택하는 선택기(6qb)를 포함한다.
합성 회로(6qa)는 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS의 상태 변화를 트리거로 하여 내부 로우 어드레스 스트로브 신호의 상태를 변화시킨다. 선택기(6qb)는 특수 동작 모드 검출 신호 φTE의 활성화시 합성 회로(6qa)의 출력 신호를 선택하고, 특수 동작 모드 검출 신호 φTE의 비활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 선택하여 신호 ZRAS를 생성한다. 또, 여기서 도면을 간단히 하기 위해, CBR 검출 회로(6a)로부터의 CBR 검출 신호 φCBR의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 무효 상태로 하기 위한 게이트 회로가 마련되는데, 이는 도시하지 않는다. 다른 구성은, 상기한 도 1에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
여기서, 내부 어드레스 발생 회로(10)는 리프레쉬 제어 회로(6d)로부터의 리프레쉬 지시 신호 φref(또는 CBR 검출 신호 φCBR) 또는 특수 동작 모드 검출 신호 φTE의 활성화시 활성 상태로 되고, 내부 로우 어드레스 스트로브 신호 intZRAS의 비활성화시 발생하는 내부 어드레스 신호를 1 증가 또는 감소시킨다(도 1 및 도 6 참조). 또한, 멀티플렉서(11)도 특수 동작 모드시 및 리프레쉬 동작 모드시 내부 어드레스 발생 회로(10)로부터 인가되는 어드레스 신호 RRA를 전환 신호 φMX에 따라 선택하여 로우 디코더(12)로 인가한다.
이 도 18에 도시하는 구성에 있어서, 외부로부터 인가되는 신호 /RAS 및 /CAS의 상태 변화에 따라 내부 로우 어드레스 스트로브 신호 intZRAS의 상태를 변화시킨다. 따라서 특수 동작 모드시에 있어서, 외부 신호의 변화 속도가 느린 경우에도 복수의 외부 신호의 상태의 조합의 변화 주기를 1개의 외부 신호의 가능한 사이클보다 빠르게 할 수 있고, 이에 따라 내부 로우 어드레스 스트로브 신호 intZRAS의 주기를 고속화할 수 있다.
도 19는 도 18에 도시한 외부 제어 RAS 발생 회로(6q)의 구성의 일례를 도시한 도면이다. 도 19에 있어서, 외부 제어 RAS 발생 회로(6q)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 2단의 종속 접속된 인버터 IV1 및 IV2를 거쳐 수신하고, 또한 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS를 2단의 종속 접속된 인버터 IV3 및 IV4를 거쳐 수신한다. 이들 인버터 IV1∼IV4는 이 반도체 기억 장치의 입력 버퍼에 상당한다.
외부 제어 RAS 발생 회로(6q)는, 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여, 인버터 IV2로부터 인가되는 로우 어드레스 스트로브 신호 /RAS를 통과시키는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6qaa)와, 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여 인버터 IV4로부터 인가되는 컬럼 어드레스 스트로브 신호 /CAS를 통과시키는, n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6qab)와, 트랜스퍼 게이트(6qab)가 전달한 신호를 수신하는 인버터(6qac)와, 트랜스퍼 게이트(6qaa)를 거쳐 인가되는 로우 어드레스 스트로브 신호와 인버터(6qac)의 출력 신호를 수신하는 OR 회로(6qad)와, 특수 동작 모드 검출 신호 φTE의 활성화시 도통하여, OR 회로(6qad)의 출력 신호를 전달하여 신호 ZRAS를 출력하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6qbb)를 포함한다.
이 트랜스퍼 게이트(6qaa, 6qab) 및 인버터(6qac) 및 OR 회로(6qad)가 도 18에 도시한 합성 회로(6qa)에 상당한다.
또한, 이 외부 제어 RAS 발생 회로(6q)는, 특수 동작 모드 검출 신호 φTE를 각각 수신하는 인버터 IV5 및 IV6과, 인버터 IV5의 출력 신호가 H 레벨일 때 도통하여, 인버터 IV2를 거쳐 인가되는 로우 어드레스 스트로브 신호를 출력 노드 Nq에 전달하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6qba)와, 인버터 IV6의 출력 신호가 H 레벨일 때 도통하여, 인버터 IV4로부터의 컬럼 어드레스 스트로브 신호를 통과시켜 내부 컬럼 어드레스 스트로브 신호 ZCAS를 생성해 열계 제어 회로로 인가하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6qbc)를 포함한다. 트랜스퍼 게이트(6qba, 6qbb 및 6qbc)가 도 18에 도시하는 선택기(6qb)에 대응한다. 트랜스퍼 게이트(6qbc)가 마련되어 있는 것은, 특수 동작 모드시에 있어서 내부 로우 어드레스 스트로브 신호를 변화시켰을 때, 이 컬럼 어드레스 스트로브 신호에 따라 열 선택에 관련된 회로가 동작하는 것을 방지하기 위함이다. 다음에, 이 도 19에 도시한 외부 제어 RAS 발생 회로(6q)의 동작을 도 20에 도시하는 동작 파형도를 참조하여 설명한다.
통상 동작 모드시에 있어서, CBR 검출 신호 φCBR 및 특수 동작 모드 검출 신호 φTE는 비활성 상태의 L 레벨에 있다. 이 상태에 있어서, 도 18에 도시한 멀티플렉서(11)는 어드레스 버퍼(9)로부터 인가되는 어드레스 신호 RA를 선택하여 로우 디코더(12)로 인가한다. 특수 동작 모드 검출 신호 φTE가 L 레벨이고, 도 19에 도시한 트랜스퍼 게이트(6qaa 및 6qab)가 오프 상태인 한편, 트랜스퍼 게이트(6qba 및 6qbc)가 모두 온 상태에 있다. 따라서, 출력 노드 Nq에는 트랜스퍼 게이트(6qba)를 거쳐 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 인가되어 신호 ZRAS가 생성된다. 한편, 트랜스퍼 게이트(6qbc)를 거쳐 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS가 내부 컬럼 어드레스 스트로브 신호 /ZCAS로서 열계 제어 회로(도시하지 않음)로 인가된다.
따라서, 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 신호 ZRAS가 L 레벨로 하강하고, 이에 응답하여 도 18에 도시한 내부 RAS 발생 회로(6g)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 이 내부 로우 어드레스 스트로브 신호 intZRAS의 하강에 따라, 로우 디코더(12)가 활성화되고, 멀티플렉서(11)를 거쳐 인가되는 어드레스 신호 RA에 따라 행 선택 동작이 행해진다. 이어서 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨의 활성 상태로 되면, 도시하지 않은 경로를 거쳐서 열 어드레스 신호가 취입되어 열 선택 동작이 행해진다. 1개의 메모리 사이클이 완료되면, 로우 어드레스 스트로브 신호 /RAS가 H 레벨의 비활성 상태로 구동되고, 또한 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨의 비활성 상태로 구동된다. 이 로우 어드레스 스트로브 신호 /RAS의 비활성화에 응답하여, 내부 로우 어드레스 스트로브 신호 intZRAS도 H 레벨의 비활성 상태로 되고, 메모리 셀 어레이(7)는 프리차지 상태로 구동된다. 따라서, 통상 동작 모드시에 있어서는, 내부 로우 어드레스 스트로브 신호 intZRAS가 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 변화한다.
특수 동작 모드시에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태로 된다. 이 상태에 있어서는, 도 18에 도시한 내부 어드레스 발생 회로(10)가 활성화되어 내부 어드레스 신호 RRA가 출력된다. 멀티플렉서(11)는 이 내부 어드레스 발생 회로(10)로부터의 어드레스 신호 RRA를 선택하여 로우 디코더(12)로 인가한다.
외부 제어 RAS 발생 회로(6q)에 있어서는, 트랜스퍼 게이트(6qba 및 6qbc)가 오프 상태로 되는 한편, 트랜스퍼 게이트(6qaa, 6qab 및 6qbb)가 온 상태로 된다. 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 트랜스퍼 게이트(6qaa)를 거쳐 OR 회로(6qad)의 한쪽 입력으로 인가되고, 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS가 트랜스퍼 게이트(6qab) 및 인버터(6qac)를 거쳐 OR 회로(6ad)의 다른쪽 입력으로 인가된다.
외부로부터의 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨일 때 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, OR 회로(6qad)는, 그 양 입력의 신호가 모두 L 레벨이므로, L 레벨의 신호를 출력한다. 따라서, 트랜스퍼 게이트(6qbb)를 거쳐 출력 노드 Nq에 인가되는 신호 ZRAS가 L 레벨로 하강한다. 도 18에 도시한 내부 RAS 발생 회로(6g)에 있어서, AND 회로(6gb)는 한쪽 입력에서 원샷 펄스 발생 회로(6e)로부터의 H 레벨의 신호를 수신하여 버퍼로서 동작한다. 따라서, 이 신호 ZRAS의 하강에 동기하여 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 이 내부 로우 어드레스 스트로브 신호 intZRAS의 하강에 응답하여, 멀티플렉서(11)를 거쳐 내부 어드레스 발생 회로(10)로부터 인가되는 어드레스 RRA1에 따라 행 선택이 실행된다.
이 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 상태이고, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, 인버터(6qac)의 출력 신호가 H 레벨로 상승하고, 이에 응답하여 OR 회로(6qad)의 출력 신호가 H 레벨로 되며, 출력 노드 Nq의 신호 ZRAS가 H 레벨로 되고, 이에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS도 H 레벨의 비활성 상태로 된다. 즉, 메모리 셀 어레이(7)에 있어서 선택 워드선이 비활성 상태로 구동된다. 또한 이 내부 로우 어드레스 스트로브 신호 intZRAS의 상승에 응답하여, 내부 어드레스 발생 회로(10)는 그 어드레스를 1 증가 또는 감소시킨다.
따라서, 이 도 20의 파형도로부터 명백한 바와 같이, 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 변화 속도를 빠르게 할 수 없는 경우에 있어서도, 2개의 신호 /RAS 및 /CAS의 양자를 이용하여 내부 로우 어드레스 스트로브 신호 intZRAS의 활성/비활성화를 행할 수 있다. 따라서, 로우 어드레스 스트로브 신호 /RAS의 변화 주기보다 짧은 주기로 내부 로우 어드레스 스트로브 신호 intZRAS를 변화시킬 수 있어, 통상의 시험 장치를 이용하더라도 순차적으로 워드선을 고속으로 선택 상태로 구동할 수 있다.
이상과 같이 본 발명의 실시예 5에 따르면, 내부 로우 어드레스 스트로브 신호를, 외부로부터의 복수의 제어 신호의 상태 변화에 의해 그 논리 상태를 변화시키고 있기 때문에, 외부 제어 신호를 고속으로 구동할 수 없는 경우에도 내부 로우 어드레스 스트로브 신호를 짧은 주기로 변화시킬 수 있고, 이에 따라 워드선을 연속적으로 고속으로 선택할 수 있다.
(실시예 6)
도 21은 본 발명의 실시예 6에 따른 반도체 기억 장치의 주요부 구성을 도시한 도면이다. 이 도 21에 있어서는, 도 18에 도시한 외부 제어 RAS 발생 회로(6q)의 구성을 나타낸다. 다른 구성은 도 18에 도시한 구성과 동일하다.
도 21에 있어서, 외부 제어 RAS 발생 회로(6q)는 합성 회로(6qa)로서, 트랜스퍼 게이트(6qab)를 거쳐 인가되는 신호를 반전하는 인버터(6qae)와, 트랜스퍼 게이트(6qaa)를 거쳐 인가되는 신호를 반전하는 인버터(6qaf)와, 트랜스퍼 게이트(6qaa)를 거쳐 인가되는 신호와 인버터(6qae)를 거쳐 인가되는 신호를 수신하는 OR 회로(6qag)와, 인버터(6qaf)의 출력 신호와 트랜스퍼 게이트(6qab)를 거쳐 인가되는 신호를 수신하는 OR 회로(6qah)와, OR 회로(6qag 및 6qah)의 출력 신호를 수신하는 AND 회로(6qai)를 포함한다. 다른 구성은 도 19에 도시한 외부 제어 RAS 발생 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고 그 설명은 생략한다. 다음에, 이 도 21에 도시한 외부 제어 RAS 발생 회로(6q)의 동작을 도 18 및 도 22를 참조하여 설명한다.
통상 동작 모드에 있어서, 특수 동작 모드 검출 신호 φTE는 L 레벨의 비활성 상태에 있고, 도 18에 도시한 멀티플렉서(11)는 어드레스 버퍼(9)를 거쳐 인가되는 어드레스 신호 RA를 선택하여 로우 디코더(12)로 인가한다. 외부 제어 RAS 발생 회로(6q)에 있어서는, 트랜스퍼 게이트(6qaa, 6qab 및 6qbb)가 모두 오프 상태에 있는 한편, 트랜스퍼 게이트(6qba 및 6qbc)가 모두 온 상태이다. 따라서, 이 상태에 있어서 내부 신호 ZRAS 및 ZCAS는 외부로부터의 신호 /RAS 및 /CAS에 따라 변화한다. 또한, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 출력 노드 Nq의 신호 ZRAS가 L 레벨로 하강하고, 이에 응답하여 도 18에 도시한 내부 RAS 발생 회로(6g)로부터의 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 이에 따라, 로우 디코더(12)가 어드레스 버퍼(9)로부터 멀티플렉서(11)를 거쳐 인가되는 어드레스 신호 RA에 따라 행 선택을 실행한다. 이어서 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하여 열 선택이 행하여지고, 선택 열상의 메모리 셀에 대한 데이터의 기입 또는 판독이 행해진다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, 신호 ZRAS가 이에 응답하여 H 레벨로 상승하고, 이에 따라서 내부 로우 어드레스 스트로브 신호 intZRAS도 H 레벨로 상승하여 1개의 메모리 사이클이 완료된다.
특수 동작 모드시에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨로 되고, 트랜스퍼 게이트(6qaa, 6qab 및 6qbb)가 모두 온 상태로 되는 한편, 트랜스퍼 게이트(6qba 및 6qbc)가 오프 상태로 된다. 또한, 도 18에 있어서 내부 어드레스 발생 회로(10)가 활성화되어 내부 어드레스 RRA를 생성하여 멀티플렉서(11)로 인가한다. 멀티플렉서(11)는 전환 신호 φMX에 따라서 이 내부 어드레스 발생 회로(10)로부터의 어드레스 신호 RRA를 선택하여 로우 디코더(12)로 인가한다.
로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS가 모두 H 레벨일 때에는, OR 회로(6qag 및 6qah)의 출력 신호는 H 레벨이고, AND 회로(6qai)로부터 출력되는 신호 ZRAS도 H 레벨이기 때문에, 이에 따라 내부 로우 어드레스 스트로브 신호 intZRAS도 H 레벨에 있다.
로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, OR 회로(6qag)는 그 양 입력의 신호가 모두 L 레벨로 되어 L 레벨의 신호를 출력한다. 이에 따라, AND 회로(6qai)로부터의 신호 ZRAS가 L 레벨로 하강하고, 이에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 이 내부 로우 어드레스 스트로브 신호 intZRAS의 하강에 응답하여 로우 디코더(12)가 활성화되고, 멀티플렉서(11)를 거쳐 내부 어드레스 발생 회로(10)로부터 인가되는 어드레스 신호 RRA1에 따라 행 선택 동작을 실행한다.
소정 시간(센스 앰프의 동작 완료까지 소요되는 시간 이상)이 경과하면, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강한다. 이에 따라, 인버터(6qae 및 6qaf) 각각의 출력 신호는 H 레벨로 되고, 이에 응답하여 OR 회로(6qag 및 6qah)의 출력 신호가 H 레벨로 된다. 따라서, AND 회로(6qai)로부터 출력되는 신호 ZRAS가 H 레벨로 되고, 이에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 상승하여 행 선택 동작이 완료된다. 이 내부 로우 어드레스 스트로브 신호 intZRAS의 비활성화에 응답하여 내부 어드레스 발생 회로(10)로부터의 어드레스 신호가 1 증가 또는 감소되어 어드레스 신호 RRA2로 변화한다.
이어서 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨의 상태에서, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시킨다. OR 회로(6qah)는, 그 양 입력이 모두 L 레벨의 신호로 되어, 그 출력 신호가 L 레벨로 되며, 이에 따라 AND 회로(6qai)로부터의 신호 ZRAS가 L 레벨로 하강하고, 이에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 이에 따라, 내부 어드레스 발생 회로(10)로부터의 어드레스 신호 RRA2에 따라 행 선택 동작이 다시 실행된다.
이어서 컬럼 어드레스 스트로브 신호 /CAS를 H 레벨로 상승시키면, OR 회로(6qag 및 6qah)의 출력 신호가 모두 H 레벨로 되고, 이에 응답하여 AND 회로(6qai)로부터 출력되는 신호 ZRAS가 H 레벨로 되며, 이에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 상승하여 행 선택 동작이 완료된다. 이 행 선택 동작의 완료시에 내부 어드레스 발생 회로(10)로부터의 어드레스 신호가 RRA3으로 변화한다.
이 도 21에 도시한 외부 제어 RAS 발생 회로를 이용함으로써, 로우 어드레스 스트로브 신호 /RAS의 변화에 의해 내부 로우 어드레스 스트로브 신호 intZRAS가 활성화되고, 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS의 변화를 트리거로 하여 내부 로우 어드레스 스트로브 신호 intZRAS가 비활성 상태로 이행한다. 따라서, 외부 신호 /RAS 및 /CAS의 1 사이클이 긴 경우에도, 내부 로우 어드레스 스트로브 신호 intZRAS의 사이클을 짧게 하여, 짧은 주기로 행(워드선)을 선택할 수 있다.
(실시예 7)
도 23은 본 발명의 실시예 7에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 도 23에 도시한 반도체 기억 장치에 있어서, 통상 동작 모드시 및 특수 동작 모드시에 있어서, 멀티플렉서(11)는 어드레스 버퍼(9)로부터 인가되는 어드레스 신호를 선택하여 로우 디코더(12)로 인가한다. 따라서 멀티플렉서(11)는 CBR 검출 회로(6a)로부터의 CBR 검출 신호(리프레쉬 지시 신호) φCBR이 리프레쉬 모드를 지정하고 있을 때에만 내부 어드레스 발생 회로(10)로부터의 어드레스 신호 RRA를 선택한다. 또한, 내부 어드레스 발생 회로(10)도 리프레쉬 제어 회로(6d)로부터의 리프레쉬 지시 신호 φref의 활성화시에만 그 내부에 마련된 리프레쉬 어드레스 카운터를 활성화하여 카운트 동작을 행하게 한다. 다른 구성은 도 18에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
다음에, 이 도 23에 도시한 반도체 기억 장치의 동작을 간단히 설명한다.
우선, 도 24를 참조하여 외부 제어 RAS 발생 회로(6q)로서 도 19에 도시한 회로를 이용한 경우의 동작에 대하여 설명한다.
통상 동작 모드시에 있어서, 외부 제어 RAS 발생 회로(6q)는 외부로부터 인가되는 로우 어드레스 스트로브 신호 /RAS를 선택하여 내부 RAS 발생 회로(6g)로 인가한다. 또한, 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS는 도시하지 않은 열계 제어 회로로 인가된다. 따라서, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 발생되고, 어드레스 버퍼(9)로부터 멀티플렉서(11)를 거쳐 인가되는 어드레스 RA에 따라 행 선택 동작이 행해진다. 이 행 선택 동작후, 컬럼 어드레스 스트로브 신호 /CAS의 활성화에 따라 열 선택 동작이 행해지고, 선택된 메모리 셀로의 데이터 기입/판독이 행해진다. 1개의 메모리 사이클이 완료되면, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승되고, 이에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨의 비활성 상태로 된다.
특수 동작 모드시에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태로 되고, 외부 제어 RAS 발생 회로(6q)는 외부의 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS의 변화에 따라 신호 ZRAS를 생성한다. 한편, 어드레스 버퍼(9)는 외부로부터의 어드레스 신호를 선택하여 멀티플렉서(11)를 거쳐 로우 디코더(12)로 인가한다. 따라서, 우선 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강하여 외부로부터의 어드레스 신호 RA0에 따라 행(워드선)이 선택 상태로 구동된다. 이어서, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 상승하여 워드선 선택 동작이 완료된다.
그 후, 일단 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시킨다. 이 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키더라도, 내부 로우 어드레스 스트로브 신호 intZRAS는 H 레벨의 상태를 유지하고 있다(도 19의 회로 참조). 이어서 컬럼 어드레스 스트로브 신호 /CAS를 다시 H 레벨로 상승시킨다.
그 후, 시각 t0에 있어서 다시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 내부 로우 어드레스 스트로브 신호 intZRAS가 다시 L 레벨의 활성 상태로 구동된다. 이 때 어드레스 버퍼(9)로 동일한 어드레스 RA0을 인가함으로써, 다시 동일한 워드선이 선택 상태로 구동된다. 이 동작을 반복함으로써, 외부로부터의 어드레스 신호에 따라 선택되는 워드선을 지정할 수 있다. 따라서, 동일한 어드레스의 워드선을 여러번 반복하여 선택 상태로 구동함으로써, 인접 워드선간의 용량 결합의 정도를 크게 하여 디스터브를 가속시킬 수 있다.
도 25는 도 23의 외부 제어 RAS 발생 회로(6q)로서, 도 21에 도시한 회로를 이용한 경우의 동작을 도시한 도면이다. 통상 동작 모드시에 있어서, 특수 동작 모드 검출 신호 φTE는 L 레벨이며, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 발생되고, 또한 외부 로우 어드레스 스트로브 신호 /RAS에 따라 어드레스 신호 RA에 취입되어 행 선택 동작이 행해진다.
특수 동작 모드시에 있어서, 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태이다. 이 상태에 있어서도, 멀티플렉서(11)는 어드레스 버퍼(9)로부터의 어드레스 신호 RA를 선택한다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 어드레스 버퍼(9)가 외부로부터의 어드레스 신호를 취입해서 내부 어드레스 신호 RA0을 생성하여 멀티플렉서(11)를 거쳐 로우 디코더(12)로 인가한다. 로우 디코더(12)가 행계 제어 회로(6k)의 제어하에서 행 선택 동작을 실행한다. 이어서, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨의 비활성 상태로 된다.
이 상태에 있어서, 어드레스 버퍼(9)는 로우 어드레스 스트로브 신호 /RAS가 L 레벨이고, 전번에 인가된 어드레스 신호 RA0을 래치하고 있다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨로 되면, 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강하여, 행 선택 동작(워드선 선택 동작)이 행해진다. 이 때, 그 구성은 이후에 설명하겠지만, 어드레스 버퍼(9)로부터는 외부 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하더라도, 전번의 로우 어드레스 스트로브 신호 /RAS의 하강시에 인가된 어드레스 신호 RA0이 계속 인가된다. 이에 따라, 다시 동일한 어드레스의 워드선이 선택된다. 그 후, 필요한 회수 만큼 이 동작을 반복함으로써, 동일한 워드선을 반복하여 선택 상태로 구동할 수 있어, 디스터브를 가속시킬 수 있다.
이상과 같이 본 발명의 실시예 7에 따르면, 특수 동작 모드에 있어서도, 외부 로우 어드레스 스트로브 신호 /RAS에 따라 외부 어드레스 신호를 취입하여 내부 행 어드레스 신호를 생성해 행 선택 동작을 실행하도록 구성하고 있기 때문에, 특수 동작 모드시에 있어서 동일한 워드선을 반복하여 선택할 수 있어, 예를 들면 디스터브의 가속을 실행할 수 있다. 또한, 외부로부터의 어드레스 신호를 인가함으로써, 어느 쪽의 워드선이 선택 상태에 있는지를 외부에서 용이하게 식별할 수 있어 확실히 필요한 회수 만큼 워드선을 선택 상태로 구동할 수 있다(선두 어드레스에서부터 최종 어드레스의 워드선을 각각 동일 회수의 선택 상태로 구동할 수 있다).
도 26은 본 발명의 실시예 7에 있어서 이용되는 어드레스 버퍼(9)의 1 비트의 어드레스 버퍼 회로의 구성의 일례를 도시한 도면이다. 도 26에 있어서, 어드레스 버퍼(9)는 어드레스 래치 인에이블 신호 ALE의 활성화시 도통하여, 외부로부터 인가되는 어드레스 신호 비트 Ad를 통과시키는 트랜스퍼 게이트(9a)와, 트랜스퍼 게이트(9a)를 거쳐 인가된 신호를 래치하기 위한 인버터(9b 및 9c)와, 인버터(9b)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(9d)와, 인버터(9c)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(9e)와, NAND 회로(9d)의 출력 신호를 반전시켜 내부 어드레스 신호 비트 ZAdi를 출력하는 인버터(9f)와, NAND 회로(9e)의 출력 신호를 반전시켜 내부 어드레스 신호 비트 Adi를 출력하는 인버터(9g)를 포함한다. NAND 회로(9d 및 9e) 각각의 다른쪽 입력으로는, 로우 어드레스 인에이블 신호 RADE와 특수 동작 모드 검출 신호 φTE를 수신하는 OR 회로(9x)의 출력 신호가 인가된다. 다음에 이 도 26에 도시하는 어드레스 버퍼 회로의 동작을 도 27에 도시하는 파형도를 참조하여 설명한다.
통상 동작 모드에 있어서, 특수 동작 모드 검출 신호 φTE는 L 레벨의 비활성 상태에 있고, OR 회로(9x)는 버퍼 회로로서 동작한다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨의 비활성 상태일 때에는 어드레스 래치 인에이블 신호 ALE 및 로우 어드레스 인에이블 신호 RADE는 모두 L 레벨의 비활성 상태에 있다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 어드레스 래치 인에이블 신호 ALE가 소정 기간 H 레벨로 상승하여 트랜스퍼 게이트(9a)가 도통하고, 외부로부터의 어드레스 Ad가 취입되어 인버터(9b 및 9c)로 이루어지는 인버터 래치에 의해 래치된다. 이어서, 이 인버터(9b 및 9c)에 의해 래치된 어드레스 신호가 확정되면, 로우 어드레스 인에이블 신호 RADE가 H 레벨로 상승하고, OR 회로(9x)의 출력 신호는 H 레벨로 되며, NAND 회로(9d 및 9e)가 인버터로서 동작하여, 그때까지 L 레벨로 프리차지되어 있던 내부 어드레스 신호 비트 Adi 및 ZAdi가 각각 외부로부터의 어드레스 신호 비트 Ad에 대응한 논리 레벨로 된다.
로우 어드레스 인에이블 신호 RADE는 이 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태인 동안 H 레벨의 활성 상태에 있다. 로우 어드레스 래치 인에이블 신호 ALE는 로우 어드레스 스트로브 신호 /RAS의 하강시에 있어서 소정 시간 활성 상태로 될 뿐이다. 따라서, 이 어드레스 버퍼(9)는 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하고나서 소정 시간 경과후 래치 상태로 된다. 이어서 내부 로우 어드레스 스트로브 신호 intZRAS가 활성 상태로 되고, 이 취입되어 래치된 내부 어드레스 신호 RA에 따라 행 선택 동작이 행해진다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, 로우 어드레스 인에이블 신호 RADE가 L 레벨의 비활성 상태로 되고, 이에 응답하여 OR 회로(9x)의 출력 신호 φRT가 L 레벨로 되고, NAND 회로(9d 및 9e)의 출력 신호가 H 레벨로 되며, 내부 어드레스 신호 비트 Adi 및 ZAdi가 각각 L 레벨로 프리차지된다.
한편, 특수 동작 모드시에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨로 설정된다. 이 상태에 있어서는, OR 회로(9x)의 출력 신호 φRT는 H 레벨로 유지되고, NAND 회로(9d 및 9e)가 인버터로서 동작한다.
외부 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 통상 동작시와 마찬가지로 어드레스 래치 인에이블 신호 ALE가 소정 시간 H 레벨로 되고, 마찬가지로 로우 어드레스 인에이블 신호 RADE도 이 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 H 레벨로 구동된다. 따라서, 이 로우 어드레스 스트로브 신호 /RAS의 하강시에 있어서 외부로부터의 어드레스 신호 Ad가 래치되어 내부 어드레스 신호 RA1이 출력된다. 특수 동작 모드시에 있어서는, 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 구동되고, 이어서 도시하지 않은 컬럼 어드레스 스트로브 신호 /CAS의 상태 변화에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 구동된다.
다시 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, 이 변화에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 다시 L 레벨의 활성 상태로 구동된다. 이 상태에 있어서, 어드레스 버퍼(9)는 래치 상태를 유지하고 있고, 내부 어드레스 신호 비트 ZAdi 및 Adi는 전번 사이클의 로우 어드레스 스트로브 신호 /RAS의 하강시에 래치된 어드레스 신호 RA1이 지속적으로 래치되어 출력되고 있다. 따라서, 이 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 구동되더라도, 확실히 외부 어드레스 신호(래치 어드레스 신호)에 따라 행 선택 동작을 실행할 수 있다.
내부 로우 어드레스 스트로브 신호 intZRAS가 H 레벨로 상승한 후, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 어드레스 래치 인에이블 신호 ALE가 H 레벨로 구동되고, 이어서 로우 어드레스 인에이블 신호 RADE가 H 레벨의 활성 상태로 구동된다. 따라서 이 상태에 있어서, 어드레스 래치 인에이블 신호 ALE에 의해 다시 외부로부터의 어드레스 신호 Ad(RA2)가 어드레스 버퍼(9)에 의해 취입되어 내부 어드레스 신호 RA2가 출력된다. 따라서, 이 로우 어드레스 스트로브 신호 /RAS의 하강시마다 외부로부터의 어드레스 신호를 취입하여, 항상 내부에서 이 로우 어드레스 스트로브 신호 /RAS의 사이클보다 짧은 사이클로 활성화되는 내부 로우 어드레스 스트로브 신호 intZRAS에 따라 행 선택 동작을 실행할 수 있다.
또, 어드레스 래치 인에이블 신호 ALE 및 로우 어드레스 인에이블 신호 RADE는, 각각 원샷 펄스 발생 회로 및 반전 버퍼 회로를 이용하여 구성할 수 있다.
이상과 같이 본 발명의 실시예 7에 따르면, 외부의 로우 어드레스 스트로브 신호 /RAS에 따라서 외부 어드레스 신호를 취입하여 내부 어드레스 신호를 생성해 외부 신호의 상태의 조합에 따라 내부 로우 어드레스 스트로브 신호를 생성하고 있기 때문에, 동일한 워드선을 반복하여 선택 상태로 구동할 수 있어, 디스터브의 가속을 행할 수 있다.
(실시예 8)
도 28은 본 발명의 실시예 8에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 도 28에 도시한 반도체 기억 장치는, 도 18에 도시하는 반도체 기억 장치와 이하의 점에서 상이하다. 즉, 특수 동작 모드 검출 신호 φTE의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 발진 동작을 실행하고, 해당 발진 신호를 내부 로우 어드레스 스트로브 신호를 규정하는 신호 ZRAS로서 출력하는 RAS 전환 회로(6r)가 마련된다.
이 RAS 전환 회로(6r)는 특수 동작 모드 검출 신호 φTE의 활성화시 작동 상태로 되어, 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 활성화시 발진 동작을 실행하는 발진 회로(6ra)와, 특수 동작 모드 검출 신호 φTE에 따라 발진 회로(6ra)의 출력 신호와 외부로부터의 로우 어드레스 스트로브 신호 /RAS 중 한쪽을 선택하여 내부 신호 ZRAS를 출력하는 선택기(6rb)를 포함한다. 선택기(6rb)는, 특수 동작 모드 검출 신호 φTE의 활성화시 발진 회로(6ra)의 출력 신호를 선택하고, 특수 동작 모드 검출 신호 φTE의 비활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 선택한다.
또, 도 28에 도시한 구성에 있어서도, CBR 검출 신호 φCBR의 활성화시 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 무효화하는 게이트 회로가 선택기(6rb)의 전단에 마련되는데, 도면을 간략화하기 위해 도시하지 않는다.
따라서, 이 도 28에 도시한 반도체 기억 장치에 있어서 특수 동작 모드시에 있어서는, 발진 회로(6ra)가 출력하는 발진 신호에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 출력되고, 따라서 워드선 선택 사이클을 짧게 할 수 있다.
도 29는 도 28에 도시한 RAS 전환 회로(6r)의 구성의 일례를 도시한 도면이다. 도 29에 있어서, 발진 회로(6ra)는 특수 동작 모드 검출 신호 φTE와 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하는 AND 회로(6raa)와, AND 회로(6raa)의 출력 신호를 한쪽 입력에서 수신하는 OR 회로(6rab)와, OR 회로(6rab)의 출력 신호를 수신하는 기수단의 종속 접속된 인버터(6ral∼6ran)와, 인버터(6ran)의 출력 신호를 수신하는 인버터(6ram)를 포함한다. 또한, 인버터(6ran)의 출력 신호는 OR 회로(6rab)의 다른쪽 입력에 인가된다.
선택기(6rb)는, 특수 동작 모드 검출 신호 φTE를 수신하는 인버터(6rba)와, 인버터(6rba)의 출력 신호와 인버터(6ram)의 출력 신호를 수신하는 NOR 회로(6rbb)와, 특수 동작 모드 검출 신호 φTE와 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하는 NOR 회로(6rbc)와, NOR 회로(6rbb 및 6rbc)의 출력 신호를 수신하는 NOR 회로(6rbd)를 포함한다. 이 NOR 회로(6rbd)로부터 내부 신호 ZRAS가 출력되어 도 28에 도시하는 내부 RAS 발생 회로(6g)로 인가된다. 다음에 이 도 29에 도시한 RAS 전환 회로(6r)의 동작을 도 30의 (a)에 도시하는 파형도를 참조하여 설명한다.
도 30의 (a)에 있어서, 통상 동작 모드에 있어서는 특수 동작 모드 검출 신호 φTE는 L 레벨의 비활성 상태에 있고, 인버터(6rba)의 출력 신호가 H 레벨로 되며, 이에 응답하여 NOR 회로(6rbb)의 출력 신호가 L 레벨로 고정된다. 따라서 NOR 회로(6rbb)가 인버터로서 동작하고, 또한 NOR 회로(6rbc)가 그 한쪽 입력에 L 레벨의 특수 동작 모드 검출 신호 φTE를 수신하여 인버터로서 동작한다. 따라서, 내부 신호 ZRAS가 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 변화하고, 이 내부 신호 ZRAS에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 변화한다. 이 상태에 있어서, 어드레스 신호는 어드레스 버퍼(9) 및 멀티플렉서(11)(도 28 참조)를 거쳐 로우 디코더(12)로 인가된다.
특수 동작 모드가 지정된 경우에는, 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태가 되고, NOR 회로(6rbc)의 출력 신호가 L 레벨로 고정된다. 한편, 인버터(6rba)의 출력 신호가 L 레벨로 되고, NOR 회로(6rbb)가 인버터로서 동작한다. NOR 회로(6rbd)는 NOR 회로(6rbb)의 출력 신호를 반전하는 인버터로서 동작한다.
발진 회로(6ra)에 있어서는, 특수 동작 모드 검출 신호 φTE가 H 레벨일 때, AND 회로(6raa)가 버퍼 회로로서 동작하고, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시켜 OR 회로(6rab)로 인가한다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨일 때에는, AND 회로(6raa)의 출력 신호가 H 레벨로 되고, 이에 응답하여 OR 회로(6rab)의 출력 신호가 H 레벨에 고정되고, 이 발진 회로(6ra)의 발진 동작은 정지된다. 이 상태에 있어서, 인버터(6ran)의 출력 신호가 L 레벨(인버터(6ral∼6ran)는 기수개 마련되어 있음)이며, 이에 응답하여 내부 신호 ZRAS도 H 레벨로 되고, 내부 로우 어드레스 스트로브 신호 intZRAS도 H 레벨의 비활성 상태에 있다.
또한, 도 28에 도시하는 바와 같이 이 특수 동작 모드 검출 신호 φTE의 활성화에 따라, 내부 어드레스 발생 회로(10)가 활성화되어 내부 어드레스 신호 RRA를 발생시켜 멀티플렉서(11)로 인가한다. 멀티플렉서(11)는 이 내부 어드레스 발생 회로(10)로부터의 내부 어드레스 신호 RRA를 선택하여 로우 디코더(12)로 인가한다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, AND 회로(6raa)의 출력 신호가 L 레벨로 되고, OR 회로(6rab)가 버퍼로서 동작한다. 이에 따라, 인버터(6ral∼6ran)에 의해 링 발진기가 형성되고, 이 발진 회로(6ra)가 발진 동작을 실행한다.
로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여 OR 회로(6rab)의 출력 신호가 L 레벨로 하강하고, 이에 따라 소정 시간 경과후 인버터(6ram)의 출력 신호가 L 레벨로 되고, 신호 ZRAS가 L 레벨로 하강하며, 이에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 하강한다. 따라서 이후, 이 발진 회로(6ra)가 갖는 발진 주기로 내부 로우 어드레스 스트로브 신호 intZRAS가 L 레벨로 구동되고, 내부 어드레스 발생 회로(10)로부터의 어드레스 신호에 따라 행 선택 동작이 행해진다. 이에 따라, 내부에서 짧은 사이클로 워드선을 선택 상태로 구동할 수 있다.
로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키면, AND 회로(6raa)의 출력 신호가 H 레벨로 되고, 이에 따라 OR 회로(6rab)의 출력 신호가 H 레벨로 고정되며, 발진 회로(6ra)의 발진 동작이 정지된다. 따라서, 이 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 1 사이클내에서 복수의 워드선을 순차적으로 선택 상태로 구동할 수 있다.
(변형예 1)
도 30의 (b)는 본 발명의 실시예 8의 변형예 1의 동작 순서를 도시한 도면이다. 이 도 30의 (b)에 있어서, 특수 동작 모드시에는 내부 어드레스 발생 회로(10)의 어드레스 갱신은 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라 실행된다. 따라서, 특수 동작 모드시에 있어서, 내부에서 내부 로우 어드레스 스트로브 신호 intZRAS에 따라 행 선택 동작이 행해지고 있는 동안, 동일 어드레스의 행이 선택 상태로 구동되어 디스터브의 가속을 실행할 수 있다. 이 경우, 단지 내부 어드레스 발생 회로(10)로서, 도 10에 도시한 구성을 이용하는 것만으로, 어드레스 버퍼(9)에 있어서의 프리차지 등을 고려할 필요 없이, 확실히 로우 어드레스 스트로브 신호 /RAS의 1 사이클내에 있어서 동일한 어드레스의 행(워드선) 선택을 실행할 수 있다.
(변형예 2)
도 31은 본 발명의 실시예 8의 변형예 2의 구성을 도시한 도면이다. 이 도 31에 있어서는, 도 28에 도시한 RAS 전환 회로(6r)의 구성이 도시된다. 이 도 31에 도시한 RAS 전환 회로(6r)는 도 29에 도시한 RAS 전환 회로와 이하의 점에서 상이하다. 즉, 도 31에 도시한 발진 회로(6ra)에 있어서, 도 29에 도시한 인버터(6ran) 대신에 NOR 회로(6rap)가 마련된다. 이 NOR 회로(6rap)의 출력 신호는 다음 단의 인버터(6ram)로 인가된다. NOR 회로(6rap)의 한쪽 입력에 인버터(6rba)의 출력 신호가 인가되고, 그 다른쪽 입력에는 전단의 인버터(도시하지 않음)의 출력 신호가 인가된다.
특수 동작 모드 검출 신호 φTE가 L 레벨의 비활성 상태일 때, 인버터(6rba)의 출력 신호는 H 레벨로 되고, NOR 회로(6rap 및 6rbb)의 출력 신호는 L 레벨로 고정되어 이 발진 회로(6ra)의 발진 동작이 정지된다. 한편, 특수 동작 모드 검출 신호 φTE가 H 레벨의 활성 상태로 되면, 인버터(6rba)의 출력 신호가 L 레벨로 되어 NOR 회로(6rap)가 인버터로서 작용하고, 이 발진 회로(6ra)는 기수단의 인버터로 구성되는 링 발진기로서 발진 동작을 실행한다.
이 도 31에 도시하는 바와 같이 발진 회로(6ra)에 있어서, 특수 동작 모드 검출 신호 φTE의 반전 신호를 한쪽 입력에서 수신하는 NOR 회로(6rap)를 이용함으로써, 특수 동작 모드가 지정되었을 때 이외의 동작 모드에 있어서 이 발진 회로(6ra)의 발진 동작을 정지시킬 수 있어 소비 전력을 저감할 수 있다. 다른 구성 및 동작은, 도 29에 도시한 RAS 전환 회로와 동일하며, 통상 동작 모드시 및 특수 동작 모드시에 있어서는 도 29에 도시한 RAS 전환 회로와 마찬가지의 동작을 행한다.
이상과 같이 본 발명의 실시예 8에 따르면, 특수 동작 모드가 지정되었을 때 내장된 발진 회로에 발진 동작을 실행시켜 그 발진 신호를 내부 로우 어드레스 스트로브 신호로서 이용하고 있기 때문에, 외부 신호를 짧은 사이클로 변화시킬 수 없는 경우에도 고속으로 짧은 사이클로 워드선을 순차적으로 선택 상태로 구동할 수 있다. 또한, 어드레스 신호를 내장된 어드레스 카운터의 출력 신호로 이용하고 있는데, 이 카운트값을 외부 로우 어드레스 스트로브 신호 /RAS에 의해 제어함으로써, 내장의 리프레쉬 어드레스 카운터를 이용하는 경우에 있어서도, 용이하게 동일한 워드선을 반복하여 선택 상태로 구동할 수 있어, 디스터브의 가속을 실행할 수 있다.
(실시예 9)
도 32는 본 발명의 실시예 9에 따른 반도체 기억 장치의 동작을 나타내는 파형도이다. 이 도 32에 도시하는 바와 같이 본 발명의 실시예 9에 따른 반도체 기억 장치에 있어서는, 특수 동작 모드시에 있어서도, 외부의 로우 어드레스 스트로브 신호 /RAS에 따라 외부 어드레스 신호를 취입해 내부 로우 어드레스 신호를 생성하여 발진 회로의 출력 신호에 따라 행 선택 동작을 실행한다. 따라서, 외부 어드레스가 지정하는 행에 대한 워드선이 로우 어드레스 스트로브 신호 /RAS가 활성 상태인 기간 동안 반복하여 선택된다. 어드레스 버퍼는 이 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태인 기간 동안 래치 상태에 있어, 내부 로우 어드레스 스트로브 신호 intZRAS의 각 활성 상태인 동안 외부로부터의 어드레스 신호에 따라 용이하게 동일한 워드선을 반복하여 선택할 수 있다.
도 33은 본 발명의 실시예 9에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 도 33에 도시한 반도체 기억 장치에 있어서, 내부 어드레스 발생 회로(10)는 리프레쉬 제어 회로(6d)로부터의 리프레쉬 지시 신호 φref의 활성화시 각 리프레쉬 동작 실행전 또는 완료후 어드레스 갱신 동작을 실행한다. 멀티플렉서(11)는 이 리프레쉬 제어 회로(6d)로부터의 리프레쉬 지시 신호 φref 또는 CBR 검출 회로(6a)로부터의 CBR 검출 신호(φCBR)에 따라 내부 어드레스 발생 회로(10) 및 어드레스 버퍼(9) 중 한쪽의 어드레스 신호를 선택한다. 어드레스 버퍼(9)는 외부의 로우 어드레스 스트로브 신호 /RAS에 따라 외부로부터 인가되는 어드레스 신호를 취입하여 내부 어드레스 신호 RA를 생성한다. 다른 구성은 도 28에 도시한 반도체 기억 장치의 구성과 동일하다.
이 도 33에 도시한 반도체 기억 장치를 이용함으로써, 특수 동작 모드가 지정되었을 때 RAS 전환 회로(6r)에 포함되는 발진 회로(6ra)가 출력하는 발진 신호에 따라 내부 로우 어드레스 스트로브 신호 intZRAS가 활성화된다. 한편, 멀티플렉서(11)는, 특수 동작 모드시에 있어서는 어드레스 버퍼(9)로부터의 어드레스 신호 RA를 선택하여 로우 디코더(12)로 인가한다. 이에 따라, 특수 동작 모드시에 있어서, 여러번 반복하여 동일한 어드레스 위치의 워드선을 반복적으로 선택할 수 있다.
이상과 같이 본 발명의 실시예 9에 따르면, 특수 동작 모드 지정시 외부 어드레스 스트로브 신호에 따라 외부 어드레스 신호를 취입하고, 내부에서 발진 회로의 출력 신호에 따라 내부 로우 어드레스 스트로브 신호를 생성하여 행 선택 동작을 실행하고 있기 때문에, 용이하게 동일한 워드선을 여러번 반복하여 선택 상태로 구동하여 디스터브의 가속을 실행할 수 있다. 또한, 선택 상태로 구동되는 워드선을 외부에서 용이하게 판별할 수 있으므로, 확실히 모든 워드선을 소정 회수 만큼 선택 상태로 구동할 수 있다. 선두 어드레스로부터 최종 어드레스의 워드선을 각각 1회 선택함으로써, 모든 워드선을 소정 회수 만큼 확실히 선택할 수 있다. 이 경우, 내부의 발진 회로의 발진 주기를 미리 알 수 있기 때문에, 로우 어드레스 스트로브 신호 /RAS의 활성화 기간을 조정함으로써, 1개의 로우 어드레스 스트로브 신호 /RAS의 활성 기간내에 있어서 동일한 워드선이 선택 상태로 구동되는 회수를 변경할 수 있다.
(실시예 10)
도 34는 본 발명의 실시예 10에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 34에 있어서 이 반도체 기억 장치는, 소정의 주기로 발진하는 리프레쉬 발진기(6n)와, 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE에 따라 외부로부터의 로우 어드레스 스트로브 신호 /RAS 및 리프레쉬 제어 회로(6d)로부터의 셀프 리프레쉬 지시 신호 φrefs 중 한쪽을 선택하여 리프레쉬 발진기(6n)로 인가하는 선택기(6s)와, 특수 동작 모드 검출 회로(6b)로부터의 특수 동작 모드 검출 신호 φTE의 활성화시 활성화되어, 외부로부터 인가되는 특정한 어드레스 신호 비트선 ADD를 디코드하여 이 리프레쉬 발진기(6n)의 발진 주기를 설정하는 주기 설정 신호 φ1∼φn을 출력하는 주기 설정 회로(6t)를 포함한다. 다른 구성은 도 14에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고 그 상세한 설명은 생략한다. 이 도 34에 도시한 리프레쉬 제어 회로(6d)의 내부 구성은 도 15에 도시한 구성과 동일하다.
이 도 34에 도시한 구성에 있어서는, 셀프 리프레쉬 모드시에 있어서의 리프레쉬 사이클을 결정하는 리프레쉬 발진기(6n)로부터의 펄스 신호 φPU의 발진 주기가 특수 동작 모드시에 있어서 변경된다. 이에 따라, 셀프 리프레쉬 사이클보다도 짧은 사이클로 특수 동작 모드시에 워드선을 선택 상태로 구동할 수 있다.
내부 어드레스 발생 회로(10), 어드레스 버퍼(9) 및 멀티플렉서(11)의 제어에 대해서는, 이 특수 동작 모드시에 있어서 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 의해 내부 어드레스 신호의 발생이 제어되어도 좋고, 통상의 셀프 리프레쉬 동작시와 마찬가지로 내부 로우 어드레스 스트로브 신호 intZRAS에 따라 내부 어드레스가 변경되어도 좋다.
도 35는 도 34에 도시한 리프레쉬 발진기(6n), 선택기(6s) 및 주기 설정 회로(6t)의 구성의 일례를 도시한 도면이다. 도 35에 있어서, 선택기(6s)는, 특수 모드 검출 신호 φTE의 활성화시 도통하여, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 통과시키는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6sa)와, 인버터(6sb)를 거쳐 인가되는 특수 동작 모드 검출 신호 φTE가 H 레벨(활성 상태)일 때 도통하여, 인버터(6sd)를 거쳐 인가되는 셀프 리프레쉬 지시 신호 φrefs를 통과시키는 n 채널 M0S 트랜지스터로 구성되는 트랜스퍼 게이트(6sc)를 포함한다. 이들 트랜스퍼 게이트(6sa 및 6sc)의 출력 노드는 리프레쉬 발진기(6n)에 포함되는 NOR 회로(6na)의 한쪽 입력에 결합된다.
리프레쉬 발진기(6n)는 이 NOR 회로(6na)의 출력 신호를 수신하는 우수단의 종속 접속되는 인버터(6nb∼6nh)와, 주기 설정 신호 φ1∼φn 각각에 대응하여 마련되고, 인버터(6nb∼6nh)의 우수번째의 인버터(6nc, …6nf)의 출력 신호를 선택하여 NOR 회로(6na)의 다른쪽 입력으로 접속하는 n 채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(6ni∼6nj)를 포함한다. 이 리프레쉬 발진기(6n)의 출력 노드 Nx는 또한, NOR 회로(6na)의 다른쪽 입력에 접속된다.
주기 설정 회로(6t)는, 특수 동작 모드 검출 신호 φTE의 활성화시 작동 상태로 되어 소정의 어드레스 신호 ADD 및 반전 어드레스 신호 ZADD를 디코드하는 디코드 회로(6ta)와, 이 디코드 회로(6ta)의 출력 신호를 래치하는 래치 회로(6tb)를 포함한다. 디코드 회로(6ta)는, 각각 소정 조합의 어드레스 신호 비트 ADD 및 ZADD를 수신하는 NAND 회로 NA를 각 주기 선택 신호 각각에 대하여 포함한다. 래치 회로(6tb)는 디코드 회로(6ta)의 NAND 회로 NA에 대응하여 마련되는 인버터 래치를 구비한다. 이 인버터 래치는 그 입력과 출력이 접속되는 인버터 IV를 포함한다. 각 인버터 래치로부터 주기 설정 신호 φ1∼φn이 출력된다.
이 디코드 회로(6ta)는, 특수 동작 모드 검출 신호 φTE가 비활성 상태일 때, 출력 신호가 모두 H 레벨로 고정된다. 따라서 래치 회로(6tb)로부터의 주기 설정 신호 φ1∼φn은 모두 L 레벨에 있다. 이에 따라, 리프레쉬 발진기(6n)에 있어서, 트랜스퍼 게이트(6ni∼6nj)는 모두 오프 상태에 있다.
따라서, 통상의 리프레쉬 동작 모드시에 있어서는, 셀프 리프레쉬 지시 신호 φrefs가 H 레벨의 활성 상태로 되어 셀프 리프레쉬 모드로 들어가면, 인버터(6sd) 및 트랜스퍼 게이트(6sc)를 거쳐 L 레벨의 신호가 NOR 회로(6na)로 인가되고, 이 NOR 회로(6na)가 인버터로서 작용하여 이 리프레쉬 발진기(6n)가 링 발진기로서 동작해 소정의 주기로 발진을 실행한다. φreq 발생 회로(6df)는 이 리프레쉬 발진기(6n)가 출력하는 발진 신호 φPU를 카운트하여, 이 카운트값이 소정수에 도달할 때마다 리프레쉬 요구 신호 φreq를 출력한다. 따라서 소정의 주기로 셀프 리프레쉬 동작이 행해진다.
한편, 특수 동작 모드 지정시에 있어서는, 선택기(6s)에서 트랜스퍼 게이트(6sa)가 도통하여 로우 어드레스 스트로브 신호 /RAS가 NOR 회로(6na)의 한쪽 입력으로 인가된다. 이 특수 동작 모드시, 디코드 회로(6ta)가 인에이블되어 디코드 동작을 실행해 이 NAND 회로 NA의 출력 신호 중 어느 하나가 L 레벨로 하강하고, 이에 응답하여 래치 회로(6tb)의 출력 신호 φ1∼φn 중 어느 하나가 H 레벨로 상승한다. 이에 따라, 트랜스퍼 게이트(6ni∼6nj) 중 어느 하나가 온 상태로 되고, 트랜스퍼 게이트(6ni∼6nj)에 대응하여 마련된 인버터의 출력 신호가 선택되어 NOR 회로(6na)의 다른쪽 입력으로 인가된다.
따라서, 이 주기 설정 신호 φ1∼φn 중 어느 하나가 선택 상태로 구동된 경우, 리프레쉬 발진기(6n)가 셀프 리프레쉬 모드시보다도 짧은 주기로 발진 동작을 실행하게 된다. 따라서, φreq 발생 회로(6df)로부터의 리프레쉬 요구 신호 φreq는 셀프 리프레쉬 사이클보다도 짧은 주기로 활성 상태로 구동되고, 이에 따라 내부의 행 선택 동작이 행해진다.
이 특수 동작 모드시에 있어서, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시키면, NOR 회로(6na)의 출력 신호가 L 레벨로 고정되어 발진기(6n)의 발진 동작은 정지된다. 따라서, 이 리프레쉬 발진기(6n)의 발진 동작을 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 의해 제어할 수 있어, 상기한 실시예 1 내지 실시예 8과 마찬가지로, 외부 제어 신호의 변화를 트리거로 하여 내부에서 행 선택 동작을 실행할 수 있다.
또, 이 도 35에 도시한 φreq 발생 회로(6df)는 도 15에 도시한 카운터(6dc) 및 리프레쉬 요구 발생 회로(6de)에 대응한다.
도 36은 본 발명의 실시예 9의 반도체 기억 장치의 동작을 나타내는 파형도이다. 이하, 도 36을 참조하여 본 발명의 실시예 9의 반도체 기억 장치의 동작에 대하여 설명한다.
셀프 리프레쉬 모드시에 있어서는, 셀프 리프레쉬 지시 신호 φrefs가 H 레벨의 활성 상태에 있고, 특수 동작 모드 지시 신호 φTE는 L 레벨의 비활성 상태에 있다. 이에 따라, 주기 설정 신호 φ1∼φn도 모두 L 레벨에 있다. 이 상태에 있어서, 리프레쉬 발진기(6n)는 NOR 회로(6na) 및 인버터(6nb∼6nh)에 의한 링 발진기에 의해 일정 주기로 발진하고 있다. 이 발진 신호 φPU에 따라 φreq 발생 회로(6ef)가 리프레쉬 요구 신호 φreq를 출력한다.
여기서, φreq 발생 회로(6ef)가 발진 신호 φPU의 상승에 응답하여 리프레쉬 요구 신호 φreq를 출력하는 경우를 고려한다(펄스 카운트값이 1인 경우). 우선, 이 발진 신호 φPU의 상승에 응답하여 내부 로우 어드레스 스트로브 신호 intZRAS가 소정 기간 L 레벨의 활성 상태로 되고, 내부에서 메모리 셀 데이터의 리프레쉬가 실행된다. 이 경우, 어드레스 신호로서는 내부에 마련된 내부 어드레스 발생 회로가 발생하는 어드레스 신호 RRA가 리프레쉬 어드레스 신호로서 이용된다. 이 리프레쉬 요구 신호 φreq가 발진 신호 φPU가 상승할 때마다 발생되고, 이에 따라, 일정한 주기 Tsr을 셀프 리프레쉬 사이클로서 셀프 리프레쉬 동작이 행해진다.
특수 모드 동작시에 있어서는, 셀프 리프레쉬 지시 신호 φrefs는 L 레벨에 있는 한편, 특수 동작 모드 검출 신호 φTE가 H 레벨로 되며, 리프레쉬 제어 회로(6n)에는 선택기(6s)를 거쳐 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 인가된다. 이 특수 모드 동작 지정시에 있어서, 디코드 회로(6ta) 및 래치 회로(6tb)에 의해, 주기 설정 신호 φ1∼φn 중 어느 하나가 H 레벨로 상승되고, 나머지 주기 설정 신호가 L 레벨로 하강된다. 이에 따라, 리프레쉬 발진기(6n)의 발진 주기가 셀프 리프레쉬시의 발진 주기보다도 짧게 된다(주기 설정은 특수 동작 모드를 지시하는 모드 엔트리 사이클시에 실행됨).
로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킴으로써, 이 리프레쉬 발진기(6n)가 활성화되어 발진 동작을 실행한다. 이 발진기(6n)가 출력하는 발진 신호 φPU의 주기는 셀프 리프레쉬시의 발진 주기보다 짧게 되어 있고, 이 발진 신호 φPU의 상승에 응답하여 φreq 발생 회로(6df)로부터 출력되는 리프레쉬 요구 신호 φreq가 활성 상태로 구동되는 주기 Tte도 셀프 리프레쉬 사이클의 주기보다 짧아진다. 리프레쉬 요구 신호 φreq의 활성화에 응답하여 내부에서 내부 로우 어드레스 스트로브 신호 intZRAS가 소정 기간 L 레벨의 활성 상태로 구동되어, 워드선의 선택 동작이 행해진다.
이 리프레쉬 요구 신호 φreq가 출력되는 주기를 주기 설정 신호 φ1∼φn으로 설정함으로써, 1개의 RAS 사이클(신호 /RAS가 L 레벨에 있는 기간)에 있어서 워드선 선택 동작이 행해지는 회수를 소망하는 수로 설정할 수 있다. 이 특수 동작 모드시에 있어서, 워드선 선택을 위한 어드레스로서는, 앞서 말한 방법 중 어느 한 방법을 이용할 수 있다. 즉, 어드레스 A로 나타내는 바와 같이, 내부 어드레스 발생 회로로부터의 어드레스 신호 RRA를 이용하여, 각 워드선 선택시마다 선택되는 워드선을 순차적으로 달리할 수 있다. 이 경우, 각 워드선이 선택되는 주기를 짧게 할 수 있고, 이에 따라 동일한 테스트 시간내에서 각 워드선을 여러번 선택 상태로 구동할 수 있다.
또한, 어드레스 B로 나타내는 바와 같이 외부의 어드레스 신호를 로우 어드레스 스트로브 신호 /RAS에 의해 취입해서 내부 로우 어드레스 신호 RA를 생성하여 워드선 선택을 실행하더라도 좋다. 이 경우, 외부로부터의 어드레스 신호가 로우 어드레스 스트로브 신호 /RAS에 의해 취입되고 있기 때문에, 1개의 RAS 사이클내에서 동일한 워드선이 여러번 선택 상태로 구동된다.
또한, 어드레스 C로 나타내는 바와 같이 내부 어드레스 발생 회로의 어드레스 갱신 타이밍을 외부의 로우 어드레스 스트로브 신호 /RAS로 제어하더라도 좋다. 이 경우에 있어서는, 1개의 RAS 사이클에 있어서, 내부 어드레스 발생 회로로부터의 어드레스 RRA에 따라 워드선 선택이 행해진다.
이 어드레스 A, 어드레스 B 및 어드레스 C 중 어느 어드레스를 특수 동작 모드시에 있어서 워드선 선택에 이용할 것인가 하는 것은 적절히 정해지면 된다. 이들 어드레스 A∼C를 발생하는 구성은 앞서 설명한 실시예의 구성을 이용할 수 있다.
이상과 같이 본 발명의 실시예 10에 따르면, 셀프 리프레쉬시에 있어서 셀프 리프레쉬 사이클을 규정하기 위해 이용되는 셀프 리프레쉬용 발진기의 발진 주기를 특수 동작 모드시에 있어서 변경하고, 이 셀프 리프레쉬용 발진기를 특수 동작 모드시 외부로부터의 로우 어드레스 스트로브 신호 /RAS로 활성/비활성을 제어하고 있기 때문에, 외부 제어 신호를 트리거로 하여 내부에서 행 선택 동작을 짧은 주기로 반복 실행할 수 있다. 이에 따라, 상기한 실시예 1 내지 실시예 8과 마찬가지의 효과를 얻을 수 있다. 또한, 단지 셀프 리프레쉬용 발진기의 발진 주기를 달리 하고 있을 뿐, 여분의 발진기 등의 회로 구성을 이용할 필요가 없어 회로 구성이 간략화된다.
(다른 적용예)
상술한 바와 같은 설명에 있어서, 특수 동작 모드는, WCBR+어드레스키의 조건에 의해 설정되어 있다. 그러나, 특정한 신호 입력 단자를 통상 동작시에 이용되는 것보다 훨씬 높은 전압 레벨로 설정하는 수퍼 Vcc 조건이 더 조합되어 이용되어도 좋다.
또한, 외부 제어 신호의 상태의 조합에 의해 내부 로우 어드레스 스트로브 신호를 발생시키는 경우, 반도체 기억 장치는 셀프 리프레쉬 모드를 구비하지 않고, 단지 CBR 리프레쉬 모드 동작이 가능한 것이어도 무방하다.
이상과 같이 본 발명에 따르면, 적어도 1개의 외부 신호의 변화를 트리거로 하여 내부의 행 선택 지시 신호를 변화시켜서, 그 행 선택 지시 신호의 비활성화에는, 대응하는 외부 제어 신호와 상이한 신호를 이용하고 있기 때문에, 외부 액세스 지시 신호의 주기보다 짧은 주기로 행 선택 지시 신호를 활성/비활성화할 수 있어, 내부에서 짧은 주기로 행 선택 동작을 실행할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 외부 신호의 제어하에 워드선을 순차적으로 선택할 수 있는 반도체 기억 장치를 제공할 수 있다.
본 발명에 따르면, 워드선 선택 기간을 용이하게 외부 신호에 근거하여 제어할 수 있는 반도체 기억 장치를 제공하는 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 테스트 진행 상황을 용이하게 외부에서 식별할 수 있는 반도체 기억 장치를 제공하는 효과를 얻을 수 있다.
본 발명의 특징 및 변경은 해당 기술 분야의 당업자에게 있어서는 착상될 수 있는 것으로, 본 발명은 보다 넓은 관점에서 성립하는 것이며, 특정 상세한 설명 및 금번 개시된 대표적인 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구항에 정의된 넓은 발명 개념 및 그 균등물의 해석과 범위내에서의 여러가지 모든 변경이 가능하다.

Claims (3)

  1. 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서,
    외부로부터의 특수 동작 모드 지시 신호의 활성화시, 외부 제어 신호에 따라 내부 행 선택 지시 신호를 발생시키기 위한 활성화 회로와,
    상기 내부 행 선택 지시 신호의 활성화에 응답해 활성화되어, 적어도 상기 복수의 메모리 셀의 행 선택에 관련되는 동작을 실행하기 위한 행계 회로
    를 포함하되,
    상기 활성화 회로는,
    상기 특수 동작 모드 지시 신호가 활성화된 것에 응답하여, 상기 외부 제어 신호로서 복수의 외부 제어 신호를 수신하며, 수신된 외부 제어 신호의 논리 상태의 조합에 따라 내부 행 선택 지시 신호를 발생시켜 상기 행계 회로의 활성화 및 비활성화를 제어하는 합성 회로를 포함하는
    반도체 기억 장치.
  2. 행렬 형상으로 배열된 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서,
    외부로부터의 특수 동작 모드 지시 신호의 활성화시, 외부 제어 신호에 따라 내부 행 선택 지시 신호를 발생시키기 위한 활성화 회로와,
    상기 내부 행 선택 지시 신호의 활성화에 응답해 활성화되어, 적어도 상기 복수의 메모리 셀의 행 선택에 관련되는 동작을 실행하기 위한 행계 회로
    를 포함하되,
    상기 활성화 회로는,
    상기 특수 동작 모드 지시 신호의 활성화에 응답해 인에이블되어, 상기 외부 제어 신호를 버퍼링하여 전송하기 위한 제 1 게이트와,
    상기 제 1 게이트로부터 수신되는 제어 신호의 활성화에 응답해 활성화되어, 발진 동작을 실행하기 위한 발진 회로와,
    상기 특수 동작 모드 지시 신호의 활성화에 응답해 인에이블되어, 상기 발진 회로의 출력 신호를 전송하기 위한 제 2 게이트와,
    상기 특수 동작 모드 지시 신호의 불활성화에 응답해 인에이블되어, 상기 외부 제어 신호를 전송하기 위한 제 3 게이트와,
    제 2 및 제 3 게이트의 출력 신호를 수신하고, 그에 응답하여 상기 내부 행 선택 지시 신호를 발생하는 제 4 게이트를 포함하는
    반도체 기억 장치.
  3. 행렬 형상으로 배열된 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서,
    외부로부터의 특수 동작 모드 지시 신호의 활성화시, 외부 제어 신호에 따라 내부 행 선택 지시 신호를 발생시키는 활성화 수단과,
    상기 내부 행 선택 지시 신호의 활성화에 응답해 활성화되어, 적어도 상기 복수의 메모리 셀의 행 선택에 관련되는 동작을 실행하기 위한 행계 회로
    를 포함하되,
    상기 활성화 수단은,
    상기 복수의 메모리 셀의 데이터가 리프레쉬되는 리프레쉬 사이클을 결정하는 신호를 제공하기 위한 발진 회로와,
    상기 발진 회로에 결합되어, 사이클 지정 신호에 따라, 상기 발진 회로의 발진 사이클을 설정하기 위한 상기 발진 회로에 결합되는 주기 설정 회로과,
    상기 외부 제어 신호와 상기 특수 동작 모드 지시 신호의 활성화에 응답하여 상기 발진 회로를 활성화시키는 활성화 회로와,
    상기 특수 동작 모드 지시 신호의 활성화시, 상기 발진 회로의 출력 신호에 따라, 상기 내부 행 선택 지시 신호를 발생시키기 위한 발생 회로를 포함하는
    반도체 기억 장치.
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