JPH0917198A - 半導体記憶装置および半導体集積回路装置用半製品 - Google Patents

半導体記憶装置および半導体集積回路装置用半製品

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JPH0917198A
JPH0917198A JP7160394A JP16039495A JPH0917198A JP H0917198 A JPH0917198 A JP H0917198A JP 7160394 A JP7160394 A JP 7160394A JP 16039495 A JP16039495 A JP 16039495A JP H0917198 A JPH0917198 A JP H0917198A
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Abstract

(57)【要約】 【目的】 簡単な改良により短時間で加速試験を行なう
ことができるＤＲＡＭを提供する。 【構成】 このＤＲＡＭは、マルチセレクション信号Ｍ
ＬＴに応答して加速試験時には行アドレス信号ＲＡ１，
／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずすべてのプリ
デコード信号Ｘ１〜Ｘ８を活性化する行プリデコーダ１
２１と、マルチセレクション信号に応答して加速試験時
には行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ
８にかかわらずすべてのデコード信号Ｄ１〜Ｄｎを活性
化する行デコーダユニットＲＤ１〜ＲＤｎとを備える。
加速試験時には行アドレス信号にかかわらずすべてのワ
ードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２
４，ＷＤｎ１〜ＷＤｎ４が活性化され、それによりすべ
てのワード線ＷＬが同時に駆動されるように構成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
び半導体集積回路装置用半製品に関し、さらに詳しく
は、バーンインのような加速試験の可能な半導体記憶装
置、およびそのような試験がダイシング前のウエハ状態
で可能な半導体集積回路装置用半製品に関する。
【０００２】
【従来の技術】図３９は、ダイナミックランダムアクセ
スメモリ装置（以下「ＤＲＡＭ」という）において現在
広く使用されているメモリセルおよび行デコーダの構成
を簡略的に示すブロック図である。図３９を参照して、
メモリセル１１１はアクセストランジスタ１１２および
セルキャパシタ１１３を含み、対応するワード線ＷＬお
よびビット線ＢＬに接続される。行アドレス信号に応答
して１つのワード線を選択するための行デコーダは、行
プリデコーダ１２１ａ、プリデコード信号線１２２およ
び複数のワードドライバを含む。各ワード線ＷＬに対応
して１つのワードドライバが設けられる。図３９では１
つのワードドライバＷＤのみが代表的に示される。行プ
リデコーダ１２１ａは行アドレス信号ＲＡ１〜ＲＡ４と
その相補的な行アドレス信号／ＲＡ１〜／ＲＡ４をプリ
デコードすることによりプリデコード信号Ｘ１〜Ｘ８を
生成し、それらのプリデコード信号Ｘ１〜Ｘ８をプリデ
コード信号線１２２に供給する。各ワードドライバはプ
リデコード信号Ｘ１〜Ｘ４のうち１つとプリデコード信
号Ｘ５〜Ｘ８のうち１つとに応答して活性化される。ワ
ードドライバが活性化されると、その対応するワード線
に電源電位よりも高い昇圧電位ＶＰＰが供給される。
【０００３】ワードドライバＷＤは、プリチャージノー
ドＮＸおよび接地ノードの間に直列に接続されたＮチャ
ネルＭＯＳトランジスタ１２４および１２５と、昇圧電
位ＶＰＰが供給される昇圧ノードおよびプリチャージノ
ードＮＸの間に並列に接続されたＰチャネルＭＯＳトラ
ンジスタ１２６および１２７と、ＣＭＯＳインバータを
構成するＰチャネルＭＯＳトランジスタ１２８およびＮ
チャネルＭＯＳトランジスタ１２９とを備える。ＤＲＡ
Ｍ（チップ）が非活性の間、Ｌ（論理ロー）レベルのプ
リチャージ信号ＰＲがトランジスタ１２６のゲート電極
に与えられる。これによりプリチャージノードＮＸはＨ
（論理ハイ）レベルにプリチャージされる。したがっ
て、チップの非活性中はすべてのワード線がＬレベルに
固定される。他方、チップが活性化されると、プリチャ
ージ信号ＰＲがＬレベルからＨレベルに立上がる。これ
によりトランジスタ１２６によるノードＮＸのプリチャ
ージが停止される。しかし、ノードＮＸはＨレベルのま
ま維持されるので、ワード線ＷＬはＬレベルのまま維持
される。これは、ワード線ＷＬの電位がトランジスタ１
２７のゲート電極にフィードバックされ、これによりト
ランジスタ１２７が継続してノードＮＸに電荷を供給す
るからである。したがって、ワード線ＷＬを活性化する
ためにはノードＮＸの電荷を接地ノードに放電させなけ
ればならない。このワードドライバＷＤでは、プリデコ
ード信号Ｘ１〜Ｘ４のうち１つのプリデコード信号ＤＥ
ＣＡがＨレベルとなり、かつプリデコード信号Ｘ５〜Ｘ
８のうち１つのプリデコード信号ＤＥＣＢがＨレベルと
なると、トランジスタ１２４および１２５の両方がオン
になる。これによりノードＮＸの電位はＬレベルに下降
し、トランジスタ１２８がオンになるとともにトランジ
スタ１２９がオフになる。そのため、ワード線ＷＬが活
性化され、その電位は昇圧電位ＶＰＰまで上昇する。
【０００４】図４０は、図３９中の行プリデコーダ１２
１ａの構成を示す回路図である。図４０を参照して、こ
の行プリデコーダ１２１ａは、ＮＯＲゲート１２１１〜
１２１８、インバータ１２２１ａ〜１２２８ａおよび１
２３１〜１２３８を備える。ＮＯＲゲート１２１１〜１
２１４の各々は、行アドレス信号ＲＡ１およびその相補
的な行アドレス信号／ＲＡ１のうち一方と行アドレス信
号ＲＡ２およびその相補的な行アドレス信号／ＲＡ２の
うち一方とを受ける。ＮＯＲゲート１２１５〜１２１８
の各々は、行アドレス信号ＲＡ３およびその相補的な行
アドレス信号／ＲＡ３のうち一方と行アドレス信号ＲＡ
４およびその相補的な行アドレス信号／ＲＡ４のうち一
方とを受ける。ＮＯＲゲート１２１１〜１２１８の各々
の出力信号は２つのインバータを介してプリデコード信
号としてワードドライバに供給される。たとえばＮＯＲ
ゲート１２１１は行アドレス信号／ＲＡ１および／ＲＡ
２を受け、２つのインバータ１２２１ａ〜１２３１を介
してプリデコード信号Ｘ１をワードドライバに供給す
る。したがって、行アドレス信号ＲＡ１，／ＲＡ１，Ｒ
Ａ２，／ＲＡ２の４通りの組合せに従ってプリデコード
信号Ｘ１〜Ｘ４のうち１つがＨレベルになる。たとえば
行アドレス信号／ＲＡ１および／ＲＡ２の両方がＬレベ
ルならばプリデコード信号Ｘ１がＬレベルになる。ま
た、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／ＲＡ
４の４通りの組合せに従ってプリデコード信号Ｘ５〜Ｘ
８のうち１つがＨレベルになる。たとえば行アドレス信
号／ＲＡ３および／ＲＡ４の両方がＬレベルならばプリ
デコード信号Ｘ５がＨレベルになる。
【０００５】このようなＤＲＡＭにおいてワード線ＷＬ
およびアクセストランジスタ１１２のストレス試験を行
なうためには、ワード線ＷＬに所定期間だけ昇圧電位Ｖ
ＰＰを供給する必要がある。しかし、メモリ容量の大規
模化に伴ってその試験時間が長くなり、その結果、試験
にかかるコストが上昇する傾向にある。たとえばメモリ
セルに加速ストレスを与えることにより信頼性試験を行
なうバーンインと呼ばれる試験においては、メモリセル
の数が増大するにつれてその試験時間が長くなるという
問題がある。特に、アクセストランジスタ１１２におけ
るゲート酸化膜、およびセルキャパシタ１１３における
誘電膜に対するストレス試験は極めて重要である。しか
し、通常の動作では一度に活性化されるワード線の数ｎ
は予め定められている。したがって、すべてのワード線
を試験するためにはＮ（ワード線の総数）／ｎ回の試験
を行なわなければならない。その結果、チップの高集積
化に従って試験時間が長くなる傾向にある。
【０００６】このような試験時間を短縮する１つの手法
として、同時に活性化されるワード線の数を増やす手法
が考えられる。このような手法による試験が可能なＤＲ
ＡＭの一例が図４１に示される。この図４１は、「ＩＥ
ＤＭ９３，ＤＩＧＥＳＴ」の第６３９頁〜第６４２頁中
の図３と実質的に同じである。図４１を参照して、この
ＤＲＡＭは、複数のワード線ＷＬおよびそれらと交差す
るビット線（図示せず）を含むメモリセルアレイ１１
と、ワード線ＷＬの１つを選択する行デコーダ１２と、
ビット線の１つを選択する列デコーダ１３と、ワード線
ＷＬに対応して接続された複数のＮチャネルＭＯＳトラ
ンジスタ１とを備える。行デコーダ１２は、各々が対応
するワード線ＷＬを駆動する複数のワードドライバＷＤ
を含む。すべてのトランジスタ１は１つのマルチセレク
ション信号ＭＬＴに応答してオンになり、それにより昇
圧テスト電位ＶＳＴがすべてのワード線ＷＬに供給され
る。したがって、バーンイン時にはすべてのワード線が
活性化されるので、すべてのアクセストランジスタに同
時にストレスをかけることが可能である。その結果、試
験時間は短縮される。
【０００７】ところで、図４２は、ダイシング前の半導
体（シリコン）ウエハ７０を示す。このシリコンウエハ
７０には複数の半導体チップ７１が形成されている。図
４２のようなウエハ状態でバーンインなどの加速試験を
行なう際には図４３に示されるようなプローブカード２
が用いられる。このプローブカード２には、ウエハ７０
に縦１列に並ぶチップ７１（図４２では３つ）に対応し
て開口部３が形成されている。この開口部３の周縁には
３つのチップ７１に対応して複数のプローブ４が設けら
れている。ウエハ状態でバーンイン試験を行なうために
は、このプローブカード２がウエハ７０上にセットされ
る。これによりプローブ４が３つのチップ７１のパッド
（図示せず）に接触する。したがって、テスト用の電源
および信号はこれら３つのチップ７１に同時に供給され
る。したがって、ウエハ７０状態ですべてのチップ７１
を試験するためには、ウエハ７０に対するプローブカー
ド２のセッティング位置を５回変更しなければならな
い。
【０００８】
【発明が解決しようとする課題】図４１に示されたＤＲ
ＡＭでは昇圧テスト電位ＶＳＴがトランジスタ１を介し
てワード線ＷＬに供給されるので、ワード線ＷＬに電源
電位よりも高い昇圧電位ＶＰＰを供給するためにはその
昇圧テスト電位ＶＳＴを昇圧電位ＶＰＰよりもトランジ
スタ１のしきい電圧だけ高くしなければならない。その
ため、本来ストレスをかけなければならないアクセスト
ランジスタよりもマルチセレクション信号ＭＬＴによっ
て制御されるトランジスタ１に大きなストレスがかか
る。その結果、これらのトランジスタ１が不良となる可
能性がある。また、各ワード線ＷＬに対応して１つのト
ランジスタ１を設ける必要があるので、チップの微細化
に伴ってワード線ＷＬのピッチが狭くなると、そのよう
なピッチでトランジスタを形成することは困難となる。
その結果、これらのトランジスタ１が不良となる可能性
がある。
【０００９】一方、図４２のようなシリコンウエハ７０
を図４３のようなプローブカード２を用いて試験するた
めには、ウエハ７０に対するプローブカード２のセッテ
ィング位置を５回変更しなければならない。そのため、
ウエハ７０全体を試験するために長時間を要するという
問題があった。
【００１０】この発明の１つの目的は、多数のワード線
を同時に活性化することにより加速試験を行なうことが
できる簡単な構成の半導体記憶装置を提供することであ
る。
【００１１】この発明のもう１つの目的は、ウエハ状態
での加速試験を短時間で行なうことができる半導体集積
回路装置用半製品を提供することである。
【００１２】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は通常モードおよびテストモードを有するととも
に、複数のワード線、複数のビット線、複数のメモリセ
ル、複数の駆動手段、および活性化手段を備える。複数
のビット線はワード線と交差する。複数のメモリセルは
ワード線およびビット線の交点に対応して設けられる。
メモリセルの各々は対応するワード線およびビット線に
接続される。複数の駆動手段はワード線に対応して設け
られる。駆動手段の各々は対応するワード線を駆動す
る。活性化手段は、通常モードでは外部から与えられる
行アドレス信号に応答して駆動手段の１つを選択的に活
性化するとともに、テストモードでは所定のマルチセレ
クション信号に応答して行アドレス信号にかかわらず２
つ以上の駆動手段を活性化する。
【００１３】請求項２に係る半導体記憶装置は、請求項
１の構成に加えて、制御手段を備える。制御手段は、テ
ストモードでは外部から与えられる制御信号およびマル
チセレクション信号に応答して行アドレス信号にかかわ
らず２つ以上の駆動手段を活性化するよう活性化手段を
制御する。
【００１４】請求項３に係る半導体記憶装置では、請求
項１の構成に加えて、上記活性化手段がプリデコーダお
よび複数のプリデコード線を含み、上記駆動手段の各々
がワード線ドライバを含む。プリデコーダは通常モード
では行アドレス信号をプリデコードすることによりプリ
デコード信号のいずれかを活性化するとともに、テスト
モードではマルチセレクション信号に応答してプリデコ
ード信号のすべてを活性化する。複数のプリデコード信
号線はプリデコーダに接続され、複数のプリデコード信
号がそれぞれ与えられる。ワードドライバはプリデコー
ド信号線のいずれかに接続され、その接続されたプリデ
コード信号線のプリデコード信号に応答して対応するワ
ード線を駆動する。
【００１５】請求項４に係る半導体記憶装置では、請求
項３の構成に加えて、上記プリデコーダが複数の第１お
よび第２の論理ゲートを含む。第１の論理ゲートの各々
は行アドレス信号およびそれと相補的な行アドレス信号
のうち一方を受ける。複数の第２の論理ゲートは第１の
論理ゲートに対応して設けられる。第２の論理ゲートの
各々はマルチセレクション信号および対応する第１の論
理ゲートの出力信号を受けて対応するプリデコード信号
を出力する。
【００１６】請求項５に係る半導体記憶装置は、請求項
１の構成に加えて、プリチャージ電位発生手段および第
１の電位供給手段を備える。プリチャージ電位供給手段
は、ビット線のためのプリチャージ電位を発生する。第
１の電位供給手段は、第１の制御信号の不活性時にプリ
チャージ電位発生手段からのプリチャージ電位をビット
線に供給するとともに、第１の制御信号の活性時に外部
から与えられる第２の制御信号に応答して所定の第１の
テスト電位をビット線に供給する。
【００１７】請求項６に係る半導体記憶装置は、請求項
１の構成に加えて、プリチャージ電位発生手段および第
１の電位供給手段を備える。プリチャージ電位供給手段
は、ビット線のためのプリチャージ電位を発生する。第
１の電位供給手段は、マルチセレクション信号の不活性
時にプリチャージ電位発生手段からのプリチャージ電位
をビット線に供給するとともに、マルチセレクション信
号の活性時に外部から与えられる制御信号に応答して所
定の第１のテスト電位をビット線に供給する。
【００１８】請求項７に係る半導体記憶装置は、請求項
６の構成に加えて、第１のテストパッドを備える。第１
のテストパッドには第１のテスト電位が外部から供給さ
れる。
【００１９】請求項８に係る半導体記憶装置は、請求項
６の構成に加えて、セルプレート電位発生手段および第
２の電位供給手段を備える。セルプレート電位発生手段
はメモリセルのセルプレートのためのセルプレート電位
を発生する。第２の電位供給手段は、マルチセレクショ
ン信号の不活性時にセルプレート電位発生手段からのセ
ルプレート電位をメモリセルのセルプレートに供給する
とともに、マルチセレクション信号の活性時に制御信号
に応答して第１のテスト電位と異なる所定の第２のテス
ト電位をメモリセルのセルプレートに供給する。
【００２０】請求項９に係る半導体記憶装置では、請求
項８の構成に加えて、上記第１の電位供給手段が、マル
チセレクション信号の活性時において、制御信号が第１
の論理レベルのとき第１のテスト電位をビット線に供給
し、制御信号が第２の論理レベルのとき第２のテスト電
位と等しい所定の第３のテスト電位をビット線に供給
し、第２の電位供給手段が、マルチセレクション信号の
活性時において、制御信号が第１の論理レベルのとき第
２のテスト電位をメモリセルのセルプレートに供給し、
制御信号が第２の論理レベルのとき第１のテスト電位と
等しい所定の第４のテスト電位をメモリセルのセルプレ
ートに供給する。
【００２１】請求項１０に係る半導体記憶装置は、請求
項１の構成に加えて、セルプレート電位発生手段および
第２の電位供給手段を備える。セルプレート電位発生手
段はメモリセルのセルプレートのためのセルプレート電
位を発生する。第２の電位供給手段は、マルチセレクシ
ョン信号の不活性時にセルプレート電位発生手段からの
セルプレート電位をメモリセルのセルプレートに供給す
るとともに、マルチセレクション信号の活性時に外部か
ら与えられる制御信号に応答して所定の第２のテスト電
位をメモリセルのセルプレートに供給する。
【００２２】請求項１１に係る半導体記憶装置は、請求
項１０の構成に加えて、第２のテストパッドを備える。
第２のテストパッドには第２のテスト電位が外部から供
給される。
【００２３】請求項１２に係る半導体記憶装置は、請求
項１の構成に加えて、マルチセレクション信号発生手段
を備える。マルチセレクション信号発生手段は、外部か
ら与えられる複数の制御信号の所定タイミングに応答し
てマルチセレクション信号を発生する。
【００２４】請求項１３に係る半導体記憶装置は、請求
項１の構成に加えて、マルチセレクションパッドを備え
る。マルチセレクションパッドにはマルチセレクション
信号が外部から与えられる。
【００２５】請求項１４に係る半導体記憶装置は、請求
項１３の構成に加えて、レベル判定手段、プリチャージ
電位発生手段、第１の電位供給手段、セルプレート電位
発生手段、および第２の電位供給手段を備える。レベル
判定手段は、マルチセレクションパッドに与えられたマ
ルチセレクション信号が第１のレベルか、第１のレベル
よりも高い第２のレベルか、または第２のレベルよりも
高い第３のレベルかを判定する。プリチャージ電位発生
手段はビット線のためのプリチャージ電位を発生する。
第１の電位供給手段は、マルチセレクション信号が第１
のレベルであるとレベル判定手段によって判定されたと
きプリチャージ電位発生手段からのプリチャージ電位を
ビット線に供給し、マルチセレクション信号が第２のレ
ベルであるとレベル判定手段によって判定されたとき所
定の第１のテスト電位をビット線に供給し、かつマルチ
セレクション信号が第３のレベルであるとレベル判定手
段によって判定されたとき所定の第２のテスト電位をビ
ット線に供給する。セルプレート電位発生手段は、メモ
リセルのセルプレートのためのセルプレート電位を発生
する。第２の電位供給手段は、マルチセレクション信号
が第１のレベルであるとレベル判定手段によって判定さ
れたときセルプレート電位発生手段からのセルプレート
電位をメモリセルのセルプレートに供給し、マルチセレ
クション信号が第２のレベルであるとレベル判定手段に
よって判定されたとき第２のテスト電位をメモリセルの
セルプレートに供給し、マルチセレクション信号が第３
のレベルであるとレベル判定手段によって判定されたと
き第１のテスト電位をメモリセルのセルプレートに供給
する。
【００２６】請求項１５に係る半導体記憶装置は、請求
項１の構成に加えて、昇圧電位発生手段およびワード線
駆動電位供給手段を備える。昇圧電位発生手段は、電源
電位よりも高い内部昇圧電位を発生する。ワード線駆動
電位供給手段は、マルチセレクション信号に応答して昇
圧電位発生手段からの内部昇圧電位および所定のテスト
電位を駆動手段に選択的に供給する。駆動手段の各々
は、対応するワード線を駆動するためにその供給された
電位を対応するワード線に供給する。
【００２７】請求項１６に係る半導体記憶装置は、請求
項１５の構成に加えて、昇圧電源パッドを備える。昇圧
電源パッドはワード線駆動電位供給手段に接続され、内
部昇圧電位に等しい外部昇圧電位がテスト電位として外
部から供給される。
【００２８】請求項１７に係る半導体記憶装置では、請
求項１５の構成に加えて、ワード線駆動電位供給手段が
テスト電位として電源電位を駆動手段に供給する。
【００２９】請求項１８に係る半導体記憶装置は通常モ
ードおよびテストモードを有し、複数のワード線グルー
プ、複数のビット線、複数のメモリセル、複数の駆動手
段、および活性化手段を備える。ワード線グループの各
々は複数のワード線を含む。複数のビット線はワード線
と交差する。複数のメモリセルはワード線およびビット
線の交点に対応して設けられる。メモリセルの各々は対
応するワード線およびビット線に接続される。複数の駆
動手段はワード線に対応して設けられる。駆動手段の各
々は対応するワード線を駆動する。活性化手段は、通常
モードでは外部から与えられる行アドレス信号に応答し
て駆動手段の１つを選択的に活性化するとともに、テス
トモードではワード線グループに対応して与えられる複
数のマルチセレクション信号に応答してワード線グルー
プの１つに対応する駆動手段のすべてを活性化する。
【００３０】請求項１９に係る半導体記憶装置は、半導
体基板、複数のワード線、複数のビット線、複数のメモ
リセル、複数の駆動手段、活性化手段、基板電位供給手
段、セルプレート電位発生手段、およびセルプレート電
位供給手段を備える。複数のワード線は半導体基板上に
形成される。複数のビット線は半導体基板上にワード線
と交差して形成される。複数のメモリセルはワード線お
よびビット線の交点に対応して設けられる。メモリセル
の各々はセルキャパシタおよびアクセストランジスタを
含む。セルキャパシタは、半導体基板上に形成され、セ
ルプレートおよびストレージノードを有し、データを蓄
積する。アクセストランジスタは、ゲート電極、一方お
よび他方ソース／ドレイン領域を有する。ゲート電極は
半導体基板上に形成され、対応するワード線に接続され
る。一方ソース／ドレイン領域は半導体基板中に形成さ
れ、対応するビット線に接続される。他方ソース／ドレ
イン領域は半導体基板中に形成され、セルキャパシタの
ストレージノードに接続される。複数の駆動手段はワー
ド線に対応して設けられる。駆動手段の各々は対応する
ワード線を駆動する。活性化手段は、通常モードでは外
部から与えられる行アドレス信号に応答して駆動手段の
１つを選択的に活性化するとともに、テストモードでは
所定のマルチセレクション信号に応答して行アドレス信
号にかかわらず２つ以上の駆動手段を活性化する。基板
電位供給手段は、マルチセレクション信号応答して所定
の基板電位および所定の第１のテスト電位を半導体基板
に選択的に供給する。セルプレート電位発生手段は、セ
ルプレートのためのセルプレート電位を発生する。セル
プレート電位供給手段は、マルチセレクション信号に応
答してセルプレート電位発生手段からのセルプレート電
位および所定の第２のテスト電位をセルプレートに選択
的に供給する。
【００３１】請求項２０に係る不揮発性半導体記憶装置
は通常モードおよびデータ消去モードを有し、複数のワ
ード線、複数のソース線、複数のフローティングゲート
型メモリセル、複数の駆動手段、および活性化手段を備
える。複数のソース線はワード線と交差する。複数のフ
ローティングゲート型メモリセルはワード線およびソー
ス線の交点に対応して設けられる。フローティングゲー
ト型メモリセルの各々は対応するワード線およびソース
線に接続される。複数の駆動手段はワード線に対応して
設けられる。駆動手段の各々は対応するワード線を駆動
する。活性化手段は、通常モードでは外部から与えられ
る行アドレス信号に応答して駆動手段の１つを選択的に
活性化するとともに、データ消去モードでは所定のマル
チセレクション信号に応答してアドレス信号にかかわら
ず２つ以上の駆動手段を活性化する。
【００３２】請求項２１に係る半導体集積回路装置用半
製品は、半導体ウエハ、複数の半導体チップ、および第
１のテスト配線を備える。複数の半導体チップは半導体
ウエハに形成され、外部から与えられる外部テスト信号
に応答してテストモードとなる。第１のテスト配線は半
導体ウエハ上であって複数の半導体チップ以外の領域に
形成され、複数の半導体チップに共通接続され、外部テ
スト信号が与えられる。
【００３３】請求項２２に係る半導体集積回路装置用半
製品では、請求項２１の構成に加えて、半導体チップの
各々が機能回路、タイマ回路、およびテスト手段を含
む。機能回路は所定の動作を行なう。タイマ回路は第１
の配線に接続され、外部テスト信号に応答して所定周期
を有するテストクロック信号を発生する。テスト手段
は、タイマ回路からのテストクロック信号に応答して機
能回路をテストする。
【００３４】請求項２３に係る半導体集積回路装置用半
製品では、請求項２１の構成に加えて、半導体チップの
各々が、タイマ回路、機能回路、選択手段、およびテス
ト手段を含む。タイマ回路は、所定の制御信号および外
部テスト信号のうち一方に応答して所定周期を有するク
ロック信号を発生する。機能回路は、タイマ回路からの
クロック信号に応答して所定の動作を行なう。選択手段
は、外部テスト信号に応答してタイマ回路からのクロッ
ク信号を選択する。テスト手段は、選択手段によって選
択されたクロック信号に応答して機能回路をテストす
る。請求項２４に係る半導体集積回路装置用半製品は、
請求項２１の構成に加えて、第２の配線を備える。第２
の配線は半導体ウエハ上であって複数の半導体チップ以
外の領域に形成され、複数の半導体チップに共通接続さ
れ、外部クロック信号が外部から与えられる。上記半導
体チップの各々は、機能回路、分周回路、およびテスト
手段を含む。機能回路は所定の動作を行なう。分周回路
は第２の配線に接続され、外部クロック信号を分周する
ことによりテストクロック信号を発生する。テスト手段
は、分周回路からのテストクロック信号に応答して機能
回路をテストする。
【００３５】請求項２５に係る半導体集積回路装置用半
製品では、請求項２１に構成に加えて、上記半導体チッ
プの各々が、ダイナミックメモリ回路、タイマ回路、ア
ドレスカウンタ回路、選択手段、およびテスト手段を含
む。ダイナミックメモリ回路はデータの読出および書込
が可能である。タイマ回路は、所定の制御信号および外
部テスト信号のうち一方に応答して所定周期を有するク
ロック信号を発生する。アドレスカウンタ回路は、タイ
マ回路からのクロック信号に応答してアドレス信号を発
生する。リフレッシュ手段は、アドレスカウンタ回路か
らのアドレス信号に応答してダイナミックメモリ回路を
リフレッシュする。選択手段は、外部テスト信号に応答
してタイマ回路からのクロック信号を選択する。テスト
手段は、アドレスカウンタ回路からのアドレス信号およ
び選択手段によって選択されたクロック信号に応答して
ダイナミックメモリ回路をテストする。
【００３６】
【作用】請求項１に係る半導体記憶装置においては、通
常モードでは外部から与えられる行アドレス信号に応答
して駆動手段の１つが選択的に活性化され、それにより
対応するワード線が駆動される。他方、テストモードで
は行アドレス信号にかかわらず所定のマルチセレクショ
ン信号に応答して２つ以上の駆動手段が活性化され、そ
れにより２つ以上のワード線が駆動される。そのため、
テスト時間が短縮される。
【００３７】請求項２に係る半導体記憶装置において
は、請求項１の作用に加えて、マルチセレクション信号
だけでなく外部から与えられる制御信号にも応答して駆
動手段が活性化され、それによりワード線が駆動され
る。したがって、テストモードにおいてワード線を連続
的に活性化したりあるいは断続的に活性化するなど所望
のタイミングでワード線を活性化することができる。
【００３８】請求項３に係る半導体記憶装置において
は、請求項１の作用に加えて、通常モードでは行アドレ
ス信号がプリデコーダによってプリデコードされ、それ
によりプリデコード信号のいずれかが活性化される。そ
のため、その活性化されたプリデコード信号に応答して
対応するワード線が駆動される。他方、テストモードで
はマルチセレクション信号に応答してプリデコーダによ
ってプリデコード信号のすべてが活性化される。その活
性化されたすべてのプリデコード信号に応答してワード
線が駆動される。
【００３９】請求項４に係る半導体記憶装置において
は、請求項３の作用に加えて、各第１の論理ゲートは行
アドレス信号およびその相補的な行アドレス信号のうち
一方を受け、各第２の論理ゲートがマルチセレクション
信号および対応する第１の論理ゲートの出力信号を受け
る。したがって、マルチセレクション信号が活性化され
ると、第１の論理ゲートの出力信号にかかわらず第２の
論理ゲートの出力信号が活性化される。そのため、すべ
てのプリデコード信号が活性化される。
【００４０】請求項５に係る半導体記憶装置において
は、請求項１の作用に加えて、通常モードではプリチャ
ージ電位発生手段からのプリチャージ電位がビット線に
供給される。他方、テストモードでは、外部から与えら
れる第２の制御信号に応答して所定の第１のテスト電位
がビット線に供給される。したがって、第１のテスト電
位がすべてのメモリセルのストレージノードに供給され
る。そのため、所望のタイミングでメモリセルの試験を
行なうことができる。
【００４１】請求項６に係る半導体記憶装置において
は、請求項１の作用に加えて、通常モードではプリチャ
ージ電位発生手段からのプリチャージ電位がビット線に
供給される。他方、テストモードでは、外部から与えら
れる制御信号に応答して所定の第１のテスト電位がビッ
ト線に供給される。したがって、第１のテスト電位がす
べてのメモリセルのストレージノードに供給される。そ
のため、所望のタイミングでメモリセルの試験を行なう
ことができる。
【００４２】請求項７に係る半導体記憶装置において
は、請求項６の作用に加えて、第１のテスト電位が第１
のテストパッドに外部から供給される。したがって、メ
モリセルのストレージノードに所望のテスト電位を供給
することができる。
【００４３】請求項８に係る半導体記憶装置において
は、請求項６の作用に加えて、通常モードではセルプレ
ート電位発生手段からのセルプレート電位がメモリセル
のセルプレートに供給される。他方、テストモードでは
制御信号に応答して第２のテスト電位がメモリセルのセ
ルプレートに供給される。したがって、所望のタイミン
グでメモリセルをテストすることができる。
【００４４】請求項９に係る半導体記憶装置において
は、請求項８の作用に加えて、制御信号に応答して第１
のテスト電位がビット線に供給されかつ第２のテスト電
位がメモリセルのセルプレートに供給されるか、あるい
は第２のテスト電位と等しい第３のテスト電位がビット
線に供給されかつ第１のテスト電位と等しい第４のテス
ト電位がメモリセルのセルプレートに供給される。した
がって、所望のタイミングでメモリセルのセルキャパシ
タにかかる電圧の極性を切替えることができる。
【００４５】請求項１０に係る半導体記憶装置において
は、請求項１の作用に加えて、通常モードではセルプレ
ート電位発生手段からのセルプレート電位がメモリセル
のセルプレートに供給される。テストモードでは外部か
ら与えられる制御信号に応答して第２のテスト電位がメ
モリセルのセルプレートに供給される。したがって、所
望のタイミングでメモリセルをテストすることができ
る。
【００４６】請求項１１に係る半導体記憶装置において
は、請求項１０の作用に加えて、第２のテスト電位が第
２のテストパッドに外部から供給される。したがって、
所望のテスト電位をメモリセルのセルプレートに供給す
ることができる。
【００４７】請求項１２に係る半導体記憶装置において
は、請求項１の作用に加えて、外部から与えられる複数
の制御信号の所定タイミングに応答してマルチセレクシ
ョン信号発生手段によってマルチセレクション信号が内
部的に生成される。したがって、この半導体記憶装置が
モールドされた後であっても２つ以上のワード線を活性
化する加速試験を行なうことができる。
【００４８】請求項１３に係る半導体記憶装置において
は、請求項１の作用に加えて、マルチセレクション信号
がマルチセレクションパッドに外部から与えられる。し
たがって、ダイシング前のウエハ状態またはモールド前
のチップ状態で２つ以上のワード線を活性化する加速試
験を行なうことができる。
【００４９】請求項１４に係る半導体記憶装置において
は、請求項１３の作用に加えて、マルチセレクション信
号として３つのレベルがマルチセレクションパッドに選
択的に与えられる。通常モードでは第１のレベルのマル
チセレクション信号が与えられ、これによりプリチャー
ジ電位発生手段からのプリチャージ電位がビット線に供
給されるとともに、セルプレート電位発生手段からのセ
ルプレート電位がメモリセルのセルプレートに供給され
る。他方、テストモードでは第２または第３のレベルの
マルチセレクション信号が与えられる。第２のレベルの
マルチセレクション信号が与えられると、第１のテスト
電位がビット線に供給されるとともに、第２のテスト電
位がメモリセルのセルプレートに供給される。第３のレ
ベルのマルチセレクション信号が与えられると、第２の
テスト電位がビット線に供給されるとともに第１のテス
ト電位がメモリセルのセルプレートに供給される。した
がって、テストモードでは所望のタイミングでメモリセ
ルのセルキャパシタにかかる電圧の極性を切替えること
ができる。
【００５０】請求項１５に係る半導体記憶装置において
は、請求項１の作用に加えて、通常モードでは昇圧電位
発生手段からの内部昇圧電位が駆動手段に供給される。
他方、テストモードでは所定のテスト電位が駆動手段に
供給される。したがって、所望の電位をワード線に供給
することができる。
【００５１】請求項１６に係る半導体記憶装置において
は、請求項１５の作用に加えて、外部昇圧電位が昇圧パ
ッドに外部から供給され、さらに駆動手段に供給され
る。したがって、２つ以上のワード線を活性化するのに
十分な昇圧電位を供給することができる。
【００５２】請求項１７に係る半導体記憶装置において
は、請求項１５の作用に加えて、電源電位が駆動手段に
供給され、さらにワード線に供給される。
【００５３】請求項１８に係る半導体記憶装置において
は、通常モードでは外部から与えられる行アドレス信号
に応答して駆動手段の１つが選択的に活性化され、それ
により対応する１つのワード線が駆動される。他方、テ
ストモードではマルチセレクション信号に応答して１つ
のワード線グループ内のすべてのワード線が駆動され
る。したがって、ワード線を分割的に駆動するテストを
行なうことができる。
【００５４】請求項１９に係る半導体記憶装置において
は、通常モードでは外部から与えられる行アドレス信号
に応答して１つのワード線が活性化されるとともに、所
定の基板電位が半導体基板に供給され、セルプレート電
位発生手段からのセルプレート電位がセルプレートに供
給される。他方、テストモードでは第１のテスト電位が
半導体基板に供給され、かつ第２のテスト電位がセルプ
レートに供給される。第１のテスト電位はアクセストラ
ンジスタの他方ソース／ドレイン領域を介してストレー
ジノードに供給される。したがって、メモリセルのセル
キャパシタには所望の電圧を与えることができる。
【００５５】請求項２０に係る半導体記憶装置において
は、通常モードでは外部から与えられる行アドレス信号
に応答して駆動手段の１つが活性化され、それにより対
応する１つのワード線が駆動される。他方、テストモー
ドではマルチセレクション信号に応答して２つ以上の駆
動手段が活性化され、それにより２つ以上のワード線が
活性化される。したがって、フローティングゲート型メ
モリセルに書込まれたデータのうち一部のみを消去する
ことができる。
【００５６】請求項２１に係る半導体集積回路装置用半
製品においては、複数の半導体チップが形成された半導
体ウエハのダイシング領域に第１のテスト配線が形成さ
れ、外部テスト信号がその第１のテスト配線を介してす
べての半導体チップに与えられる。これによりすべての
半導体チップはテストモードとなるので、ウエハ状態で
のテスト時間が短縮される。
【００５７】請求項２２に係る半導体集積回路装置用半
製品においては、請求項２１の作用に加えて、第１の配
線を介して与えられた外部テスト信号に応答してタイマ
回路によって所定周期を有するテストクロック信号が生
成される。この生成されたテストクロック信号に応答し
て機能回路がテストされるので、半導体チップは個別的
にテストされる。
【００５８】請求項２３に係る半導体集積回路装置用半
製品においては、請求項２１の作用に加えて、通常モー
ドでは制御信号に応答してタイマ回路によってクロック
信号が生成され、その生成されたクロック信号に応答し
て機能回路が所定の動作を行なう。他方、テストモード
では第１の配線を介して与えられた外部テスト信号に応
答してクロック信号がタイマ回路によって生成され、そ
の生成されたクロック信号に応答して機能回路がテスト
される。このように、テストのためのクロック信号が標
準的に内蔵されているタイマ回路によって生成される。
【００５９】請求項２４に係る半導体集積回路装置用半
製品においては、請求項２１の作用に加えて、複数の半
導体チップが形成された半導体ウエハのダイシング領域
に第２の配線が形成され、この第２の配線を介して外部
クロック信号がすべての半導体チップ内の分周回路に与
えられる。これにより分周回路はその外部クロック信号
を分周することによりテストクロック信号を発生する。
この生成されたテストクロック信号に応答して機能回路
がテストされる。ここで、外部クロック信号は第２の配
線を介して半導体チップに与えられるので、半導体チッ
プに与えられる外部クロック信号の立上がりおよび立下
がり時間は長くなる。しかし、この外部クロック信号は
分周回路によって分周されるので、立上がりおよび立下
がり時間は分割されることにより短くなる。
【００６０】請求項２５に係る半導体集積回路装置用半
製品においては、請求項２１の作用に加えて、通常モー
ドでは制御信号に応答してタイマ回路によってクロック
信号が生成され、この生成されたクロック信号に応答し
てアドレスカウンタ回路によってアドレス信号が生成さ
れる。そして、この生成されたアドレス信号に応答して
ダイナミックメモリ回路がリフレッシュされる。他方、
テストモードではアドレスカウンタ回路によって生成さ
れたアドレス信号およびタイマ回路によって生成された
クロック信号に応答してダイナミックメモリ回路がテス
トされる。したがって、ダイナミックメモリ回路は内部
的に生成されたアドレス信号に従ってテストされる。ま
た、本来はリフレッシュのために用いられるタイマ回路
およびアドレスカウンタ回路によってテスト用のアドレ
ス信号およびクロック信号が生成される。
【００６１】
【実施例】以下、この発明による実施例を図面を参照し
て詳しく説明する。なお、図中同一符号は同一または相
当部分を示す。
【００６２】［実施例１］図１は、この発明の実施例１
によるＤＲＡＭの全体構成を示すブロック図である。図
１を参照して、このＤＲＡＭは、メモリセルアレイ１１
と、行デコーダ１２と、列デコーダ１３と、センスアン
プ列１４と、入出力回路１５と、行および列アドレスバ
ッファ１６と、入力バッファ１７と、出力バッファ１８
と、クロック発生回路１９と、マルチセレクションパッ
ド２０と、マルチセレクション信号発生回路２１とを備
える。上述した回路素子はすべて１枚の半導体基板１０
上に形成される。
【００６３】図２は、図１中のメモリセルアレイ１１、
センスアンプ列１４および入出力回路１５の一部構成を
示すブロック図である。図２を参照して、このメモリセ
ルアレイ１１は、行方向に配置された複数のワード線Ｗ
Ｌと、列方向に配置された複数のビット線対ＢＬ，／Ｂ
Ｌと、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬの交
点に対応して設けられた複数のダイナミックメモリセル
１１１とを備える。ビット線対はビット線ＢＬとそれと
相補的なビット線／ＢＬとから構成される。図３は、ビ
ット線対ＢＬ，／ＢＬを１つの線で示すメモリセルアレ
イ１１の簡略的な回路図である。
【００６４】図４は、ｐ型半導体基板１０上に形成され
た１つのダイナミックメモリセル１１１の構造を示す断
面図である。図２〜４を参照して、このダイナミックメ
モリセル１１１は、１つのアクセストランジスタ１１２
および１つのセルキャパシタ１１３を含む。アクセスト
ランジスタ１１２は対応するビット線ＢＬまたは／ＢＬ
とキャパシタ１１３との間に接続される。アクセストラ
ンジスタ１１２のゲート電極は対応するワード線に接続
される。図４に示されるように、アクセストランジスタ
１１２は、ｐ型半導体基板１０内に形成されたｎ+ 型の
ソース／ドレイン領域１１２１および１１２２と、半導
体基板１０上にゲート酸化膜１１２３を介在して形成さ
れたワード線ＷＬを構成するゲート電極とを含む。ビッ
ト線ＢＬはアクセストランジスタ１１２の一方ソース／
ドレイン領域１１２１と接触する。一方、セルキャパシ
タ１１３は、ストレージノード１１４と、ストレージノ
ード１１４上に誘電膜１１６を介在して形成されたセル
プレート１１５とを含む。ストレージノード１１４はア
クセストランジスタ１１２の他方ソース／ドレイン領域
１１２２と接触する。
【００６５】再び図２を参照して、図１中のセンスアン
プ列１４は複数のセンスアンプ１４１を含む。センスア
ンプ１４１はビット線対ＢＬ，／ＢＬに対応して設けら
れる。センスアンプ１４１の各々は対応するビット線対
ＢＬ，／ＢＬに接続され、ビット線ＢＬおよび／ＢＬの
間の電位差を増幅する。
【００６６】このＤＲＡＭはさらに、所定のビット線プ
リチャージ電位ＶＢＬを発生するビット線プリチャージ
電位発生器２２と、複数のビット線イコライズ回路２３
とを備える。ビット線イコライズ回路２３はビット線対
ＢＬ，／ＢＬに対応して設けられる。ビット線イコライ
ズ回路２３の各々は対応するビット線対ＢＬ，／ＢＬに
接続され、その対応するビット線ＢＬおよび／ＢＬの電
位をイコライズするとともにビット線プリチャージ電位
発生器２２からのビット線プリチャージ電位ＶＢＬを対
応するビット線ＢＬおよび／ＢＬに供給する。ビット線
プリチャージ電位ＶＢＬとしては、たとえば電源電位Ｖ
ＣＣの半分の電位（以下「中間電位ＶＣＣ／２」とい
う）が用いられる。ビット線イコライズ回路２３の各々
は、対応するビット線ＢＬおよび／ＢＬの間に接続され
たイコライズ用のＮチャネルＭＯＳトランジスタ２３１
と、ビット線プリチャージ電位発生器２２とビット線Ｂ
Ｌおよび／ＢＬとの間にそれぞれ接続されたプリチャー
ジ用のＮチャネルＭＯＳトランジスタ２３２および２３
３とを含む。これらのトランジスタ２３１〜２３３は所
定のタイミングで与えられるイコライズ信号ＥＱに応答
して同時にオンになる。したがって、ビット線ＢＬおよ
び／ＢＬはイコライズ用のトランジスタ２３１によって
イコライズされるとともに、プリチャージ用のトランジ
スタ２３２および２３３によってビット線プリチャージ
電位ＶＢＬにプリチャージされる。
【００６７】入出力回路１５は、入出力線対ＩＯ，／Ｉ
Ｏと、複数の列選択ゲート１５１および１５２とを含
む。列選択ゲート１５１および１５２はビット線対Ｂ
Ｌ，／ＢＬに対応して設けられる。列選択ゲート１５１
の各々は対応するビット線ＢＬと一方の入出力線ＩＯと
の間に接続される。列選択ゲート１５２の各々は対応す
るビット線ＢＬと他方の入出力線／ＩＯとの間に接続さ
れる。列選択ゲート１５１および１５２は図１中の列デ
コーダ１３から与えられる列選択信号ＣＳに応答してオ
ンになる。
【００６８】再び図１を参照して、クロック発生回路１
９は外部から与えられる外部行アドレスストローブ信号
／ＲＡＳおよび外部列アドレスストローブ信号／ＣＡＳ
に応答して内部行アドレスストローブ信号および内部列
アドレスストローブ信号のような制御信号を発生する。
行および列アドレスバッファ１６はクロック発生回路１
９からの内部行アドレスストローブ信号に応答してアド
レス信号Ａ１〜Ａｎを取込み、行アドレス信号およびそ
れと相補的な行アドレス信号を行デコーダ１２に与え
る。行および列アドレスバッファ１６はさらに、クロッ
ク発生回路１９からの内部列アドレスストローブ信号に
応答してアドレス信号Ａ１〜Ａｎを取込み、列アドレス
信号およびそれと相補的な列アドレス信号を列デコーダ
１３に与える。
【００６９】このＤＲＡＭは通常モードおよびテストモ
ードを有する。通常モードでは何らの電位もマルチセレ
クションパッド２０に与えられない。そのため、マルチ
セレクションパッドは電気的にフローティング状態にな
る。マルチセレクション信号発生回路２１はマルチセレ
クションパッド２０がフローティング状態のときＬレベ
ルのマルチセレクション信号ＭＬＴを発生する。他方、
テストモードではたとえば接地電位ＧＮＤがマルチセレ
クションパッド２０に供給される。マルチセレクション
信号発生回路２１はマルチセレクションパッド２０の電
位が接地電位ＧＮＤのときＨレベルのマルチセレクショ
ン信号ＭＬＴを発生する。したがって、通常モードでは
マルチセレクション信号ＭＬＴはＬレベルとなり、テス
トモードではマルチセレクション信号ＭＬＴはＨレベル
となる。
【００７０】このマルチセレクション信号ＭＬＴは行デ
コーダ１２に与えられる。Ｌレベルのマルチセレクショ
ン信号ＭＬＴが与えられると、行デコーダ１２は従来と
同様に通常動作を行なう。すなわち、行デコーダ１２は
行アドレス信号に応答してメモリセルアレイ１１中の１
つのワード線ＷＬを選択して駆動する。これにより、読
出時にはその駆動されたワード線ＷＬに接続されるすべ
てのメモリセル１１１からビット線対ＢＬ，／ＢＬにデ
ータが読出される。データが読出されることによりビッ
ト線ＢＬおよび／ＢＬの間に生じた電位差はセンスアン
プ１４１によって増幅され、それにより一方のビット線
ＢＬまたは／ＢＬの電位がＨレベルまで振幅され、他方
のビット線／ＢＬまたはＢＬの電位がＬレベルまで振幅
される。列デコーダ１３は列アドレス信号に応答して１
つのビット線対ＢＬ，／ＢＬを選択する。すなわち、列
選択信号ＣＳのうち１つがＨレベルとなり、それにより
対応する列選択ゲート１５１および１５２はオンにな
る。そのため、対応するビット線対ＢＬ，／ＢＬ上の増
幅されたデータは入出力線対ＩＯ，／ＩＯを介して出力
バッファ１８に与えられる。出力バッファ１８は出力イ
ネーブル信号／ＯＥに応答してそれらのデータを入出力
データＤＱ１〜ＤＱ４として出力する。他方、書込時に
は入力バッファ１７が書込イネーブル信号／ＷＥに応答
して入出力データＤＱ１〜ＤＱ４を入出力回路１５に供
給する。
【００７１】また、Ｈレベルのマルチセレクション信号
ＭＬＴが与えられると、行デコーダ１２はメモリセルア
レイ１１中のすべてのワード線ＷＬを選択して駆動す
る。したがって、テストモードではすべてのワード線Ｗ
Ｌが活性化され、それによりすべてのメモリセル１１１
中のアクセストランジスタ１１２にテスト用のストレス
が与えられる。
【００７２】次に、この実施例１の特徴であるマルチセ
レクション信号発生回路２１および行デコーダ１２の構
成をより詳細に説明する。
【００７３】図５は、図１中のマルチセレクションパッ
ド２０およびマルチセレクション信号発生回路２１の具
体的な構成を示す回路図である。図５を参照して、この
マルチセレクション信号発生回路２１は、電源電位ＶＣ
Ｃが与えられる電源ノードとマルチセレクションパッド
２０との間に並列に接続されたＰチャネルＭＯＳトラン
ジスタ２１１および２１２と、ＣＭＯＳインバータを構
成するＰチャネルＭＯＳトランジスタ２１３およびＮチ
ャネルＭＯＳトランジスタ２１４とを含む。トランジス
タ２１１のゲート電極には接地電位が与えられるので、
このトランジスタ２１１はマルチセレクションパッド２
０のノードの電位を補償するために微小電流Ｉｃを供給
する。トランジスタ２１３および２１４から構成される
インバータはマルチセレクションパッド２０の論理レベ
ルを反転してマルチセレクション信号ＭＬＴを供給す
る。マルチセレクション信号ＭＬＴはトランジスタ２１
２のゲート電極にフィードバックされる。
【００７４】したがって、通常モードでは何らの電位も
マルチセレクションパッド２０に与えられないが、トラ
ンジスタ２１１によって微小電流Ｉｃがマルチセレクシ
ョンパッド２０のノードに供給されるため、そのノード
はＨレベルに弱くプルアップされる。したがって、Ｌレ
ベルの電位がトランジスタ２１２のゲート電極に与えら
れるため、このトランジスタ２１２はオンになる。その
ため、このマルチセレクションパッド２０のノードはＨ
レベルに強くプルアップされる。したがって、このマル
チセレクション信号発生回路２１によって生成されるマ
ルチセレクション信号ＭＬＴはＬレベルに固定される。
【００７５】他方、テストモードでは接地電位ＧＮＤが
マルチセレクションパッド２０に与えられるので、トラ
ンジスタ２１２はオフになり、マルチセレクション信号
ＭＬＴはＨレベルになる。
【００７６】図６は、図１中の行デコーダ１２の具体的
な構成を示すブロック図である。図６を参照して、この
行デコーダ１２は、行アドレス信号ＲＡ１，／ＲＡ１〜
ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ１〜Ｘ
８を生成する行プリデコーダ１２１と、それらのプリデ
コード信号Ｘ１〜Ｘ８が供給されるプリデコード信号線
１２２と、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，
／ＲＡ８に応答してデコード信号Ｄ１〜Ｄｎを生成する
複数の行デコーダユニットＲＤ１〜ＲＤｎと、プリデコ
ード信号Ｘ１〜Ｘ８およびデコード信号Ｄ１〜Ｄｎに応
答してワード線ＷＬを駆動する複数のワードドライバＷ
Ｄ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜Ｗ
Ｄｎ４とを含む。各ワードドライバは３入力ＡＮＤゲー
トから構成され、デコード信号Ｄ１〜Ｄｎのうち１つと
プリデコード信号Ｘ１〜Ｘ４のうち１つとプリデコード
信号Ｘ５〜Ｘ８のうち１つとに応答して対応するワード
線ＷＬを駆動する。
【００７７】通常モードではＬレベルのマルチセレクシ
ョン信号ＭＬＴが行プリデコーダ１２１に与えられる。
この場合、行プリデコーダ１２１は行アドレス信号ＲＡ
１，／ＲＡ１，ＲＡ２，／ＲＡ２に応答してプリデコー
ド信号Ｘ１〜Ｘ４のうち１つをＨレベルに活性化すると
ともに、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／
ＲＡ４に応答してプリデコード信号Ｘ５〜Ｘ８のうち１
つをＨレベルに活性化する。他方、テストモードではＨ
レベルのマルチセレクション信号ＭＬＴが行プリデコー
ダ１２１に与えられる。この場合、行プリデコーダ１２
１は行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ
４にかかわらずすべてのプリデコード信号Ｘ１〜Ｘ８を
Ｈレベルに活性化する。
【００７８】行デコーダユニットＲＤ１〜ＲＤｎの各々
は、ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜Ｗ
Ｄ２４，ＷＤｎ１〜ＷＤｎ４のうち４つに対応して設け
られる。たとえば行デコーダユニットＲＤ１はワードド
ライバＷＤ１１〜ＷＤ１４に対応して設けられる。行デ
コーダユニットＲＤ２はワードドライバＷＤ２１〜ＷＤ
２４に対応して設けられる。行デコーダユニットＲＤｎ
はワードドライバＷＤｎ１〜ＷＤｎ４に対応して設けら
れる。
【００７９】通常モードではＬレベルのマルチセレクシ
ョン信号ＭＬＴが行デコーダユニットＲＤ１〜ＲＤｎに
与えられる。この場合、行デコーダユニットＲＤ１〜Ｒ
Ｄｎは行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／Ｒ
Ａ８に応答してデコード信号Ｄ１〜ＤｎのいずれかをＨ
レベルに活性化する。たとえば行デコーダユニットＲＤ
１は行アドレス信号／ＲＡ５および／ＲＡ６がともにＨ
レベルならばその対応するデコード信号Ｄ１をＨレベル
に活性化する。他方、行デコーダユニットＲＤ２はＬレ
ベルのまま維持される。したがって、Ｈレベルのデコー
ド信号Ｄ１を受けるワードドライバＷＤ１１〜ＷＤ１４
のみが活性化可能な状態となる。さらに、プリデコード
信号Ｘ１およびＸ５のみがＨレベルに活性化されると、
ワードドライバＷＤ１１のみが活性化され、その対応す
るワード線ＷＬのみが駆動される。Ｈレベルのプリデコ
ード信号Ｘ１およびＸ５はワードドライバＷＤ２１にも
与えられるが、対応するデコード信号Ｄ２がＬレベルで
あるため、このワードドライバＷＤ２１は活性化されな
い。
【００８０】他方、テストモードではＨレベルのマルチ
セレクション信号ＭＬＴが行デコーダユニットＲＤ１〜
ＲＤｎに与えられる。この場合、行デコーダユニットＲ
Ｄ１〜ＲＤｎはすべてのデコード信号Ｄ１〜ＤｎをＨレ
ベルに活性化する。このＨレベルのデコード信号Ｄ１〜
ＤｎはすべてのワードドライバＷＤ１１〜ＷＤ１４，Ｗ
Ｄ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４に与えられるの
で、すべてのワードドライバが活性化可能な状態とな
る。テストモードでは上述したようにすべてのプリデコ
ード信号Ｘ１〜Ｘ８がＨレベルに活性化されるので、す
べてのワードドライバが活性化される。したがって、す
べてのワード線ＷＬが駆動される。
【００８１】図７は、図６中の行プリデコーダ１２１、
プリデコード信号線１２２および１つのワードドライバ
ＷＤｉｊの具体的な構成を対応するワード線ＷＬおよび
メモリセル１１１とともに示すブロック図である。図７
を参照して、ワードドライバＷＤｉｊは図３９に示され
た従来のワードドライバＷＤとほぼ同様に構成される。
このワードドライバＷＤｉｊを選択するためのデコード
系もまた図３９に示された従来のものとほぼ同様に構成
される。すなわち、ワードドライバＷＤｉｊは、プリチ
ャージノードＮＸおよび接地ノードの間に直列に接続さ
れたＮチャネルＭＯＳトランジスタ１２３〜１２５と、
昇圧電位ＶＰＰが与えられる昇圧電源ノードおよびプリ
チャージノードＮＸの間に並列に接続されたＰチャネル
ＭＯＳトランジスタ１２６および１２７と、ＣＭＯＳイ
ンバータを構成するＰチャネルＭＯＳトランジスタ１２
８およびＮチャネルＭＯＳトランジスタ１２９とを備え
る。ＮチャネルＭＯＳトランジスタ１２３のゲート電極
には、対応する行デコーダユニットからデコード信号Ｄ
ｉが与えられる。ＮチャネルＭＯＳトランジスタ１２４
のゲート電極には、プリデコード信号Ｘ１〜Ｘ４のうち
いずれか１つがプリデコード信号ＤＥＣＡとして与えら
れる。ＮチャネルＭＯＳトランジスタ１２５のゲート電
極には、プリデコード信号Ｘ５〜Ｘ８のうちいずれか１
つがプリデコード信号ＤＥＣＢとして与えられる。Ｐチ
ャネルＭＯＳトランジスタ１２６はプリチャージ信号Ｐ
Ｒに応答してオンまたはオフになる。トランジスタ１２
８および１２９から構成されるインバータの出力信号は
ＰチャネルＭＯＳトランジスタ１２７のゲート電極に与
えられる。ワードドライバＷＤｉｊはデコード信号Ｄｉ
ならびにプリデコード信号ＤＥＣＡおよびＤＥＣＢに応
答して選択的に活性化される。不活性状態ではＬレベル
のプリチャージ信号ＰＲがトランジスタ１２６のゲート
電極に与えられるので、プリチャージノードＮＸの電位
はトランジスタ１２６によって昇圧電位ＶＰＰに弱くプ
ルアップされる。そのため、トランジスタ１２８および
１２９から構成されるインバータはＬレベルの出力信号
をトランジスタ１２７のゲート電極に与え、それにより
プリチャージノードＮＸの電位は昇圧電位ＶＰＰに強く
プルアップされる。したがって、対応するワード線ＷＬ
の電位はＬレベルに固定される。他方、デコード信号Ｄ
ｉならびにプリデコード信号ＤＥＣＡおよびＤＥＣＢの
すべてがＨレベルになると、トランジスタ１２３〜１２
５がすべてオンになり、それによりプリチャージノード
ＮＸの電位は接地電位まで放電される。したがって、ト
ランジスタ１２９がオフになり、トランジスタ１２８が
オンになるので、昇圧電位ＶＰＰが対応するワード線Ｗ
Ｌに供給される。
【００８２】図８は、図６および７中の行プリデコーダ
１２１の具体的な構成を示す回路図である。図８を参照
して、この行プリデコーダ１２１は、複数のＮＯＲゲー
ト１２１１〜１２１８および１２２１〜１２２８ならび
に複数のインバータ１２３１〜１２３８を含む。ＮＯＲ
ゲート１２１１〜１２１４の各々は、行アドレス信号Ｒ
Ａ１または／ＲＡ１と行アドレス信号ＲＡ２または／Ｒ
Ａ２とを受ける。たとえばＮＯＲゲート１２１１は行ア
ドレス信号／ＲＡ１および／ＲＡ２を受ける。ＮＯＲゲ
ート１２１５〜１２１８の各々は、行アドレス信号ＲＡ
３または／ＲＡ３と行アドレス信号ＲＡ４または／ＲＡ
４とを受ける。たとえばＮＯＲゲート１２１５は行アド
レス信号／ＲＡ３および／ＲＡ４を受ける。ＮＯＲゲー
ト１２２１〜１２２４の各々はマルチセレクション信号
ＭＬＴおよび対応するＮＯＲゲートの出力信号を受け
る。たとえばＮＯＲゲート１２２１はマルチセレクショ
ン信号ＭＬＴおよびＮＯＲゲート１２１１の出力信号を
受ける。ＮＯＲゲート１２２５〜１２２８の各々はマル
チセレクション信号ＭＬＴおよび対応するＮＯＲゲート
の出力信号を受ける。たとえばＮＯＲゲート１２２５は
マルチセレクション信号ＭＬＴおよびＮＯＲゲート１２
１５の出力信号を受ける。インバータ１２３１〜１２３
８はＮＯＲゲート１２２１〜１２２８の出力信号をそれ
ぞれ反転し、プリデコード信号Ｘ１〜Ｘ８をそれぞれ生
成する。したがって、この行プリデコーダ１２８は基本
的には図４０に示された従来の行プリデコーダ１２１ａ
と同様に構成されるが、従来の行プリデコーダ１２１ａ
におけるインバータ１２２１ａ〜１２２８ａの代わりに
ＮＯＲゲート１２２１〜１２２８が設けられ、これらＮ
ＯＲゲート１２２１〜１２２８が１つのマルチセレクシ
ョン信号ＭＬＴを共通に受ける。そのため、通常モード
ではＬレベルのマルチセレクション信号ＭＬＴがＮＯＲ
ゲート１２２１〜１２２８に与えられるので、これらの
ＮＯＲゲート１２２１〜１２２８はインバータとして機
能する。したがって、この場合、行プリデコーダ１２８
は従来と同様に動作する。他方、テストモードではＨレ
ベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１
２２１〜１２２８に与えられるので、行アドレス信号Ｒ
Ａ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずＮＯＲ
ゲート１２２１〜１２２８はそれぞれＬレベルの出力信
号を生成する。したがって、この場合、すべてのプリデ
コード信号Ｘ１〜Ｘ８が行アドレス信号ＲＡ１，／ＲＡ
１〜ＲＡ４，／ＲＡ４にかかわらずＨレベルに活性化さ
れる。
【００８３】図９は、図６中の行デコーダユニットＲＤ
１〜ＲＤ８の具体的な構成を示す回路図である。図９を
参照して、行デコーダユニットＲＤ１〜ＲＤ８の各々
は、２つのＮＯＲゲート（１２４１〜１２４８，１２５
１〜１２５８）および１つのインバータ（１２６１〜１
２６８）を含む。たとえば行デコーダユニットＲＤ１は
ＮＯＲゲート１２４１および１２５１ならびにインバー
タ１２６１を含む。ＮＯＲゲート１２４１〜１２４８の
各々は行アドレス信号ＲＡ５または／ＲＡ５と行アドレ
ス信号ＲＡ６または／ＲＡ６とを受ける。ＮＯＲゲート
１２５１〜１２５８の各々は、マルチセレクション信号
ＭＬＴと対応するＮＯＲゲートの出力信号とを受ける。
たとえばＮＯＲゲート１２５１はマルチセレクション信
号ＭＬＴとＮＯＲゲート１２４１の出力信号とを受け
る。したがって、ＮＯＲゲート１２５１〜１２５８は１
つのマルチセレクション信号を共通に受ける。インバー
タ１２６１〜１２６８の各々は対応するＮＯＲゲート１
２５１の出力信号を反転し、対応するデコード信号を生
成する。たとえばインバータ１２６１はＮＯＲゲート１
２５１の出力信号を反転し、対応するデコード信号Ｄ１
を生成する。
【００８４】したがって、通常モードではＬレベルのマ
ルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜
１２５８に与えられるので、これらのＮＯＲゲート１２
５１〜１２５８はインバータとして機能する。そのた
め、ともにＨレベルの行アドレス信号が与えられる行デ
コーダユニットだけがＨレベルのデコード信号を生成す
る。たとえば行アドレス信号／ＲＡ５および／ＲＡ６が
ともにＨレベルならば行デコーダユニットＲＤ１がＨレ
ベルのデコード信号Ｄ１を生成し、他の行デコーダユニ
ットＲＤ２〜ＲＤ４はそれぞれＬレベルのデコード信号
Ｄ２〜Ｄ４を生成する。また、行アドレス信号／ＲＡ７
および／ＲＡ８がともにＨレベルならば行デコーダユニ
ットＲＤ５がＨレベルのデコード信号Ｄ５を生成し、他
の行デコーダユニットＲＤ６〜ＲＤ８がそれぞれＬレベ
ルのデコード信号Ｄ６〜Ｄ８を生成する。他方、テスト
モードではＨレベルのマルチセレクション信号ＭＬＴが
ＮＯＲゲート１２５１〜１２５８に与えられるので、行
アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８にか
かわらず行デコーダユニットＲＤ１〜ＲＤ８がすべてＨ
レベルのデコード信号Ｄ１〜Ｄ８を生成する。
【００８５】次に、図１０に示されるタイミング図を参
照して上記構成のＤＲＡＭの動作を説明する。
【００８６】（１） 通常モードの動作 通常モードでは図１に示されたマルチセレクションパッ
ド２０に何らの電位も与えられないので、マルチセレク
ション信号発生回路２１はＬレベルのマルチセレクショ
ン信号ＭＬＴを生成する。このマルチセレクション信号
ＭＬＴは行デコーダ１２内の行プリデコーダおよび行デ
コーダユニットＲＤ１〜ＲＤｎに与えられる。Ｌレベル
のマルチセレクション信号ＭＬＴが与えられるので、行
プリデコーダ１２１および行デコーダユニットＲＤ１〜
ＲＤｎは通常どおり動作する。すなわち、行プリデコー
ダ１２１は行アドレス信号ＲＡ１，／ＲＡ１，ＲＡ２，
／ＲＡ２に応答してプリデコード信号Ｘ１〜Ｘ４のいず
れか１つをＨレベルに活性化する。行プリデコーダ１２
１はまた、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，
／ＲＡ４に応答してプリデコード信号Ｘ５〜Ｘ８のうち
いずれか１つをＨレベルに活性化する。
【００８７】また、行デコーダユニットＲＤ１〜ＲＤ８
では、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／Ｒ
Ａ８に応答してデコード信号Ｄ１〜Ｄ８のうちいずれか
１つがＨレベルに活性化される。これによりワードドラ
イバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ
１〜ＷＤｎ４のうちいずれか４つが活性化可能な状態と
なる。さらに、これら４つのワードドライバのうちとも
にＨレベルのプリデコード信号が与えられるワードドラ
イバのみが活性化される。したがって、メモリセルアレ
イ１１内のワード線ＷＬのうち１つだけが駆動される。
【００８８】（２） テストモードの動作 他方、テストモードでは接地電位ＧＮＤがマルチセレク
ションパッド２０に与えられるので、マルチセレクショ
ン信号発生回路２１はＨレベルのマルチセレクション信
号ＭＬＴを生成する。このマルチセレクション信号ＭＬ
Ｔは行デコーダ１２内の行プリデコーダ１２１および行
デコーダユニットＲＤ１〜ＲＤｎにそれぞれ与えられ
る。行プリデコーダ１２１ではＨレベルのマルチセレク
ション信号ＭＬＴが与えられると、行アドレス信号ＲＡ
１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずすべての
プリデコード信号Ｘ１〜Ｘ８がＨレベルに活性化され
る。また、行デコーダユニットＲＤ１〜ＲＤ８では、Ｈ
レベルのマルチセレクション信号ＭＬＴが与えられる
と、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ
８にかかわらずすべてのデコード信号Ｄ１〜Ｄ８がＨレ
ベルに活性化される。したがって、すべてのワードドラ
イバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ
１〜ＷＤｎ４が活性化され、それによりすべてのワード
線ＷＬが駆動される。
【００８９】上記のように図１０（ｃ）に示されるマル
チセレクション信号ＭＬＴがＬレベルからＨレベルに立
上がると、図１０（ａ）に示される行アドレス信号ＲＡ
１〜ＲＡ８にかかわらず、図１０（ｂ）に示されるよう
にすべてのプリデコード信号Ｘ１〜Ｘ８がＬレベルから
Ｈレベルに立上がる。そして、図１０（ｄ）に示される
ようにすべてのワード線ＷＬの電位は昇圧電位ＶＰＰま
で上昇する。そのため、図４に示されるアクセストラン
ジスタ１１２のゲート酸化膜１１２３には高い電圧が印
加され、それによりアクセストランジスタ１１２にスト
レスが与えられる。以上のようにこの実施例１によれ
ば、テストモードではすべてのワード線が同時に活性化
されるため、アクセストランジスタに対する加速試験を
短時間で行なうことが可能となる。また、１つのマルチ
セレクション信号ＭＬＴが行デコーダ１２に与えられ、
テストモードではその行デコーダ１２がすべてのワード
線ＷＬを駆動するため、上記のようなワード線多重選択
が簡単な構成により実現することができる。具体的に
は、行プリデコーダ１２１内に１つのマルチセレクショ
ン信号を共通に受けるＮＯＲゲート１２２１〜１２２８
が設けられ、さらに行デコーダユニットＲＤ１〜ＲＤ８
内に１つのマルチセレクション信号ＭＬＴを共通に受け
るＮＯＲゲート１２５１〜１２５８が設けられている。
このように従来の構成を僅かに変形するだけでテストモ
ードにおけるワード線多重選択が可能となる。
【００９０】したがって、図４１に示されたようにワー
ド線に対応して多重選択用のトランジスタを設ける構成
に比べて、十分な余裕をもってＮＯＲゲート１２２１〜
１２２８，１２５１〜１２５８を形成することができ
る。これは、ワード線のピッチは非常に小さいのに対
し、行デコーダ１２中のトランジスタのピッチは大きい
からである。したがって、これらの新たに付加されたＮ
ＯＲゲート１２２１〜１２２８，１２５１〜１２５８が
劣化しまたは破壊される可能性は非常に小さく、このＤ
ＲＡＭは安定した動作を行なうことができる。さらに、
図４１に示されるトランジスタ１のように昇圧された電
位が供給されることなく、電源電位ＶＣＣが供給される
ため、これらのＮＯＲゲート１２２１〜１２２８，１２
５１〜１２５８が破壊される可能性はほとんどない。
【００９１】［実施例２］上記実施例１による構成にお
いて、テストモード中にＨレベルのマルチセレクション
信号ＭＬＴを継続的に行デコーダ１２に与えるのではな
く、Ｈレベルのマルチセレクション信号ＭＬＴを断続的
に行デコーダ１２に与えることも可能である。すなわ
ち、所定周期でＨおよびＬレベルに変化するマルチセレ
クション信号ＭＬＴが行デコーダ１２に与えられると、
ワード線にはＡＣストレスが与えられる。ＡＣストレス
は、ワード線の活性／非活性を交互に繰り返すことによ
りワード線に断続的なストレスを与える加速試験であ
る。しかしながら、各ワード線はｐＦオーダの寄生容量
を有するため、すべてのワード線を同時に活性化するに
は非常に長い時間が必要となる。したがって、実施例１
のような構成ではＡＣストレスのような加速試験を効果
的に行なうことは困難である。
【００９２】図１１は、このような問題を解消すること
ができる本発明の実施例２によるＤＲＡＭの行プリデコ
ーダの具体的な構成を示す回路図である。この行プリデ
コーダ１２３は図６および７に示された行プリデコーダ
１２１の代わりに用いられる。図１１を参照して、この
行プリデコーダ１２３は図８に示された行プリデコーダ
１２１と異なり、２つのマルチセレクション信号ＭＬＴ
１およびＭＬＴ２を受ける。一方のマルチセレクション
信号ＭＬＴ１はＮＯＲゲート１２２１，１２２２，１２
２５，１２２６に共通に与えられ、他方のマルチセレク
ション信号ＭＬＴ２はＮＯＲゲート１２２３，１２２
４，１２２７，１２２８に共通に与えられる。
【００９３】図１２は、マルチセレクション信号ＭＬＴ
１およびＭＬＴ２を生成するための回路を示すブロック
図である。図１２を参照して、この行プリデコーダ１２
３はさらに、マルチセレクション信号発生回路２１から
与えられるマルチセレクション信号ＭＬＴに応答してＨ
およびＬレベルに交互に変化するマルチセレクション信
号ＭＬＴ１を生成する発振器１２４と、その生成された
マルチセレクション信号ＭＬＴ１を反転してマルチセレ
クション信号ＭＬＴ２を生成するインバータ１２５とを
含む。したがって、Ｈレベルのマルチセレクション信号
ＭＬＴが発振器１２４に与えられると、所定周期のマル
チセレクション信号ＭＬＴ１が生成されるとともに、マ
ルチセレクション信号ＭＬＴ１と相補的なマルチセレク
ション信号ＭＬＴ２が生成される。したがって、マルチ
セレクション信号ＭＬＴ１がＨレベルならばマルチセレ
クション信号ＭＬＴ２はＬレベルである。この場合、プ
リデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６のみがＨレベル
となる。他方、マルチセレクション信号ＭＬＴ１がＬレ
ベルならばマルチセレクション信号ＭＬＴ２はＨレベル
である。この場合、プリデコード信号Ｘ３，Ｘ４，Ｘ
７，Ｘ８のみがＨレベルとなる。
【００９４】したがって、Ｈレベルのプリデコード信号
Ｘ１，Ｘ２，Ｘ５，Ｘ６に応答して半数のワード線が駆
動され、Ｈレベルのプリデコード信号Ｘ３，Ｘ４，Ｘ
７，Ｘ８に応答して残り半数のワード線が駆動される。
このように実施例２ではワード線ＷＬが２つのワード線
グループに分割され、これにより同時に駆動されるワー
ド線の数が減少する。
【００９５】そのため、すべてのワード線の活性化／不
活性化を交互に繰り返す場合に比べて、同時に充放電し
なければならないワード線の容量が減少し、ワード線に
効果的なＡＣストレスを与えることができる。
【００９６】同時に駆動されるワード線ＷＬ１またはＷ
Ｌ２は、図１３に示されるように交互に配置されるのが
好ましい。図１３では、半数のワード線ＷＬ１が１つの
グループを構成し、残り半数のワード線ＷＬ２がもう１
つのグループを構成する。たとえばマルチセレクション
信号ＭＬＴ１がＨレベルならばワード線ＷＬ１のみが駆
動され、マルチセレクション信号ＭＬＴ２がＨレベルな
らばワード線ＷＬ２のみが駆動される。
【００９７】たとえばダイナミックメモリセル１１１の
データ保持特性の加速試験を行なう場合には、注目する
メモリセル１１１に所望のデータが書込まれ、その後、
対応するワード線は不活性状態のまま対応するビット線
がそのメモリセルのデータと逆方向に断続的に振幅され
る。たとえば注目するメモリセル１１１にＨレベルのデ
ータが書込まれた場合は、対応するビット線の電位がＬ
レベルに断続的に振幅される。これにより、注目するメ
モリセル１１１からデータのリークが誘発され、メモリ
セル１１１が最終的にデータ誤りを起こすまでの時間を
加速的に測定することができる。
【００９８】また、上記よりもさらに厳しい状況の下で
加速試験を行なうことも可能である。この場合は、注目
するメモリセル１１１に所望のデータが書込まれ、その
周辺のメモリセル１１１にそれと逆のデータが書込まれ
る。そして、その周辺のメモリセル１１１に対応するワ
ード線が断続的に駆動されると、注目するメモリセル１
１１から周辺のメモリセル１１１へのリークが加速され
る。このようにビット線へのリークに加えて周辺のメモ
リセルへのリークを加速することも可能である。
【００９９】このような加速試験においては、周辺のメ
モリセルに対応するワード線を断続的に駆動する必要が
あるので、実施例１のようにすべてのワード線が駆動さ
れるような構成では試験のために長時間を必要とする。
しかし、この実施例２による構成では互いに隣接する２
つのワード線が交互に駆動され得るため、上記のような
厳しい状況の下で複数のメモリセル１１１についてデー
タリークの加速試験を同時に行なうことができる。その
結果、試験時間は大幅に短縮される。
【０１００】この実施例２では発振器１２４によってマ
ルチセレクション信号ＭＬＴ１およびＭＬＴ２が生成さ
れているが、発振器１２４の代わりに外部からこれらの
マルチセレクション信号ＭＬＴ１およびＭＬＴ２が与え
られてもよい。また、テストモードでは行アドレス信号
が無視されるので、行アドレスストローブ信号／ＲＡＳ
に応答してマルチセレクション信号ＭＬＴ１およびＭＬ
Ｔ２が選択的に活性化されるようにしてもよい。
【０１０１】［実施例３］図１４は、この発明の実施例
３によるＤＲＡＭの要部構成を示すブロック図である。
この実施例３の目的は、図４に示されたアクセストラン
ジスタ１１２のゲート酸化膜１１２３に対するストレス
に加えて、セルキャパシタ１１３の誘電膜１１６に対し
てもストレスを与えることである。
【０１０２】図１４を参照して、このＤＲＡＭは上記実
施例１の構成に加えて、テストパッド２４および２７
と、セレクタ２５および２８と、切替回路２９および３
０と、セルプレート電位発生器２６とをさらに備える。
テストパッド２４には所望のビット線テスト電位ＶＢＬ
Ｔが与えられ、テストパッド２７には所望のセルプレー
トテスト電位ＶＣＰＴが与えられる。セレクタ２５は切
替回路２９から与えられるビット線選択信号ＳＢＬに応
答してビット線プリチャージ電位ＶＢＬまたはビット線
テスト電位ＶＢＬＴを選択的にビット線イコライズ回路
２３に供給する。切替回路２９は行アドレスストローブ
信号／ＲＡＳに応答してビット線選択信号ＳＢＬをセレ
クタ２５に供給し、それによりセレクタ２５を切替え
る。
【０１０３】セルプレート電位発生器２６は所定のセル
プレート電位ＶＣＰ（たとえば中間電位ＶＣＣ／２）を
生成する。セレクタ２８は切替回路３０から与えられる
セルプレート選択信号ＳＣＰに応答してセルプレート電
位ＶＣＰまたはセルプレートテスト電位ＶＣＰＴを選択
的にメモリセル１１１のセルプレート１１５に供給す
る。切替回路３０は行アドレスストローブ信号／ＲＡＳ
に応答してセルプレート選択信号ＳＣＰをセレクタ２８
に供給し、それによりセレクタ２８を切替える。
【０１０４】通常モードではＬレベルのマルチセレクシ
ョン信号ＭＬＴが切替回路２９および３０に与えられ
る。切替回路２９は行アドレスストローブ信号／ＲＡＳ
にかかわらずビット線プリチャージ電位ＶＢＬを選択す
るようセレクタ２５を制御する。したがって、プリチャ
ージ電位発生器２２によって生成されたビット線プリチ
ャージ電位ＶＢＬは、セレクタ２５、ビット線イコライ
ズ回路２３、ビット線ＢＬおよびアクセストランジスタ
１１２を介してセルキャパシタ１１３のストレージノー
ド１１４に与えられる。また、切替回路３０はセルプレ
ート電位ＶＣＰを選択するようセレクタ２８を制御す
る。したがって、セルプレート電位発生器２６によって
生成されたセルプレート電位ＶＣＰは、セレクタ２８を
介してセルキャパシタ１１３のセルプレート１１５に与
えられる。この場合、ＤＲＡＭは通常の動作を行なう。
【０１０５】他方、図１５（ｄ）に示されるようにマル
チセレクション信号ＭＬＴがＬレベルからＨレベルに立
上がると、切替回路２９は行アドレスストローブ信号／
ＲＡＳに応答してビット線プリチャージ電位ＶＢＬまた
はビット線テスト電位ＶＢＬＴを選択するようセレクタ
２５を制御する。たとえば行アドレスストローブ信号／
ＲＡＳがＬレベルならばテストパッド２４に供給された
ビット線テスト電位ＶＢＬＴが選択される。これにより
ビット線テスト電位ＶＢＬＴは、セレクタ２５、ビット
線イコライズ回路２３、ビット線ＢＬおよびアクセスト
ランジスタ１１２を介してセルキャパシタ１１３のスト
レージノード１１４に与えられる。また、切替回路３０
は行アドレスストローブ信号／ＲＡＳに応答してセルプ
レート電位ＶＣＰまたはセルプレートテスト電位ＶＣＰ
Ｔを選択するようセレクタ２８を制御する。たとえば行
アドレスストローブ信号／ＲＡＳがＬレベルならばテス
トパッド２７に供給されたセルプレートテスト電位ＶＣ
ＰＴが選択される。これによりセルプレートテスト電位
ＶＣＰＴは、セレクタ２８を介してキャパシタ１１３の
セルプレート１１５に与えられる。
【０１０６】ここで、セレクタ２５および２８の切替制
御のために行アドレスストローブ信号／ＲＡＳが用いら
れているのは、テストモードでは行アドレス信号に関係
なくすべてのワード線が駆動されるからである。
【０１０７】セルキャパシタ１１３にストレス電圧を与
える方法としては、ストレージノード１１４に高い電位
を与えかつセルキャパシタ１１５に低い電圧を与える方
法と、逆にストレージノード１１４に低い電位を与えか
つセルプレート１１５に高い電位を与える方法とがあ
る。
【０１０８】この実施例３によれば、所望のビット線テ
スト電位ＶＢＬＴをテストパッド２４に与えかつ所望の
セルプレートテスト電位ＶＣＰＴをテストパッド２７に
与えることができるので、セルキャパシタ１１３に所望
のストレス電圧を与えることが可能である。もしもセル
キャパシタ１１３に電源電位よりも高いストレス電圧が
与えられるとセルキャパシタ１１３が破壊される恐れが
あるが、この実施例３によればセルキャパシタ１１３が
破壊されないよう必要最小限のストレス電圧をセルキャ
パシタ１１３に与えることが可能である。
【０１０９】なお、この実施例３では通常モードにおい
てチップを活性化するための行アドレスストローブ信号
／ＲＡＳがテスト電位ＶＢＬＴまたはＶＣＰＴのための
切替信号として用いられているが、行アドレスストロー
ブ信号／ＲＡＳの代わりにあるいは行アドレスストロー
ブ信号／ＲＡＳに加えて他の制御信号が用いられてもよ
い。
【０１１０】また、図１６（ｆ）および（ｇ）に示され
るように電源電位ＶＣＣおよび接地電位ＧＮＤの間で周
期的に変化するセルプレートテスト電位ＶＣＰＴおよび
ビット線テスト電位ＶＢＬＴをテストパッド２４および
２７に交互に与えれば、セルキャパシタ１１３にＡＣス
トレスを与えることができる。このようにセルキャパシ
タ１１３にかかるストレス電圧の極性が交互に変化する
と、アクセストランジスタ１１２のゲート−ソース間電
圧も変化する。そのため、アクセストランジスタ１１２
のゲート−ソース間でのストレスもさらに加速される。
【０１１１】［実施例４］図１７は、この発明の実施例
４によるＤＲＡＭの構成を示すブロック図である。図１
７を参照して、このＤＲＡＭはマルチセレクション検出
回路３４を備える。マルチセレクション検出回路３４は
通常モードではＬレベルのマルチセレクション信号ＭＬ
Ｔを生成し、これを行デコーダ１２に供給する。また、
マルチセレクション検出回路３４は、ＷＣＢＲ（／Ｗ
Ｅ，／ＣＡＳビフォア／ＲＡＳ）のタイミングで電源電
位ＶＣＣよりも高いスーパＶＣＣがアドレス端子に与え
られると、Ｈレベルのマルチセレクション信号ＭＬＴを
生成し、これを行デコーダ１２に供給する。
【０１１２】／ＲＡＳバッファ３１は外部行アドレスス
トローブ信号／ＲＡＳに応答して内部行アドレスストロ
ーブ信号をマルチセレクション検出回路３４に与える。
／ＣＡＳバッファ３２は外部列アドレスストローブ信号
／ＣＡＳに応答して内部列アドレスストローブ信号をマ
ルチセレクション検出回路３４に与える。／ＷＥバッフ
ァ３３は外部書込イネーブル信号／ＷＥに応答して内部
書込イネーブル信号をマルチセレクション検出回路３４
に供給する。アドレスバッファ１６は外部アドレス信号
Ａｉに応答して内部行アドレス信号を行デコーダ１２に
供給する。センスアンプ制御回路３５は、メモリセルア
レイ１１からのデータを増幅するようセンスアンプ列１
４を制御する。
【０１１３】図１８は、図１７中のマルチセレクション
検出回路３４の動作を示すタイミング図である。図１８
（ａ）〜（ｃ）に示されるように、行アドレスストロー
ブ信号／ＲＡＳが立下がる前に書込イネーブル信号／Ｗ
Ｅおよび列アドレスストローブ信号／ＣＡＳがともに立
下がると、つまり行アドレスストローブ信号／ＲＡＳ、
列アドレスストローブ信号／ＣＡＳおよび書込イネーブ
ル信号／ＷＥがＷＣＢＲのタイミングで与えられると、
マルチセレクション検出回路３４はアドレスキー入力が
可能な状態となる。この状態で、図１８（ｄ）に示され
るようにアドレス信号Ａｉが与えられるべきアドレス端
子に電源電位ＶＣＣよりも高いスーパＶＣＣが与えられ
ると、マルチセレクション検出回路３４は図１８（ｅ）
に示されるようにマルチセレクション信号ＭＬＴをＨレ
ベルに活性化する。このＨレベルのマルチセレクション
信号ＭＬＴは行デコーダ１２に与えられ、これにより行
デコーダ１２はメモリセルアレイ１１内のすべてのワー
ド線を駆動する。
【０１１４】この実施例４によれば、ＷＣＢＲのタイミ
ングでスーパＶＣＣのアドレスキーが入力されると、マ
ルチセレクション信号ＭＬＴが活性化されるので、この
ＤＲＡＭが樹脂でモールドされ、さらにパッケージング
された後であっても上記のようなワード線多重選択によ
る加速試験を行なうことができる。
【０１１５】［実施例５］図１９は、この発明の実施例
５によるＤＲＡＭの要部構成を示すブロック図である。
図１９を参照して、このＤＲＡＭは図１７の構成に加え
て、メモリセルアレイ１１に対応して設けられたＡＮＤ
ゲート３６をさらに備える。各ＡＮＤゲート３６はマル
チセレクション信号ＭＬＴおよび内部行アドレスストロ
ーブ信号に応答してその出力信号を対応する行デコーダ
１２に供給する。
【０１１６】したがって、図２０（ａ）〜（ｄ）に示さ
れるようにＷＣＢＲのタイミングでスーパＶＣＣのアド
レスキーが入力され、それにより図２０（ｅ）に示され
るようにマルチセレクション信号ＭＬＴが活性化されて
も、図２０（ｆ）に示されるようにワード線ＷＬの電位
は直ちに上昇することはない。ワード線ＷＬの電位は、
マルチセレクション信号ＭＬＴが活性化され、さらに図
２０（ｃ）に示されるように行アドレスストローブ信号
／ＲＡＳが立下がると、それに応答して昇圧電位ＶＰＰ
まで上昇する。
【０１１７】この実施例５によれば、テストモードでも
行アドレスストローブ信号／ＲＡＳに応答してすべての
ワード線ＷＬが駆動されるので、所望のタイミングでメ
モリセルの加速試験を行なうことができる。
【０１１８】［実施例６］図２１は、この発明の実施例
６によるＤＲＡＭの要部構成を示すブロック図である。
図２１を参照して、このＤＲＡＭは図１４に示されたセ
レクタ２５および２８の代わりにセレクタ３７および３
８を備える。セレクタ３７はビット線プリチャージ電位
発生器２２の他に、電源電位ＶＣＣが供給される電源ノ
ード、および接地電位ＧＮＤが供給される接地ノードに
接続される。セレクタ３８はセルプレート電位発生器２
６の他に、電源ノードおよび接地ノードに接続される。
したがって、セレクタ３７は切替回路２９からのビット
線選択信号ＳＢＬに応答して、ビット線プリチャージ電
位ＶＢＬ、電源電位ＶＣＣおよび接地電位ＧＮＤを選択
的にビット線イコライズ回路２３に供給する。切替回路
２９はマルチセレクション信号ＭＬＴおよび行アドレス
ストローブ信号／ＲＡＳに応答してセレクタ３７を切替
える。マルチセレクション信号ＭＬＴがＬレベルならば
行アドレスストローブ信号／ＲＡＳにかかわらずビット
線プリチャージ電位ＶＢＬがビット線イコライズ回路２
３に供給される。マルチセレクション信号ＭＬＴがＨレ
ベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベ
ルならば、電源電位ＶＣＣがビット線イコライズ回路２
３に供給される。マルチセレクション信号ＭＬＴがＨレ
ベルでかつ行アドレスストローブ信号／ＲＡＳがＬレベ
ルならば、接地電位ＧＮＤがビット線イコライズ回路２
３に供給される。
【０１１９】セレクタ３８は切替回路３０からのセルプ
レート選択信号ＳＣＰに応答して、セルプレート電位Ｖ
ＣＰ、接地電位ＧＮＤおよび電源電位ＶＣＣを選択的に
セルプレート１１５に供給する。マルチセレクション信
号ＭＬＴがＬレベルならば、行アドレスストローブ信号
／ＲＡＳにかかわらずセルプレート電位ＶＣＰがセルプ
レート１１５に供給される。マルチセレクション信号Ｍ
ＬＴがＨレベルでかつ行アドレスストローブ信号／ＲＡ
ＳがＨレベルならば、接地電位ＧＮＤがセルプレート１
１５に供給される。マルチセレクション信号ＭＬＴがＨ
レベルでかつ行アドレスストローブ信号／ＲＡＳがＬレ
ベルならば、電源電位ＶＣＣがセルプレート１１５に供
給される。
【０１２０】図２２は、図２１中の切替回路２９および
セレクタ３７の具体的な構成を示す回路図である。図２
２を参照して、切替回路２９はマルチセレクション信号
ＭＬＴを受けるインバータ２９１と、インバータ２９１
の出力信号および行アドレスストローブ信号／ＲＡＳを
受けるＮＯＲゲート２９２と、マルチセレクション信号
ＭＬＴおよび行アドレスストローブ信号／ＲＡＳを受け
るＡＮＤゲート２９３と、マルチセレクション信号ＭＬ
Ｔを受けるインバータ２９４とを含む。セレクタ３７
は、インバータ３７１，３７２，３７５と、トランスフ
ァゲート３７２，３７４，３７６とを含む。
【０１２１】マルチセレクション信号ＭＬＴがＨレベル
ならばトランスファゲート３７２がオンになり、これに
よりセレクタ３７はビット線プリチャージ電位ＶＢＬを
出力する。マルチセレクション信号ＭＬＴがＨレベルで
かつ行アドレスストローブ信号／ＲＡＳがＨレベルなら
ばトランスファゲート３７４がオンになり、これにより
セレクタ３７は電源電位ＶＣＣを出力する。マルチセレ
クション信号ＭＬＴがＨレベルでかつ行アドレスストロ
ーブ信号／ＲＡＳがＬレベルならばトランスファゲート
３７４がオンになり、セレクタ３７は接地電位ＧＮＤを
出力する。
【０１２２】図２３は、図２１中の切替回路３０および
セレクタ３８の具体的な構成を示す回路図である。図２
３を参照して、切替回路３０は図２２に示された切替回
路２９と同様にインバータ３９１および３９４とＮＯＲ
ゲート３９２とＡＮＤゲート３９３とを含む。セレクタ
３８は図２２に示されたセレクタ３７と同様に、インバ
ータ３８１，３８３，３８５と、トランスファゲート３
８２，３８４，３８６とを含む。
【０１２３】したがって、マルチセレクション信号ＭＬ
ＴがＬレベルならばセレクタ３８はセルプレート電位Ｖ
ＣＰを出力する。マルチセレクション信号ＭＬＴがＨレ
ベルでかつ行アドレスストローブ信号／ＲＡＳがＨレベ
ルならばセレクタ３８は電源電位ＧＮＤを出力する。マ
ルチセレクション信号ＭＬＴがＨレベルでかつ行アドレ
スストローブ信号／ＲＡＳがＬレベルならばセレクタ３
８は電源電位ＶＣＣを出力する。
【０１２４】この実施例６では、行アドレスストローブ
信号／ＲＡＳに応答してセルキャパシタ１１３に与えら
れるストレス電圧の極性が切替えられる。したがって、
ＡＣストレスをセルキャパシタ１１３に与えることがで
きる。
【０１２５】この実施例６によれば、セレクタ３７およ
び３８が電源ノードおよび接地ノードに接続されている
ため、図１４に示されるようなテストパッド２４および
２７を必要としない。そのため、このようなＤＲＡＭの
加速試験を行なうときには、マルチセレクション信号Ｍ
ＬＴ、行アドレスストローブ信号／ＲＡＳ、電源電位Ｖ
ＣＣ、接地電位ＧＮＤおよびワード線駆動のための昇圧
電位ＶＰＰという５つの電位および信号を外部から与え
ればよい。さらに、バーンインのような加速テストでは
電源電位ＶＣＣを通常よりも高くするので、電源電位Ｖ
ＣＣをそのまま昇圧電位ＶＰＰとして供給できる場合も
ある。そのような場合には、４つの信号および電位を外
部から与えることにより加速試験を行なうことができ
る。
【０１２６】ところで、近年、ＤＲＡＭのようなチップ
はダイシング前のウエハ状態でストレス試験が行なわれ
る傾向にある。さらに、そのようなストレス試験の中で
も、ウエハ上の複数のチップを同時にテストする並列試
験と呼ばれる手法が用いられる傾向にある。しかし、そ
の試験のために与えなければならない電位および信号の
数が多いと、多数のピンを有するテスタが必要となり、
テストコストは増大する。また、プローブカードを用い
る場合であっても、多数のプローブを有する複雑なプロ
ーブカードが必要になるため、やはりテストコストは増
大する。
【０１２７】これに対して、この実施例６によれば、４
つまたは５つという少数のパッドに信号および電位を与
えることによりストレス試験を行なうことができる。そ
のため、同時にテストすることのできるチップの数が多
くなり、それによりテストコストが減少する。
【０１２８】［実施例７］図２４は、この発明の実施例
７によるＤＲＡＭの要部構成を示すブロック図である。
図２４を参照して、このＤＲＡＭは、電源電位ＶＣＣが
外部から与えられる電源パッド３９と、接地電位ＧＮＤ
が外部から与えられる接地パッド４０と、マルチセレク
ション信号ＭＬＴが外部から与えられるマルチセレクシ
ョンパッド４１と、外部昇圧電位ＶＰＰＥが外部から与
えられる昇圧電源パッド４２とを備える。このＤＲＡＭ
はさらに、セレクタ４３，４４および４８と、論理レベ
ル判定回路４５と、ＶＣＣレベル判定回路４６と、昇圧
電位発生器４７とを備える。論理レベル判定回路４５
は、マルチセレクションパッド４１に与えられたマルチ
セレクション信号ＭＬＴがＨレベルであるかＬレベルで
あるかを判定し、その判定結果に従う選択信号ＳＥＬ１
をセレクタ４３および４４に供給する。ＶＣＣレベルの
判定回路４６は、マルチセレクションパッド４１に与え
られたマルチセレクション信号ＭＬＴが電源電位ＶＣＣ
レベルであるかそれよりも高いスーパＶＣＣレベルであ
るかを判定し、その判定結果に従う選択信号ＳＥＬ２を
セレクタ４３および４４に供給する。したがって、Ｈレ
ベルのマルチセレクション信号ＭＬＴとして、電源電位
ＶＣＣの他に電源電位ＶＣＣよりも高いスーパＶＣＣが
与えられる。このＶＣＣレベル判定回路４６は直列に接
続されかつダイオード接続された２〜３つのトランジス
タ（図示せず）を含み、電源電位ＶＣＣよりもこれら２
〜３つのトランジスタのしきい電圧だけ高いスーパＶＣ
Ｃを検出することができる。
【０１２９】セレクタ４３は選択信号ＳＥＬ１およびＳ
ＥＬ２に応答して、ビット線プリチャージ電位発生器２
２からのビット線プリチャージ電位ＶＢＬか、電源パッ
ド３９からの電源電位ＶＣＣか、または接地パッド４０
からの接地電位ＧＮＤを選択し、その選択された電位を
ビット線電位ＶＢＬ１としてメモリセルアレイ１１内の
ビット線イコライズ回路に供給する。セレクタ４４は選
択信号ＳＥＬ１およびＳＥＬ２に応答して、セルプレー
ト電位発生器２６からのセルプレート電位ＶＣＰか、電
源パッド３９からの電源電位ＶＣＣか、または接地パッ
ド４０からの接地電位ＧＮＤを選択し、その選択された
電位をセルプレート電位ＶＣＰ１としてメモリセルアレ
イ１１内のメモリセルのセルプレートに供給する。
【０１３０】昇圧電位発生器４７は、電源電位ＶＣＣに
基づいてその電源電位ＶＣＣよりも高い内部昇圧電位Ｖ
ＰＰＩを発生する。セレクタ４８はその生成された内部
昇圧電位ＶＰＰＩまたは昇圧電源パッド４２に与えられ
た外部昇圧電位ＶＰＰＥを選択し、その選択された電位
を行デコーダ１２内のワードドライバに供給する。
【０１３１】通常モードでは、ビット線プリチャージ電
位発生器２２からビット線プリチャージ電位ＶＢＬがセ
レクタ４３を介してビット線に供給される。また、セル
プレート電位発生器２６からセルプレート電位ＶＣＰが
セレクタ４４を介してセルプレートに供給される。
【０１３２】テストモードでは、図２５（ｃ）に示され
るように電源電位ＶＣＣまたはスーパＶＣＣがＨレベル
のマルチセレクション信号ＭＬＴとしてマルチセレクシ
ョンパッド４１に与えられる。マルチセレクション信号
ＭＬＴがＨレベルに活性化されると、図２５（ｂ）に示
されるようにすべてのプリデコード信号Ｘ１〜Ｘ８がＨ
レベルに活性化され、それにより図２５（ｄ）に示され
るようにメモリセルアレイ１１内のすべてのワード線Ｗ
Ｌの電位が昇圧電位ＶＰＰまで上昇する。
【０１３３】さらに、論理レベル判定回路４５がマルチ
セレクション信号ＭＬＴはＨレベルであると判定し、か
つＶＣＣレベル判定回路４６がそのマルチセレクション
信号ＭＬＴのＨレベルは電源電位ＶＣＣレベルであると
判定した場合には、セレクタ４３は電源電位ＶＣＣを選
択し、図２５（ｅ）に示されるようにその選択された電
源電位ＶＣＣをビット線電位ＶＢＬ１としてビット線に
供給する。また、この場合には、セレクタ４４は接地電
位ＧＮＤを選択し、図２５（ｆ）に示されるようにその
選択された接地電位ＧＮＤをセルプレート電位ＶＣＰ１
としてセルプレートに供給する。
【０１３４】他方、論理レベル判定回路４５がその与え
られたマルチセレクション信号ＭＬＴはＨレベルである
と判定し、かつＶＣＣレベル判定回路４６がそのＨレベ
ルはスーパＶＣＣレベルであると判定した場合には、セ
レクタ４３は接地電位ＧＮＤを選択し、図２５（ｅ）に
示されるようにその選択された接地電位ＧＮＤをビット
線電位ＶＢＬ１としてビット線に供給する。また、この
場合には、セレクタ４４は電源電位ＶＣＣを選択し、図
２５（ｆ）に示されるようにその選択された電源電位Ｖ
ＣＣをセルプレート電位ＶＣＰ１としてセルプレートに
供給する。
【０１３５】また、通常モードでは昇圧電位発生器４７
によって生成された内部昇圧電位ＶＰＰＩがセレクタ４
８を介して行デコーダ１２に供給されるのに対し、テス
トモードでは昇圧電源パッド４２に外部から供給された
外部昇圧電位ＶＰＰＥがセレクタ４８を介して行デコー
ダ１２に供給される。したがって、テストモードでは多
数のワード線ＷＬが駆動されるが、この実施例７では外
部昇圧電位ＶＰＰＥが供給されるため、ワード線は十分
に駆動され得る。
【０１３６】この実施例７によれば、マルチセレクショ
ン信号ＭＬＴとして３種類のレベルを与えることができ
るので、図２１のように電源電位ＶＣＣおよび接地電位
ＧＮＤの切替のために行アドレスストローブ信号／ＲＡ
Ｓを用いる必要がなく、マルチセレクション信号の２種
類のＨレベルに従って電源電位ＶＣＣおよび接地電位Ｇ
ＮＤの切替が可能となる。
【０１３７】また、テストモードでは、電源電位ＶＣ
Ｃ、接地電位ＧＮＤ、マルチセレクション信号ＭＬＴお
よび外部昇圧電位ＶＰＰＥという４つの電位および信号
を外部から与えさえすれば、このＤＲＡＭにストレスを
与えることができる。したがって、このようなＤＲＡＭ
をダイシング前のウエハ状態でテストする場合において
は、ストレスを与えるために必要な信号および電位を容
易に外部から与えることができる。そのため、テストコ
ストが削減される。
【０１３８】また、上記実施例７では昇圧電源パッド４
２からワード線駆動用の昇圧電位ＶＰＰＥが供給されて
いるが、電源パッド３９に供給された電源電位ＶＣＣが
行デコーダ１２に供給されるようにしてもよい。バーン
インのようなストレス試験では通常よりも高い電源電位
ＶＣＣが外部から供給されるからである。したがって、
この場合は３つのパッド３９〜４１にテスト用の電位ま
たは信号を外部から供給すれば足りる。
【０１３９】図２６は、上記のような３つのパッドを有
する半導体チップのウエハ状態での配置を示す図であ
る。図２６に示されるように、複数の半導体チップ７１
が半導体ウエハ上に形成されている。各半導体チップ７
１は３つのパッド３９，４０および４９と内部タイマ７
１１とを備える。半導体チップ７１のマルチセレクショ
ンパッド４９は図２４とは異なり、バーンイン信号が与
えられる。内部タイマ７１１はマルチセレクションパッ
ド４９からのバーンイン信号に応答して所定周期のマル
チセレクション信号ＭＬＴを生成する。このように半導
体チップ７１の各々に内部タイマ７１１が設けられてい
るため、半導体チップ７１の各々はその内部的に生成さ
れたマルチセレクション信号ＭＬＴに応答して個別的に
テストされ得る。
【０１４０】図２７は、図２６のような複数の半導体チ
ップ７１をウエハ状態でテストするためのプローブカー
ドを示す平面図である。図２７に示されるように、この
プローブカード７４には複数の開口部７４１が形成され
るとともに、開口部７４１に突出する複数のプローブ７
４２が設けられている。各開口部７４１は半導体チップ
７１が臨めるように形成される。そして、１つの半導体
チップ７１に対応して３つのプローブ７４２が開口部７
４１の周縁に配置されている。
【０１４１】これらのプローブ７４２はパッド３９，４
０および４９に接触し、それにより各半導体チップ７１
にテスト用の電源電位ＶＣＣ、接地電位ＧＮＤおよびバ
ーンイン信号が与えられる。このプローブカード７４に
は複数の開口部７４１が形成されているため、縦１列に
配置された３つの半導体チップ７１だけでなく、マトリ
ックスに配置された１５個の半導体チップを同時にテス
トすることができる。
【０１４２】上記のようにテストのために与える必要の
ある電位および信号の数が少なくなると、図２７に示さ
れるような簡単な構成のプローブカード７４を用いて複
数の半導体チップ７１をウエハ状態で同時にテストする
ことが可能となる。
【０１４３】［実施例８］図２８は、本発明の実施例８
によるＤＲＡＭの要部構成を示す図である。図２８を参
照して、このＤＲＡＭは所定の基板電位ＶＢＢを発生す
る基板電位発生器５０と、マルチセレクション信号ＭＬ
Ｔに応答して基板電位ＶＢＢまたは外部から供給される
基板テスト電位ＶＢＢＴを選択し、その選択された電位
を半導体基板１０に供給するセレクタ５１とを備える。
【０１４４】図１４に示された実施例３ではビット線テ
スト電位ＶＢＬＴがビット線ＢＬを介してストレージノ
ード１１４に供給されるのに対し、この実施例８では基
板テスト電位ＶＢＢＴが半導体基板１０およびアクセス
トランジスタ１１２のソース／ドレイン領域１１２２を
介してストレージノード１１４に供給される。この実施
例８では、半導体基板１０がｐ型でかつソース／ドレイ
ン領域１１２２がｎ+型であるからセルプレート電位Ｖ
ＣＰＴよりも基板テスト電位ＶＢＢＴの方を高く設定す
る必要がある。したがって、テストモードではセルプレ
ートテスト電位ＶＣＰＴがセルプレート１１５に供給さ
れ、基板テスト電位ＶＢＢＴがストレージノード１１４
に供給されるので、セルキャパシタ１１３の誘電膜１１
６にストレス電圧を与えることができる。
【０１４５】この実施例８によれば、テストモードにお
いて基板テスト電位を１つの半導体基板１０に与えさえ
すれば、すべてのセルキャパシタ１１３のストレージノ
ード１１４にその基板テスト電位を供給できるので、実
施例８の構成は図１４に示された実施例３の構成よりも
簡単になる。
【０１４６】なお、ｎ型半導体基板内にｐ+ 型ソース／
ドレイン領域が形成される場合においては、セルプレー
トテスト電位ＶＣＰＴと基板テスト電位ＶＢＢＴの極性
を逆にすればよい。
【０１４７】［実施例９］図２９は、この発明の実施例
９によるフラッシュメモリ装置の構成を示す図である。
図２９を参照して、このフラッシュメモリ装置における
メモリセルラインは、複数のワード線ＷＬと、ワード線
ＷＬと交差する複数のソース線５２と、ワード線および
ソース線の交点に対応して設けられた複数のフローティ
ングゲート型メモリセル５３とを含む。フローティング
ゲート型メモリセル５３の各々は、半導体基板１０内に
形成されたドレイン領域５３１およびソース領域５３２
と、対応するワード線ＷＬに接続されるゲート電極５３
３と、ゲート電極５３３の下に形成されるフローティン
グゲート５３４とを含む。このメモリセル５３では、フ
ローティングゲート５３４に電荷を蓄積することによっ
てデータが記憶される。このフローティングゲート５３
４は電気的にフローティング状態にあるため、電源が遮
断されてもそのデータが消失することはない。
【０１４８】通常のアクセス動作では、１つのワード線
ＷＬが駆動され、それによりメモリセル５３のデータが
ソース線５２に読出される。
【０１４９】他方、テストモードでは上記実施例と同様
に、１つのマルチセレクション信号に応答して複数のワ
ード線ＷＬが駆動される。この駆動されたワード線ＷＬ
に接続されたゲート電極５３３には高い電位が供給され
る。そのため、ゲート電極５３３からソース領域５３２
の方向に高い電圧がかかり、それによりフローティング
ゲート５３４の電荷がソース領域５３２に引抜かれる。
その結果、それらメモリセル５３のデータは消去され
る。
【０１５０】この実施例９によれば、マルチセレクショ
ン信号に応答して複数のワード線ＷＬが駆動されるの
で、所望のエリア内のすべてのメモリセルのデータを同
時に消去することができる。その結果、消去時間が短縮
される。
【０１５１】［実施例１０］図３０は、この発明の実施
例１０による半導体集積回路装置用半製品の構成を示す
平面図である。図３０に示されるように、半導体ウエハ
７０には複数の半導体チップ７１が形成される。このよ
うな半導体チップ７１はマトリックスに配置される。各
半導体チップ７１は、隣接する他の半導体チップ７１と
所定間隔をおいて配置される。したがって、これらの半
導体チップ７１の間にはダイシング領域７２が形成され
る。半導体ウエハ７０はダイシング領域７２で切断され
て複数の半導体チップ７１に分離される。一般に、この
ダイシング領域７２の幅は５０〜２００μｍ程度に設定
される。
【０１５２】この実施例１０では、このようなダイシン
グ領域７２に図３１に示されるようなテスト配線７２１
〜７２３が縦横に形成される。縦横に形成されたテスト
配線７２１は互いに接続され、そこには電源電位ＶＣＣ
が供給され得る。縦横に形成されたテスト配線７２２は
互いに接続され、そこには接地電位ＧＮＤが供給され得
る。縦横に形成されたテスト配線７２３は互いに接続さ
れ、そこにはマルチセレクション信号ＭＬＴが供給され
る。
【０１５３】したがって、電源電位ＶＣＣ、接地電位Ｇ
ＮＤおよびマルチセレクション信号ＭＬＴをテスト配線
７２１〜７２３のそれぞれ１箇所に供給すれば、それら
の電位および信号は半導体ウエハ７０上のすべての半導
体チップ７１に供給される。そのため、１つの半導体チ
ップ７１のみにテスト用の電位および信号を供給するよ
うな通常のプローブカードを用いても、半導体ウエハ７
０上のすべての半導体チップ７１の加速試験を行なうこ
とができる。もちろん、図２７に示されるようなプロー
ブカードを用いても構わない。
【０１５４】［実施例１１］図３１に示されるように複
数の半導体チップ７１がテスト配線７２１〜７２３で共
通に接続されると、プローブカードの１つのプローブに
接続される半導体チップ７１の数が増大し、それにより
負荷容量が増大する。そのため、テスト配線を介して半
導体チップ７１に与えられる電位および信号の立上がり
および立下がり時間が長くなる。その結果、半導体チッ
プ７１を高い周波数で動作させながら加速試験を行なう
ことは困難である。
【０１５５】そこで、図３２に示される実施例１１で
は、半導体チップ７１の各々が内部タイマ７１１を含
む。縦横に形成されたテスト配線７２４は互いに接続さ
れ、そこはバーンイン信号ＢＩが与えられる。このバー
ンイン信号ＢＩはテスト配線７２４を介して半導体ウエ
ハ７０上のすべての半導体チップ７１の内部タイマ７１
１に与えられる。
【０１５６】図３３（ａ）に示されるようにバーンイン
信号ＢＩが立上がると、内部タイマ７１１は自動的に動
作し、図３３（ｂ）に示されるようなマルチセレクショ
ン信号ＭＬＴを周期的に生成する。このマルチセレクシ
ョン信号ＭＬＴは上記のように行デコーダに与えられ、
それにより複数のワード線が活性化される。図３３
（ｃ）に示されるようにワード線ＷＬの電位はマルチセ
レクション信号ＭＬＴに応答して上昇および下降を繰り
返す。したがって、図３３（ｄ）に示されるようにビッ
ト線ＢＬおよび／ＢＬの電位は接地電位ＧＮＤおよび電
源電位ＶＣＣの間で振幅される。
【０１５７】このように実施例１１では、各半導体チッ
プ７１に設けられた内部タイマ７１１によってマルチセ
レクション信号ＭＬＴが生成されるので、各半導体チッ
プ７１を高い周波数で動作させながらＡＣストレス試験
を加速的に行なうことができる。
【０１５８】［実施例１２］図３２に示された実施例１
１では各半導体チップ７１ごとに所定周波数のマルチセ
レクション信号ＭＬＴが生成されるので、内部タイマ７
１１の発振周波数にばらつきが存在すると、テストの加
速比率が各半導体チップごとに異なる場合がある。そこ
で、図３４に示される実施例１２では、半導体チップ７
１の各々が１／ｎの分周回路７１２を含む。縦横に形成
されたテスト配線７２５は互いに接続され、そこには外
部クロック信号ＣＫが与えられる。この外部クロック信
号ＣＫはテスト配線７２５を介して半導体ウエハ上のす
べての半導体チップ７１の分周回路７１２に与えられ
る。各分周回路７１２はその与えられた外部クロック信
号ＣＫを分周し、それにより外部クロック信号ＣＫの１
／ｎの周期を有するマルチセレクション信号ＭＬＴを生
成する。たとえばｎ＝２の場合、図３５（ｃ）に示され
るようにマルチセレクション信号ＭＬＴの周期は図３５
（ｂ）に示される外部クロック信号ＣＫの周期の半分と
なる。
【０１５９】したがって、たとえ与えられた外部クロッ
ク信号ＣＫの立上がりおよび立下がり時間が長くても、
マルチセレクション信号ＭＬＴの立上がりおよび立下が
り時間は外部クロック信号ＣＫの１／ｎになる。たとえ
ばｎ＝１６の場合において外部クロック信号ＣＫの周期
が１６００ｎｓであれば、マルチセレクション信号ＭＬ
Ｔの周期は１００ｎｓとなる。したがって、この外部ク
ロック信号ＣＫの立上がりおよび立下がり時間が５０ｎ
ｓ程度であっても、マルチセレクション信号ＭＬＴの立
上がりおよび立下がり時間は５ｎｓ以下となる。このよ
うに立上がりおよび立下がり時間が短くなるので、半導
体チップ７１を高い周波数で動作させながら加速試験を
行なうことができる。また、分周回路７１２は外部クロ
ック信号ＣＫをトリガとしてマルチセレクション信号Ｍ
ＬＴを生成するので、各半導体チップ７１における加速
試験の加速比率はほぼ同じになる。
【０１６０】［実施例１３］図３２に示された実施例１
１では、テスト用の内部タイマ７１１が設けられている
が、この半導体チップがＤＲＡＭの場合であればセルフ
リフレッシュに用いられるリフレッシュタイマをテスト
モードで内部タイマとして用いることも可能である。そ
のための回路が図３６に示される。
【０１６１】図３６に示されるようにこの実施例１３で
は、セルフリフレッシュ信号ＳＲＥＦおよびバーンイン
信号ＢＩを受けるＯＲゲート７１３の出力信号がリフレ
ッシュタイマ７１４に与えられる。リフレッシュタイマ
７１４の出力信号およびバーンイン信号ＢＩはＡＮＤゲ
ート７１５に与えられる。また、バーンイン信号ＢＩお
よび外部行アドレスストローブ信号／ＲＡＳＥはＮＯＲ
ゲート７１６に与えられる。マルチプレクサ７１７はバ
ーンイン信号ＢＩに応答してＡＮＤゲート７１５の出力
信号またはＮＯＲゲート７１６の出力信号を選択し、そ
の選択された信号を内部行アドレスストローブ信号／Ｒ
ＡＳＩとして出力する。
【０１６２】セルフリフレッシュモードではＬレベルの
バーンイン信号ＢＩが与えられるので、リフレッシュタ
イマ７１４が活性化され、そのリフレッシュタイマ７１
４の出力信号に応答してアドレスカウンタ７１８がセル
フリフレッシュのための内部アドレスを生成する。セル
フリフレッシュ制御回路７１９はその生成された内部ア
ドレスに応答してメモリセルを順次リフレッシュするよ
う行デコーダ、センスアンプなどを制御する。
【０１６３】また、マルチプレクサ７１７はＬレベルの
バーンイン信号ＢＩに応答してＮＯＲゲート７１６の出
力信号を選択するため、外部行アドレスストローブ信号
／ＲＡＳＥが内部行アドレスストローブ信号／ＲＡＳＩ
として出力される。
【０１６４】他方、テストモードではＨレベルのバーン
イン信号ＢＩが与えられるので、マルチプレクサ７１７
はＡＮＤゲート７１５の出力信号を選択する。したがっ
て、リフレッシュタイマ７１４の出力信号が内部行アド
レスストローブ信号／ＲＡＳＩとして出力される。テス
トモードではこの内部行アドレスストローブ信号／ＲＡ
ＳＩに応答して複数のワード線が周期的に活性化される
ので、メモリセルのＡＣストレス試験が可能となる。
【０１６５】この実施例１３によれば、各半導体チップ
ごとに必要とされる内部タイマとしてリフレッシュタイ
マ７１４が流用されているため、加速試験だけのための
回路が占有する領域が低減される。
【０１６６】［実施例１４］上記実施例ではマルチセレ
クション信号ＭＬＴに応答してメモリセルアレイ内のす
べてのワード線ＷＬが活性化されるため、ワード線の充
放電により大量の電力が同時に消費される。そこで、ア
ドレスによって指定された複数のワード線を順次活性化
できる実施例１４の構成が図３７に示される。
【０１６７】図３７の実施例１４では、内部タイマ７１
１の出力に応答してアドレスカウンタ７１８が内部アド
レスを順次生成する。したがって図３８（ｂ）に示され
るようにマルチセレクション信号ＭＬＴが活性化される
と、図３８（ｄ）に示されるアドレスカウンタ７１８の
内部アドレスに従って図３８（ｃ）に示されるように複
数のワード線ＷＬの電位が昇圧電位ＶＰＰまで上昇す
る。マルチセレクション信号ＭＬＴが再び活性化される
と、次の内部アドレスに従って複数のワード線ＷＬが駆
動される。
【０１６８】ここで、内部タイマ７１１はセルフリフレ
ッシュ用のリフレッシュタイマを流用し、さらにアドレ
スカウンタ７１８はセルフリフレッシュ用のアドレスカ
ウンタを流用するのが望ましい。加速試験のために必要
な回路の占有面積が低減されるからである。
【０１６９】この実施例１４によれば、テストモードに
おいてはアドレスカウンタ７１８からの内部アドレスに
従ってメモリセルアレイ内の一部のワード線のみが駆動
されるため、ワード線を充放電するために同時に消費さ
れる電力が低減される。また、アドレスカウンタ７１８
が駆動されるべきワード線を特定するためのアドレスを
内部的に生成するため、外部からそのようなアドレスを
与える必要はない。そのため、テストのために外部から
与える電位および信号の数が少なく、ウエハ状態での加
速試験を容易に行なうことができる。
【０１７０】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではなく、この発明はその主旨を逸脱しない範囲内で当
業者の知識に基づき種々の改良、修正、変形などを加え
た態様で実施し得るものである。
【０１７１】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、テストモードにおいてはマルチセレクション信号に
応答して複数のワード線が同時に駆動されるため、メモ
リセルの加速試験を短時間で行なうことができる。
【０１７２】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、マルチセレクション信号に加
えて外部から与えられる制御信号に応答して複数のワー
ド線が同時に駆動されるため、所望のタイミングでメモ
リセルにストレスを与えることができる。
【０１７３】請求項３に係る半導体記憶装置によれば、
請求項１の効果に加えて、複数のプリデコード信号を活
性化することにより複数のワード線を駆動するため、従
来のプリデコーダに簡単な改良を加えるだけでよい。
【０１７４】請求項４に係る半導体記憶装置によれば、
請求項３の効果に加えて、共通のマルチセレクション信
号に応答して複数の第２の論理ゲートがプリデコード信
号を活性化するため、これらの第２の論理ゲートは緩い
ピッチで形成され得る。
【０１７５】請求項５に係る半導体記憶装置によれば、
請求項１の効果に加えて、外部から与えられる第２の制
御信号に応答して第１のテスト電位がビット線に供給さ
れるため、所望のタイミングでメモリセル中のキャパシ
タのストレージノードにストレスを与えることができ
る。
【０１７６】請求項６に係る半導体記憶装置によれば、
請求項１の効果に加えて、外部から与えられる制御信号
に応答して第１のテスト電位がビット線に供給されるた
め、所望のタイミングでメモリセル中のキャパシタのス
トレージノードにストレスを与えることができる。
【０１７７】請求項７に係る半導体記憶装置によれば、
請求項６の効果に加えて、第１のテスト電位が第１のテ
ストパッドに外部から供給されるため、所望のストレス
をストレージノードに与えることができる。
【０１７８】請求項８に係る半導体記憶装置によれば、
請求項６の効果に加えて、外部から与えられる制御信号
に応答して第２のテスト電位がメモリセルのセルプレー
トに供給されるため、所望のタイミングでメモリセルの
セルプレートにストレスを与えることができる。
【０１７９】請求項９に係る半導体記憶装置によれば、
請求項８の効果に加えて、制御信号に応答してセルキャ
パシタに与えられる電圧の極性が切替えられるため、セ
ルキャパシタに極性の変わるＡＣストレスを与えること
ができる。
【０１８０】請求項１０に係る半導体記憶装置によれ
ば、請求項１の効果に加えて、外部から与えられる制御
信号に応答して第２のテスト電位がメモリセルのセルプ
レートに供給されるため、所望のタイミングでメモリセ
ルのセルプレートにストレスを与えることができる。
【０１８１】請求項１１に係る半導体記憶装置によれ
ば、請求項１０の効果に加えて、第２のテスト電位が第
２のテストパッドに外部から供給されるため、所望のス
トレスをメモリセルのセルプレートに与えることができ
る。
【０１８２】請求項１２に係る半導体記憶装置によれ
ば、請求項１の効果に加えて、外部から与えられる複数
の制御信号の所定タイミングに応答してマルチセレクシ
ョン信号が生成されるため、樹脂でモールドされた後で
あっても加速試験を行なうことができる。
【０１８３】請求項１３に係る半導体記憶装置によれ
ば、請求項１の効果に加えて、マルチセレクション信号
がマルチセレクションパッドに外部から与えられるた
め、所望のタイミングで加速試験を行なうことができ
る。
【０１８４】請求項１４に係る半導体記憶装置によれ
ば、請求項１３の効果に加えて、マルチセレクション信
号の３種類のレベルが判定可能であるため、マルチセレ
クション信号のみを用いることによって通常モードとテ
ストモードとを切替えできるとともに、テストモードで
はさらにセルキャパシタに与えられる電圧の極性を切替
えることができる。
【０１８５】請求項１５に係る半導体記憶装置によれ
ば、請求項１の効果に加えて、内部昇圧電位ではなく所
定のテスト電位が駆動手段に供給されるため、複数のワ
ード線は十分にかつ高速に駆動され得る。
【０１８６】請求項１６に係る半導体記憶装置によれ
ば、請求項１５の効果に加えて、内部昇圧電位ではなく
外部昇圧電位が駆動手段に供給されるため、ワード線の
電位は十分にかつ高速に外部昇圧電位まで上昇する。
【０１８７】請求項１７に係る半導体記憶装置によれ
ば、請求項１５の効果に加えて、テストモードでは電源
電位が駆動手段に供給され、それによりワード線が駆動
されるため、外部から昇圧電位などの供給を必要とせ
ず、その結果、加速試験のために外部から供給しなけれ
ばならない電位および信号の数が減少する。
【０１８８】請求項１８に係る半導体記憶装置によれ
ば、テストモードではワード線グループごとに複数のワ
ード線が駆動されるため、同時に消費される電力が低減
される。
【０１８９】請求項１９に係る半導体記憶装置によれ
ば、テストモードではマルチセレクション信号に応答し
て複数のワード線が同時に駆動されるため、加速試験に
必要な時間が短縮される。また、第１のテスト電位が半
導体基板を介してストレージノードに供給されかつ第２
のテスト電位がセルプレートに供給されるため、セルキ
ャパシタに対しても容易にストレスを与えることができ
る。
【０１９０】請求項２０に係る半導体記憶装置によれ
ば、データ消去モードではマルチセレクション信号に応
答して複数のワード線が同時に駆動されるため、その駆
動されたワード線に接続されたフローティングゲート型
メモリセルのデータのみを同時に消去することができ
る。その結果、データ消去に必要な時間が短縮される。
【０１９１】請求項２１に係る半導体集積回路装置用半
製品によれば、複数の半導体チップに共通接続された第
１のテスト配線がダイシング領域に形成されているた
め、第１の配線の１箇所に外部テスト信号を与えると、
半導体ウエハ上の複数の半導体チップを同時にテストす
ることができる。
【０１９２】請求項２２に係る半導体集積回路装置用半
製品によれば、請求項２１の効果に加えて、半導体チッ
プごとにテストクロック信号を内部的に生成するタイマ
回路が設けられているため、半導体チップごとに独立し
て加速試験を行なうことができる。
【０１９３】請求項２３に係る半導体集積回路装置用半
製品によれば、請求項２１の効果に加えて、標準的に内
蔵されたタイマ回路がテスト用のクロック信号を発生す
るためにも流用されているため、テストだけのために必
要な回路の占有面積を低減することができる。
【０１９４】請求項２４に係る半導体集積回路装置用半
製品によれば、請求項２１の効果に加えて、半導体チッ
プごとに外部クロックを分周することによりテストクロ
ック信号を発生する分周回路が設けられているため、立
上がりおよび立下がり時間の長い外部クロック信号が与
えられても分周によってテストクロック信号の立上がり
および立下がり時間は短くなる。
【０１９５】請求項２５に係る半導体集積回路装置用半
製品によれば、請求項２１の効果に加えて、リフレッシ
ュ用に標準的に内蔵されたタイマ回路およびアドレスカ
ウンタ回路がテスト用に流用されているため、テストだ
けに必要な回路の占有面積が低減される。
【図面の簡単な説明】
【図１】 この発明の実施例１によるＤＲＡＭの全体構
成を示すブロック図である。
【図２】 図１中のメモリセルアレイ、センスアンプ
列、入出力回路などの一部を具体的に示すブロック図で
ある。
【図３】 図１中のメモリセルアレイの具体的な構成を
示す回路図である。
【図４】 図２および３に示された１つのメモリセルの
構造を示す断面図である。
【図５】 図１中のマルチセレクションパッドおよびマ
ルチセレクション信号発生回路の具体的な構成を示す回
路図である。
【図６】 図１中の行デコーダ１２の具体的な構成を示
すブロック図である。
【図７】 図６中の行プリデコーダとともに１つのワー
ドドライバの構成を具体的に示すブロック図である。
【図８】 図６および７中の行プリデコーダの具体的な
構成を示す回路図である。
【図９】 図６中の複数の行デコーダユニットの具体的
な構成を示す回路図である。
【図１０】 図１〜９に示されたＤＲＡＭの動作を示す
タイミング図である。
【図１１】 この発明の実施例２によるＤＲＡＭにおけ
る行プリデコーダの具体的な構成を示す回路図である。
【図１２】 図１１中の２つのマルチセレクション信号
を生成するための回路を示すブロック図である。
【図１３】 図１１および１２に示された実施例２にお
いてワード線がグループごとに分割的に駆動される様子
を示す説明図である。
【図１４】 この発明の実施例３によるＤＲＡＭにおけ
る要部構成を示すブロック図である。
【図１５】 図１４に示されたＤＲＡＭによる動作の一
例を示すタイミング図である。
【図１６】 図１４に示されたＤＲＡＭによる動作の他
の例を示すタイミング図である。
【図１７】 この発明の実施例４によるＤＲＡＭの要部
構成を示すブロック図である。
【図１８】 図１７に示されたＤＲＡＭによる動作を示
すタイミング図である。
【図１９】 この発明の実施例５によるＤＲＡＭの要部
構成を示すブロック図である。
【図２０】 図１９に示されたＤＲＡＭによる動作を示
すタイミング図である。
【図２１】 この発明の実施例６によるＤＲＡＭの要部
構成を示すブロック図である。
【図２２】 図２１中のビット線側の切替回路およびセ
レクタの具体的な構成を示す回路図である。
【図２３】 図２１中のセルプレート側の切替回路およ
びセレクタの具体的な構成を示す回路図である。
【図２４】 この発明の実施例７によるＤＲＡＭの要部
構成を示すブロック図である。
【図２５】 図２４に示されたＤＲＡＭによる動作を示
すタイミング図である。
【図２６】 図２４中の昇圧電源パッドを有していない
半導体チップをウエハ状態で同時にテストする様子を示
す説明図である。
【図２７】 図２６に示された半導体チップをウエハ状
態でテストするのに用いられるプローブカードを示す平
面図である。
【図２８】 この発明の実施例８によるＤＲＡＭの要部
構成を示す説明図である。
【図２９】 この発明の実施例９によるフラッシュメモ
リ装置の要部構成を示す説明図である。
【図３０】 この発明の実施例１０による半導体集積回
路装置用半製品を示す平面図である。
【図３１】 図３０中の半導体チップおよびダイシング
領域を詳細に示す説明図である。
【図３２】 この発明の実施例１１による半導体集積回
路装置用半製品の要部を示す説明図である。
【図３３】 図３２に示された半導体集積回路装置用半
製品のためのテスト動作を示すタイミング図である。
【図３４】 この発明の実施例１２による半導体集積回
路装置用半製品の要部を示す説明図である。
【図３５】 図３４に示された半導体集積回路装置用半
製品のためのテスト動作を示すタイミング図である。
【図３６】 この発明の実施例１３による半導体集積回
路装置用半製品における１つの半導体チップの要部構成
を示すブロック図である。
【図３７】 この発明の実施例１４による半導体集積回
路装置用半製品の要部を示す説明図である。
【図３８】 図３７に示された半導体集積回路装置用半
製品のためのテスト動作を示すタイミング図である。
【図３９】 従来のＤＲＡＭにおける行プリデコーダ、
ワードドライバおよびメモリセルの構成を示すブロック
図である。
【図４０】 図３９中の行プリデコーダの具体的な構成
を示す回路図である。
【図４１】 「ＩＥＤＭ９３，ＤＩＧＥＳＴ Ｐ６３９
〜６４２」中の図３に示されたＤＲＡＭの構成を示すブ
ロック図である。
【図４２】 半導体ウエハ上に複数の半導体チップが形
成された従来の半導体集積回路装置用半製品を示す平面
図である。
【図４３】 図４２に示された半導体チップをウエハ上
でテストするためのプローブカードを示す平面図であ
る。
【符号の説明】
１０ 半導体基板、１１ メモリセルアレイ、１２ 行
デコーダ、２０，４１マルチセレクションパッド、２１
マルチセレクション信号発生回路、ＢＬ，／ＢＬ ビ
ット線、ＷＬ ワード線、１１１ メモリセル、１１２
アクセストランジスタ、１１３ セルキャパシタ、１
１４ ストレージノード、１１５ セルプレート、２２
ビット線プリチャージ電位発生器、２３ ビット線イ
コライズ回路、１２１ 行プリデコーダ、ＲＤ１〜ＲＤ
ｎ 行デコーダユニット、１２２ プリデコード信号
線、ＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ
１〜ＷＤｎ４ ワードドライバ、２４，２７ テストパ
ッド、２５，２８，３７，３８，４３，４４，４８，５
１ セレクタ、２６ セルプレート電位発生器、２９，
３０ 切替回路、３４ マルチセレクション検出回路、
３９ 電源パッド、４０ 接地パッド、４２ 昇圧電源
パッド、５０ 基板電位発生器、５２ ソース線、５３
フローティングゲート型メモリセル、７０ 半導体ウ
エハ、７１半導体チップ、７１１ 内部タイマ、７２１
〜７２５ テスト配線、７１２ １／ｎ分周回路、７１
４ リフレッシュタイマ、７１８ アドレスカウンタ、
７１９ セルフリフレッシュ制御回路。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 通常モードおよびテストモードを有する
    半導体記憶装置であって、 複数のワード線、 前記ワード線と交差する複数のビット線、 前記ワード線および前記ビット線の交点に対応して設け
    られ、各々が対応するワード線およびビット線に接続さ
    れる複数のメモリセル、 前記ワード線に対応して設けられ、各々が対応するワー
    ド線を駆動する複数の駆動手段、および前記通常モード
    では外部から与えられる行アドレス信号に応答して前記
    駆動手段の１つを選択的に活性化するとともに、前記テ
    ストモードでは所定のマルチセレクション信号に応答し
    て前記行アドレス信号にかかわらず前記駆動手段の２つ
    以上を活性化する活性化手段を備えた半導体記憶装置。
  2. 【請求項２】 前記テストモードでは外部から与えられ
    る制御信号および前記マルチセレクション信号に応答し
    て前記行アドレス信号にかかわらず前記駆動手段の２つ
    以上を活性化するよう前記活性化手段を制御する制御手
    段をさらに備えたことを特徴とする請求項１に記載の半
    導体記憶装置。
  3. 【請求項３】 前記活性化手段は、 前記通常モードでは前記行アドレス信号をプリデコード
    することによりプリデコード信号のうちいずれかを活性
    化するとともに、前記テストモードでは前記マルチセレ
    クション信号に応答して前記プリデコード信号のすべて
    を活性化するプリデコーダ、および前記プリデコーダに
    接続され、前記複数のプリデコード信号がそれぞれ与え
    られる複数のプリデコード信号線を含み、 前記駆動手段の各々は、 前記プリデコード信号線のいずれかに接続され、その接
    続されたプリデコード信号線のプリデコード信号に応答
    して対応するワード線を駆動するワードドライバを含む
    ことを特徴とする請求項１に記載の半導体記憶装置。
  4. 【請求項４】 前記プリデコーダは、 各々が前記行アドレス信号およびそれと相補的な行アド
    レス信号のうち一方を受ける複数の第１の論理ゲート、
    および前記第１の論理ゲートに対応して設けられ、各々
    が前記マルチセレクション信号および対応する第１の論
    理ゲートの出力信号を受けて対応するプリデコード信号
    を出力する複数の第２の論理ゲートを含むことを特徴と
    する請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記ビット線のためのプリチャージ電位
    を発生するプリチャージ電位発生手段、および第１の制
    御信号の不活性時に前記プリチャージ電位発生手段から
    の前記プリチャージ電位を前記ビット線に供給するとと
    もに、前記第１の制御信号の活性時に外部から与えられ
    る第２の制御信号に応答して所定の第１のテスト電位を
    前記ビット線に供給する第１の電位供給手段をさらに備
    えたことを特徴とする請求項１に記載の半導体記憶装
    置。
  6. 【請求項６】 前記ビット線のためのプリチャージ電位
    を発生するプリチャージ電位発生手段、および前記マル
    チセレクション信号の不活性時に前記プリチャージ電位
    発生手段からの前記プリチャージ電位を前記ビット線に
    供給するとともに、前記マルチセレクション信号の活性
    時に外部から与えられる制御信号に応答して所定の第１
    のテスト電位を前記ビット線に供給する第１の電位供給
    手段をさらに備えたことを特徴とする請求項１に記載の
    半導体記憶装置。
  7. 【請求項７】 前記第１のテスト電位が外部から供給さ
    れる第１のテストパッドをさらに備えたことを特徴とす
    る請求項６に記載の半導体記憶装置。
  8. 【請求項８】 前記メモリセルのセルプレートのための
    セルプレート電位を発生するセルプレート電位発生手
    段、および前記マルチセレクション信号の不活性時に前
    記セルプレート電位発生手段からの前記セルプレート電
    位を前記メモリセルのセルプレートに供給するととも
    に、前記マルチセレクション信号の活性時に前記制御信
    号に応答して前記第１のテスト電位と異なる所定の第２
    のテスト電位を前記メモリセルのセルプレートに供給す
    る第２の電位供給手段をさらに備えたことを特徴とする
    請求項６に記載の半導体記憶装置。
  9. 【請求項９】 前記第１の電位供給手段は、前記マルチ
    セレクション信号の活性時において、前記制御信号が第
    １の論理レベルのとき前記第１のテスト電位を前記ビッ
    ト線に供給し、前記制御信号が第２の論理レベルのとき
    前記第２のテスト電位と等しい所定の第３のテスト電位
    を前記ビット線に供給し、 前記第２の電位供給手段は、前記マルチセレクション信
    号の活性時において、前記制御信号が第１の論理レベル
    のとき前記第２のテスト電位を前記メモリセルのセルプ
    レートに供給し、前記制御信号が第２の論理レベルのと
    き前記第１のテスト電位と等しい所定の第４のテスト電
    位を前記メモリセルのセルプレートに供給することを特
    徴とする請求項８に記載の半導体記憶装置。
  10. 【請求項１０】 前記メモリセルのセルプレートのため
    のセルプレート電位を発生するセルプレート電位発生手
    段、および前記マルチセレクション信号の不活性時に前
    記セルプレート電位発生手段からの前記セルプレート電
    位を前記メモリセルのセルプレートに供給するととも
    に、前記マルチセレクション信号の活性時に外部から与
    えられる制御信号に応答して所定の第２のテスト電位を
    前記メモリセルのセルプレートに供給する第２の電位供
    給手段をさらに備えたことを特徴とする請求項１に記載
    の半導体記憶装置。
  11. 【請求項１１】 前記第２のテスト電位が外部から供給
    される第２のテストパッドをさらに備えたことを特徴と
    する請求項１０に記載の半導体記憶装置。
  12. 【請求項１２】 外部から与えられる複数の制御信号の
    所定タイミングに応答して前記マルチセレクション信号
    を発生するマルチセレクション信号発生手段をさらに備
    えたことを特徴とする請求項１に記載の半導体記憶装
    置。
  13. 【請求項１３】 前記マルチセレクション信号が外部か
    ら与えられるマルチセレクションパッドをさらに備えた
    ことを特徴とする請求項１に記載の半導体記憶装置。
  14. 【請求項１４】 前記マルチセレクションパッドに与え
    られた前記マルチセレクション信号が第１のレベルか、
    前記第１のレベルよりも高い第２のレベルか、または前
    記第２のレベルよりも高い第３のレベルかを判定するレ
    ベル判定手段、 前記ビット線のためのプリチャージ電位を発生するプリ
    チャージ電位発生手段、 前記マルチセレクション信号が前記第１のレベルである
    と前記レベル判定手段によって判定されたとき前記プリ
    チャージ電位発生手段からの前記プリチャージ電位を前
    記ビット線に供給し、前記マルチセレクション信号が前
    記第２のレベルであると前記レベル判定手段によって判
    定されたとき所定の第１のテスト電位を前記ビット線に
    供給し、かつ前記マルチセレクション信号が前記第３の
    レベルであると前記レベル判定手段によって判定された
    とき所定の第２のテスト電位を前記ビット線に供給する
    第１の電位供給手段、 前記メモリセルのセルプレートのためのセルプレート電
    位を発生するセルプレート電位発生手段、および前記マ
    ルチセレクション信号が前記第１のレベルであると前記
    レベル判定手段によって判定されたとき前記セルプレー
    ト電位発生手段からの前記セルプレート電位を前記メモ
    リセルのセルプレートに供給し、前記マルチセレクショ
    ン信号が前記第２のレベルであると前記レベル判定手段
    によって判定されたとき前記第２のテスト電位を前記メ
    モリセルのセルプレートに供給し、前記マルチセレクシ
    ョン信号が前記第３のレベルであると前記レベル判定手
    段によって判定されたとき前記第１のテスト電位を前記
    メモリセルのセルプレートに供給する第２の電位供給手
    段をさらに備えたことを特徴とする請求項１３に記載の
    半導体記憶装置。
  15. 【請求項１５】 電源電位よりも高い内部昇圧電位を発
    生する昇圧電位発生手段、および前記マルチセレクショ
    ン信号に応答して前記昇圧電位発生手段からの前記内部
    昇圧電位および所定のテスト電位を前記駆動手段に選択
    的に供給するワード線駆動電位供給手段をさらに備え、 前記駆動手段の各々は、前記対応するワード線を駆動す
    るためにその供給された電位を前記対応するワード線に
    供給することを特徴とする請求項１に記載の半導体記憶
    装置。
  16. 【請求項１６】 前記ワード線駆動電位供給手段に接続
    され、前記内部昇圧電位に等しい外部昇圧電位が前記テ
    スト電位として外部から供給される昇圧電源パッドをさ
    らに備えたことを特徴とする請求項１５に記載の半導体
    記憶装置。
  17. 【請求項１７】 前記ワード線駆動電位供給手段は、前
    記テスト電位として前記電源電位を前記駆動手段に供給
    することを特徴とする請求項１５に記載の半導体記憶装
    置。
  18. 【請求項１８】 通常モードおよびテストモードを有す
    る半導体記憶装置であって、 各々が複数のワード線を含む複数のワード線グループ、 前記ワード線と交差する複数のビット線、 前記ワード線および前記ビット線の交点に対応して設け
    られ、各々が対応するワード線およびビット線に接続さ
    れる複数のメモリセル、 前記ワード線に対応して設けられ、各々が対応するワー
    ド線を駆動する複数の駆動手段、および前記通常モード
    では外部から与えられる行アドレス信号に応答して前記
    駆動手段の１つを選択的に活性化するとともに、前記テ
    ストモードでは前記ワード線グループに対応して与えら
    れる複数のマルチセレクション信号に応答して前記ワー
    ド線グループの１つに対応する駆動手段のすべてを活性
    化する活性化手段を備えた半導体記憶装置。
  19. 【請求項１９】 通常モードおよびテストモードを有す
    る半導体記憶装置であって、 半導体基板、 前記半導体基板上に形成される複数のワード線、 前記半導体基板上に前記ワード線と交差して形成される
    複数のビット線、 前記ワード線および前記ビット線の交点に対応して設け
    られ、各々が、前記半導体基板上に形成されセルプレー
    トおよびストレージノードを有しデータを蓄積するため
    のセルキャパシタと、前記半導体基板上に形成され対応
    するワード線に接続されるゲート電極、前記半導体基板
    中に形成され対応するビット線に接続される一方ソース
    ／ドレイン領域、および前記半導体基板中に形成され前
    記セルキャパシタのストレージノードに接続される他方
    ソース／ドレイン領域を有するアクセストランジスタと
    を含む複数のメモリセル、 前記ワード線に対応して設けられ、各々が対応するワー
    ド線を駆動する複数の駆動手段、 前記通常モードでは外部から与えられる行アドレス信号
    に応答して前記駆動手段の１つを選択的に活性化すると
    ともに、前記テストモードでは所定のマルチセレクショ
    ン信号に応答して前記行アドレス信号にかかわらず前記
    駆動手段の２つ以上を活性化する活性化手段、 前記マルチセレクション信号に応答して所定の基板電位
    および所定の第１のテスト電位を前記半導体基板に選択
    的に供給する基板電位供給手段、 前記セルプレートのためのセルプレート電位を発生する
    セルプレート電位発生手段、および前記マルチセレクシ
    ョン信号に応答して前記セルプレート電位発生手段から
    の前記セルプレート電位および所定の第２のテスト電位
    を前記セルプレートに選択的に供給するセルプレート電
    位供給手段を備えた半導体記憶装置。
  20. 【請求項２０】 通常モードおよびデータ消去モードを
    有する不揮発性半導体記憶装置であって、 複数のワード線、 前記ワード線と交差する複数のソース線、 前記ワード線および前記ソース線の交点に対応して設け
    られ、各々が対応するワード線およびソース線に接続さ
    れる複数のフローティングゲート型メモリセル、 前記ワード線に対応して設けられ、各々が対応するワー
    ド線を駆動する複数の駆動手段、および前記通常モード
    では外部から与えられる行アドレス信号に応答して前記
    駆動手段の１つを選択的に活性化するとともに、前記デ
    ータ消去モードでは所定のマルチセレクション信号に応
    答して前記行アドレス信号にかかわらず前記駆動手段の
    ２つ以上を活性化する活性化手段を備えた半導体記憶装
    置。
  21. 【請求項２１】 半導体ウエハ、 前記半導体ウエハに形成され外部から与えられる外部テ
    スト信号に応答してテストモードとなる複数の半導体チ
    ップ、および前記半導体ウエハ上であって前記複数の半
    導体チップ以外の領域に形成され前記複数の半導体チッ
    プに共通接続され、前記外部テスト信号が与えられる第
    １のテスト配線を備えた半導体集積回路装置用半製品。
  22. 【請求項２２】 前記半導体チップの各々は、 所定の動作を行なう機能回路、 前記第１の配線に接続され、前記外部テスト信号に応答
    して所定周期を有するテストクロック信号を発生するタ
    イマ回路、および前記タイマ回路からの前記テストクロ
    ック信号に応答して前記機能回路をテストするテスト手
    段を含むことを特徴とする請求項２１に記載の半導体集
    積回路装置用半製品。
  23. 【請求項２３】 前記半導体チップの各々は、 所定の制御信号および前記外部テスト信号のうち一方に
    応答して所定周期を有するクロック信号を発生するタイ
    マ回路、 前記タイマ回路からの前記クロック信号に応答して所定
    の動作を行なう機能回路、 前記外部テスト信号に応答して前記タイマ回路からの前
    記クロック信号を選択する選択手段、および前記選択手
    段によって選択された前記クロック信号に応答して前記
    機能回路をテストするテスト手段を含むことを特徴とす
    る請求項２１に記載の半導体集積回路装置用半製品。
  24. 【請求項２４】 前記半導体ウエハ上であって前記複数
    の半導体チップ以外の領域に形成され前記複数の半導体
    チップに共通接続され、外部クロック信号が外部から与
    えられる第２の配線をさらに備え、 前記半導体チップの各々は、 所定の動作を行なう機能回路、 前記第２の配線に接続され、前記外部クロック信号を分
    周することによりテストクロック信号を発生する分周回
    路、および前記分周回路からの前記テストクロック信号
    に応答して前記機能回路をテストするテスト手段を含む
    ことを特徴とする請求項２１に記載の半導体集積回路装
    置用半製品。
  25. 【請求項２５】 前記半導体チップの各々は、 データの読出および書込が可能なダイナミックメモリ回
    路、 所定の制御信号および前記外部テスト信号のうち一方に
    応答して所定周期を有するクロック信号を発生するタイ
    マ回路、 前記タイマ回路からの前記クロック信号に応答してアド
    レス信号を発生するアドレスカウンタ回路、 前記アドレスカウンタ回路からの前記アドレス信号に応
    答して前記ダイナミックメモリ回路をリフレッシュする
    リフレッシュ手段、 前記外部テスト信号に応答して前記タイマ回路からの前
    記クロック信号を選択する選択手段、および前記アドレ
    スカウンタ回路からの前記アドレス信号および前記選択
    手段によって選択された前記クロック信号に応答して前
    記ダイナミックメモリ回路をテストするテスト手段を含
    むことを特徴とする請求項２１に記載の半導体集積回路
    装置用半製品。
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