本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成図である。
MRAMデバイス1は、各々が行列状に配置されたMTJメモリセルMCを有するメモリブロックMB0〜MBn−1を備える。各メモリブロックMBにおいて、MTJメモリセルMCの行にそれぞれ対応して複数のワード線WLおよび複数のデジット線DLが配置される。また、MTJメモリセルMCの列に対応してビット線が配置される。
MRAMデバイス1は、さらにロウデコーダ100と、コラムデコーダ200と、ビット線選択回路300と、アンプ600とを備える。
ロウデコーダ100は、アドレス信号によって示されるロウアドレスRAに応じて、行選択を実行する。コラムデコーダ200は、アドレス信号によって示されるコラムアドレスCAに応じて、各メモリブロックMBにおける列選択を実行する。
ビット線選択回路300は、データ読出時においてコラムデコーダ200の列選択指示に応じて各メモリブロックMBに含まれるビット線を選択し、アンプ600に読み出された信号を出力する。アンプ600は、ビット線選択回路300から出力された信号を増幅して読出データRDATAとして出力する。
MRAMデバイス1は、さらにビット線電流制御回路400および410と、電流源500および501とを備える。ビット線電流制御回路400および410は、データ書込においてコラムデコーダ200の列選択指示に応じて各メモリブロックMBに含まれるビット線に対して書込データWTDATAに応じた電流を供給する。すなわちデータ書込においてビット線に流すデータ書込電流は、電流源500および501からそれぞれビット線電流制御回路400および410に供給される。
MRAMデバイス1は、さらにDL/WLドライバ帯DWDG0〜DWDGn(以下、総称して、DL/WLドライバ帯DWDGとも称する)を備える。DL/WLドライバ帯DWDG0は、メモリブロックMB0に隣接して設けられ、DL/WLドライバ帯DWDG1〜DWDGn−1は、メモリブロックMB0〜MBn−1の間の領域にそれぞれ設けられ、DL/WLドライバ帯DWDGnは、メモリブロックMBn−1に隣接して設けられる。
具体的には、ロウデコーダ100の行選択結果およびコラムデコーダ200の列選択結果を反映したブロック選択信号DLBS<n−1:0>およびデジット線プルダウン信号DLDE<n:1>に基づいて各DL/WLドライバ帯DWDGが活性化される。なお、以下においては、ブロック選択信号DLBS<n−1:0>は、ブロック選択信号DLBS0〜DLBSn−1を総括的に表記したものである。また、デジット線プルダウン信号DLDE<n:1>は、デジット線プルダウン信号DLDE1〜DLDEnを総括的に表記したものである。
図2は、本発明の実施の形態1に従う各メモリブロックMBの両側に配置された行選択系回路の概念図である。
図2を参照して、各メモリブロックMBにおけるx行目(x:自然数)のデジット線を駆動するデジット線ドライバDLDR0〜DLDRn(以下、総括してデジット線ドライバDLDRとも称する)がデジット線DL0<x>〜DLn−1<x>を介して直列に設けられている。各デジット線ドライバDLDRは、各DL/WLドライバ帯DWDGに含まれる。なお、デジット線DL0<x>の符号<x>は、各メモリブロックMB内の行数を表しており、ここでは、x行目であることを示す。また、以下においては、デジット線DL0<x>〜DLn−1<x>を単にデジット線DL0〜DLn−1とも表記する、総称してデジット線DLとも称する。
また、ロウデコーダ100は、ライトイネーブルWEおよびロウアドレスRAに応じて行選択を実行し、行選択結果に応じてx行目の行選択線DLSEL<x>を「H」レベルに活性化させる。なお、行選択線DLSEL<x>は、単に行選択線DLSELとも称する。
また、デジット線ドライバDLDR0〜DLDRnは、ブロック選択信号DLBS0〜DLBSn−1(以下、総称して、ブロック選択信号DLBSとも称する)およびデジット線プルダウン信号DLDE1〜DLDEn(以下、総称して、デジット線プルダウン信号DLDEとも称する)の制御信号の入力をそれぞれ受ける。なお、ブロック選択信号DLBS0〜DLBSn−1およびデジット線プルダウン信号DLDE1〜DLDEnの符号の末尾の数字は、デジット線ドライバDLDR0〜DLDRnの符号の数字にそれぞれ対応して入力される信号であることを示す。たとえば、ブロック選択信号DLBS2は、デジット線ドライバDLDR2に入力される信号であることを示す。
始端のデジット線ドライバDLDR0は、NAND回路ND0と、PチャンネルMOSトランジスタPT0とを含む。NAND回路ND0は、行選択線DLSELに伝達された信号とブロック選択信号DLBS0との入力を受けてNAND論理演算結果を出力する。PチャンネルMOSトランジスタPT0は、NAND回路ND0の出力信号に応じて電源電圧VCCとデジット線DL0とを電気的に結合する。
デジット線ドライバDLDR1〜DLDRn−1の回路構成については同様であるのでここではデジット線ドライバDLDR1について代表的に説明する。
デジット線ドライバDLDR1は、前段のデジット線DL0の電圧レベル信号とブロック選択信号DLBS1とのNAND論理演算結果を出力するNAND回路ND1と、NAND回路ND1の論理演算結果に応じて電源電圧VCCとデジット線DL1とを電気的に結合するためのPチャンネルMOSトランジスタPT1とを有する。また、デジット線プルダウン信号DLDE1の入力に応じて前段のデジット線DL0を接地電圧GNDにプルダウンするNチャンネルMOSトランジスタNT1をさらに有する。他のデジット線ドライバDLDR2〜DLDRn−1についても同様であり、その詳細な説明は繰り返さない。なお、PチャンネルMOSトランジスタPT0〜PTn−1は、電源電圧VCCとデジット線DL0〜DLn−1とをそれぞれ電気的に結合するドライバトランジスタとも称する。
終端のデジット線ドライバDLDRnは、デジット線プルダウン信号DLDEnの入力を受けて前段のメモリブロックMBn−1のデジット線DLn−1を接地電圧GNDにプルダウンするNチャンネルMOSトランジスタNTnを有する。
図3は、データ書込時にコラムデコーダ200がメモリブロックMBのいずれか1つを選択した場合において設定されるブロック選択信号DLBSおよびデジット線プルダウン信号DLDEの対応関係を示す真理値表である。
図3には、各メモリブロックMB0〜MBn−1の選択に応じてコラムデコーダ200が生成するブロック選択信号DLBSおよびデジット線プルダウン信号DLDEの組み合わせが示されている。ブロック選択信号DLBSおよびデジット線プルダウン信号DLDEは、デジット線と電源電圧VCCおよび接地電圧GNDとの間の接続を制御する信号である。具体的には、「H」レベルであるブロック選択信号DLBSに応答して対応するデジット線は、電源電圧VCCと電気的に結合される。一方、「H」レベルであるデジット線プルダウン信号DLDEに応答して前段のデジット線は、接地電圧GNDと電気的に結合される。
一例として、コラムデコーダ200がメモリブロックMB1を選択した場合にデジット線DL1にデータ書込電流を流す場合について説明する。
図4は、図3の真理値表を用いて選択メモリブロックMB1のデジット線DL1にデータ書込電流を流す場合のタイミングチャート図である。
図3および図4を参照して、時刻t1までのスタンバイ時においてロウデコーダ100と接続される行選択線DLSELは、データ書込指示信号であるライトイネーブルWEおよびロウアドレスRAがともに「L」レベルであるため「L」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号DLBSは、「L」レベルに設定される。したがって、各デジット線ドライバDLDRに含まれるPチャンネルMOSトランジスタPT0〜PTn−1は、オフ状態である。各デジット線プルダウン信号DLDEは、「H」レベルであるため、各デジット線ドライバDLDRに含まれるNチャンネルMOSトランジスタNT1〜NTnのそれぞれがオン状態となっており、各デジット線DLは、接地電圧GND(「L」レベル)と電気的に結合されている。
時刻t1においてメモリブロックMB1が選択された場合、コラムデコーダ200は、ブロック選択信号DLBS0およびDLBS1を「H」レベルに設定する。また、ブロック選択信号DLBS2〜DLBSn−1を「L」レベルに設定する。また、デジット線プルダウン信号DLDE1を「L」レベルに設定し、デジット線プルダウン信号DLDE2〜DLDEnを「H」レベルに設定する。
次に時刻t2において、ロウデコーダ100は、ライトイネーブルWEおよびロウアドレスRAの行選択結果に基づいて行選択線DLSELを「H」レベルに活性化させる。ブロック選択信号DLBS0およびDLBS1は、「H」レベルであるためデジット線DL0およびDL1は、活性化されて電源電圧VCCと電気的に結合され「H」レベルに充電される。
ここで、デジット線プルダウン信号DLDE2が「H」レベルであるため、デジット線ドライバDLDR2に含まれるNチャンネルMOSトランジスタNT2は、デジット線DL1を接地電圧GNDにプルダウンする。これにしたがって、デジット線DL1において電源電圧VCCと接地電圧GNDとの間に電流経路が形成され、デジット線DL1にデータ書込電流が流れる。すなわちメモリブロックMB1においてデータ書込を実行することができる。
尚、デジット線プルダウン信号DLDE3〜DLDEnは、全て「H」レベルでありデジット線DL2〜DLn−1は、すべて接地電圧GNDと電気的に結合され「L」レベルに設定される。すなわち、本発明の実施の形態1に従う構成では、本来データ書込電流を流すためのデジット線DLをロウデコーダ100の行選択結果を伝達する信号線として用いている。
これにより、メモリブロック毎にアドレスデコーダを配置することなく、あるいは、行選択結果を伝達するための行選択線DLSELを各メモリブロックMB共通の配線として設けることなく、選択されたメモリブロックに対応するデジット線DLのみにデータ書込電流を流すことができる。
このような構成により、アドレスデコーダの配置による面積の増大を防止し、行選択線の配置に伴う配線層の増加を防ぐことによる製造プロセスの煩雑化を回避した上で、メモリアレイサイズの大きなMRAMデバイスを分割した場合においてもデータ書込に必要なデータ書込電流を選択磁性体メモリセルに対して十分に流すことができる。
なお、上記においては、NAND回路の論理演算結果に応じて電源電圧VCCとデジット線DLとを電気的に接続するPチャンネルMOSトランジスタおよび接地電圧GNDとデジット線DLとを電気的に接続するNチャンネルMOSトランジスタを含むデジット線ドライバDLDRの構成について説明してきたが、このトランジスタの極性を入れ替え、かつNAND回路をNOR回路に置換し、ブロック選択信号DLBSおよびデジット線プルダウン信号DLDEの入力信号の電圧レベルの論理関係をそれぞれ反転させた構成とした場合においても本発明の動作を同様に実行することが可能である。なお、かかる場合においては、行選択線DLSELは、「L」レベルで活性化されるものとする。
(実施の形態2)
図5は、本発明の実施の形態2に従うMRAMデバイス1に含まれる行選択系回路の概念図である。
本発明の実施の形態2は、行選択線を各メモリブロックMB共通に設けることなく分割された各メモリブロックMBに含まれるワード線を活性化させることを目的とする。
図5を参照して、各メモリブロックMBにおけるx行目(x:自然数)のデジット線およびワード線を駆動するデジットワード線ドライバDWDR0〜DWDRn(以下、単に、デジットワード線ドライバDWDRとも称する)がデジット線DL0<x>〜DLn−1<x>を介して直列に設けられている。
デジットワード線ドライバDWDRは、デジット線ドライバDLDRと比較してさらにAND回路を含む点で異なる。
具体的には、デジットワード線ドライバDWDR0は、デジット線ドライバDLDR0と比較してAND回路AD0をさらに含み、AND回路AD0は、行選択線DLSELに伝達された信号およびデータ読出指示信号であるリード信号RDの入力によるAND論理演算結果に応じてワード線WL0を活性化させる。また、他のデジットワード線ドライバDWDR1〜DWDRn−1は、それぞれ同様の構成であり、代表的にデジットワード線ドライバDWDR1について説明する。デジットワード線ドライバDWDR1は、デジット線ドライバDLDR1と比較してAND回路AD1をさらに含み、AND回路AD1は、前段のメモリブロックMB0のデジット線DL0に伝達された信号およびデータ読出指示信号であるリード信号RDの入力を受けてAND論理演算結果に応じてワード線WL1を活性化させる。
また、ロウデコーダ100は、データ読出指示信号であるリード信号RDの入力をさらに受ける。
図6は、データ読出時にコラムデコーダ200が生成するブロック選択信号DLBSおよびデジット線プルダウン信号DLDEの対応関係を示す真理値表である。
図6を参照して、データ読出時においてメモリブロックMB0〜MBn−1のいずれが選択される場合においてもコラムデコーダ200が生成する各ブロック選択信号DLBSおよび各デジット線プルダウン信号DLDEは、それぞれ「H」レベルおよび「L」レベルに設定される。
一例として、データ読出において、メモリブロックMB1を選択した場合について説明する。
図7は、図6の真理値表を用いてデータ読出において、メモリブロックMB1を選択した場合のタイミングチャート図である。
図6および図7を参照して、時刻t3までのスタンバイ時においてロウデコーダ100と接続される行選択線DLSELは、データ読出指示信号であるリード信号RDおよびロウアドレスRAがともに「L」レベルであるため「L」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号DLBSは、「L」レベルに設定される。したがって、各デジット線ドライバDLDRに含まれるPチャンネルMOSトランジスタPT0〜PTn−1は、オフ状態である。なお、データ読出時であるためデータ書込時に入力されるライトイネーブルWEは、「L」レベルである。各デジット線プルダウン信号DLDEは、「H」レベルであり、各デジット線ドライバDLDRに含まれるNチャンネルMOSトランジスタNT1〜NTnのそれぞれがオン状態となっており、各デジット線DLは、接地電圧GND(「L」レベル)と電気的に結合されている。
時刻t3においてメモリブロックMB1が選択された場合、コラムデコーダ200は、ブロック選択信号DLBS0〜DLBSn−1を「H」レベルに設定する。また、デジット線プルダウン信号DLDE1〜DLDEnを「L」レベルに設定する。
次に時刻t4において、ロウデコーダ100は、リード信号RDおよびロウアドレスRAの行選択結果に基づいて行選択線DLSELを「H」レベルに活性化させる。ブロック選択信号DLBS0〜DLBSn−1は、「H」レベルであるためデジット線DL0〜DLn−1は、活性化されて電源電圧VCCと電気的に結合され「H」レベルに充電される。
ここで、各デジットワード線ドライバDWDR0〜DWDRn−1に含まれるAND回路AD0〜ADn−1は、電気的にそれぞれ結合している各デジット線DLに伝達される信号(「H」レベル)およびリード信号RD(「H」レベル)のAND論理演算結果に応じて対応するワード線WL0〜WLn−1を活性化させる(「H」レベル)。この全てのワード線WLの活性化に応じて選択されたメモリブロックMB1におけるデータ読出を実行することができる。
尚、デジット線プルダウン信号DLDE1〜DLDEnは、全て「L」レベルであり全てのデジット線DL0〜DLn−1は、データ読出における行選択結果を伝達する信号線として用いられる。
このような構成により、実施の形態1の効果に加えて、分割されたメモリブロック毎に配置されたワード線WLを選択するための行選択線の配置に伴う配線層の増加を防ぐことができ、製造プロセスの煩雑化を回避することができる。
(実施の形態2の変形例)
本発明の実施の形態2の変形例は、実施の形態2で説明したデータ読出時における消費電力を低減することを目的とする。
図8は、本発明の実施の形態2の変形例に従うMRAMデバイス1に含まれる行選択系回路の概念図である。
図8を参照して、図5の本発明の実施の形態2に従う行選択系回路と比較して、デジットワード線ドライバDWDR0〜DWDRnをデジットワード線ドライバDWDR♯0〜DWDR♯n(以下、総称して、デジットワード線ドライバDWDR#とも称する)のそれぞれに置換した点が異なる。その他の点は同様でありその詳細な説明は繰り返さない。なお、デジットワード線ドライバDWDRnとデジットワード線ドライバDWDR#nは、同一の構成である。
図9(a)は、デジットワード線ドライバDWDR♯0の回路構成図である。
デジットワード線ドライバDWDR♯0は、実施の形態2で説明したデジットワード線ドライバDWDR0と比較してさらにNAND回路NAD0およびPチャンネルMOSトランジスタPTT0を有する点で異なる。
NAND回路NAD0は、行選択線DLSELに伝達された信号およびリード信号RDの入力を受けてNAND論理演算結果をPチャンネルMOSトランジスタPTT0のゲートに伝達する。PチャンネルMOSトランジスタPTT0は、NAND回路NAD0から入力されるNAND論理演算結果に応じて活性化され電源電圧VCCとデジット線DL0とを電気的に結合させる。
図9(b)は、デジットワード線ドライバDWDR♯k(kは、1≦k≦n−1の関係を満たす自然数)の回路構成図である。
デジットワード線ドライバDWDR#kは、図9(a)で説明したのと同様に、各デジットワード線ドライバDWDRkと比較してNAND回路NADkおよびPチャンネルMOSトランジスタPTTkをさらに含む点で異なる。すなわち、デジットワード線ドライバDWDR#kにおいて、NAND回路NADkは、前段のメモリブロックMBに含まれるデジット線DLk−1に伝達された信号およびリード信号RD信号の論理演算結果に応じてPチャンネルMOSトランジスタPTTkを活性化し、電源電圧VCCとデジット線DLkとを電気的に結合させる。
ここで、上記のPチャンネルMOSトランジスタPTT0およびPTTkは、PチャンネルMOSトランジスタPT0およびPTkと比較して、電流駆動力の小さいすなわちチャネル幅の小さなトランジスタである。
図示しないが、データ読出時にコラムデコーダ200が生成するブロック選択信号DLBSおよびデジット線プルダウン信号DLDEは、全て「L」レベルに設定されるものとする。
一例として、データ読出において、メモリブロックMB1を選択した場合について説明する。
図8および図9を参照して、リード信号RD(「H」レベル)が入力された場合、ロウデコーダ100は、行選択線DLSELを「H」レベルに活性化させる。
デジットワード線ドライバDWDR#0は、行選択線DLSELに伝達された信号が「H」レベルであり、リード信号RDも「H」レベルであるためAND回路AD0がワード線WL0を活性化させる。さらに、NAND回路NAD0は、行選択線DLSELに伝達された信号およびリード信号RDの入力に応じてPチャンネルMOSトランジスタPTT0を活性化させる。PチャンネルMOSトランジスタPTT0の活性化に応じて行選択線DLSELに伝達された行選択結果がデジット線DL0に伝達される。
同様にデジットワード線ドライバDWDR#1は、デジット線DL0に伝達された信号(「H」レベル)およびリード信号RD(「H」レベル)の入力を受けてワード線WLを活性化させると共に、PチャンネルMOSトランジスタPTT1が活性化されてデジット線DL2に「H」レベルである行選択結果を伝達する。以下、他のデジットワード線ドライバDWDR#についても同様であり対応するワード線WLを活性化させると共に、対応するデジット線に対して行選択結果を順に伝達する。
尚、ブロック選択信号DLBSは、全て「L」レベルであるため各デジットワード線ドライバDWDR#kに含まれる各NAND回路NADkのNAND論理演算結果は、「H」レベルであり、各PチャンネルMOSトランジスタPTTkは活性化されない。
本発明の構成は、各デジットワード線ドライバDWDR#において電源電圧VCCとデジット線DLとを電気的に結合するドライバトランジスタを2つ設け、データ読出時およびデータ書込時に選択的にそれぞれを活性化させる構成である。したがって、本発明の構成により、データ読出時においては、データ書込時に必要なデータ書込電流を供給するチャネル幅の大きなPチャンネルMOSトランジスタを駆動する代わりに、チャネル幅の小さなPチャンネルMOSトランジスタを駆動することにより、実施の形態2の効果に加えて低消費電力化をさらに図ることができる。
(実施の形態3)
図10は、本発明の実施の形態3に従うMRAMデバイス1に含まれる行選択系回路の概念図である。
本発明の実施の形態3は、各メモリブロックMBに含まれるデジット線DLの本数と、各メモリブロックMBに含まれるワード線WLの本数が異なる場合の構成について説明する。
ここでは一例として、各メモリブロックにおいてワード線WLが2本のワード線に分割される場合について説明する。
図10を参照して、図5の実施の形態2に従う行選択系回路と比較して、ワード線ドライバWLDRをさらに備える点で異なる。
具体的には、上記のデジットワード線ドライバDWDR0〜DWDRnのうちの2つのデジットワード線ドライバDWDRの間にワード線WLを分割するようにワード線ドライバWLDR0〜WLDRn−1を設ける。なお、ワード線ドライバWLDRは、ワード線ドライバWLDR0〜WLDRn−1を総称したものである。
例えば、デジットワード線ドライバDWDR0およびDWDR1の間にワード線を分割して配置された、ワード線ドライバWLDR0について説明する。
図11は、ワード線ドライバWLDR0の回路図である。
図11を参照して、ワード線ドライバWLDR0は、AND回路ADD0を含む。AND回路ADD0は、デジット線DL0から伝達される信号およびリード信号RDの入力を受けてAND論理演算結果によりワード線WL1を活性化させる。このような回路配置を用いることによりワード線を分割して、簡易にワード線の本数をデジット線の本数と異ならせることが可能となる。
本構成により、実施の形態2と同様の効果を得ることができるとともに、各ワード線の配線長をより短くすることにより各ワード線の立ち上がり時間を短縮し、高速なデータ読出が可能となる。
本発明の実施の形態3は、上述した実施の形態2およびその変形例に対しても適用可能である。
(実施の形態4)
図12は、本発明の実施の形態4に従うMRAMデバイス1に含まれる行選択系回路の概念図である。
本発明の実施の形態4は、実施の形態2と異なりデータ読出時において選択されたメモリブロックMBに含まれるワード線WLのみを活性化させることにより消費電力を低減させることを目的とする。
図12を参照して、図5の本発明の実施の形態2に従う行選択系回路と比較して、デジットワード線ドライバDWDR0〜DWDRnをそれぞれデジットワード線ドライバDWDRI0〜DWDRInに置換した点が異なる。その他の点は同様であり、その詳細な説明は繰り返さない。なお、デジットワード線ドライバDWDRnとDWDRInとは同一の構成である。
図13(a)は、デジットワード線ドライバDWDRI0の回路図である。
デジットワード線ドライバDWDRI0は、デジットワード線ドライバDWDR0と比較してAND回路AD0に入力される信号がリード信号RDではなくワードブロック選択信号WLBS0が入力される点が異なる。すなわち、ワードブロック選択信号WLBS0に応じてワード線WL0が活性化される。
また、図13(b)は、デジットワード線ドライバDWDRIkの回路図である。この場合も上記と同様であり、デジットワード線ドライバDWDRIkは、ワードブロック選択信号WLBSkに応じてワード線WLkを活性化させる。
なお、ワードブロック選択信号WLBS0およびWLBSkを総称してワードブロック選択信号WLBSと称する。
図14は、データ読出時にコラムデコーダ200がメモリブロックMBのいずれか1つを選択した場合において設定されるブロック選択信号DLBSおよびデジット線プルダウン信号DLDEおよびワードブロック選択信号WLBSの対応関係を示す真理値表である。すなわち、図14を参照して、各メモリブロックMB0〜MBn−1の選択に応じてコラムデコーダ200が生成するブロック選択信号DLBSおよびデジット線プルダウン信号DLDEおよびワードブロック選択信号WLBSの組み合わせを示している。
一例として、メモリブロックMB1を選択した場合にワード線WL1を活性化させる場合について説明する。
図15は、図14の真理値表を用いて選択メモリブロックMB1のワード線WL1を活性化させる場合のタイミングチャート図である。
図14および図15を参照して、時刻t5までのスタンバイ時においてロウデコーダ100と接続される行選択線DLSELは、データ読出指示信号であるリード信号RDおよびロウアドレスRAがともに「L」レベルであるため「L」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号DLBSは、「L」レベルに設定される。したがって、各デジット線ドライバDLDRに含まれるPチャンネルMOSトランジスタPT0〜PTn−1は、オフ状態である。なお、データ読出時であるためデータ書込時に活性化されるライトイネーブルWEは、「L」レベルである。各デジット線プルダウン信号DLDEは、「H」レベルであり、各デジット線ドライバDLDRに含まれるNチャンネルMOSトランジスタNT1〜NTnのそれぞれがオン状態となっており、各デジット線DLは、接地電圧GND(「L」レベル)と電気的に結合されている。また、各ワードブロック選択信号WLBSは、「L」レベルに設定される。
時刻t5においてメモリブロックMB1が選択された場合、コラムデコーダ200は、ブロック選択信号DLBS0を「H」レベルに設定する。また、ブロック選択信号DLBS1〜DLBSn−1を「L」レベルに設定する。また、デジット線プルダウン信号DLDE1〜DLDEnを「L」レベルに設定する。
次に時刻t6において、ロウデコーダ100は、リード信号RDおよびロウアドレスRAの行選択結果に基づいて行選択線DLSELを「H」レベルに活性化させる。また、ワードブロック選択信号WLBS1が「H」レベルとなる。ブロック選択信号DLBS0は、「H」レベルであるためデジット線DL0は、活性化されて電源電圧VCCと電気的に結合され「H」レベルに充電される。
ここで、デジットワード線ドライバDWDR1に含まれるAND回路AD1は、電気的に結合されているデジット線DL0に伝達される信号(「H」レベル)およびワードブロック選択信号WLBS1(「H」レベル)のAND論理演算結果に応じて対応するワード線WL1を活性化させる(「H」レベル)。
このような回路構成をとることによりデータ読出時において選択されたメモリブロックMBに含まれるワード線のみを活性化させることにより消費電力をより低減させることが可能となる。
(実施の形態5)
本発明の実施の形態5は、テストモードにおいてデジット線等の配線間のプロセス不良等の検出等を実行するバーンイン試験を実行することを目的とする。
図16は、本発明の実施の形態5に従うMRAMデバイス1に含まれる行選択系回路の概念図である。
図16を参照して、図2の実施の形態1に従う行選択系回路と比較して、デジット線ドライバDLDR0をデジット線ドライバTDLDRに置換した点が異なる。すなわちデジット線ドライバTDLDRは、デジット線ドライバDLDR0と比較して、OR回路OR0をさらに含む点で異なる。
OR回路OR0は、行選択線DLSELに伝達された信号およびテストモードイネーブルTMEの入力を受けてそのOR論理演算結果をNAND回路ND0の入力側の一方に出力する。
本構成とすることによりロウデコーダ100の行選択結果にかかわらずテストモードイネーブルTMEの入力によりデジット線DLを活性化させることが可能となる。
図17は、テストモード時におけるコラムデコーダ200が生成するブロック選択信号DLBSおよびデジット線プルダウン信号DLDEの対応関係を示す真理値表である。
具体的には、テストモード時において、各ブロック選択信号DLBSおよび各デジット線プルダウン信号DLDEは、それぞれ「H」レベルおよび「L」レベルに設定される。
図18は、テストモードにおけるプロセス不良を検出する場合の各信号のタイミングチャート図である。
図17および図18を参照して、時刻t7までのスタンバイ時においてテストモードイネーブルTMEおよびライトイネーブルWEおよびロウアドレスRAは、ともに「L」レベルに設定される。また、各ブロック選択信号DLBSは、「L」レベルである。各デジット線プルダウン信号DLDEは、「H」レベルであり、各デジット線ドライバDLDRに含まれるNチャンネルMOSトランジスタNT1〜NTnのそれぞれがオン状態となっており、各デジット線DLは、接地電圧GND(「L」レベル)と電気的に結合されている。
時刻t7においてテストモードにおけるテストモードイネーブルTMEが入力された場合、コラムデコーダ200は、ブロック選択信号DLBS0〜DLBSn−1を「H」レベルに設定する。また、デジット線プルダウン信号DLDE1〜DLDEnを「L」レベルに設定する。
テストモード時において、テストモードイネーブルTMEおよびブロック選択信号DLBSに応じてデジット線DLを「H」レベルに活性化させる。すなわち、テストモードにおいては、テストモードイネーブルTMEの入力により列選択結果に係らず各行に配置された全てのデジット線DLが活性化される。
したがって、このような構成とすることにより、各行において、デジット線DLの配線とデジット線DL以外の信号線等との配線間のプロセス不良の検出ならびにデジット線DLと接続されているPチャンネルおよびNチャンネルMOSトランジスタの耐圧試験を一括して行なうことができる。
尚、ここでは、一例として実施の形態1の行選択系回路内のデジット線ドライバDLDR0にOR回路OR0をさらに設けた構成を示したが、実施の形態2および3および4に対しても同様に適用可能である。
(実施の形態5の変形例)
本発明の実施の形態5の変形例は、各行毎に配置されたデジット線DL間のプロセス不良の検出を図ることを目的とする。
図19は、MRAMデバイス1に含まれる本発明の実施の形態5の変形例に従う行選択系回路の概念図である。
図19を参照して、ここでは、奇数番目の行に対応するデジット線ドライバ群を示している。
図16の実施の形態5に従う行選択系回路と比較して、デジット線ドライバTDLDRをデジット線ドライバTDLDROに置換した点が異なる。すなわちデジット線ドライバTDLDROは、テストモード時において、テストモードイネーブルTMEODの入力を受けて活性化される。すなわち、奇数番目の行に対応する全てのデジット線ドライバ群が活性化される。
一方、偶数番目の行に対応するデジット線ドライバ群は、括弧内で示されるようにデジット線ドライバTDLDRをデジット線ドライバTDLDREに置換した点が異なる。すなわち、デジット線ドライバTDLDREは、テストモード時において、テストモードイネーブルTMEEVの入力を受けて活性化される。すなわち、偶数番目の行に対応する全てのデジット線ドライバ群が活性化させる。
このように偶数番目と奇数番目の行にそれぞれ対応してテストモードイネーブルTMEODおよびTMEEVのいずれか一方を入力することにより、偶数番目のデジット線および奇数番目のデジット線に対してストレスをそれぞれ独立に掛けることができ、バーンイン試験を実行して各行毎に配置されたデジット線相互間のプロセス不良の検出を一括して行なうことができる。
尚、ここでは、一例として実施の形態1の行選択系回路内のデジット線ドライバDLDR0にOR回路OR0をさらに設けた構成を示したが、実施の形態2および3および4に対しても同様に適用可能である。
(実施の形態6)
図20は、本発明の実施の形態6に従うMRAMデバイス2の全体構成図である。
実施の形態1〜5に従うMRAMデバイス1については、大容量メモリアレイにおいて、各メモリブロックに配置された各デジット線のデータ書込電流を十分に確保するためにデジット線を分割し、各デジット線毎にドライバを設けた構成について説明してきた。
以下の実施の形態においては、メモリアレイを複数のメモリブロックに分割した構成において、データ書込電流を十分に確保しつつデジット線を共有する場合について説明する。
図20を参照して、本発明の実施の形態6に従うMRAMデバイス2は、図1に示すMRAMデバイス1と比較して、DL/WLドライバ帯DWDG0〜DWDGnを置換して、ドライバ帯DRB0〜DRBnを配置した点が異なる。また、各ドライバ帯DRB0〜DRBn−1は、インバータ21を介するライトイネーブルWEの反転信号/WEに応じて制御され、最終段のドライバ帯DRBnは、インバータ21および21aを介するライトイネーブルWEに応じて制御される。また、ロウデコーダ100は、ライトイネーブルWEおよびリードイネーブルREの入力を受けるOR回路29のOR論理演算結果に応答して行選択結果を出力する。その他の構成については、図1のMRAMデバイス1で説明したのと同様であるのでその説明は繰返さない。
図21は、本発明の実施の形態6に従う行選択系回路の概念図である。
図21を参照して、デジット線DL<x>は、各メモリブロックMBで共有されるように配置される。初段のドライバ帯DRB0は、この共有されたデジット線DL<x>を駆動する。また、各メモリブロックMBにおけるワード線WLは、メモリブロックMB0〜MBn−1にそれぞれ対応して配置されたドライバ帯DRB0〜DRBn−1によって駆動される。
ドライバ帯DRB0は、インバータ20,25と、トランジスタ26と、NAND回路24とを含む。
トランジスタ26は、電源電圧VCCとデジット線DL<x>との間に配置され、インバータ20を介する行選択信号DSL<x>の反転信号/DSL<x>の入力を受けて、電源電圧VCCとデジット線DL<x>とを電気的に接続する。NAND回路24は、インバータ21を介するライトイネーブルWEの反転信号/WEとデジット線DL<x>の電圧信号との入力を受けてそのNAND論理演算結果をインバータ25に出力する。インバータ25は、NAND回路24の出力信号に応答してワード線WL0<x>を活性化させる。なおここでは、一例としてトランジスタ26は、PチャンネルMOSトランジスタとする。
対応するメモリブロックにおけるワード線WLを駆動するドライバ帯DRB1〜DRBn−1は、同じ構成であるので代表的にドライバ帯DRB1について説明する。
ドライバ帯DRB1は、NAND回路30と、インバータ31とを含む。
NAND回路30は、インバータ21を介するライトイネーブルWEの反転信号/WEとデジット線DL<x>の電圧信号との入力を受けてそのNAND論理演算結果をインバータ31に出力する。インバータ31は、NAND回路30の出力信号に応答してワード線WL1<x>を活性化させる。
ドライバ帯DRBnは、トランジスタ40を含む。トランジスタ40は、デジット線DL<x>と接地電圧GNDとの間に配置され、そのゲートはインバータ21および21aを介するライトイネーブルWEの入力を受ける。なおここでは、一例としてトランジスタ40は、NチャンネルMOSトランジスタとする。
図22のタイミングチャート図を用いて本発明の実施の形態6に従う行選択系回路の動作について説明する。
まず、データ書込について説明する。データ書込時においてロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T0において、ライトイネーブルWEが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。これに伴い、インバータ20を介する行選択信号DSL<x>の反転信号/DSL<x>は、「L」レベルに設定される。
これに伴い、トランジスタ26がオンし、電源電圧VCCとデジット線DL<x>の一端側とが電気的に結合される。また、ドライバ帯DRBnに含まれるトランジスタ40は、インバータ21および21aを介するライトイネーブルWE(「H」レベル)を受けてオンし、デジット線DL<x>の他端側と接地電圧GNDとを電気的に結合する。これによりデジット線DL<x>にデータ書込電流が供給され、データ書込が実行される。
データ読出について説明する。データ読出時である時刻T1において、リードイネーブルREは「H」レベルに設定される。一方、ライトイネーブルWEは、「L」レベルに設定される。したがって、終端回路であるドライバ帯DRBnに含まれるトランジスタ40はオフとなり、デジット線DL<x>の他端側と接地電圧GNDとが電気的に非接続状態(開放状態ともいう)となる。
時刻T1において、ロウデコーダ100に対して有効なロウアドレスRAが入力された場合、OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。これに伴い、インバータ20を介する行選択信号DSL<x>の反転信号/DSL<x>は、「L」レベルに設定される。したがって、トランジスタ26がオンし、デジット線DL<x>の一端側と電源電圧VCCとが電気的に結合される。これにより、デジット線DL<x>の電圧レベルは、他端側が開放状態であるため「H」レベルに設定される。
NAND回路24は、インバータ21を介するライトイネーブルWEの反転信号/WE(「H」レベル)とデジット線DL<x>の電圧レベル(「H」レベル)との入力を受けてそのNAND論理演算結果を「L」レベルとして出力する。これに応答して、インバータ25は、ワード線WL0<x>を活性化(「H」レベル)させる。
本発明の実施の形態6に従う行選択系回路の構成により、デジット線を各メモリブロックにおいて共有することにより、デジット線を駆動する回路を削減することができる。
また、データ読出時にワード線WLを活性化する際、データ書込時に電流線として用いられるデジット線DLを信号線として用いることにより、ワード線WLの活性化を指示する信号線を設ける必要がない。すなわち、信号線に相当する配線層増加に伴うレイアウトの増加を抑制することができ、MRAMデバイスの面積を縮小することができる。
なお、ここでは、メモリアレイを複数のメモリブロックに分割した構成において、デジット線DLをワード線WLの活性化を指示する信号線として用いる方式について説明したが、メモリブロックを分割しない構成においても同様に適用可能である。
(実施の形態7)
本発明の実施の形態7は、データ読出時に消費電力を低減する構成について説明する。
図23は、本発明の実施の形態7に従う行選択系回路の概念図である。
図23を参照して、本発明の実施の形態7に従う行選択系回路は、図21に示した実施の形態6に従う行選択系回路と比較して、ドライバ帯DRB0をDRB♯に置換した点が異なる。その他の点は同様であるのでその説明は繰返さない。
ドライバ帯DRB♯は、NAND回路22,23,24と、インバータ25と、トランジスタ26,27とを含む。
NAND回路22は、行選択信号DSL<x>とインバータ21を介するライトイネーブルWEの反転信号/WEとの入力を受けてそのNAND論理演算結果を読出選択信号DLR<x>として出力する。トランジスタ27は、電源電圧VCCとデジット線<x>との間に配置され、そのゲートは、読出選択信号DLR<x>の入力を受ける。NAND回路23は、ライトイネーブルWEと行選択信号DSL<x>との入力を受けてそのNAND論理演算結果を書込選択信号DLW<x>として出力する。トランジスタ26は、電源電圧VCCとデジット線DL<x>との間に配置され、そのゲートは、書込選択信号DLW<x>の入力を受ける。ワード線WLを駆動するNAND回路24およびインバータ25は、図21で示される接続関係と同様であるのでその説明は繰返さない。なおここでは、一例としてトランジスタ26および27はPチャンネルMOSトランジスタとする。また、トランジスタ27は、トランジスタ26よりもチャネル幅が狭い、すなわち電流駆動力が小さいトランジスタである。
図24のタイミングチャート図を用いて、本発明の実施の形態7に従う行選択系回路の動作について説明する。
データ書込について説明する。データ書込時においてロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T0において、ライトイネーブルWEが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。これに伴い、NAND回路23は、出力信号である書込選択信号DLW<x>を「L」レベルに設定する。もう一方のNAND回路22は、読出選択信号DLR<x>を「H」レベルに設定する。したがって、トランジスタ26がオンし、トランジスタ27はオフとなる。これに伴い、デジット線DL<x>の一端側と電源電圧VCCとがトランジスタ26により電気的に結合される。
また、終端回路であるドライバ帯DRBnは、ライトイネーブルWEに応答して、トランジスタ40をオンし、デジット線DL<x>の他端側と接地電圧GNDとを電気的に結合する。これに伴い、デジット線DL<x>に対してデータ書込電流が供給される。
次に、データ読出について説明する。データ読出時においては、リードイネーブルREは「H」レベルに設定される。また、ライトイネーブルWEは「L」レベルに設定される。これに伴い、上述したように終端回路であるドライバ帯DRBnは、ライトイネーブルWEに応答して、デジット線DLを開放状態に設定する。すなわち、上述したようにデジット線は信号線として作用する。時刻T1において、ロウデコーダ100に対して有効なロウアドレスRAが入力された場合、OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。これに伴い、NAND回路22は、読出選択信号DLR<x>を「L」レベルに設定する。したがって、トランジスタ27がオンし、電源電圧VCCとデジット線DL<x>とが電気的に結合される。
初段のドライバ帯DRB♯に含まれるNAND回路24は、ライトイネーブルWEの反転信号/WEとデジット線DL<x>の電圧信号との入力を受けてそのNAND論理演算結果をインバータ25に出力する。インバータ25は、NAND回路24の出力信号を反転してワード線WL0<x>を活性化させる。
この場合、NAND回路24の出力信号は、「L」レベルとなり、インバータ25によりワード線WL0<x>が活性化される。また、同様にして各メモリブロックWL1<x>〜WLn−1<x>にそれぞれ対応して配置されるドライバ帯DRB1〜DRBn−1は、対応するワード線WL1<x>〜WLn−1<x>をそれぞれ「H」レベルに活性化させる。
このようにして、データ書込時とデータ読出時において駆動するドライバトランジスタを切換える。すなわち、データ書込時には、電流駆動力の高いトランジスタ26をオンして、十分に確保されたデータ書込電流をデジット線に供給する。一方、データ読出時には、デジット線DLは電流線ではなく信号線として作用するため電流駆動力の小さなドライバトランジスタ27をオンする。
本構成とすることにより、データ書込時およびデータ読出時で動作するトランジスタを切替えることにより、消費電力を低減して全体としてデバイス全体の消費電力を低減することが可能となる。
(実施の形態7の変形例1)
図25は、本発明の実施の形態7の変形例1に従う行選択系回路の概念図である。
本発明の実施の形態7の変形例1に従う行選択系回路は、図23に示す行選択系回路と比較してドライバ帯DRB♯をドライバ帯DRB♯aに置換した点が異なる。
ドライバ帯DRB♯aは、NAND回路23,24と、インバータ25,28と、トランジスタ26,27とを含む。
ドライバ帯DRB♯aは、ドライバ帯DRB♯と比較して、トランジスタ27のゲートが、NAND回路の出力信号ではなく、インバータ28を介する行選択信号の反転信号DLE<x>の入力を受ける点で異なる。その他の点は同様であるのでその説明は繰り返さない。
図26のタイミングチャート図を用いて本発明の実施の形態7の変形例1に従う行選択系回路の動作について説明する。
データ書込について説明する。
データ書込時に、ロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T0において、ライトイネーブルWEが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。時刻T0において、ライトイネーブルWEが活性化されて「H」レベルに設定されると、NAND回路23は、そのNAND論理演算結果である書込選択信号DLW<x>を活性化し「L」レベルに設定する。これに応答してトランジスタ27は、電源電圧VCCとデジット線DL<x>とを電気的に結合する。また、トランジスタ27は、インバータ28を介する行選択信号DSL<x>の反転信号DLE<x>(「L」レベル)を受けてオンする。これにより、トランジスタ27は、電源電圧VCCとデジット線DL<x>とを電気的に結合する。したがって、データ書込時には2つのドライバトランジスタ26および27がともにオンするため十分な書込電流をデジット線DL<x>に供給することが可能となる。
次に、データ読出について説明する。
データ読出時に、ロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T1において、リードネーブルREが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。一方、ライトイネーブルWEは「L」レベルに設定されるため、NAND回路23の出力信号である書込選択信号DLW<x>は、「H」レベルに設定される。一方、行選択信号DSL<x>の反転信号DLE<x>は、インバータ28により「L」レベルに設定される。
したがって、データ読出時には、トランジスタ27のみがオンし、電源電圧VCCとデジット線DL<x>とを電気的に結合させる。
本発明の実施の形態7の変形例1に従う行選択系回路の構成により、データ書込時には2つのドライバトランジスタをともにオンすることにより十分な書込電流をデジット線に供給することが可能となる。また、データ読出時には電流駆動力の低いトランジスタのみをオンすることにより消費電力を低減することができる。
(実施の形態7の変形例2)
図27は、本発明の実施の形態7の変形例2に従う行選択系回路の概念図である。
本発明の実施の形態7の変形例2に従う行選択系回路は、図23に示す行選択系回路と比較して、各メモリブロックMBに対応するワード線WLを駆動するドライバを除くとともに、各メモリブロックにおいて、ワード線を共有し、共有のデジット線と配線を用いて電気的に結合した点が異なる。
図28のタイミングチャート図を用いて、本発明の実施の形態7の変形例2に従う行選択系回路の動作について説明する。
データ書込について説明する。データ書込時に、ロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T0において、ライトイネーブルWEが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。また、NAND回路23は、書込選択信号DLW<x>を「L」レベルに設定する。したがって、上述したように、トランジスタ26がオンし、電源電圧VCCとデジット線DL<x>とが電気的に結合され、データ書込電流がデジット線DL<x>に供給される。
また、ワード線WL<x>は、デジット線DL<x>と電気的に結合された状態であり、その電位レベルは中間電位に設定される。したがって、ワード線WL<x>と電気的に結合された各メモリセルMCのトランジスタはオンすることはなく、データの読出は実行されない。
次にデータ読出について説明する。ロウデコーダ100に有効なロウアドレスRAが入力される。次に、時刻T1において、リードネーブルREが「H」レベルになる。OR回路29のOR論理演算結果(「H」レベル)と有効なロウアドレスRAに基づいてロウデコーダ100は、行選択信号DSL<x>を「H」レベルに設定する。また、上述したように、ライトイネーブルWEが「L」レベルとなるためデジット線の他端側は開放状態となる。すなわち、デジット線は信号線として作用する。NAND回路22は、行選択信号DSL<x>(「H」レベル)およびライトイネーブルWEの反転信号/WE(「H」レベル)に応答して読出選択信号DLR<x>を「L」レベルに設定する。これに伴い、ドライバトランジスタ27がオンし、電源電圧VCCとデジット線DL<x>とが電気的に結合される。したがって、デジット線と電気的に結合されたワード線WL<x>は、活性化され「H」レベルに設定される。これにより選択メモリセルに対してデータ読出が実行される。
したがって、本発明の実施の形態7の変形例2の構成の如く、配線を用いてデジット線とワード線を直接電気的に結合させることにより、さらにワード線を駆動する回路の部品点数を削減することができ、レイアウト面積を縮小することができる。
(実施の形態8)
上記の実施の形態6,7およびその変形例においては、デジット線およびワード線を駆動する回路の部品点数を削減する構成について説明してきた。
本発明の実施の形態8においては、MTJメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。
図29は、本発明の実施の形態8に従う行選択系回路の概念図である。
図29を参照して、この行選択系回路は、ロウデコーダ100と、図20に示すドライバ帯DRB0と置換され、メモリセル行にそれぞれ対応して設けられたデジット線DL<0>〜DL<x>を駆動するドライバ帯TDRBと、ドライバ帯DRBnとを含む。また、メモリセル列に対応してビット線BLが配置され、ビット線電流制御回路400および410によってビット線BLを制御する。
なお、ワード線WLを駆動する回路は図21で説明した構成と同様であるが本実施の形態においては省略する。
ドライバ帯TDRBは、デジット線DL<0>〜DL<x>にそれぞれ対応して設けられるドライバユニットDRU0〜DRU<x>(以下、総称して、ドライバユニットDRUとも称する)を含む。
各ドライバユニットDRU<0>〜DRU<x>は、同様の構成であるのでここでは代表的にドライバユニットDRU<0>について説明する。
ドライバユニットDRU<0>は、NAND回路50,51と、トランジスタ52,53とを含む。
NAND回路51は、行選択信号DSL<0>と、ライトイネーブルWEとの入力を受けてそのNAND論理演算結果をトランジスタ53のゲートに出力する。NAND回路50は、ライトイネーブルWEとテストモードイネーブルTMEとの入力を受けてそのNAND論理演算結果をトランジスタ52のゲートに出力する。トランジスタ52は、電源電圧VCCとデジット線DL<0>との間に配置され、そのゲートはNAND回路50の出力信号である制御信号DLT<0>の入力を受ける。トランジスタ53は、電源電圧VCCとデジット線DL<0>との間に配置され、そのゲートはNAND回路53の出力信号である書込選択信号DLW<0>の入力を受ける。ここで、一例としてトランジスタ52,53は、PチャンネルMOSトランジスタとする。また、トランジスタ52は、トランジスタ53よりも電流駆動力が小さいトランジスタとする。
図30のタイミングチャート図を用いて、本発明の実施の形態8に従う行選択系回路のデータ書込について説明する。
通常動作時においては、テストモードイネーブルTMEは「L」レベルに設定されている。データ書込時において、ロウデコーダ100は、ロウアドレスRAの入力に応答して行選択信号DSL<x>を「H」レベルに設定する。時刻T0において、ライトイネーブルWEが「H」レベルとなり、選択的にドライバユニットDRUが活性化される。たとえば、一例として行選択信号DSL<0>がロウアドレスRAに応じて「H」レベルになったとする。そうすると、NAND回路31は、ライトイネーブルWEおよび行選択信号DSL<0>に応じて書込選択信号DLW<0>を「L」レベルに設定する。これに伴い、トランジスタ31がオンし、電源電圧VCCとデジット線DL<0>とが電気的に結合される。
また、最終段のドライバ帯DRBnは、上述したようにライトイネーブルWEによって各デジット線DLの他端側と接地電圧GNDとを電気的に結合する。これにより選択されたデジット線DL<0>に対して書込電流が供給される。
次にテストモードについて説明する。時刻T1においてテストモードイネーブルTMEは「H」レベルに設定される。またライトイネーブルWEも「H」レベルに設定される。これに伴い、たとえばドライバユニットDRU0におけるNAND回路50は、テストモードイネーブルTME(「H」レベル)およびライトイネーブルWE(「H」レベル)に応じて制御信号DLT<0>を「L」レベルに設定する。これにより、トランジスタ52がオンし、電源電圧VCCとデジット線DL<0>とが電気的に結合される。他のドライバユニットDRUについても同様に、電源電圧VCCとデジット線DL<x>とが電気的に結合される。そうすると、テストモードでオンするトランジスタは、通常のドライバトランジスタよりもサイズが小さいため、各デジット線DLに対して流れるデータ書込電流Iptは、通常動作時のデータ書込電流に比して少ない。
この状態において、ビット線電流制御回路400および410を用いて選択ビット線BLに対してデータ書込電流を供給する。
ここで、各デジット線に流れる正規のデータ書込電流は、ビット線を流れるデータ書込電流との組合せによって図24に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部MTJに印加可能なレベルに設定される。一方、テストモードにおける中間的なデータ書込電流Iptとビット線を流れる正規のデータ書込電流との組合せによって磁気トンネル接合部MTJに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるようにデータ書込電流Iptのレベルが調整される。
このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Iptを流し、各MTJメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各MTJメモリセルにおけるデータ誤書込に対する耐性をテストする。すなわちメモリセルのディスターブ特性の強弱をテストする。
そうすると、ディスターブ特性が弱いメモリセルは、上記ディスターブ試験により保持データを反転してしまう。これにより、ディスターブ特性の弱い不良メモリセルを検出することができる。
本発明の実施の形態8の構成により同一列のメモリセルに対して並列にデータ書込電流Iptを流し、各MTJメモリセルにおけるディスターブ試験を実行することができるため、テスト時間を短縮することができる。
(実施の形態8の変形例)
図31は、本発明の実施の形態8の変形例に従う行選択系回路の概念図である。
本発明の実施の形態8の変形例に従う行選択系回路は、図29に示す行選択系回路と比較して、外部電源電圧の供給を受ける外部パッドPD0をさらに備えた点が異なる。
図31を参照して、一例としてドライバ帯TDRBに含まれるドライバユニットDRU0は、テスト時において、外部から調整可能である電圧の供給を受ける外部パッドPD0とデジット線DL<x>とを電気的に結合する。他のドライバユニットについても同様である。
したがって、本発明の実施の形態8の変形例に従う行選択系回路の構成によりテスト時において外部パッドからテスト用の電源電圧を供給することにより、各デジット線DLに流すデータ書込電流Iptの電流量を調整することができる。
これに伴い、データ書込電流Iptの微調整を施すことによりさらに精度の高いディスターブ試験を実行することが可能となる。
(実施の形態9)
本発明の実施の形態9においては、デジット線DLおよびデジット線DL間の配線不良を効率的にテストするバーンイン試験にも対応可能な回路構成について説明する。
図32は、本発明の実施の形態9に従う行選択系回路の概念図である。
図32を参照して、この行選択系回路は、ロウデコーダ100と、図20に示すドライバ帯DRV0と置換されるドライバ帯DRVBと、外部パッドPD1,PD2とを含む。なお、図20に示される終端回路であるドライバ帯DRVnは除去される。なお、ワード線を駆動するドライバ帯DRV1〜DRVn−1については図21で説明した構成と同様の構成であるが本実施の形態においては省略する。
ロウデコーダ100は、ロウアドレスRAとライトイネーブルWEとの入力を受けて行選択結果である行選択信号DSLをドライバ帯DRVBに出力する。ドライバ帯DRVBは、ロウデコーダ100からの行選択結果に応じて選択的にデジット線DL<0>〜DL<n>を電源電圧VCCと電気的に結合することによりデータ書込電流を供給する。
ドライバ帯DRVBは、インバータIV0〜IVnと、トランジスタTR0〜TRnとを含む。トランジスタTR0〜TRnは、デジット線DL<0>〜DL<n>にそれぞれ対応して電源電圧VCCとの間に設けられる。トランジスタTR0〜TRnのゲートは、インバータIV0〜IVnを介する行選択信号DSL<0>〜DSL<n>の入力を受ける。
ロウデコーダ100およびドライバ帯DRVBに配置された各回路等は、接地電圧GNDの供給を受ける共有の外部パッドPD1と電気的に結合されている。また、接地電圧GNDと電気的に結合される各デジット線DLの他端側は、外部パッドPD2と電気的に結合される。すなわち、各デジット線DLの他端側と電気的に結合される接地電圧GNDと、他の回路で用いられる接地電圧GNDとが2つの外部パッドを用いて独立に供給される。
図33のタイミングチャート図を用いて本発明の実施の形態9に従う行選択系回路の動作について説明する。
データ書込について説明する。ここでは代表的にデジット線DL<1>が選択された場合について説明する。
データ書込時に、時刻T0において、ロウデコーダ100は、有効なロウアドレスRAの入力および「H」レベルに設定されたライトイネーブルWEに応じて行選択結果である行選択信号DSL<1>を「H」レベルに設定する。行選択信号DSL<1>のインバータを介する反転信号/DSL<1>は「L」レベルに設定される。これに応答してトランジスタTR1は、電源電圧VCCとデジット線DL<1>とを電気的に結合する。また、通常時においては、外部パッドPD2は、接地電圧GNDと電気的に結合されている。これにより選択されたデジット線DL<1>に対してデータ書込電流が供給される。
次にテストモード時について説明する。テスト時においては、時刻T1において、外部パッドPD2に対して接地電圧GNDの代わりに高電圧の外部電源電圧が供給される。また、ロウデコーダ100には有効なロウアドレスRAは入力されず、ドライバ帯DRVBは非活性化状態である。各デジット線DLの他端側はすべて共有の外部パッドPD2と電気的に結合されているため各デジット線DLは、外部パッドPD2から高電圧が印加される。これによりデジット線DLに対して並列に高電圧を印加することができ、各デジット線の不良加速試験(いわゆるバーンイン試験)を実行することができる。また、並列的に各デジット線に対して高電圧を印加することが可能であるため不良加速試験を効率的にかつ短縮して実行することが可能となる。
尚、本実施の形態9の基礎例に従うバーンイン試験は、後述する本実施の形態9の変形例1および変形例2の構成においても同様に適用可能である。
(実施の形態9の変形例1)
図34は、本発明の実施の形態9の変形例1に従う行選択系回路の概念図である。
本発明の実施の形態9の変形例1に従う行選択系回路は、図32に示す行選択系回路と比較してドライバ帯DRVBをDRVB♯に置換した点が異なる。
ドライバ帯DRVB♯は、NOR回路NR0〜NRnと、トランジスタTR0〜TRnとを含む。
トランジスタTR0〜TRnのそれぞれのゲートは、NOR回路NR0〜NRnのそれぞれの出力信号を受ける。
NOR回路NRxは、対応する行選択信号DSL<x>とテストモードイネーブルTMEとの入力を受けてそのNOR論理演算結果を制御信号/DSL#としてトランジスタTRxに出力する。トランジスタTRxは、制御信号/DSL#に応じて電源電圧VCCと対応するデジット線DL<x>とを電気的に結合させる。他のNOR回路についても同様であるのでその説明は繰返さない。
図35のタイミングチャート図を用いて本発明の実施の形態9の変形例1に従う行選択系回路の動作について説明する。
通常動作時においては、テストモードイネーブルTMEは、「L」レベルに設定される。したがって、各NOR回路は、行選択信号DSLを反転するインバータとして機能する。したがって、データ書込については、上述した図33のタイミングチャート図と同様となるのでその説明は繰返さない。
テストモード時において、時刻T1においてテストモードイネーブルTMEは、「H」レベルに設定される。これに応答して制御信号/DSL#<0>〜/DSL#<n>は、全て「L」レベルに設定される。これに応答して、トランジスタTR0〜TRnが並列的にオンし、電源電圧VCCと各デジット線DL<0>〜TDL<n>とを電気的に結合する。また、この場合においてパッドPD2は、開放状態とする。
本構成とすることにより、外部パッドPD2についてテスト装置やテスト環境の制約により外部電源電圧を外部パッドに供給する構成が困難な場合においても簡易にテストを実行することができる。また、各デジット線に対してバーンイン試験を並列的に実行することができるため、試験時間を短縮することが可能となる。
なお、本実施の形態9の変形例1に従うバーンイン試験は、本実施の形態9の構成においても同様に適用可能である。
(実施の形態9の変形例2)
図36は、本発明の実施の形態9の変形例2に従う行選択系回路の概念図である。
図36を参照して、本発明の実施の形態9の変形例2に従う行選択系回路は、図34に示す行選択系回路と比較して、ドライバ帯DRVB♯をドライバ帯DRVBaに置換した点が異なる。また、外部パッドPD3,PD4をさらに設けた点が異なる。
本発明の実施の形態9の変形例2は、テスト時に偶数行目のデジット線と奇数行目のデジット線とを独立に制御することを目的とする。ドライバ帯DRVBaは、ドライバ帯DRVB♯と比較して、偶数行目に対応するNOR回路NR0,NR2,・・・に入力されるテストモードイネーブルと奇数行目に対応するNOR回路NR1,NR3,・・・に入力されるテストモードイネーブルとがそれぞれ独立である点で異なる。具体的には偶数行目に対応するNOR回路NR0,NR2,・・・についてはテストモードイネーブルTME_Eの入力を受ける。一方、奇数行目に対応するNOR回路NR1,NR3,・・・についてはテストモードイネーブルTME_Oの入力を受ける。
また、偶数行目のデジット線DL<0>,DL<2>,・・・の他端側は外部パッドPD4と電気的に結合される。一方、奇数行目に対応するデジット線DL<1>,DL<3>,・・・の他端側については外部パッドPD3と電気的に結合される。
図37のタイミングチャート図を用いて本発明の実施の形態9の変形例2に従う行選択系回路の動作について説明する。
データ書込については、図35で説明した実施の形態9の変形例1と同様であるのでその説明は繰返さない。
テスト時について説明する。時刻T1においてテストモードイネーブルTME_Oが「H」レベルに設定される。そうすると、これに応答してドライバ帯DRVBa内の奇数行目に対応するNOR回路NR1,NR3,・・・の出力信号は、「L」レベルに設定される。これに伴い、奇数行目に対応するトランジスタTR1,TR3,・・・がオンし奇数行目のデジット線DL<1>,DL<3>,・・・と電源電圧VCCとを電気的に結合する。また、外部パッドPD3は、開放状態に設定されている。これにより、奇数行目と偶数行目との間に電圧差を生じさせ、デジット線DL間の不良を検出することができる。
同様にして、時刻T2において、テストモードイネーブルTME_Eを「H」レベルに設定する。そうすると、同様に偶数行目のデジット線DL<0>,DL<2>,・・・と電源電圧VCCとが電気的に結合され、奇数行目と偶数行目との間に電圧差を生じさせ、デジット線DL間のプロセス不良等の検出をすることができる。
(実施の形態9の変形例3)
図38は、本発明の実施の形態9の変形例3に従う行選択系回路の概念図である。
本発明の実施の形態9の変形例3に従う行選択系回路は、図34に示す実施の形態9の変形例1の行選択系回路と比較して、外部パッドPD2の代わりに接続制御回路DRCTを設けた点が異なる。接続制御回路DRCTは、デジット線DL<0>〜DL<n>にそれぞれ対応して設けられ、接地電圧GNDとの間の電気的な接続を制御するトランジスタGT0〜GTnとを含む。ここでは、トランジスタGT0〜GTnは、一例としてNチャンネルMOSトランジスタとする。
各トランジスタGT0〜GTnのゲートは、インバータ60を介してテストモードイネーブルTMEの反転信号/TMEの入力を受ける。
図39のタイミングチャート図を用いて本発明の実施の形態9の変形例3に従う行選択系回路の動作について説明する。
データ書込については、上述した実施の形態9の変形例1と同様であるのでその説明は繰返さない。
テストモード時に、時刻T1においてテストモードイネーブルTMEが「H」レベルに設定される。これに応答してドライバ帯DRVB♯内に含まれる各トランジスタはオンし、対応するデジット線DLと電源電圧VCCとを電気的に結合する。一方、接続制御回路DRCTは、テストモードイネーブルTMEが「H」レベルとなるため、その反転信号の入力を受けて接地電圧GNDと対応するデジット線DLとの電気的な結合を非接続にする。
これにより、並列に各デジット線DLと電源電圧VCCとを電気的に結合してバーンイン試験を実行することができ、テスト時間を短縮することができる。
本発明の実施の形態9の変形例3の行選択系回路の構成により、外部バッドを用いることなくいわゆるバーンイン試験を実行することができ、外部パッドの数に制限があるデバイスにおいても汎用することができる。
(実施の形態9の変形例4)
図40は、本発明の実施の形態9の変形例4に従う行選択系回路の概念図である。
図40を参照して、本発明の実施の形態9の変形例4に従う行選択系回路は、接続制御回路DRCTをDRCTaに置換した点が異なる。
接続制御回路DRCTaは、トランジスタGTを含む。トランジスタGTは、各デジット線DLと接地電圧GNDとの電気的な接続を制御し、インバータ60を介するテストモードイネーブルTMEの反転信号/TMEの入力を受ける。
データ書込時およびテスト時における動作は上述したのと同様であるのでその説明は繰り返さない。
本構成とすることにより、接地電圧GNDとデジット線DLとの接続を制御するトランジスタを1つにすることができ回路の部品点数を削減することができる。
(実施の形態9の変形例5)
図41は、本発明の実施の形態9の変形例5に従う行選択系回路の概念図である。
図41を参照して、本発明の実施の形態9の変形例5に従う行選択系回路は、図36に示す行選択系回路と比較して、外部パッドPD3,PD4と置換して接続制御回路DRCT♯を設けた点が異なる。
接続制御回路DRCT♯は、デジット線DL<0>〜DL<n>にそれぞれ対応して設けられ、対応するデジット線と接地電圧GNDとの接続を制御するトランジスタGT0〜GTnを含む。
偶数行目のデジット線DL<0>,DL<2>,・・・に対応するトランジスタGT0,GT2,・・・のゲートはインバータ62を介するテストモードイネーブルTME_Eの反転信号/TME_Eの入力を受ける。一方、奇数行目のデジット線DL<1>,DL<3>,・・・に対応するトランジスタGT1,GT3のゲートについてはインバータ61を介するテストモードイネーブルTME_Oの反転信号/TME_Oの入力を受ける。
図42のタイミングチャート図を用いて本発明の実施の形態9の変形例5に従う行選択系回路の動作について説明する。
データ書込時については、上述した実施の形態9の変形例1と同様であるのでその説明は繰返さない。
次にテスト時について説明する。時刻T1においてテストモードイネーブルTME_Oを「H」レベルに設定する。これに応答して奇数行目のデジット線DLと電源電圧VCCとが電気的に結合される。これに伴い、偶数行目と奇数行目とのデジット線の間に電圧差が生じ、デジット線間の不良を検出することができる。
一方、時刻T2においてテストモードイネーブルTME_Eを「H」レベルに設定する。これに応答して偶数行目のデジット線DLと電源電圧VCCとが電気的に結合される。これに伴い、偶数行目と奇数行目とのデジット線間に電圧差が生じ、デジット線間の不良を検出することができる。
本発明の実施の形態9の変形例5の行選択系回路の構成により、外部バッドを用いることなくいわゆるバーンイン試験を実行することができ、外部パッドの数に制限があるデバイスにおいても汎用することができる。
(実施の形態9の変形例6)
図43は、本発明の実施の形態9の変形例6に従う行選択系回路の概念図である。
図43を参照して本発明の実施の形態9の変形例6に従う行選択系回路は、図41に示す行選択系回路と比較して、接続制御回路DRCT♯を接続制御回路DRCTa♯に置換した点が異なる。接続制御回路DRCTa♯は、トランジスタGTaとトランジスタGTbとを含む。
トランジスタGTaは、奇数行目のデジット線の他端側のそれぞれと接地電圧GNDとの間の接続を制御する。トランジスタGTbは、偶数行目のデジット線と接地電圧GNDとの間の電気的な接続を制御する。
トランジスタGTaは、インバータ61を介するテストモードイネーブルTME_Oの反転信号の入力を受けて奇数行目のデジット線と接地電圧GNDとの間の接続を制御する。また、トランジスタGTbは、インバータ62を介するテストモードイネーブルTME_Eの反転信号の入力を受けて偶数行目のデジット線と接地電圧GNDとの間の接続を制御する。
通常のデータ書込時およびテストモード時の動作については同様であるのでその説明は繰り返さない。
本発明の実施の形態9の変形例6に従う行選択系回路の構成により、上記の実施の形態9の変形例5よりもさらに部品点数を削減することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2,10 MRAMデバイス、100,110 ロウデコーダ、200 コラムデコーダ、300 ビット線選択回路、400,410 ビット線電流制御回路、500,501 電流源、600 アンプ。