JPH06325597A

JPH06325597A - 半導体記憶装置

Info

Publication number: JPH06325597A
Application number: JP5111334A
Authority: JP
Inventors: Noriaki Amano; 典昭天野; Hisakazu Kotani; 久和小谷; Kazuhiro Matsuyama; 和弘松山; Yoshiro Nakada; 義朗中田; Toshiaki Tsuji; 敏明辻; Hironori Akamatsu; 寛範赤松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-05-13
Filing date: 1993-05-13
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】バ−ンイン試験においてあらかじめチップ内
の全てのメモリセルトランジスタのゲ−ト酸化膜にスト
レスを加えるための時間を短縮する。【構成】複数のロウアドレス信号とバ−ンイン信号Ｂ
ＩＮを入力し、通常時は前記複数のロウアドレス信号か
ら選択されるワ−ド線のみを活性化し、かつバ−ンイン
試験時にバ−ンイン信号ＢＩＮが活性化した場合は前記
ワ−ド線の多重選択を行う機能を有するロウデコ−ダブ
ロック１１を有することにより、１度に複数のメモリセ
ルトランジスタのゲ−ト酸化膜にストレスを加えること
を特徴とする半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
半導体記憶装置における信頼性試験に関するものであ
る。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置の信頼性試
験の１つであるバーンイン試験では、あらかじめチップ
内のメモリセルトランジスタのゲ−ト酸化膜やメモリセ
ルキャパシタの容量酸化膜にある時間ストレスを加える
等した後、通常のＤＲＡＭの動作をするかの確認が行わ
れている。この試験により初期の段階で故障を見つけ出
すことができる。

【０００３】ＤＲＡＭ等の半導体記憶装置の信頼性試験
は、常に重要な地位を占めている。バ−ンイン試験は、
信頼性試験の１項目であり、あらかじめ、チップ内のメ
モリセルトランジスタのゲ−ト酸化膜や、メモリセルキ
ャパシタの容量酸化膜にストレスを加えた後、正常にＤ
ＲＡＭが動作するか確認する方法等をとっている。

【０００４】以下図面を参照しながら、上記した従来の
半導体記憶装置の一例について説明する。

【０００５】図２１は従来のＤＲＡＭのロウアドレス系
のデコード方式を示すものである。図２１において、Ａ
Ｘ０〜ＡＸｎはロウアドレス信号、ＷＬ０〜ＷＬｍはワ
ード線選択信号を示し、それぞれ、ロウデコーダブロッ
クの入力信号、出力信号となっている。また、図２２は
メモリセルを示す図である。図２２においてＷＬｉはワ
−ド線選択信号、ＢＩＴｊはビット線、ＣＤＬｊはコラ
ム線選択信号、Ｔｍｉｊはメモリセルトランジスタ、Ｃ
ｍｉｊはメモリセルキャパシタ、Ｔｃｊはコラムスイッ
チトランジスタである。メモリセルトランジスタＴｍｉ
ｊにおいて、ゲ−トはワ−ド線選択信号ＷＬｉと、ドレ
インはビット線ＢＩＴｊと、ソ−スはメモリセルキャパ
シタＣｍｉｊの一端と接続しており、メモリセルキャパ
シタＣｍｉｊの他端は所定の電源Ｖａに保たれている。
また、コラムスイッチトランジスタＴｃｊにおいて、ゲ
−トはコラム線選択信号ＣＤＬｊと、ソ−スはビット線
ＢＩＴｊと接続し、ドレインからデ−タＤＱｊが伝送さ
れる。

【０００６】以上のように構成された半導体記憶装置で
は、ロウアドレス信号ＡＸ０〜ＡＸｎより選択されたワ
−ド線のみ選択されるようになっている。

【０００７】バ−ンイン試験であらかじめ、チップ内の
全てのメモリセルトランジスタのゲ−ト酸化膜にストレ
スを加えるために、例えば１６ＭｂｉｔＤＲＡＭの４ｋ
リフレッシュ品では、前述の従来の構成で４ｋ回ワ−ド
線を選択する必要がある。さらに、あらかじめ図２２の
メモリセルキャパシタＣｍｉｊの容量酸化膜にもストレ
スを加えたい場合には、ワード線選択信号ＷＬｉが選択
（メモリセルトランジスタＴｍｉｊが導通）されている
間、コラム線選択信号ＣＤＬｊが選択（コラムスイッチ
トランジスタＴｃｊが導通）され、デ−タＤＱｊをメモ
リセルトランジスタＣｍｉｊの一端に書き込まなければ
ならない。前述のコラム線選択信号も複数あり、１回の
デ−タの書き込み動作において、コラム線選択信号は、
通常１本だけ選択される。チップ内の全てのメモリセル
キャパシタの容量酸化膜にストレスを加えるために、１
６ＭｂｉｔＤＲＡＭでは１６Ｍ回書き込み動作をする必
要がある。

【０００８】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、バ−ンイン試験であらかじめチップ内の
全てのメモリセルトランジスタのゲ−ト酸化膜にストレ
スを加えるために、４ｋリフレッシュでは４ｋ回ワ−ド
線を選択する必要があり、さらにチップ内の全てのメモ
リセルキャパシタの容量酸化膜にもストレスを加えたい
場合には、１本のワ−ド線において全てのコラム線選択
信号が選択されるまで繰り返し、その動作を全てのワ−
ド線において繰り返す必要がある（１６ＭｂｉｔＤＲＡ
Ｍでは１６Ｍ回の繰り返し）のでかなり時間を要してい
た。

【０００９】本発明は上記問題点に鑑み、バ−ンイン試
験であらかじめチップ内の全てのメモリセルトランジス
タのゲ−ト酸化膜にストレスを加えるための時間を短縮
する半導体記憶装置を提供するものである。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、バ−ンイン試験時、ワ
−ド線の多重選択を行うことにより、バ−ンイン試験
時、短時間でチップ内のメモリセルトランジスタのゲ−
ト酸化膜にストレスを加える手段を有することを特徴と
したものである。

【００１１】

【作用】本発明は上記した構成により、バ−ンイン試験
時に１度にワード線の多重選択が行われるので、バ−ン
イン試験であらかじめチップ内の全てのメモリセルトラ
ンジスタのゲ−ト酸化膜にストレスを加える時間を従来
よりも短縮できる。

【００１２】

【実施例】

（実施例１）以下本発明の実施例１の半導体記憶装置に
ついて図面を参照しながら説明する。図１は、本実施例
におけるＤＲＡＭのロウアドレス系のデコ−ド方式を示
す図である。図１において、ＡＸ０〜ＡＸｎはロウアド
レス信号、ＢＩＮはバ−ンイン信号（電位幅は接地電源
ＶＳＳの電位から電源ＶＣＣの電位）、ＶＸＢＩＮはバ
−ンイン信号（電位幅は接地電源ＶＳＳの電位から昇圧
された電源の電位）、ＶＰＰは外部から印加した昇圧さ
れた電源ＶＨを送る昇圧電源線、ＶＰＰＩＮＴはチップ
内部で発生された昇圧された電源を送る昇圧電源線、Ｗ
Ｌ０〜ＷＬｍはワ−ド線選択信号、ＶＨは昇圧された電
源（電源ＶＣＣの電位よりもＭＯＳトランジスタのしき
い値電圧の絶対値よりも高電位）である。ロウアドレス
信号ＡＸ０〜ＡＸｎ、バ−ンイン信号ＢＩＮ、バ−ンイ
ン信号ＶＸＢＩＮ、昇圧電源線ＶＰＰ、昇圧電源線ＶＰ
ＰＩＮＴはロウデコ−ダブロック１１の入力信号、ワ−
ド線選択信号ＷＬ０〜ＷＬｍはロウデコ−ダブロック１
１の出力信号となっている。昇圧電源線ＶＰＰ、昇圧電
源線ＶＰＰＩＮＴに送られる電源の電位は電源ＶＣＣの
電位よりもＭＯＳトランジスタのしきい値電圧の絶対値
よりも高い電位である。

【００１３】図２は、図１のロウデコ−ダブロックにつ
いて詳細図であり、ロウデコ−ダブロック１１の中にロ
ウデコ−ダサブブロック１２が所定数含まれている場合
を示す。図２において、ロウアドレス信号バス、ロウプ
リデコ−ド信号Ａはそれぞれロウプリデコ−ダ回路２１
の入力信号、出力信号で、バ−ンイン信号ＢＩＮはロウ
プリデコ−ダ回路２１の入力信号である。ロウプリデコ
−ド信号Ａ、ワ−ド線選択信号ＷＬはそれぞれロウデコ
−ダ回路２２の入力信号、出力信号である。あるロウプ
リデコ−ド信号Ａはロウプリデコ−ダ回路２１の出力信
号およびレベルシフタブロック２３の入力信号で、ロウ
プリデコ−ド信号Ｂはレベルシフタブロック２３の出力
信号およびロウデコ−ダ回路２２の入力信号となってい
る。昇圧電源線ＶＰＰＩＮＴ、昇圧電源線ＶＰＰ、バ−
ンイン信号ＶＸＢＩＮはレベルシフタブロック２３の入
力信号である。ロウアドレス信号バスＡ,Ｂは各々ロウ
アドレス信号の下位ビット及び上位ビットが入力され
る。

【００１４】図３ａ,ｂは、図２のロウプリデコ−ダ回
路２１の回路図を示したものである。図３ａにおいてＮ
ＡＮＤ３１,３２はＮＡＮＤ素子、ＩＮＶ３３はインバ
−タ素子である。信号ＩＮ０〜ＩＮｄ（図２ではロウア
ドレス信号バスに相当する）は、ＮＡＮＤ３１の入力信
号、バ−ンイン信号ＢＩＮはＩＮＶ３３の入力信号、信
号ＯＵＴ（図２ではロウプリデコ−ド信号Ａに相当す
る）はＮＡＮＤ３２の出力信号である。また、ＮＡＮＤ
３１の出力信号とＩＮＶ３３の出力信号がＮＡＮＤ３２
の入力信号となっている。

【００１５】次に、図３ａの回路動作を説明する。（表
１）に示すように、バ−ンイン信号ＢＩＮの電位がＬレ
ベルのとき（通常時）は、ロウアドレス信号の全ての電
位がＨレベル（選択アドレス）ならばロウプリデコ−ド
信号の電位はＨレベルで活性化し、ロウアドレス信号の
少なくとも１つが電位Ｌレベルならばロウプリデコ−ド
信号の電位はＬレベルとなる。バ−ンイン信号ＢＩＮの
電位がＨレベルで活性化したとき（バ−ンイン試験時）
は、ロウアドレス信号はすべて無視されロウプリデコ−
ド信号の電位はＨレベルで活性化される。

【００１６】

【表１】

【００１７】図３ｂにおいて、ＮＡＮＤ３１,３２、Ｉ
ＮＶ３３、信号ＩＮ０〜ＩＮｄ、ＯＵＴ、ＢＩＮは図３
ａの同記号と一致する。また、ＡＮＤ３４はＡＮＤ素
子、Ｎ１１はノ−ドである。信号ＩＮ０〜ＩＮｉ（ｉは
０〜ｄ−１）は、ＮＡＮＤ３１の入力信号、バ−ンイン
信号ＢＩＮはＩＮＶ３３の入力信号、信号ＯＵＴはＡＮ
Ｄ３４の出力信号である。また、ＮＡＮＤ３１の出力信
号とＩＮＶ３３の出力信号がＮＡＮＤ素子３２の入力信
号、ＮＡＮＤ３２の出力信号と信号ＩＮｉ₊₁〜ＩＮｄが
ＡＮＤ３４の入力信号である。

【００１８】次に、図３ｂの回路動作を説明する。（表
２）に示すように、ノ−ドＮ１１、ロウアドレス信号Ｉ
Ｎｉ₊₁〜ＩＮｄのすべての電位がＨレベルのときロウプ
リデコ−ド信号の電位はＨレベルで活性化され、ノ−ド
Ｎ１１、ロウアドレス信号ＩＮｉ₊₁〜ＩＮｄの少なくと
も１つが電位Ｌレベルのときロウプリデコ−ド信号の電
位はＬレベルとなる。ノードＮ１１は図３ａにおいて信
号ＯＵＴに相当することから、バ−ンイン信号ＢＩＮの
電位がＬレベルのとき（通常時）は、ロウアドレス信号
の全ての電位がＨレベル（選択アドレス）ならばロウプ
リデコ−ド信号の電位がＨレベルとなり活性化され、ロ
ウアドレス信号の少なくとも１つが電位Ｌレベルならば
ロウプリデコ−ド信号の電位はＬレベルとなる。バ−ン
イン信号の電位がＨレベルのとき（バ−ンイン試験時）
は、ロウアドレス信号ＩＮ０〜ＩＮｉは無視され、ロウ
アドレス信号ＩＮｉ₊₁〜ＩＮｄの全ての電位がＨレベル
ならばロウプリデコ−ド信号の電位がＨレベルとなり活
性化され、ロウアドレス信号ＩＮ０〜ＩＮｄの少なくと
も１つが電位Ｌレベルならばロウプリデコ−ド信号の電
位はＬレベルとなる。

【００１９】

【表２】

【００２０】図４ａはレベルシフタ回路２３の１例を示
すもので、図２のレベルシフタブロック２３中で用い
る。図４ａにおいて、ＴＰ４１〜４３はＰ形ＭＯＳトラ
ンジスタ、ＴＮ４４〜４６はＮ形ＭＯＳトランジスタ、
ＩＮＶ４７,４８はインバ−タ素子である。また、Ｎ１
２〜１５はノ−ドである。ＴＰ４１において、ゲ−トは
ノ−ドＮ１３とソ−スは昇圧電源線ＶＰＰＩＮＴとドレ
インはノ−ドＮ１２と接続し、ＴＰ４２において、ゲ−
トはノ−ドＮ１２とソ−スは昇圧電源線ＶＰＰＩＮＴと
ドレインはノ−ドＮ１３と接続し、ＴＰ４３において、
ゲ−トはノ−ドＮ１３とソ−スは昇圧電源線ＶＰＰＩＮ
Ｔとドレインは信号ＯＵＴと接続している。ＴＮ４４に
おいて、ゲ−トはノ−ドＮ１４とドレインはノ−ドＮ１
２とソ−スは接地電源ＶＳＳと接続し、ＴＮ４５におい
て、ゲ−トはノ−ドＮ１５とドレインはノ−ドＮ１３と
ソ−スは接地電源ＶＳＳと接続し、ＴＮ４６において、
ゲ−トはノ−ドＮ１３とドレインは信号ＯＵＴとソ−ス
は接地電源ＶＳＳと接続している。ＩＮＶ４７におい
て、入力端子は信号ＩＮと出力端子はノ−ドＮ１４と接
続し、ＩＮＶ４８において、入力端子はノ−ドＮ１４と
出力端子はノ−ドＮ１５と接続している。図４ｂに示す
ように、ＩＮＶ４７,４８中のＰ形ＭＯＳトランジスタ
のソ−スは電源ＶＣＣと接続している。

【００２１】次に図４の回路動作を説明する。信号ＩＮ
が接地電源ＶＳＳのときは、信号ＯＵＴには接地電源Ｖ
ＳＳの電位が、信号ＩＮが電源ＶＣＣのときは、レベル
変換して信号ＯＵＴには昇圧電源線ＶＰＰＩＮＴに送ら
れる昇圧された電源の電位が出力される。

【００２２】次に、ロウデコ−ダブロックの動作につい
て説明する。ここでは、ロウプリデコ−ダ回路２１には
図３ａの回路を用い、レベルシフタブロック２３の入力
信号であるロウプリデコ−ド信号Ａ（図２参照）と出力
信号であるロウプリデコ−ド信号Ｂ（図２参照）は、そ
れぞれ、図４のレベルシフタ回路の信号ＩＮと信号ＯＵ
Ｔに相当するものとする。

【００２３】通常時は複数のロウプリデコ−ダ回路２１
のうち所定のロウアドレスを入力とするロウプリデコ−
ダ回路の出力信号であるロウプリデコ−ド信号Ａのみ電
位Ｈレベルとなり活性化される。これにより、あるロウ
デコ−ダサブブロック１２の中のレベルシフタブロック
２３に入力しているロウプリデコ−ド信号ＡはＨレベル
で活性化し、他のロウデコ−ダサブブロック１２の中の
レベルシフタブロック２３に入力しているロウプリデコ
−ド信号ＡはＬレベルとなり、かつＨレベルに活性化さ
れたロウデコ−ダサブブロックの中ではあるロウデコ−
ダ回路に入力しているロウプリデコ−ド信号ＡのみＨレ
ベルで活性化する。ロウプリデコ−ド信号ＡのＨレベル
は電源ＶＣＣレベルであり、このときレベルシフタブロ
ック２３（この場合レベルシフタ回路となる）により昇
圧電源線ＶＰＰＩＮＴの電圧レベルとなってロウプリデ
コ−ド信号Ｂに送られる。さらに、ロウデコ−ダ回路２
２は入力信号であるロウプリデコ−ド信号Ａとロウプリ
デコ−ド信号Ｂが共にＨレベルで活性化した時ワ−ド線
選択信号が活性化され、ワ−ド線に昇圧電源線ＶＰＰＩ
ＮＴの電圧レベルを供給する機能を有しているので、あ
るロウデコ−ダサブブロック１２の中のあるロウデコ−
ダ回路２２の出力信号であるワ−ド線選択信号ＷＬのみ
活性化し選択される。

【００２４】バ−ンイン試験時はバ−ンイン信号ＢＩＮ
の電位がＨレベルで活性化されることにより全てのロウ
プリデコ−ダ回路２１の出力信号であるロウプリデコ−
ド信号Ａは活性化され、またロウプリデコ−ド信号Ｂも
電位Ｈレベルになるので、これにより、全てのロウデコ
−ダ回路の出力信号であるワ−ド線選択信号ＷＬは活性
化され、１回の動作でチップ内の全てのワ−ド線に昇圧
電源線ＶＰＰＩＮＴの電圧レベルが供給される。

【００２５】図５に各種信号の通常時及びバ−ンイン試
験時の波形を示す。通常時はバ−ンイン信号ＢＩＮの電
位はＬレベルのままで／ＲＡＳ信号のたち下がりで選択
されたワ−ド線のみ立ち上がる。バ−ンイン試験時はバ
−ンイン信号ＢＩＮの電位はＨレベルとなり、／ＲＡＳ
のたち下がりでチップ内の全てのワ−ド線が立ち上が
る。なお、バ−ンイン試験時、ロウプリデコ−ダ回路に
おいてバ−ンイン信号によりロウアドレスを無視するこ
とによりワ−ド線の多重選択を行ったが、次に別の方法
を説明する。

【００２６】図６はバ−ンイン試験時、ロウアドレス信
号を縮退させるロウアドレスバッファ回路の回路例を示
すものである。図６において、ＩＮＶ６１〜６４はイン
バ−タ素子、ＮＯＲ６５,６６はＮＯＲ素子である。ま
た、ＢＩＮは前述の同記号と一致する。ＩＮＶ６１にお
いて、入力端子は外部アドレス信号Ａと出力端子はＩＮ
Ｖ６２の入力端子及びＮＯＲ６６の入力端子と接続し、
ＩＮＶ６２において出力端子はＮＯＲ６５の入力端子と
接続し、ＩＮＶ６３において、入力端子はＮＯＲ素子６
５の出力端子と出力端子はロウアドレス信号ＡＸと接続
し、ＩＮＶ６４において、入力端子はＮＯＲ６６の出力
端子と出力端子はロウアドレス信号ＸＡＸと接続する。
また、バ−ンイン信号ＢＩＮはＮＯＲ６５の入力端子及
びＮＯＲ６６の入力端子と接続する。

【００２７】次に図６の動作について説明する。（表
３）に示すように通常時はバ−ンイン信号ＢＩＮの電位
はＬレベルより、ロウアドレス信号ＡＸ及びロウアドレ
ス信号ＸＡＸの電位は共に外部アドレス信号Ａの電位に
より決まり、バ−ンイン試験時バ−ンイン信号ＢＩＮの
電位はＨレベルで活性化されるので、ロウアドレス信号
ＡＸ及びロウアドレス信号ＸＡＸの電位は共に外部アド
レス信号Ａの電位によらずＨレベルで活性化する。バ−
ンイン試験時、全てのロウプリデコ−ダ回路（この場合
バ−ンイン信号ＢＩＮを入力信号としていない）に入力
されるロウアドレス信号がすべてＨレベルで活性化して
いるので、これにより全てのロウプリデコ−ド信号はＨ
レベルで活性化される。最終的にチップ内の全てのワ−
ド線は選択されることになる。

【００２８】

【表３】

【００２９】以上のように本実施例によれば、バ−ンイ
ン試験時、バ−ンイン信号によりワ−ド線の多重選択を
行う機能を有するロウデコ−ダブロックを持つことによ
り、バ−ンイン試験時、従来よりも短時間（１６Ｍｂｉ
ｔＤＲＡＭの４ｋリフレッシュ品で１／４ｋ程度に短
縮）でチップ内の全てのメモリセルトランジスタのゲ−
ト酸化膜にストレスを加えることができる。

【００３０】なお、図２の複数のロウプリデコ−ダ回路
はすべて同じとは限らず、例えば出力信号（ロウプリデ
コ−ド信号Ａ）がレベルシフタブロックの入力信号とな
るロウプリデコ−ダ回路の入力信号（ロウアドレス信
号）数と、出力信号（ロウプリデコ−ド信号Ａ）がロウ
デコ−ダ回路の入力信号となるロウプリデコ−ダ回路の
入力信号（ロウアドレス信号）数は異なってもよい。

【００３１】（実施例２）以下本発明の実施例２の半導
体記憶装置について図面を参照しながら説明する。図７
は、本実施例におけるＤＲＡＭのロウアドレス系のデコ
−ド方式、センスアンプ系、コラムアドレス系のデコ−
ド方式を示す図である。図７において、ＥＱはプリチャ
−ジ制御信号、ＳＥはセンスアンプ制御信号、ＶＰＲＥ
はプリチャ−ジ電源を送るプリチャ−ジ電源線、ＢＩＴ
０〜ＢＩＴｋはビット線、ＡＹ０〜ＡＹｇはコラムアド
レス信号、ＣＤＬ０〜ＣＤＬｈはコラム線選択信号であ
る。ＡＸ０〜ＡＸｎ、ＢＩＮ、ＶＸＢＩＮ、ＶＰＰ、Ｖ
ＰＰＩＮＴ、ＷＬ０〜ＷＬｍは図１の同記号と一致す
る。

【００３２】プリチャ−ジ制御信号ＥＱ、センスアンプ
制御信号ＳＥ、プリチャ−ジ電源線ＶＰＲＥ、バ−ンイ
ン信号ＢＩＮ、バ−ンイン信号ＶＸＢＩＮ、昇圧電源線
ＶＰＰＩＮＴ、コラム線選択信号ＣＤＬ０〜ＣＤＬｈは
センスアンプブロックの入力信号である。また、コラム
アドレス信号ＡＹ０〜ＡＹｇ、バ−ンイン信号ＢＩＮは
コラムデコ−ダブロックの入力信号、コラム線選択信号
ＣＤＬ０〜ＣＤＬｈはコラムデコ−ダブロックの出力信
号である。

【００３３】次に動作について説明する。このセンスア
ンプブロック７２はバ−ンイン試験時、バ−ンイン信号
ＢＩＮ、バ−ンイン信号ＶＸＢＩＮによりセンスアンプ
ブロックに接続している複数のビット線（複数のビット
線対）に所定の電位を供給する機能を有する。実施例１
で示したように、ロウデコ−ダブロック７１はバ−ンイ
ン試験時、１度に多数のワ−ド線を選択する機能をもっ
ているので、１度に多数のメモリセルキャパシタにビッ
ト線に供給した所定の電位を書き込むことができる。ロ
ウデコ−ダブロック７１がバ−ンイン試験時１度にチッ
プ内の全てのワ−ド線を選択する機能を有しているなら
ば、１度にチップ内の全てのメモリセルキャパシタにビ
ット線に供給した所定の電位を書き込むことができる。

【００３４】また、本実施例のようにバ−ンイン試験
時、図２２で示したコラムスイッチを介してデ−タをメ
モリセルキャパシタに書き込むという通常の書き込み動
作をしないでメモリセルキャパシタに所定の電位を書き
込むので、バ−ンイン試験時、コラム線選択信号の非選
択（非活性化）が可能である。これにより図７に示すコ
ラムデコ−ダブロック７３にバ−ンイン試験時、バ−ン
イン信号ＢＩＮを活性化することによりビット線対を選
択するコラム線の非活性化を行う機能をもたせることが
できる。

【００３５】図８に図７のコラムデコ−ダブロック７３
に用いる回路例を示す。ＡＹ０〜ＡＹｇ、ＢＩＮ、ＣＤ
Ｌｉ（ｉは０〜ｈ）は前述の同記号と一致する。（表
４）に示すように図８に示すように通常時はバ−ンイン
信号ＢＩＮの電位はＬレベルなので、コラムアドレス信
号ＡＹ０〜ＡＹｇの電位がすべてＨレベルならば、コラ
ム線選択信号ＣＤＬｉの電位はＨレベルとなり選択（活
性化）され、コラムアドレス信号ＡＹ０〜ＡＹｇのうち
少なくとも１つの電位がＬレベルならば、コラム線選択
信号ＣＤＬｉの電位はＬレベルとなり非活性化となる。
バ−ンイン試験時、バ−ンイン信号ＢＩＮの電位がＨレ
ベルなのでコラムアドレス信号ＡＹ０〜ＡＹｇに関係な
くコラム線選択信号の電位はＬレベルとなり非活性化と
なる。

【００３６】

【表４】

【００３７】以上のように本実施例によれば、実施例１
のロウデコ−ダブロックとバ−ンイン試験時に、バ−ン
イン信号の制御により活性化されるビット線対に所定の
電位を供給する機能を有することにより、バ−ンイン試
験時、従来よりも短時間にチップ内の全てのメモリセル
トランジスタのゲ−ト酸化膜及びメモリセルキャパシタ
の容量酸化膜にストレスを加えることができる。例え
ば、バ−ンイン試験時、１度に全てのワ−ド線を選択し
た場合は、バ−ンイン試験の時間は従来のものに比べて
１６ＭｂｉｔＤＲＡＭの場合では１／１６Ｍ程度にな
る。

【００３８】（実施例３）以下本発明の実施例３の半導
体記憶装置について図面を参照しながら説明する。図９
は、本実施例における図７のセンスアンプブロック７２
について示した図である。図９において、ＴＰ９４はＰ
形ＭＯＳトランジスタ、ＴＮ９１〜９３はＮ形ＭＯＳト
ランジスタである。ＰＢＩＮ、ＮＢＩＮはバ−ンイン信
号、ＷＬｉ、ＷＬｉ₊₁はワ−ド線選択信号、ＢＩＴｊ、
ＢＩＴｊ₊₁はビット線である。ＢＩＮ、ＥＱ、ＳＥ、Ｖ
ＰＲＥは前述の同記号と一致する。１個のセンスアンプ
回路に接続するビット線ＢＩＴｊとＢＩＴｊ₊₁でビット
線対を構成する。

【００３９】ビット線ＢＩＴｊ、ＢＩＴｊ₊₁はセンスア
ンプ回路及びプリチャ−ジ回路と接続している。センス
アンプ制御信号ＳＥはセンスアンプ回路の入力信号、バ
−ンイン信号ＢＩＮ、プリチャ−ジ制御信号ＥＱはセン
スアンプ制御回路１の入力信号、バ−ンイン信号ＰＢＩ
Ｎ、ＮＢＩＮはセンスアンプ制御回路１の出力信号であ
る。プリチャ−ジ電源線ＶＰＲＥ、プリチャ−ジ制御信
号ＥＱはプリチャ−ジ回路の入力信号である。ＴＰ９４
において、ゲ−トはバ−ンイン信号ＰＢＩＮ、ドレイン
はビット線ＢＩＴｊ、ソ−スは電源ＶＣＣと接続し、Ｔ
Ｎ９１において、ゲ−トはバ−ンイン信号ＮＢＩＮ、ド
レインはビット線ＢＩＴｊ₊₁、ソ−スは接地電源ＶＳＳ
と接続する。ＴＮ９２において、ゲ−トはプリチャ−ジ
制御信号ＥＱ、ドレインはビット線ＢＩＴｊ、ソ−スは
プリチャ−ジ電源線ＶＰＲＥと接続し、ＴＮ９３におい
て、ゲ−トはプリチャ−ジ制御信号ＥＱ、ドレインはビ
ット線ＢＩＴｊ₊₁、ソ−スはプリチャ−ジ電源線ＶＰＲ
Ｅと接続する。

【００４０】また、図９ｂにメモリセルＡの拡大図を示
してある。メモリセルトランジスタ（Ｎ形ＭＯＳトラン
ジスタ）Ｔｍｉｊにおいて、ゲ−トはワ−ド線選択信号
ＷＬｉ、ドレインはビット線ＢＩＴｊ、ソ−スはメモリ
セルキャパシタＣｍｉｊの一端と、メモリセルキャパシ
タＣｍｉｊの他端は所定の電源Ｖａが供給されている。

【００４１】図１０はセンスアンプ制御回路９５の回路
例を示す図である。図１０において、ＮＡＮＤ１０３は
ＮＡＮＤ素子、ＩＮＶ１０１,１０２はインバ−タ素子
である。ＢＩＮ、ＮＢＩＮ、ＰＢＩＮ、ＥＱは図９の同
記号と一致する。

【００４２】ＮＡＮＤ１０３において、２つの入力端子
はバ−ンイン信号ＢＩＮとＩＮＶ１０１の出力端子と接
続し出力端子はＩＮＶ１０２の入力端子とバ−ンイン信
号ＰＢＩＮと接続する。ＩＮＶ１０１の入力端子はセン
スアンプ制御信号ＥＱと、ＩＮＶ１０２の出力端子はバ
−ンイン信号ＮＢＩＮと接続する。

【００４３】次に動作について説明する。バ−ンイン試
験時、バ−ンイン信号ＢＩＮの電位はＨレベルにより、
プリチャ−ジ制御信号ＥＱの電位がＬレベル（このとき
プリチャ−ジ動作は中止）のとき、センスアンプ制御回
路９５により、バ−ンイン信号ＮＢＩＮ、ＰＢＩＮの電
位はそれぞれＨ、Ｌレベルとなる。このバ−ンイン信号
ＮＢＩＮ、ＰＢＩＮにより、ビット線ＢＩＴｊとＢＩＴ
ｊ₊₁はそれぞれ電源ＶＣＣ（Ｈレベル）、接地電源ＶＳ
Ｓ（Ｌレベル）の電位が供給され、さらにワ−ド線選択
信号ＷＬｉとＷＬｉ₊₁が多重選択されているので、メモ
リセルキャパシタＣｍｉｊの一端にＨレベルの電位が書
き込まれることになる。通常時はバ−ンイン信号ＢＩＮ
の電位はＬレベルにより、センスアンプ制御回路９５に
より、バ−ンイン信号ＮＢＩＮ、ＰＢＩＮの電位はそれ
ぞれＬ、Ｈレベルとなる。よって、ＴＰ９４及びＴＮ９
１は遮断する。

【００４４】以上のように本実施例によれば、実施例１
のロウデコ−ダブロックとバ−ンイン試験時、バ−ンイ
ン信号によりセンスアンプ回路と接続するビット線対の
それぞれに異なる電位を供給することにより、バ−ンイ
ン試験時従来のチップ内のメモリセルの個数分の１程度
でチップ内の全てのメモリセルトランジスタのゲ−ト酸
化膜及びメモリセルキャパシタの容量酸化膜にストレス
を加えることができ、さらにバ−ンイン試験時センスア
ンプ動作を中止する機能を必ずしも必要としない。

【００４５】（実施例４）以下本発明の実施例４の半導
体記憶装置について図面を参照しながら説明する。図１
１は、本実施例における図７のセンスアンプブロックを
示した図である。図１１において、ＴＮ４１,４２はＮ
形ＭＯＳトランジスタである。ＥＱＩは内部プリチャ−
ジ制御信号、ＳＥＩは内部センスアンプ制御信号であ
る。ＷＬｉ、ＷＬｉ₊₁、ＢＩＴｊ、ＢＩＴｊ₊₁、ＶＰＲ
Ｅ、ＢＩＮ、ＶＸＢＩＮ、ＳＥ、ＥＱ、ＶＰＰＩＮＴは
図９の同記号と一致する。

【００４６】ビット線ＢＩＴｊ、ＢＩＴｊ₊₁はセンスア
ンプ回路及びプリチャ−ジ回路と接続している。内部セ
ンスアンプ制御信号ＳＥＩはセンスアンプ回路の入力信
号、バ−ンイン信号ＢＩＮ、バ−ンイン信号ＶＸＢＩ
Ｎ、センスアンプ制御信号ＳＥ、プリチャ−ジ制御信号
ＥＱ、昇圧電源線ＶＰＰＩＮＴはセンスアンプ制御回路
２の入力信号、内部プリチャ−ジ制御信号ＥＱＩ、内部
センスアンプ制御信号ＳＥＩはセンスアンプ制御回路９
６の出力信号である。

【００４７】プリチャ−ジ電源線ＶＰＲＥ、内部プリチ
ャ−ジ制御信号ＥＱＩはプリチャ−ジ回路の入力信号で
ある。Ｎ形ＭＯＳトランジスタＴＮ９２において、ゲ−
トは内部プリチャ−ジ制御信号ＥＱＩ、ドレインはビッ
ト線ＢＩＴｊ、ソ−スはプリチャ−ジ電源線ＶＰＲＥと
接続し、Ｎ形ＭＯＳトランジスタＴＮ９２において、ゲ
−トは内部プリチャ−ジ制御信号ＥＱＩ、ドレインはビ
ット線ＢＩＴｊ₊₁、ソ−スはプリチャ−ジ電源線ＶＰＲ
Ｅと接続する。

【００４８】図１２は図１１のセンスアンプ制御回路９
６の回路例を示す図である。図１２において、ＮＡＮＤ
１２３はＮＡＮＤ素子、ＮＯＲ１２４はＮＯＲ素子、Ｉ
ＮＶ１２１,１２２はインバ−タ素子である。ＥＱ、Ｖ
ＸＢＩＮ、ＢＩＮ、ＳＥ、ＥＱＩ、ＳＥＩは図１１の同
記号と一致する。

【００４９】ＮＡＮＤ１２３において、２つの入力端子
はバ−ンイン信号ＶＸＢＩＮとＩＮＶ１２１の出力端子
と接続し出力端子は内部プリチャ−ジ制御信号ＥＱＩと
接続し、ＩＮＶ１２１の入力端子はプリチャ−ジ制御信
号ＥＱと接続する。ＮＯＲ１２４において、２つの入力
端子はバ−ンイン信号ＢＩＮとＩＮＶ１２２の出力端子
と接続し出力端子は内部センスアンプ制御信号ＳＥＩと
接続し、ＩＮＶ１２２の入力端子はセンスアンプ制御信
号ＳＥと接続する。

【００５０】次に動作について説明する。バ−ンイン試
験時、バ−ンイン信号ＶＸＢＩＮ、バ−ンイン信号ＢＩ
Ｎの電位は、それぞれＬレベル、Ｈレベルにより、セン
スアンプ制御回路９６により、内部プリチャ−ジ制御信
号ＥＱＩ、内部センスアンプ制御信号ＳＥＩの電位はそ
れぞれＨ、Ｌレベルとなる。これにより、バ−ンイン試
験時センスアンプ回路動作を中止し、プリチャ−ジ電源
線ＶＰＲＥの所定の電位をプリチャ−ジ回路を通してビ
ット線ＢＩＴｊ、ＢＩＴｊ₊₁に供給し、さらにワ−ド線
選択信号ＷＬｉ、ＷＬｉ₊₁が多重選択されているので、
図１１のメモリセルキャパシタの一端に所定の電位を書
き込むことができる。バ−ンイン試験時、ＴＮ９２,Ｔ
Ｎ９３は共に導通状態にある。

【００５１】通常時、バ−ンイン信号ＶＸＢＩＮ、バ−
ンイン信号ＢＩＮの電位は、それぞれＨ、Ｌレベルによ
り、プリチャ−ジ時（ＥＱの電位はＨレベル、ＳＥの電
位はＬレベル、ワ−ド線選択信号はすべて非選択）は、
センスアンプ動作を中止しプリチャ−ジ電源線ＶＰＲＥ
の電位がビット線に供給され、センスアンプ動作時（Ｅ
Ｑの電位はＬレベル、ＳＥの電位はＨレベル、あるワ−
ド線のみ選択）は、プリチャ−ジ動作を中止しビット線
ＢＩＴｊとＢＩＴｊ₊₁の電位差を増幅させる。

【００５２】さらにバ−ンイン試験時、図１１ｂに示す
様に通常時の電位（通常時は一定の電位）と異なるプリ
チャ−ジ電源をプリチャ−ジ電源線ＶＰＲＥに送ること
により、メモリセルキャパシタの一端に電位Ｈレベル及
び電位Ｌレベルを書き込むことができる。

【００５３】以上のように本実施例によれば、実施例１
のロウデコ−ダブロックとバ−ンイン試験時バ−ンイン
信号によりセンスアンプ回路の動作を中止し、かつプリ
チャ−ジ動作を行い、センスアンプ回路と接続するビッ
ト線対に同じ所定の電位を供給することにより、バ−ン
イン試験時従来のチップ内のメモリセルの個数分の１程
度でチップ内の全てのメモリセルトランジスタのゲ−ト
酸化膜及びメモリセルキャパシタの容量酸化膜にストレ
スを加えることができ、さらに、バ−ンイン試験時、プ
リチャ−ジ電源を変えることにより、チップ内の全ての
メモリセルキャパシタの一端に異なる電位レベルを書き
込むことができ、メモリセルキャパシタの容量酸化膜に
電源Ｖａ（図９参照）に対して様々のストレスを加える
ことができる。

【００５４】（実施例５）以下本発明の実施例５の半導
体記憶装置について図面を参照しながら説明する。図１
３は、本実施例におけるＤＲＡＭのロウアドレス系のデ
コ−ド方式、センスアンプ系、コラムアドレス系のデコ
−ド方式、ロウアドレスブロックを示す図である。図１
３において、ＰＡ０〜ＰＡｎはアドレスピン、Ａ０〜Ａ
ｎは外部アドレス信号、ＶＰＲＥＩＮＴはプリチャ−ジ
電源線である。ＡＸ０〜ＡＸｎ、ＶＰＰ、ＶＰＰＩＮ
Ｔ、ＢＩＮ、ＶＸＢＩＮ、ＶＰＲＥ、ＥＱ、ＳＥ、ＷＬ
０〜ＷＬｍ、ＢＩＴ０〜ＢＩＴｋ、ＣＬＤ０〜ＣＬＤ
ｈ、ＡＹ０〜ＡＹｇは前述の同記号と一致する。

【００５５】アドレスピンＰＡ０〜ＰＡｎと接続した外
部アドレス信号Ａ０〜Ａｎと昇圧電源線ＶＰＰＩＮＴと
プリチャ−ジ電源線ＶＰＲＥＩＮＴはロウアドレスブロ
ックの入力信号であり、ロウアドレス信号ＡＸ０〜ＡＸ
ｎ、昇圧電源線ＶＰＰ、バ−ンイン信号ＢＩＮ、バ−ン
イン信号ＶＸＢＩＮ、プリチャ−ジ電源線ＶＰＲＥはロ
ウアドレスブロックの出力信号である。

【００５６】図１４は図１３のロウアドレスブロック１
３１を示した図である。図１４において、ＶＰＰ、ＶＰ
ＰＩＮＴ、ＢＩＮ、ＶＸＢＩＮ、ＶＰＲＥ、ＶＰＲＥＩ
ＮＴは前述の同記号と一致する。外部アドレス信号ＡＡ
は図１３の外部アドレス信号Ａ０〜Ａｎａの中の１つの
信号、外部アドレス信号ＡＢは図１３の外部アドレス信
号Ａｎａ₊₁〜Ａｎｂの中の１つの信号、外部アドレス信
号ＡＣは外部アドレス信号Ａｎｂ〜Ａｎの中の１つの信
号を示す。

【００５７】外部アドレス信号ＡＡ、昇圧電源線ＶＰＰ
ＩＮＴはバ−ンイン発生回路の入力信号、バ−ンイン信
号ＢＩＮ、バ−ンイン信号ＶＸＢＩＮはバ−ンイン発生
回路の出力信号である。外部アドレス信号ＡＡ、バ−ン
イン信号ＶＸＢＩＮはロウアドレスバッファ回路１４１
の入力信号、ロウアドレス信号ＡＡ、ロウアドレス信号
ＸＡＡ、昇圧電源線ＶＰＰはロウアドレスバッファ回路
１４１の出力信号である。外部アドレス信号ＡＢ、バ−
ンイン信号ＶＸＢＩＮはロウアドレスバッファ回路１４
２の入力信号、ロウアドレス信号ＡＢ、ロウアドレス信
号ＸＡＢ、プリチャ−ジ電源線ＶＰＲＥＩはロウアドレ
スバッファ回路１４２の出力信号である。外部アドレス
信号ＡＣはロウアドレスバッファ回路１４３の入力信
号、ロウアドレス信号ＡＣ、ロウアドレス信号ＸＡＣは
ロウアドレスバッファ回路１４３の出力信号である。バ
−ンイン信号ＶＸＢＩＮ、プリチャ−ジ電源線ＶＰＲＥ
Ｉ、プリチャ−ジ電源線ＶＰＲＥＩＮＴ、昇圧電源線Ｖ
ＰＰＩＮＴはプリチャ−ジ切り替え回路の入力信号、プ
リチャ−ジ電源線ＶＰＲＥはプリチャ−ジ切り替え回路
の出力信号である。

【００５８】図１５は図１４のロウアドレスバッファ回
路１４１の回路例を示す図である。図１５において、Ｔ
Ｐ１５３はＰ形ＭＯＳトランジスタ、ＩＮＶ１５１,１
５２はインバ−タ素子である。ＴＰ１５３において、ゲ
−トはバ−ンイン信号ＶＸＢＩＮとドレインは外部アド
レス信号ＡＡとソ−スは昇圧電源線ＶＰＰと接続する。
ＩＮＶ１５１において、入力端子は外部アドレス信号Ａ
Ａと出力端子はロウアドレス信号ＸＡＡと接続し、ＩＮ
Ｖ１５２において、入力端子はロウアドレス信号ＸＡＡ
と出力端子はロウアドレス信号ＡＡと接続する。

【００５９】次に図１５の動作について説明する。バ−
ンイン試験時、バ−ンイン信号ＶＸＢＩＮの電位はＬレ
ベルなので、出力電源線ＶＰＰに外部アドレス信号ＡＡ
の電源（外部から印加した昇圧された電源）が送られ
る。通常時、バ−ンイン信号ＶＸＢＩＮの電位はＨレベ
ルなのでＴＰ１５３は遮断する。また、図１５の回路で
は、常時、ロウアドレス信号ＡＡ、ロウアドレス信号Ｘ
ＡＡにそれぞれ、外部アドレス信号ＡＡ（バ−ンイン試
験時は昇圧された電源、通常時は外部アドレスが送られ
る）と同レベル、反転レベルの電位が送られる。なお、
ＩＮＶ１５１及びＩＮＶ１５２に用いられているＰ形Ｍ
ＯＳトランジスタのソ−スは電源ＶＣＣと接続している
ので、ロウアドレス信号ＡＡ及びロウアドレス信号ＸＡ
Ａの電位Ｈレベル、Ｌレベルはそれぞれ電源ＶＣＣの電
位、接地電源ＶＳＳの電位となる。

【００６０】図１６は図１４のロウアドレスバッファ回
路１４２の回路例を示す図である。図１６において、Ｔ
Ｎ１５６はＮ形ＭＯＳトランジスタ、ＴＰ１５５はＰ形
ＭＯＳトランジスタ、ＩＮＶ１５１、ＩＮＶ１５２、Ｉ
ＮＶ１５４はインバ−タ素子である。ＴＰ１５５におい
て、ゲ−トはバ−ンイン信号ＶＸＢＩＮとドレインは外
部アドレス信号ＡＢとソースはプリチャ−ジ電源線ＶＰ
ＲＥＩと接続し、ＴＮ１５６において、ゲ−トはＩＮＶ
１５４の出力端子とソ−スは外部アドレス信号ＡＢとド
レインはプリチャ−ジ電源線ＶＰＲＥＩと接続する。Ｉ
ＮＶ１５１において、入力端子は外部アドレス信号ＡＢ
と出力端子はロウアドレス信号ＸＡＢと接続し、ＩＮＶ
１５２において、入力端子はロウアドレス信号ＸＡＢと
出力端子はロウアドレス信号ＡＢと接続し、ＩＮＶ１５
４において、入力端子はバ−ンイン信号ＶＸＢＩＮと接
続する。

【００６１】次に図１６の動作について説明する。バ−
ンイン試験時、バ−ンイン信号ＶＸＢＩＮの電位はＬレ
ベルなので出力電源線ＶＰＲＥＩに外部アドレス信号Ａ
Ｂの電源（外部から印加したプリチャ−ジ電源）が送ら
れる。通常時、バ−ンイン信号ＶＸＢＩＮの電位はＨレ
ベルなのでＴＰ１５５及びＴＮ１５６は遮断する。ま
た、図１６の回路では常時、ロウアドレス信号ＡＢ、Ｘ
ＡＢにそれぞれ外部アドレス信号ＡＢ（バ−ンイン試験
時はプリチャ−ジ電源、通常時は外部アドレスが送られ
る）と同レベル、反転レベルの電位が送られる。なお、
ＩＮＶ１５１及びＩＮＶ１５２に用いられているＰ形Ｍ
ＯＳトランジスタのソ−スは電源ＶＣＣと接続している
ので、ロウアドレス信号ＡＢ及びロウアドレス信号ＸＡ
Ｂの電位Ｈレベル、Ｌレベルはそれぞれ電源ＶＣＣの電
位、接地電源ＶＳＳの電位となる。

【００６２】ロウアドレスバッファ回路１５３は常時、
ロウアドレス信号ＡＣ、ＸＡＣにそれぞれ外部アドレス
信号ＡＣと同レベル、反転レベルの電位が送られる機能
をもつ。

【００６３】図１７は図１４のプリチャ−ジ切り替え回
路１４４の回路例を示す図である。ＶＸＢＩＮ、ＶＰＲ
ＥＩＮＴ、ＶＰＲＥＩ、ＶＰＲＥは図１４の同記号と一
致する。ＴＮ１７１、ＴＮ１７２はＮ形ＭＯＳトランジ
スタ、ＩＮＶ１７３はインバ−タ素子である。ＴＮ１７
１において、ゲ−トはバ−ンイン信号ＶＸＢＩＮとドレ
インはプリチャ−ジ電源線ＶＰＲＥＩＮＴとソ−スはプ
リチャ−ジ電源線ＶＰＲＥと接続し、ＴＮ１７２におい
て、ゲ−トはＩＮＶ１７３の出力端子とドレインはプリ
チャ−ジ電源線ＶＰＲＥＩとソ−スはプリチャ−ジ電源
線ＶＰＲＥと接続し、ＩＮＶ１７３において、入力端子
はバ−ンイン信号ＶＸＢＩＮと接続する。なお、ＩＮＶ
１７３のＰ形ＭＯＳトランジスタのソ−スは内部で発生
させる昇圧された電源を送る昇圧電源線ＶＰＰＩＮＴと
接続する。

【００６４】次に図１７の回路動作について説明する。
バ−ンイン試験時、バ−ンイン信号ＶＸＢＩＮの電位は
Ｌレベルなので出力電源線ＶＰＲＥにプリチャ−ジ電源
線ＶＰＲＥＩの電源（外部から印加した電源）が送ら
れ、通常時、バ−ンイン信号ＶＸＢＩＮの電位はＨレベ
ルなので出力電源線ＶＰＲＥにプリチャ−ジ電源線ＶＰ
ＲＥＩＮＴの電源（チップ内部で発生させた電源）が送
られる。

【００６５】バ−ンイン発生回路は、バ−ンイン試験
時、バ−ンイン信号ＢＩＮの電位をＨレベル、バ−ンイ
ン信号ＶＸＢＩＮの電位をＬレベルにして活性化する機
能を有する。

【００６６】以上のように構成されたロウアドレスブロ
ックによりバ−ンイン試験時、昇圧された電源ＶＨを所
定数のアドレスピンＰＡ０〜ＰＡｎａより印加し、その
電源ＶＨを出力電源線ＶＰＰに送ることができる。ま
た、バ−ンイン試験時、プリチャ−ジ電源ＶＰを所定数
のアドレスピンＰＡｎａ₊₁〜ＰＡｎｂより印加し、その
電源Ｖｐを出力電源線ＶＰＲＥに送ることができる。な
お、バ−ンイン試験時、ワ−ド線選択信号の多重選択が
なされており、さらにコラム線選択信号が非選択の場合
所定数のアドレスピンが縮退アドレスピンとなる。この
ため、縮退したアドレスピンよりバ−ンイン試験時上述
の電源を印加できる。

【００６７】以上のように本実施例によれば、チップ内
部で発生させる昇圧された電源及びプリチャ−ジ電源を
バ−ンイン試験時外部から供給することにより電源の供
給能力を向上し、１度に選択された全てのワ−ド線及び
ビット線にそれぞれ昇圧された電源及びプリチャ−ジ電
源を供給できる。さらにバ−ンイン試験時縮退されるア
ドレスピンから電源を供給するので新たにパッドを設け
る必要もないし、その縮退されるアドレスピンは複数個
あり、昇圧された電源及びプリチャ−ジ電源をそれぞれ
所定数の縮退アドレスピンからすべて供給することによ
り電源の供給能力をさらに向上できる。

【００６８】（実施例６）以下本発明の実施例６の半導
体記憶装置について図面を参照しながら説明する。図１
８は、本実施例における図２のレベルシフタブロック２
３について示した図である。図１８において、ＩＮは入
力信号、ＯＵＴは出力信号でそれぞれ図２のロウプリデ
コ−ド信号Ａ、ロウプリデコ−ド信号Ｂに相当する。Ｖ
ＰＰＩＮＴ、ＶＰＰ、ＶＸＢＩＮは図１の同記号と一致
する。ＴＰ１８３、ＴＰ１８４はＰ形ＭＯＳトランジス
タ、ＴＮ１８１、ＴＮ１８２はＮ形ＭＯＳトランジスタ
である。ＮＡＮＤ１８６はＮＡＮＤ素子、ＡＮＤ１８７
はＡＮＤ素子、ＩＮＶ１８５はインバ−タ素子である。
Ｎ６１〜Ｎ６４はノ−ドである。

【００６９】ＴＮ１８１において、ゲ−トは信号ＶＸＢ
ＩＮとドレインはノ−ドＮ６１とソ−スは出力信号ＯＵ
Ｔと接続し、ＴＰ１８３においてゲ−トはノ−ドＮ６２
とソ−スはノ−ドＮ６１とドレインは出力信号ＯＵＴと
接続し、ＴＰ１８４において、ゲ−トはノ−ドＮ６３と
ソ−スは昇圧電源線ＶＰＰとドレインは出力信号ＯＵＴ
と接続し、ＴＮ１８２において、ゲ−トはノ−ドＮ６４
とソ−スは接地電源ＶＳＳとドレインは出力信号ＯＵＴ
と接続する。ＮＡＮＤ１８６において、２つの入力端子
はそれぞれノ−ドＮ６１とノ−ドＮ６２と出力端子はノ
−ドＮ６３と接続し、ＡＮＤ１８７において、入力端子
はそれぞれノ−ドＮ６２と、ノ−ドＮ６３と出力端子は
ノ−ドＮ６４と接続し、ＩＮＶ１８５において、入力端
子はバ−ンイン信号ＶＸＢＩＮと出力端子はノ−ドＮ６
２と接続する。また、ＩＮＶ１８５、ＮＡＮＤ１８６、
ＡＮＤ１８７中のＰ形ＭＯＳトランジスタのソ−スはチ
ップ内部で発生させる昇圧された電源を送る昇圧電源線
ＶＰＰＩＮＴと接続している。

【００７０】次に、図１８の回路動作を説明する。ここ
で、図１８のレベルシフタ回路の出力信号が選択された
とき（ノ−ドＮ６１の電圧レベルが昇圧電源線ＶＰＰＩ
ＮＴの電圧レベル）について話す。通常時はバ−ンイン
信号ＶＸＢＩＮの電圧レベルがＨレベル（昇圧電源線Ｖ
ＰＰＩＮＴの電圧レベル）なので、ＴＮ１８１とＴＰ１
８３はＯＮ（導通）状態、ＴＰ１８４とＴＮ１８２はＯ
ＦＦ（遮断）状態となり、結果として選択された１本の
ワ−ドには昇圧電源線ＶＰＰＩＮＴから電源が供給され
る。バ−ンイン試験時はバ−ンイン信号ＶＸＢＩＮの電
圧レベルがＬレベル（接地電源ＶＳＳの電圧レベル）な
ので、ＴＮ１８１とＴＰ１８３とＴＮ１８２はＯＦＦ状
態、ＴＰ１８４はＯＮ状態となり、結果として選択され
た全てのワ−ド線には昇圧電源線ＶＰＰから電源が供給
される。ここで昇圧電源線ＶＰＰＩＮＴの電源はチップ
内部で昇圧されたものであり、昇圧電源線ＶＰＰの電源
は外部から印加されたものである。本実施例のようにレ
ベルシフタ回路１８８の後段に切り替え手段１８９を設
けた理由はバ−ンイン試験時、全てのワ−ド線に昇圧さ
れた電源を供給しなければならないので、内部で昇圧さ
れた電源だけでは供給が困難であることによる。

【００７１】以上のように本実施例によれば、レベルシ
フタ回路の出力が切り替え手段の入力となることを特徴
とするレベルシフタブロックを設けることにより、バ−
ンイン試験時選択された全てのワ−ド線に昇圧された電
源を供給できる。

【００７２】（実施例７）以下本発明の実施例７の半導
体記憶装置について図面を参照しながら説明する。図１
９は、本実施例における図２のレベルシフタブロック２
３について示した図で切り替え手段１９０がレベルシフ
タ回路１８８の前段に設ける場合である。図１９におい
て、ＩＮは入力信号、ＯＵＴ出力信号でそれぞれ図２の
コラムプリデコ−ド信号Ａ、コラムプリデコ−ド信号Ｂ
に相当する。ＶＰＰＩＮＴ、ＶＰＰ、ＶＸＢＩＮは図１
の同記号と一致する。ＴＰ１９１はＰ形ＭＯＳトランジ
スタで、ゲートはバ−ンイン信号ＶＸＢＩＮと、ソ−ス
は昇圧電源線ＶＰＰＩＮＴとドレインは昇圧電源線ＶＰ
Ｐと接続する。

【００７３】次に、図１９の回路動作を説明する。通常
時バ−ンイン信号ＶＸＢＩＮの電圧レベルはＨレベルな
のでＰ形ＭＯＳトランジスタＴＰ１９１はＯＦＦ状態、
バ−ンイン試験時バ−ンイン信号ＶＸＢＩＮの電圧レベ
ルはＬレベルなのでＰ形ＭＯＳトランジスタ１９１はＯ
Ｎ状態となるので、通常時はチップ内部で昇圧された電
源が、バ−ンイン試験時は外部から印加した昇圧された
電源及びチップ内部で昇圧された電源がレベルシフタ回
路に入力することになる。これによりバ−ンイン試験
時、全ての選択されたワ−ド線に昇圧された電源を供給
することができる。本実施例のレベルシフタブロックは
実施例６のレベルシフタブロックと異なり切り替え手段
１９０をレベルシフタ回路の前段に設けるので、切り替
え手段１９０をチップの周辺に置くことができる点でレ
イアウトが容易である。

【００７４】以上のように本実施例によれば、切り替え
手段の出力がレベルシフタ回路の入力となることを特徴
とするレベルシフタブロックを設けることにより、バ−
ンイン試験時、全ての選択されたワ−ド線に昇圧された
電源を供給でき、さらに切り替え手段２をチップ周辺に
置け本実施例６のレベルシフタブロックよりもレイアウ
トが容易である。

【００７５】（実施例８）以下本発明の実施例８の半導
体記憶装置について図面を参照しながら説明する。図１
４に示すように、外部アドレス信号ＡＡ、昇圧電源線Ｖ
ＰＰＩＮＴはバ−ンイン発生回路の入力信号、バ−ンイ
ン信号ＢＩＮ、バ−ンイン信号ＶＸＢＩＮはバ−ンイン
発生回路の出力信号である。

【００７６】バ−ンイン発生回路は外部アドレス信号Ａ
Ａの電圧レベルによりバ−ンイン信号ＢＩＮとバ−ンイ
ン信号ＶＸＢＩＮを発生させる機能をもつ。外部アドレ
スの電位幅が０Ｖ〜３．３Ｖで、昇圧電源が５Ｖのよう
に通常時とバ−ンイン試験時の外部アドレス信号ＡＡの
電位が異なるときこのバ−ンイン発生回路が有効とな
る。この手段では、バ−ンイン信号のためのパッドを要
しない。

【００７７】以上のように本実施例によれば、チップ内
部で昇圧された電源とアドレスピンから印加した外部ア
ドレスあるいは昇圧された電源を送る外部アドレス信号
を入力とし、外部アドレス信号の電圧レベルによりバ−
ンイン信号を発生させる機能を有するバ−ンイン発生回
路によりバ−ンイン信号のためのパッドを新たに設ける
必要はない。さらに、バ−ンイン試験時、昇圧された電
源を送る外部アドレス信号は所定数あるのでこれらをす
べて入力し通常時ノイズ等により誤動作してバ−ンイン
信号が発生しないようにしてもよい。

【００７８】（実施例９）以下本発明の実施例９の半導
体記憶装置について図面を参照しながら説明する。図２
０は、本実施例における図１４のバ−ンイン発生回路１
４５の回路例を示すものである。図２０において、ＶＰ
ＰＩＮＴ、ＢＩＮ、ＶＸＢＩＮは図１５の同記号と一致
する。ＴＰ２０１〜２０５はＰ形ＭＯＳトランジスタ、
ＴＮ２０６〜２０８はＮ形ＭＯＳトランジスタである。
また、Ｎ９１はノ−ドである。ＴＰ２０１において、ゲ
−トは外部アドレス信号ＡＡとソ−スは昇圧電源線ＶＰ
ＰＩＮＴとドレインはバ−ンイン信号ＶＸＢＩＮと接続
し、ＴＰ２０２において、ゲ−トは電源ＶＣＣとドレイ
ンはノ−ドＮ９１とソ−スは外部アドレス信号ＡＡと接
続する。ＴＰ２０３において、ゲ−トはノ−ドＮ９１と
ソ−スは昇圧電源線ＶＰＰＩＮＴとドレインはバ−ンイ
ン信号ＶＸＢＩＮと接続し、ＴＮ２０６において、ゲ−
トはノ−ドＮ９１とドレインはバ−ンイン信号ＶＸＢＩ
Ｎとソ−スは接地電源ＶＳＳと接続し、ＴＰ２０４にお
いて、ゲ−トはバ−ンイン信号ＶＸＢＩＮとソ−スは昇
圧電源線ＶＰＰＩＮＴとドレインはノ−ドＮ９１と接続
し、ＴＮ２０７において、ゲ−トはバ−ンイン信号ＶＸ
ＢＩＮとドレインはノ−ドＮ９１とソ−スは接地電源Ｖ
ＳＳと接続する。ＴＰ２０５において、ゲ−トはバ−ン
イン信号ＶＸＢＩＮとソ−スは電源ＶＣＣとドレインは
バ−ンイン信号ＢＩＮと接続し、ＴＮ２０８において、
ゲ−トはバ−ンイン信号ＶＸＢＩＮとドレインはバ−ン
イン信号ＢＩＮとソ−スは接地電源ＶＳＳと接続する。

【００７９】次に図１８の回路動作を説明する。バ−ン
イン試験時は、アドレスピンから印加した昇圧された電
源ＶＨが外部アドレス信号ＡＡに送られる。この昇圧さ
れた電源ＶＨは電源ＶＣＣの電位よりもＭＯＳトランジ
スタのしきい値電圧の絶対値よりも高くチップ内部で発
生される昇圧された電源を送る昇圧電源線ＶＰＰＩＮＴ
と同電位である。これにより、ＴＰ２０１は遮断状態、
ＴＰ２０２は導通状態となるのでノ−ドＮ９１は昇圧さ
れた電源ＶＨの電位となる。ノードＮ９１が昇圧された
電源ＶＨの電位によりＴＰ２０３は遮断状態、ＴＮ２０
６は導通状態となるのでバ−ンイン信号ＶＸＢＩＮはＬ
レベル（接地電源ＶＳＳのレベル）となる。バ−ンイン
信号ＶＸＢＩＮの電位がＬレベルよりＴＰ２０４は導通
状態、ＴＮ２０７は遮断状態となり、ノ−ドＮ９１は昇
圧された電源の電位のまま保持され、さらにＴＰ２０５
は導通状態、ＴＮ２０８は遮断状態となり、バ−ンイン
信号ＢＩＮの電位はＨレベル（電源ＶＣＣレベル）とな
る。

【００８０】通常時は、外部アドレス信号ＡＡに送られ
る電位は電源ＶＣＣの電位と電源ＶＳＳの電位の間であ
る。これにより、ＴＰ２０１は導通状態、ＴＰ２０２は
遮断状態となるのでバ−ンイン信号ＶＸＢＩＮは昇圧さ
れた電源の電位となる。バ−ンイン信号ＶＸＢＩＮの電
位が昇圧された電位によりＴＰ２０４は遮断状態、ＴＮ
２０７は導通状態となるのでノ−ドＮ９１はＬレベルと
なり、ＴＰ２０２のソ−ス及びドレインは共に電源ＶＣ
Ｃの電位以下となるので遮断状態となる。また、ノ−ド
Ｎ９１の電位はＬレベルより、ＴＰ２０３は導通状態、
ＴＮ２０６は遮断状態となるのでバ−ンイン信号ＶＸＢ
ＩＮの電位は昇圧された電源の電位のまま保持される。
さらにＴＰ２０５は遮断状態、ＴＮ２０８は導通状態と
なるのでバ−ンイン信号ＢＩＮの電位はＬレベルとな
る。なお、バ−ンイン信号ＶＸＢＩＮの電位Ｈレベルは
昇圧された電源の電位、バ−ンイン信号ＢＩＮの電位Ｈ
レベルは電源ＶＣＣの電位でレベルが異なる。

【００８１】以上のように本実施例によれば、外部アド
レス信号の電圧レベルにより、バ−ンイン試験時、バ−
ンイン信号ＶＸＢＩＮ及びバ−ンイン信号ＢＩＮを活性
化（それぞれＬレベル、Ｈレベル）にすることができ
る。

【００８２】なお、本発明は上記実施例に限定されるも
のではなく、実施例２でピーク電流を減らすために、メ
モリセルをｎ個のブロックに分割し、ワ−ド線をブロッ
ク毎に多重選択（ブロック内で全てのワ−ド線を選択）
しこれをｎ回繰り返すことで、チップ内の全てのメモリ
セルトランジスタのゲ−ト酸化膜及びメモリセルキャパ
シタにストレスを加えることができるように、本発明の
趣旨に基づいて様々の変形が可能であり、これらを本発
明の範囲から排除するものではない。

【００８３】

【発明の効果】以上説明したように、本発明によればバ
−ンイン試験時、バ−ンイン信号によりワ−ド線の多重
選択を行う機能を有するロウデコ−ダブロックを持つこ
とにより、バ−ンイン試験時、ワ−ド線の選択の繰り返
しの回数を減少した分、従来よりも短時間（１６Ｍｂｉ
ｔＤＲＡＭの４ｋリフレッシュ品では１／４ｋ程度に短
縮）でチップ内のメモリセルトランジスタのゲ−ト酸化
膜にストレスを加えることができる。また、前述のロウ
デコ−ダブロックとバ−ンイン試験時、バ−ンイン信号
により複数のビット線に所定の電位を供給する機能を有
することによりワ−ド線選択の繰り返し回数とコラム線
選択の繰り返し回数を減少した分、従来よりも短時間
（１６ＭｂｉｔＤＲＡＭでは１／１６Ｍ程度に短縮）で
チップ内のメモリセルトランジスタのゲ−ト酸化膜及び
メモリセルキャパシタにストレスを加えることができ
る。さらに、バ−ンイン試験時、縮退されるアドレスピ
ンから、昇圧された電源と所定のプリチャ−ジ電源を印
加することにより新たにパッドを設ける必要がないので
その実用的効果は大である。

【図面の簡単な説明】

【図１】本発明の実施例１におけるＤＲＡＭのロウアド
レス系のデコ−ド方式を示す図

【図２】図１のロウデコ−ダブロックの詳細図

【図３】図２のロウプリデコ−ダ回路の回路図

【図４】レベルシフタ回路の回路図

【図５】各種信号の通常時及びバ−ンイン試験時の波形
図

【図６】バ−ンイン試験時、ロウアドレス信号を縮退さ
せるロウアドレスバッファ回路の回路図

【図７】本発明の実施例２におけるＤＲＡＭのロウアド
レス系のデコ−ド方式、センスアンプ系、コラムアドレ
ス系のデコ−ド方式を示す図

【図８】図７のコラムデコ−ダブロックに用いる回路図

【図９】本発明の実施例３における図７のセンスアンプ
ブロック（ビット線対に異なる電位を供給する場合）を
示した図

【図１０】図９のセンスアンプ制御回路１の回路図

【図１１】本発明の実施例４における図７のセンスアン
プブロック（ビット線に同じ電位を供給する場合）を示
した図

【図１２】図１１のセンスアンプ制御回路２の回路図

【図１３】本発明の実施例５におけるＤＲＡＭのロウア
ドレス系のデコ−ド方式、センスアンプ系、コラムアド
レス系のデコ−ド方式、ロウアドレスブロックを示す図

【図１４】図１３のロウアドレスブロックを示した図

【図１５】図１４のロウアドレスバッファ回路１の回路
図

【図１６】図１４のロウアドレスバッファ回路２の回路
図

【図１７】図１４のプリチャ−ジ切り替え回路の回路図

【図１８】本発明の実施例６における図２のレベルシフ
タブロック（切り替え手段をレベルシフタ回路の後段に
設ける場合）を示した図

【図１９】本発明の実施例７における図２のレベルシフ
タブロック（切り替え手段をレベルシフタ回路の前段に
設ける場合）を示した図

【図２０】本発明の実施例９における図１４のバ−ンイ
ン発生回路の回路図

【図２１】従来のＤＲＡＭのロウアドレス系のデコ−ド
方式を示した図

【図２２】ＤＲＡＭのメモリセルを示す図

【符号の説明】

ＡＸ０〜ＡＸｎロウアドレス信号ＢＩＮバ−ンイン信号ＶＸＢＩＮバ−ンイン信号ＶＰＰ昇圧電源線ＶＰＰＩＮＴ昇圧電源線ＷＬ０〜ＷＬｍワ−ド線選択信号

フロントページの続き (72)発明者中田義朗大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者辻敏明大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者赤松寛範大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】バ−ンイン試験時、ワ−ド線の多重選択を
行うことにより、１度に複数のメモリセルトランジスタ
のゲ−ト酸化膜にストレスを加えることを特徴とする半
導体記憶装置。
【請求項２】請求項１記載のバ−ンイン試験時、バ−ン
イン信号を活性化にすることにより複数のロウアドレス
信号の一部あるいは全部が縮退されワ−ド線の多重選択
を行う半導体記憶装置。
【請求項３】複数のロウアドレス信号とバ−ンイン信号
を入力し、通常時は前記複数のロウアドレス信号から選
択されるワ−ド線のみを活性化し、かつバ−ンイン試験
時に前記バ−ンイン信号が活性化した場合は前記ワ−ド
線の多重選択を行う機能を有するロウデコ−ダブロック
を有することにより、１度に複数のメモリセルトランジ
スタのゲ−ト酸化膜にストレスを加えることを特徴とす
る半導体記憶装置。
【請求項４】請求項３記載のロウデコ−ダブロックは、
所定数のロウデコ−ダ回路と所定数のロウプリデコ−ダ
回路とを有することを特徴とする半導体記憶装置。
【請求項５】請求項４記載のロウプリデコ−ダ回路は、
複数のロウアドレス信号の一部あるいは全部とバ−ンイ
ン信号を入力とし、通常時は前記ロウアドレス信号から
選択されるロウプリデコ−ド信号を出力し、かつ前記バ
−ンイン信号が活性化した場合は前記ロウアドレス信号
の一部あるいは全部を無視してワ−ド線を多重選択する
ように前記ロウプリデコ−ド信号を出力することを特徴
とする半導体記憶装置。
【請求項６】請求項５記載のロウデコ−ダブロックはレ
ベルシフタ回路を有し、ロウプリデコ−ド信号を第１の
レベルから第２のレベルに変換することを特徴とする半
導体記憶装置。
【請求項７】請求項４記載のロウデコ−ダ回路は、入力
信号であるロウプリデコ−ド信号が活性化した時出力信
号であるワ−ド線を活性化することを特徴とする半導体
記憶装置。
【請求項８】請求項２記載のロウアドレス信号を縮退さ
せる手段として外部アドレス信号とバ−ンイン信号を入
力し、通常時前記外部アドレス信号の情報を前記ロウア
ドレス信号に送り、バ−ンイン試験時前記バ−ンイン信
号を活性化にすることにより前記外部アドレス信号を無
視し、前記ロウアドレス信号を活性化にするロウアドレ
スバッファ回路を有することを特徴とする半導体記憶装
置。
【請求項９】バ−ンイン試験時にバ−ンイン信号を活性
化することにより活性化されるビット線対に所定の電位
を供給する機能を有することを特徴とする半導体記憶装
置。
【請求項１０】請求項９記載において、ロウデコ−ダブ
ロックを有することを特徴とする半導体記憶装置。
【請求項１１】請求項１０記載のバ−ンイン試験時、バ
−ンイン信号によりセンスアンプ回路と接続するビット
線対のそれぞれに異なる所定の電位を供給することを特
徴とする半導体記憶装置。
【請求項１２】請求項１０記載のバ−ンイン試験時、バ
−ンイン信号によりセンスアンプ回路の動作を中止し、
かつプリチャ−ジ動作を行い前記センスアンプ回路と接
続するビット線対に同じ所定の電位を供給することを特
徴とする半導体記憶装置。
【請求項１３】請求項１２記載のバ−ンイン試験時、プ
リチャ−ジ電源を変える半導体記憶装置。
【請求項１４】請求項１１、１２記載のバ−ンイン信号
が活性化したときビット線対を選択するコラム線選択信
号を非活性化にすることを特徴とする半導体記憶装置。
【請求項１５】チップ内部で発生させている電源をバ−
ンイン試験時に外部から供給することを特徴とする半導
体記憶装置。
【請求項１６】通常時は外部アドレスを入力し、バ−ン
イン試験時は電源を外部から印加するピンを有すること
を特徴とする半導体記憶装置。
【請求項１７】請求項１６記載のバ−ンイン試験時、ピ
ンから印加された電源を出力する切り替え手段を備えた
アドレスバッファ回路を有する半導体記憶装置。
【請求項１８】請求項１７記載のバ−ンイン試験時、ピ
ンから昇圧された電源を印加することを特徴とする半導
体記憶装置。
【請求項１９】請求項１７記載のバ−ンイン試験時、ピ
ンからプリチャ−ジ電源を印加することを特徴とする半
導体記憶装置。
【請求項２０】請求項１７記載のピンはバ−ンイン試験
時縮退されるアドレスピンであることを特徴とする半導
体記憶装置。
【請求項２１】請求項１９記載のバ−ンイン試験時では
ピンから印加したプリチャ−ジ電源を、通常時ではチッ
プ内部で発生させているプリチャ−ジ電源をプリチャ−
ジ電源線に出力するプリチャ−ジ切り替え回路を有する
ことを特徴とする半導体記憶装置。
【請求項２２】請求項１８記載において、レベルシフタ
回路とバ−ンイン試験時、ピンより印加した昇圧された
電源を送る切り替え手段をもつレベルシフタブロックを
有することを特徴とする半導体記憶装置。
【請求項２３】請求項２２記載のレベルシフタブロック
は、レベルシフタ回路の出力が切り替え手段の入力とな
ることを特徴とする半導体記憶装置。
【請求項２４】請求項２２記載のレベルシフタブロック
は、切り替え手段の出力がレベルシフタ回路の入力とな
ることを特徴とする半導体記憶装置。
【請求項２５】チップ内部で昇圧された電源とピンから
印加した外部アドレスあるいは昇圧された電源を送る外
部アドレス信号を入力とし、前記外部アドレス信号の電
圧レベルによりバ−ンイン信号を発生させる機能を有す
るバ−ンイン発生回路をもつことを特徴とする半導体記
憶装置。
【請求項２６】請求項２５記載のバ−ンイン発生回路
は、第１のＰ形ＭＯＳトランジスタのゲ−トは外部アド
レス信号とソ−スは電源ＶＣＣの電位に対しＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも高い電位をもつ
チップ内部で発生された昇圧された電源とドレインはバ
−ンイン信号と接続し、第２のＰ形ＭＯＳトランジスタ
のゲ−トは電源ＶＣＣとソ−スは前記外部アドレス信号
とドレインは第１のノ−ドと接続し、第３のＰ形ＭＯＳ
トランジスタのゲ−トは前記第１のノ−ドとソ−スは前
記チップ内部で発生された昇圧された電源とドレインは
前記バ−ンイン信号と接続し、第４のＰ形ＭＯＳトラン
ジスタのゲ−トは前記バ−ンイン信号とソースは前記チ
ップ内部で発生された昇圧された電源とドレインは前記
第１のノ−ドと接続し、第１のＮ形ＭＯＳトランジスタ
のゲ−トは前記第１のノ−ドとソ−スは接地電源ＶＳＳ
とドレインは前記バ−ンイン信号と接続し、第２のＮ形
ＭＯＳトランジスタのゲ−トは前記パ−ンイン信号とソ
−スは接地電源ＶＳＳとドレインは前記第１のノ−ドと
接続することを特徴とする半導体記憶装置。
【請求項２７】請求項２６記載のバ−ンイン信号を第３
のレベルから第４のレベルに変換する回路を有すること
を特徴とする半導体記憶装置。