JP2003068099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 テストモード時にコラム選択線間のショート
を検出するためのバーンイン時間を短縮する。 【解決手段】 コラム選択信号発生回路６０は、パルス
出力回路７５と論理ゲート７１，７２とを含む。テスト
モード時、テストモード信号ＴＭがＨレベルとなる。よ
って、パルス出力回路７５はクロック信号ＣＬＫの活性
化に応答して出力信号φＣ１を常時Ｈレベルとする。ま
た、論理ゲート７１の出力信号はＨレベルのため、コラ
ム選択信号ＣＳＬが常時Ｈレベルとなる。外部信号φＣ
０をＨレベルとすると、コラム選択信号ＣＳＬはリセッ
トされ、Ｌレベルとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、テストモードを有する半導体
記憶装置に関する。

【０００２】

【従来の技術】シンクロナスダイナミックランダムアク
セスメモリ（以下、ＳＤＲＡＭと称する）において、コ
ラム選択信号ＣＳＬは、メモリセルアレイの列を選択す
るための信号である。コラム選択信号ＣＳＬは、コラム
選択信号発生回路から１ショットパルスとして出力され
る。コラム選択信号ＣＳＬのパルス幅は、コラム選択信
号発生回路内の遅延回路によって確定される。

【０００３】

【発明が解決しようとする課題】コラム選択信号ＣＳＬ
のパルス幅はコラム選択信号発生回路内の遅延回路によ
って所定の値となるため、従来のコラム選択信号ＣＳＬ
は外部からそのパルス幅を調整することができなかっ
た。

【０００４】その結果、従来のＳＤＲＡＭは、コラム選
択信号ＣＳＬのパルス幅を調整することにより、書込動
作時または読出動作時の動作マージンを評価したり、動
作マージン不良を検出することができなかった。

【０００５】また、隣接したコラム選択線がパターン欠
陥によりショートしている場合がある。このようなショ
ートしているコラム選択線を検出するためにバーンイン
スクリーニングが行なわれる。

【０００６】しかしながら、コラム選択信号ＣＳＬは１
ショットパルスであるため、コラム選択線間のショート
を検出するためのバーンイン時間が長くなるという問題
があった。

【０００７】この発明の目的は、コラム選択線間のショ
ートを検出するためのバーンイン時間を短縮できる半導
体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】この発明による半導体記
憶装置は、テストモードを有する半導体記憶装置であっ
て、メモリセルアレイと、メモリセルアレイの列を選択
するための複数のコラム選択線と、複数のコラム選択線
を選択的に活性化するためのコラム選択信号を出力する
コラム選択信号発生手段とを含み、コラム選択信号発生
手段は、テストモード時にコラム選択信号のパルス幅を
調整するパルス幅調整手段を含む。

【０００９】好ましくは、パルス幅調整手段は、書込動
作時にコラム選択信号のパルス幅を調整する。

【００１０】好ましくは、パルス幅調整手段は、読出動
作時にコラム選択信号のパルス幅を調整する。

【００１１】これにより、書込動作時および読出動作時
の動作マージン不良の検出が容易となる。また、コラム
選択線間のショートを検出するために必要なバーンイン
時間を短縮できる。

【００１２】好ましくは、パルス幅調整手段は、遅延信
号を出力する遅延段と、遅延信号を出力する遅延時間を
調整する遅延時間調整段とを含む。

【００１３】好ましくは、遅延段は、直列に接続された
複数のインバータを含み、インバータは、電源ノードお
よび出力ノードの間に接続され、入力ノードに接続され
たゲートを有する第１のトランジスタと、接地ノードお
よび出力ノードの間に接続され、入力ノードに接続され
たゲートを有する第２のトランジスタと、第１および第
２のトランジスタのいずれか一方に直列に接続された可
変抵抗素子とを含み、遅延時間調整段は、可変抵抗素子
の抵抗値を調整する。

【００１４】これにより、コラム選択信号のパルス幅の
調整が可能となる。その結果、コラム選択線間のショー
トを検出するために必要なバーンイン時間を短縮でき
る。

【００１５】好ましくは、パルス幅調整手段は、外部か
ら入力される信号に応答してコラム選択信号のパルス幅
を調整する。

【００１６】好ましくは、パルス幅調整手段は、半導体
記憶装置をテストモードにするための活性状態のテスト
モード信号を受けたとき、活性状態の信号を出力する論
理回路と、テストモード信号と外部から入力される信号
とを受ける第１のＡＮＤゲート回路と、論理ゲート回路
から出力された信号と第１のＡＮＤゲート回路の出力信
号とを受ける第２のＡＮＤゲート回路とを含む。

【００１７】これにより、パルス幅は任意の値に設定さ
れる。その結果、コラム選択線間のショートを検出する
ために必要なバーンイン時間を短縮できる。

【００１８】この発明による半導体記憶装置は、テスト
モードを有する半導体記憶装置であって、メモリセルア
レイと、メモリセルアレイの列を選択するための複数の
コラム選択線と、複数のコラム選択線を選択的に活性化
するためのコラム選択信号を出力するコラム選択信号発
生手段とを含み、コラム選択信号発生手段は、通常モー
ド時はメモリセルアレイの動作中にコラム選択信号を出
力し、テストモード時はメモリセルアレイの動作に依存
することなくコラム選択信号を出力する。

【００１９】好ましくは、コラム選択信号発生手段は、
半導体記憶装置をテストモードにするための活性状態の
テストモード信号を受けたとき、サイクル信号を出力す
る論理回路と、ワンショットパルスを発生するワンショ
ットパルス発生回路とを含む。

【００２０】これにより、半導体記憶装置がスタンバイ
中でも、コラム選択信号は活性状態となる。その結果、
コラム選択線間のショートを検出するために必要なバー
ンイン時間を短縮できる。

【００２１】この発明による半導体記憶装置は、テスト
モードを有する半導体記憶装置であって、メモリセルア
レイと、メモリセルアレイの列を選択するための複数の
コラム選択線と、複数のコラム選択線を活性化するため
のコラム選択信号を出力するコラム選択信号発生手段と
を含み、コラム選択信号発生手段は、テストモード中は
コラム選択線の全てを同時に活性状態とする。

【００２２】好ましくは、コラム選択信号発生手段は、
コラムデコーダと、コラムデコーダの出力信号と半導体
記憶装置をテストモードにするためのテストモード信号
とを受け、コラム選択信号を出力するＯＲゲート回路と
を含む。

【００２３】これにより、コラム選択線と電源線との間
のショートを検出することができる。

【００２４】この発明による半導体記憶装置は、テスト
モードを有する半導体記憶装置であって、メモリセルア
レイと、メモリセルアレイの列を選択するための複数の
第１および第２のコラム選択線と、複数の第１のコラム
選択線を活性化するための第１のコラム選択信号を出力
する第１のコラム選択信号発生手段と、複数の第２のコ
ラム選択線を活性化するための第２のコラム選択信号を
出力する第２のコラム選択信号発生手段とを含み、第１
のコラム選択線と第２のコラム選択線とは交互に配列さ
れる。

【００２５】好ましくは、第１のコラム選択信号発生手
段は、半導体記憶装置をテストモードにするための第１
のテストモード信号を受け、第２のコラム選択信号発生
手段は、半導体記憶装置をテストモードにするための第
２のテストモード信号を受ける。

【００２６】これにより、隣接したコラム選択線間での
ショートを容易に検出できる。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
の部分には同一符号を付してその説明は繰り返さない。

【００２８】［実施の形態１］図１はこの発明の実施の
形態１によるＤＲＡＭの概略構成を示すブロック図であ
る。

【００２９】図１を参照して、このＤＲＡＭ１は、制御
回路２と、制御信号バッファ３３と、行および列アドレ
スバッファ３と、ロウデコーダ４と、コラムデコーダ５
と、ロウプリデコーダ３１と、コラムプリデコーダ３２
と、メモリセルアレイ６と、センスアンプ＋入出力制御
回路７と、入力バッファ８と、出力バッファ９とを含
む。

【００３０】制御信号バッファ３３は、外部制御信号で
ある外部ロウアドレスストローブ信号／ＲＡＳ，外部コ
ラムアドレスストローブ信号／ＣＡＳ，外部クロック信
号ｅｘｔ．ＣＬＫ，外部ライトイネーブル信号／ＷＥを
受け、内部制御信号である内部ロウアドレスストローブ
信号ｉｎｔ．／ＲＡＳ，内部コラムアドレスストローブ
信号ｉｎｔ．／ＣＡＳ，内部クロック信号ｉｎｔ．ＣＬ
Ｋ，内部ライトイネーブル信号ｉｎｔ．／ＷＥとして出
力する。

【００３１】制御回路２は、内部制御信号ｉｎｔ．／Ｒ
ＡＳ,ｉｎｔ．／ＣＡＳ,ｉｎｔ．ＣＬＫ，ｉｎｔ．／Ｗ
Ｅに従って所定の動作モードを選択し、ＤＲＡＭ１全体
を制御する。

【００３２】行および列アドレスバッファ３は、外部ア
ドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数であ
る）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列ア
ドレス信号ＣＡ０〜ＣＡｉを生成する。また、行および
列アドレスバッファ３は、生成した行アドレス信号ＲＡ
０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉをそれ
ぞれロウプリデコーダ３１およびコラムプリデコーダ３
２に与える。

【００３３】ロウプリデコーダ３１は、与えられた行ア
ドレス信号ＲＡ０〜ＲＡｉをプリデコードし、プリデコ
ード信号Ｘとして出力する。コラムプリデコーダ３２
は、与えられた列アドレス信号ＣＡ０〜ＣＡｉをプリデ
コードし、プリデコード信号Ｙとして出力する。

【００３４】メモリセルアレイ６は、複数のメモリセル
を含む。それぞれのメモリセルは、１ビットのデータを
記憶する。各メモリセルは、行アドレスおよび列アドレ
スによって決定される所定のアドレスに配置される。

【００３５】ロウデコーダ４は、ロウプリデコーダ３１
から与えられたプリデコード信号Ｘに従って、メモリセ
ルアレイ６の行アドレスを指定する。コラムデコーダ５
は、コラムプリデコーダ３２から与えられたプリデコー
ド信号Ｙに従って、メモリセルアレイ６の列アドレスを
指定する。

【００３６】センスアンプ＋入出力制御回路７は、ロウ
デコーダ４およびコラムデコーダ５により指定されたア
ドレスのメモリセルをデータ入出力線対ＩＯＰの一端に
接続する。データ入出力線対ＩＯＰの他端は、入力バッ
ファ８および出力バッファ９に接続される。

【００３７】入力バッファ８は、書込動作時に内部ライ
トイネーブル信号ｉｎｔ．／ＷＥに応答する。その結
果、入力バッファ８は外部から入力されたデータＤｊ
（ただし、ｊは０以上の整数である）をデータ線入出力
線対ＩＯＰを介して選択されたメモリセルに与える。

【００３８】出力バッファ９は、読出動作時にアウトプ
ットイネーブル信号／ＯＥに応答する。その結果、出力
バッファ９は選択されたメモリセルからの読出データを
外部に出力する。

【００３９】図２は図１に示したＤＲＡＭ１内のメモリ
セルアレイ６およびセンスアンプ＋入出力制御回路７の
詳細な構成を示すブロック図である。

【００４０】図２を参照して、メモリセルアレイ６は、
行列状に配置された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。

【００４１】各メモリセルＭＣは、対応する行のワード
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。

【００４２】ワード線ＷＬは、ロウデコーダ４の出力を
伝達し、選択された行のメモリセルＭＣを活性化させ
る。ビット線対ＢＬ，／ＢＬは、選択されたメモリセル
ＭＣとデータ信号の入出力を行なう。

【００４３】センスアンプ＋入出力制御回路７はメモリ
セルアレイ６内の各列に対応して各列に対応して設けら
れた列選択ゲート１１と、センスアンプ１２と、イコラ
イザ１３とを含む。

【００４４】列選択ゲート１１はＮチャネルＭＯＳトラ
ンジスタＱＮ１，ＱＮ２を含む。トランジスタＱＮ１は
ビット線ＢＬとデータ入出力線ＩＯとの間に接続され
る。また、トランジスタＱＮ２はビット線／ＢＬとデー
タ入出力線／ＩＯとの間に接続される。トランジスタＱ
Ｎ１およびＱＮ２のゲートはコラム選択線ＣＳＬに接続
される。コラム選択線ＣＳＬはコラムデコーダ５に接続
される。コラム選択線ＣＳＬはコラムデコーダ５および
制御回路２内のコラム選択信号発生回路から出力される
コラム選択信号ＣＳＬを受ける。コラム選択信号ＣＳＬ
がＨレベルのとき、トランジスタＱＮ１およびＱＮ２が
オンされる。その結果、ビット線対ＢＬ，／ＢＬとデー
タ入出力線対ＩＯ，／ＩＯが結合される。

【００４５】センスアンプ１２はビット線対ＢＬと／Ｂ
Ｌとの間に接続される。センスアンプ１２は制御回路２
から出力されるセンスアンプ活性化信号ＳＡＰ，ＳＡＮ
を受ける。センスアンプ１２はセンスアンプ活性化信号
ＳＡＰ，ＳＡＮがそれぞれＨレベル，Ｌレベルになった
ことに応答して、ビット線ＢＬ，／ＢＬ間の微小電位差
△Ｖを電源電圧Ｖｃｃに増幅する。

【００４６】イコライザ１３はビット線対ＢＬと／ＢＬ
との間に接続される。イコライザ１３はビット線イコラ
イズ信号ＢＬＥＱを受ける。イコライザ１３は、ビット
線イコライズ信号ＢＬＥＱがＨレベルになったことに応
答して、ビット線ＢＬと／ＢＬの電位をビット線電位Ｖ
ＢＬ（＝Ｖｃｃ／２）にイコライズする。

【００４７】図３は、図２中の制御回路２およびコラム
デコーダ５内のコラム選択信号発生回路の回路構成を示
す回路図である。

【００４８】図３を参照して、コラム選択信号発生回路
２０は、パルス幅調整回路２７と、論理ゲート２５と、
インバータ２３とを含む。パルス幅調整回路２７は制御
回路２内に、論理ゲート２５とインバータ２３とはコラ
ムデコーダ５内にそれぞれ設置される。

【００４９】パルス幅調整回路２７は、インバータ２
１，２２と、論理ゲート２４と、遅延回路３０と遅延時
間調整回路４０とを含む。インバータ２１および２２は
クロック信号ＣＬＫを受け、反転した信号φＦ１をそれ
ぞれ出力する。ここでクロック信号とは、コラム系動作
時の内部クロック信号である。半導体記憶装置を動作状
態とするための活性化信号ＡＣＴが活性化され、さらに
書込動作または読出動作を実行するときに、クロック信
号ＣＬＫは活性化される。

【００５０】遅延回路３０は、インバータ２１から出力
された信号φＦ１を受け、信号φＦ１を遅延した遅延信
号φＦ２を出力する。論理ゲート２４はインバータ２２
から出力された信号φＦ１と遅延段２６から出力された
遅延信号φＦ２とを受け、ＮＡＮＤ論理演算結果を信号
φＡ３として出力する。

【００５１】遅延時間調整回路４０は遅延回路３０から
出力される信号φＦ２の遅延時間を調整する回路であ
る。

【００５２】論理ゲート２５は、コラムプリデコード信
号ＹＡ，ＹＢと、パルス幅調整回路２７から出力された
信号φＡ３とを受け、ＮＡＮＤ論理演算結果を出力す
る。ここでコラムプリデコード信号ＹＡ，ＹＢはコラム
プリデコーダ３２から出力される信号である。コラムプ
リデコード信号ＹＡ，ＹＢにより、どのコラム選択線を
立ち上げるかを決定する。

【００５３】インバータ２３は論理ゲート２５の出力信
号を受け、反転してコラム選択信号ＣＳＬとして出力す
る。

【００５４】図４は、図３中の遅延回路３０および遅延
時間調整回路４０の回路構成を示す回路図である。

【００５５】図４を参照して、遅延時間調整回路４０
は、インバータ４１〜４５と、トランスファゲート４
６，４７と、論理ゲート４８〜５１とを含む。

【００５６】トランスファゲート４６は、ＰチャネルＭ
ＯＳトランジスタＱＰ４１と、ＮチャネルＭＯＳトラン
ジスタＱＮ４１とで構成される。トランジスタＱＰ４１
のゲートにはインバータ４１の出力信号が入力される。
インバータ４１はテストセット信号ＴＭＳＥＴを受け、
反転して出力する。トランジスタＱＮ４１のゲートには
テストセット信号が入力される。テストセット信号は制
御回路２で生成される信号である。

【００５７】トランスファゲート４６はアドレス信号Ａ
１を受ける。トランスファゲート４６はテストセット信
号ＴＭＳＥＴがＨレベルのときにオンされる。その結
果、アドレス信号Ａ１はノードＮ４１から論理ゲート５
０へ伝達される。

【００５８】論理ゲート５０は書込動作を指示する書込
動作指示信号ＷＲＩＴＥまたは読出動作を指示する読出
動作指示信号ＲＥＡＤと、トランスファゲート４６から
伝達されたアドレス信号Ａ１と、テストモード信号ＴＭ
とを受け、ＮＡＮＤ論理演算結果を信号φＢ１として出
力する。書込動作指示信号ＷＲＩＴＥと読出動作指示信
号ＲＥＡＤとテストモード信号ＴＭは制御回路２内で生
成される。

【００５９】論理ゲート４８はトランスファゲート４６
から出力されたアドレス信号Ａ１と、テストモード信号
ＴＭとを受け、ＮＡＮＤ論理演算結果を出力する。イン
バータ４３は論理ゲート４８の出力信号を受け、反転し
てノードＮ４１へ出力する。よって、テストモード信号
ＴＭがＨレベルのとき、トランスファゲート４６から出
力されたアドレス信号Ａ１は、インバータ４３と論理ゲ
ート４８とによりラッチされる。

【００６０】トランスファゲート４７は、ＰチャネルＭ
ＯＳトランジスタＱＰ４２と、ＮチャネルＭＯＳトラン
ジスタＱＮ４２とで構成される。トランジスタＱＰ４２
のゲートにはインバータ４２の出力信号が入力される。
インバータ４２はテストセット信号ＴＭＳＥＴを受け、
反転して出力する。トランジスタＱＮ４２のゲートには
テストセット信号が入力される。

【００６１】トランスファゲート４７はアドレス信号Ａ
２を受ける。トランスファゲート４７はテストセット信
号ＴＭＳＥＴがＨレベルのときにオンされる。その結
果、アドレス信号Ａ２はノードＮ４２から論理ゲート５
１へ伝達される。

【００６２】論理ゲート５１は書込動作指示信号ＷＲＩ
ＴＥまたは読出動作指示信号ＲＥＡＤと、トランスファ
ゲート４７から伝達されたアドレス信号Ａ２と、テスト
モード信号ＴＭとを受け、ＮＡＮＤ論理演算結果を出力
する。インバータ４５は論理ゲート５１の出力信号を受
け、反転して信号φＢ２として出力する。

【００６３】論理ゲート４９はトランスファゲート４７
から出力されたアドレス信号Ａ２と、テストモード信号
ＴＭとを受け、ＮＡＮＤ論理演算結果を出力する。イン
バータ４４は論理ゲート４９の出力信号を受け、反転し
てノードＮ４２へ出力する。よって、テストモード信号
ＴＭがＨレベルのとき、トランスファゲート４７から出
力されたアドレス信号Ａ２は、インバータ４４と論理ゲ
ート４９とによりラッチされる。

【００６４】遅延回路３０は、ＰチャネルＭＯＳトラン
ジスタＱＰ５１，ＱＰ５２と、ＮチャネルＭＯＳトラン
ジスタＱＮ５１〜ＱＮ５４と、抵抗素子Ｒ５１〜Ｒ５４
とキャパシタＣ５１，Ｃ５２とを含む。

【００６５】トランジスタＱＰ５１と抵抗素子Ｒ５１〜
Ｒ５３とトランジスタＱＮ５１とは外部電源ノードｅｘ
ｔ．Ｖｃｃと接地ノードＧＮＤとの間に直列に接続され
る。

【００６６】トランジスタＱＰ５１のソースは外部電源
ノードｅｘｔ．Ｖｃｃに接続され、そのドレインは抵抗
素子Ｒ５１とノードＮ５１で接続される。また、トラン
ジスタＱＰ５１のゲートには信号φＦ１が入力される。
信号φＦ１はパルス幅調整回路２７内のインバータ２１
から出力される信号である。

【００６７】抵抗素子Ｒ５１とＲ５２とはノードＮ５２
で直列に接続される。また、抵抗素子Ｒ５２とＲ５３と
はノードＮ５３とで直列に接続される。トランジスタＱ
Ｎ５１のソースは接地ノードＧＮＤに接続され、そのド
レインは抵抗素子Ｒ５３と接続される。トランジスタＱ
Ｎ５１のゲートには信号φＦ１が入力される。

【００６８】トランジスタＱＮ５３のドレインはノード
Ｎ５１に接続され、そのソースはノードＮ５２に接続さ
れる。また、トランジスタＱＮ５３のゲートには信号φ
Ｂ１が入力される。信号φＢ１は遅延時間調整回路４０
から出力される信号である。

【００６９】トランジスタＱＮ５４のドレインはノード
Ｎ５２に接続され、そのソースはノードＮ５３に接続さ
れる。トランジスタＱＮ５４のゲートには信号φＢ２が
入力される。信号φＢ２は遅延時間調整回路４０から出
力される信号である。

【００７０】キャパシタＣ５１の一端はノードＮ５１に
接続され、他端は接地ノードＧＮＤに接続される。

【００７１】トランジスタＱＰ５２と抵抗素子Ｒ５４と
トランジスタＱＮ５２とは外部電源ノードｅｘｔ．Ｖｃ
ｃと接地ノードＧＮＤとの間に直列に接続される。トラ
ンジスタＱＰ５２のソースは外部電源ノードｅｘｔ．Ｖ
ｃｃに接続され、そのドレインはノードＮ５４に接続さ
れる。トランジスタＱＰ５２のゲートはノードＮ５１と
接続される。抵抗素子Ｒ５４はノードＮ５４とトランジ
スタＱＮ５２のドレインとの間に接続される。トランジ
スタＱＮ５２のソースは接地ノードＧＮＤに接続され、
そのゲートはノードＮ５１に接続される。

【００７２】キャパシタＣ５２の一端はノードＮ５４に
接続され、他端は接地ノードＧＮＤに接続される。

【００７３】トランジスタＱＰ５２と抵抗素子Ｒ５４と
トランジスタＱＮ５２とはインバータとして機能し、ノ
ードＮ５４から信号φＦ２を出力する。

【００７４】以上の回路構成を有するコラム選択信号発
生回路２０の動作について説明する。

【００７５】初めに、半導体記憶装置が通常モードの場
合のコラム選択信号発生回路２０の動作について説明す
る。

【００７６】半導体記憶装置が通常モードの場合、コラ
ム選択信号発生回路２０内の遅延時間調整回路４０内の
入力されるテストセット信号ＴＭＳＥＴ，テストモード
信号ＴＭはＬレベルのままである。よって、論理ゲート
５０から出力される信号φＢ１はＨレベルとなる。ま
た、インバータ４５から出力される信号φＢ２はＬレベ
ルとなる。

【００７７】信号φＢ１により、遅延回路３０内のトラ
ンジスタＱＮ５３はオンされ、信号φＢ２により、トラ
ンジスタＱＮ５４はオフされる。その結果、抵抗素子Ｒ
５１はショートされる。

【００７８】よって、通常モード時の遅延回路３０内の
時定数は抵抗素子Ｒ５２〜Ｒ５４とキャパシタＣ１，Ｃ
２とで決定される。

【００７９】信号φＦ１が遅延回路３０に入力されたと
き、遅延回路から出力される信号φＦ２のパルス幅は遅
延回路３０内の抵抗素子Ｒ５２〜Ｒ５４とキャパシタＣ
１，Ｃ２の時定数により決定される。

【００８０】その結果、プリデコード信号ＹＡ，ＹＢに
よりコラム選択線が選択され、コラム選択信号ＣＳＬが
活性化されると、コラム選択信号ＣＳＬのパルス幅は遅
延回路３０内の抵抗素子Ｒ５２〜Ｒ５４とキャパシタＣ
１，Ｃ２の時定数で確定される。

【００８１】次に、半導体記憶装置がテストモードの場
合のコラム選択信号発生回路２０の動作について説明す
る。

【００８２】図５は、コラム選択信号発生回路２０の動
作について示したタイミングチャートである。

【００８３】図４、図５を参照して、初めに遅延時間調
整回路４０へ入力されるアドレス信号Ａ１，Ａ２のう
ち、アドレス信号Ａ２のみＨレベルとなるときのコラム
選択信号発生回路２０の動作について説明する。

【００８４】図５を参照して、時刻ｔ１で半導体記憶装
置をテストモードとする場合、時刻ｔ１以降のテストモ
ード信号ＴＭはＨレベルとなる。つづいて時刻ｔ２でテ
ストセット信号ＴＭＳＥＴをＨレベルとする。このと
き、遅延時間調整回路４０内のトランスファゲート４
６，４７がオンされる。時刻ｔ２でアドレス信号Ａ２を
Ｈレベルとすると、ノードＮ４２から出力される信号は
Ｈレベルとなる。さらに時刻ｔ３以降でテストセット信
号ＴＭＳＥＴがＬレベルとなったとき、インバータ４４
および論理ゲート４９がラッチ回路として機能する。よ
って、ノードＮ４２は常時にＨレベルとなる。

【００８５】つづいて、時刻ｔ４で活性化信号ＡＣＴを
Ｈレベルとし、時刻ｔ５で読出動作指示信号ＲＥＡＤを
Ｈレベルとすると、論理ゲート５１の出力信号はＬレベ
ルになる。よってインバータ４５から出力される信号φ
Ｂ２はＨレベルとなる。

【００８６】一方、アドレス信号Ａ１は常時Ｌレベルの
ままであるため、論理ゲート５０から出力される信号φ
Ｂ１は常時Ｈレベルである。

【００８７】以上より、遅延回路３０内のトランジスタ
ＱＮ５３，ＱＮ５４はともにオンされる。そのため、抵
抗素子Ｒ５１，Ｒ５２の両端はショートされる。

【００８８】このときの遅延回路３０内の時定数は抵抗
素子Ｒ５３，Ｒ５４とキャパシタＣ５１，Ｃ５２により
決定される。その結果、テストモード時にアドレス信号
Ａ２をＨレベルとしたときの時定数は、通常モード時の
時定数よりも小さな値となる。

【００８９】時刻ｔ４で活性化信号ＡＣＴをＨレベルと
し、時刻ｔ５で読出動作指示信号ＲＥＡＤをＨレベルと
すると、時刻ｔ５でクロック信号ＣＬＫが活性化され
る。よって、信号φＦ１も周期的に振幅する。

【００９０】このとき信号φＦ２のパルス幅は、通常モ
ード時の信号φＦ２のパルス幅よりも大きくなる。なぜ
なら、このときの時定数は、通常モード時の時定数より
も小さな値となるためである。

【００９１】その結果、コラム選択信号ＣＳＬのパルス
幅は、通常モード時のコラム選択信号ＣＳＬのパルス幅
よりも小さくなる（図５中の点線で示す）。

【００９２】次に、テストモード時において、アドレス
信号Ａ１のみＨレベルとなるときのコラム選択信号発生
回路２０の動作について説明する。

【００９３】時刻ｔ２でトランスファゲート４６，４７
がオンされ、アドレス信号Ａ１がＨレベルとなる。この
とき、インバータ４３および論理ゲート４８がラッチ回
路として機能する。

【００９４】つづいて、時刻ｔ４で活性化信号ＡＣＴを
Ｈレベルとし、時刻ｔ５で読出動作指示信号ＲＥＡＤを
Ｈレベルとすると、論理ゲート５０から出力される信号
φＢ１はＬレベルとなる。

【００９５】一方、アドレス信号Ａ２は常時Ｌレベルの
ままであるため、インバータ４５から出力される信号φ
Ｂ２は常時Ｌレベルである。

【００９６】以上より、遅延回路３０内のトランジスタ
ＱＮ５３，ＱＮ５４はともにオフされる。

【００９７】このときの遅延回路３０内の時定数は抵抗
素子Ｒ５１〜Ｒ５４とキャパシタＣ５１，Ｃ５２により
決定される。その結果、テストモード時にアドレス信号
Ａ１をＨレベルとしたときの時定数は、通常モード時の
時定数よりも大きな値となる。その結果、信号φＦ２の
パルス幅は、通常モード時の信号φＦ２のパルス幅より
も小さくなる。よって、コラム選択信号ＣＳＬのパルス
幅は、通常モード時のコラム選択信号ＣＳＬのパルス幅
よりも大きくなる（図５中の実線で示す）。

【００９８】以上により、コラム選択信号発生回路２０
は、読出動作時および書込動作時においてコラム選択信
号ＣＳＬのパルス幅を調整することが可能となる。

【００９９】よって、読出動作時および書込動作時の動
作マージンが評価でき、動作マージン不良の検出が可能
となる。

【０１００】また、コラム選択線間のショートを検出す
る場合、コラム選択信号ＣＳＬのパルス幅が大きくなる
ように調整することで、バーンイン時間を短くすること
ができる。

【０１０１】［実施の形態２］図６はこの発明の実施の
形態２におけるコラム選択信号発生回路の構成を示す回
路図である。

【０１０２】図６を参照して、コラム選択信号発生回路
６０は、図３のコラム選択信号発生回路２０と比較し
て、パルス幅調整回路２７の代わりにパルス幅調整回路
２８が含まれる。その他の回路構成については図３と同
じである。

【０１０３】パルス幅調整回路２８は、パルス出力回路
７５と、論理ゲート７１，７２と、インバータ６５とを
含む。

【０１０４】論理ゲート７１は、外部信号φＣ０とテス
トモード信号ＴＭとを受け、ＮＡＮＤ論理演算結果を出
力する。ここで外部信号φＣ０は、半導体記憶装置の入
出力端子（図示せず）から入力される信号である。

【０１０５】論理ゲート７２はパルス出力回路７５から
出力される信号φＣ１と、論理ゲート７１の出力信号と
を受け、ＮＡＮＤ論理演算結果を出力する。

【０１０６】インバータ６５は、論理ゲート７２の出力
信号を反転し、信号φＣ２として論理ゲート２５へ出力
する。

【０１０７】パルス出力回路７５は、インバータ６１〜
６４と、論理ゲート６７〜７１と、遅延回路７４とを含
む。

【０１０８】インバータ６１は、外部信号φＣ０を反転
して出力する。論理ゲート６７と６８とはフリップフロ
ップを構成する。

【０１０９】論理ゲート６７は、インバータ６１の出力
信号と、テストモード信号ＴＭと、論理ゲート６８の出
力信号とを受け、ＮＡＮＤ論理演算結果を出力する。

【０１１０】論理ゲート６８は論理ゲート６７の出力信
号とインバータ６２の出力信号とを受け、ＮＡＮＤ論理
演算結果を出力する。インバータ６２はクロック信号Ｃ
ＬＫを反転して出力する。ここで、クロック信号ＣＬＫ
とは、コラム系動作時の内部クロック信号である。クロ
ック信号ＣＬＫは、半導体記憶装置を動作状態とする活
性化信号ＡＣＴと読出動作指示信号ＲＥＡＤがともに活
性状態となったとき、内部クロック信号ｉｎｔ．ＣＬＫ
と同期して振幅する。

【０１１１】インバータ６３はテストモード信号ＴＭを
反転して出力する。論理ゲート６９は内部クロック信号
ｉｎｔ．ＣＬＫとインバータ６３の出力信号とを受け、
ＮＡＮＤ論理演算結果を出力する。

【０１１２】遅延回路７４は直列に接続された複数のイ
ンバータを含む（図示せず）。遅延回路７４は論理ゲー
ト６９の出力信号を遅延した信号を出力する。

【０１１３】論理ゲート７０は論理ゲート６８の出力信
号と遅延回路７４の出力信号とを受け、ＮＡＮＤ論理演
算結果を出力する。インバータ６４は論理ゲート７０の
出力信号を反転し、信号φＣ１として出力する。

【０１１４】以上の回路構成を有するコラム選択信号発
生回路６０の動作について説明する。

【０１１５】初めに、半導体記憶装置が通常モードのと
きについて説明する。半導体記憶装置が通常モードのと
き、テストモード信号ＴＭおよび外部信号はともにＬレ
ベルとなる。よって、論理ゲート６７の出力信号はＨレ
ベルとなる。

【０１１６】つづいて、活性化信号ＡＣＴおよび読出動
作指示信号ＲＥＡＤがそれぞれ活性化されると、クロッ
ク信号ＣＬＫが内部クロック信号ｉｎｔ．ＣＬＫに同期
して、定期的な時間間隔で振幅を繰り返す。

【０１１７】よって、論理ゲート６８は定期的な時間間
隔で振幅を繰り返すサイクル信号を出力する。

【０１１８】その結果、論理ゲート７０は遅延回路７４
によりパルス幅の決定されるパルスを出力する。

【０１１９】一方、論理ゲート７１はＬレベルのテスト
モード信号ＴＭとＬレベルの外部信号φＣ０とを受け、
Ｈレベルの信号を出力する。

【０１２０】よって、論理ゲート７２の出力信号は周期
的に振幅するサイクル信号となる。その結果、インバー
タ２３から出力されるコラム選択信号ＣＳＬは周期的に
ＨレベルとＬレベルとを繰り返すサイクル信号として出
力される。なお、コラム選択信号ＣＳＬのパルス幅は遅
延回路７４での遅延量で確定される。

【０１２１】次に、半導体記憶装置がテストモードの場
合について説明する。図７は半導体記憶装置がテストモ
ードのときのコラム選択信号発生回路の動作を示すタイ
ミングチャートである。

【０１２２】図７を参照して、時刻ｔ６で半導体記憶装
置がテストモードとなった場合、テストモード信号ＴＭ
がＨレベルとなる。このとき、外部信号φＣ０はＬレベ
ルとする。

【０１２３】このとき、パルス出力回路７５内の論理ゲ
ート６７はＨレベルの信号を出力する。時刻ｔ６では活
性化信号ＡＣＴおよび読出動作指示信号ＲＥＡＤはとも
に非活性状態のためクロック信号ＣＬＫはＬレベルとな
る。よって、論理ゲート６８はＬレベルの信号を出力す
る。

【０１２４】また、論理ゲート６９の出力信号はＨレベ
ルとなる。よって、論理ゲート７０の出力信号はＨレベ
ルとなる。その結果、パルス出力回路７５の出力信号φ
Ｃ１はＬレベルとなる。

【０１２５】一方、論理ゲート７１から出力される信号
はＨレベルとなる。よって、パルス幅調整回路２８の出
力信号φＣ２はＬレベルとなる。

【０１２６】よって、コラムプリデコード信号ＹＡ，Ｙ
Ｂにより選択されたコラム選択線に出力されるコラム選
択信号ＣＳＬはＬレベルとなる。

【０１２７】次に、時刻ｔ７で活性化信号が活性化さ
れ、時刻ｔ８で読出動作指示信号ＲＥＡＤが活性化され
たとき、時刻ｔ８でクロック信号ＣＬＫが活性化され
る。

【０１２８】このとき、論理ゲート６８はインバータ６
２からＬレベルの信号を受け、Ｈレベルの信号を出力す
る。よって、論理ゲート６７はＬレベルの信号を常時出
力する。その結果、論理ゲート６８はクロック信号ＣＬ
Ｋに依存することなく、出力信号をＨレベルとする。

【０１２９】以上の動作により、パルス出力回路７５の
出力信号は時刻ｔ８以降Ｈレベルとなる。よって、コラ
ム選択信号ＣＳＬも時刻ｔ８以降Ｈレベルとなる。

【０１３０】時刻ｔ９で外部信号φＣ０をＨレベルとす
ると、論理ゲート７１の出力信号が常にＬレベルとな
る。よって、論理ゲート７２は与えられた信号φＣ１に
依存することなく、常にＨレベルの信号を出力する。

【０１３１】その結果、インバータ２３から出力される
コラム選択信号ＣＳＬはＬレベルへリセットされる。

【０１３２】なお、このとき、パルス出力回路７５内の
論理ゲート６７の出力信号もＨレベルからＬレベルへリ
セットされる。

【０１３３】以上の結果、テストモード時において、コ
ラム選択信号ＣＳＬのパルス幅を任意の値に設定するこ
とが可能となる。

【０１３４】［実施の形態３］図８はこの発明の実施の
形態３におけるコラム選択信号発生回路の構成を示す回
路図である。

【０１３５】図８を参照して、コラム選択信号発生回路
８０は、図３中のコラム選択信号発生回路２０と比較し
て、パルス幅調整回路の代わりに、ワンショットパルス
発生回路８１と、クロック信号出力回路７９とを含む。

【０１３６】その他の回路構成は図３と同じであるた
め、その説明は繰り返さない。クロック信号出力回路７
９は論理ゲート８４〜８６とインバータ８８とを含む。

【０１３７】論理ゲート８４は、クロック信号ＣＬＫと
インバータ８８の出力信号とを受け、ＮＡＮＤ論理演算
結果を出力する。インバータ８８はテストモード信号Ｔ
Ｍを反転して出力する。

【０１３８】論理ゲート８５は、テストモード信号ＴＭ
と、内部クロック信号ｉｎｔ．ＣＬＫとを受け、ＮＡＮ
Ｄ論理演算結果を出力する。

【０１３９】論理ゲート８６は、論理ゲート８４と論理
ゲート８５の出力信号を受け、ＮＡＮＤ論理演算結果を
出力する。

【０１４０】ワンショットパルス発生回路８１は、イン
バータ８２，８３と論理ゲート８７と遅延回路８９とを
含む。

【０１４１】インバータ８２，８３はともにクロック信
号出力回路７９の出力信号を反転した信号を出力する。
遅延回路８９はインバータ８２の出力信号を遅延する。
論理ゲート８７はインバータ８３の出力信号と遅延回路
８９の出力信号とを受け、ＮＡＮＤ論理演算結果を信号
φＤ１として出力する。

【０１４２】以上の回路構成を有するコラム選択信号発
生回路８０の動作について説明する。

【０１４３】初めに、半導体記憶装置が通常モードの場
合のコラム選択信号発生回路８０の動作について説明す
る。

【０１４４】半導体記憶装置が通常モードの場合、テス
トモード信号ＴＭはＬレベルである。よって、論理ゲー
ト８４はクロック信号ＣＬＫを反転した信号を出力す
る。また、論理ゲート８５は常時Ｈレベルの信号を出力
する。

【０１４５】その結果、クロック信号出力回路７９の出
力信号はクロック信号ＣＬＫと同期したサイクル信号と
なる。

【０１４６】よって、ワンショットパルス発生回路８１
内の論理ゲート８７は周期的に振幅を繰り返すサイクル
信号である信号φＤ１を出力する。

【０１４７】その結果、通常モードの場合は、クロック
信号ＣＬＫが活性化されたとき、すなわち活性化信号Ａ
ＣＴおよび読出動作指示信号ＲＥＡＤまたは書込動作指
示信号ＷＲＩＴＥがともに活性状態となったとき、イン
バータ２３から出力されるコラム選択信号ＣＳＬはサイ
クル信号となる。

【０１４８】次に、半導体記憶装置がテストモードにな
った場合のコラム選択信号発生回路８０の動作について
説明する。

【０１４９】半導体記憶装置がテストモードの場合、テ
ストモード信号ＴＭはＨレベルである。よって、論理ゲ
ート８４の出力信号は常時Ｈレベルとなる。また、論理
ゲート８５は内部クロック信号ｉｎｔ．ＣＬＫを反転し
たサイクル信号を出力する。

【０１５０】その結果、クロック信号出力回路７９の出
力信号は内部クロック信号ｉｎｔ．ＣＬＫと同期したサ
イクル信号となる。

【０１５１】よって、テストモード時においても、ワン
ショットパルス発生回路８１のから出力される信号φＤ
１は常時サイクル信号となる。

【０１５２】その結果、インバータ２３から出力される
コラム選択信号ＣＳＬはサイクル信号となる。

【０１５３】よって、テストモード時は、活性化信号Ａ
ＣＴおよび読出動作指示信号ＲＥＡＤまたは書込動作指
示信号ＷＲＩＴＥに依存せずに、コラム選択信号ＣＳＬ
を活性化することができる。

【０１５４】以上より、実施の形態３におけるコラム選
択信号発生回路は、テストモード時において、半導体記
憶装置が動作状態でない場合でも、コラム選択信号を活
性化できる。よって、バーンインテストで、隣接コラム
選択線間に定常的にストレスを印加することができる。

【０１５５】［実施の形態４］図９は、この発明の実施
の形態４におけるコラム選択信号発生回路の構成を示す
回路図である。

【０１５６】図９を参照して、コラム選択信号発生回路
９０は、ワンショットパルス発生回路８１と、論理ゲー
ト９１，９２と、インバータ９３とを含む。

【０１５７】ワンショットパルス発生回路８１の構成は
図８と同じであるためその説明は繰り返さない。

【０１５８】論理ゲート９１はプリデコード信号ＹＡと
プリデコード信号ＹＢと信号φＤ１とを受け、ＡＮＤ論
理演算結果を出力する。ここで、プリデコード信号Ｙ
Ａ，ＹＡは、複数あるコラム選択線のうちの活性化する
コラム選択線を選択するための信号である。論理ゲート
９２は、論理ゲート９１の出力信号とテストモード信号
ＴＭとを受け、ＮＯＲ論理演算結果を出力する。インバ
ータ９３は論理ゲート９２の出力信号を反転して、コラ
ム選択信号ＣＳＬとして出力する。

【０１５９】以上の回路構成を有するコラム選択信号発
生回路９０の動作について説明する。

【０１６０】初めに、半導体記憶装置が通常モードの場
合のコラム選択信号発生回路９０の動作について説明す
る。

【０１６１】半導体記憶装置が通常モードのとき、テス
トモード信号ＴＭはＬレベルである。ワンショットパル
ス発生回路８１から出力される信号φＤ１は周期的に振
幅を繰り返す信号となるため、論理ゲート９１の出力信
号も周期的に振幅を繰り返す。よって、コラム選択信号
ＣＳＬも周期的に振幅を繰り返すこととなる。なお、論
理ゲート９１に入力されるプリデコード信号ＹＡ，ＹＢ
により活性化させるコラム選択線を選択する。

【０１６２】次に、半導体記憶装置がテストモードの場
合のコラム選択信号発生回路９０の動作について説明す
る。

【０１６３】半導体記憶装置がテストモードのとき、テ
ストモード信号ＴＭはＨレベルとなる。よって、論理ゲ
ート９２の出力信号は、論理ゲート９１の出力信号に依
存することなく、常時Ｌレベルとなる。よって、コラム
選択信号ＣＳＬは常時Ｈレベルとなる。なお、論理ゲー
ト９２の出力信号は、プロデコード信号ＹＡ，ＹＢにも
依存しない。よって、コラム選択信号発生回路９０は全
てのコラム選択線を活性状態とする。

【０１６４】以上より、実施の形態４の半導体記憶装置
は、テストモード時に全てのコラム選択線を活性化す
る。その結果、バーンインテスト時において、コラム選
択線と隣接する電源線との間に定常的にストレスを印加
することが可能となる。その結果、コラム選択線と電源
線との間のショートを検出するために必要なバーンイン
時間が短縮される。

【０１６５】［実施の形態５］図１０は、この発明の実
施の形態５におけるコラム選択信号発生回路群１００の
構成について示した回路図である。

【０１６６】図１０を参照して、コラム選択信号発生回
路群１００はコラム選択信号発生回路１０１〜１０４を
含む。

【０１６７】コラム選択信号発生回路１０１は、コラム
選択線ＣＳＬｎに接続される。同じように、コラム選択
信号発生回路１０２は、コラム選択線ＣＳＬｎ＋１に接
続され、コラム選択信号発生回路１０３は、コラム選択
線ＣＳＬｎ＋２に接続され、コラム選択信号発生回路１
０４は、コラム選択線ＣＳＬｎ＋３に接続される。

【０１６８】コラム選択信号発生回路１０１は、ワンシ
ョットパルス発生回路８１と、論理ゲート１１０，１１
１と、インバータ１２０とを含む。

【０１６９】論理ゲート１１０は、ワンショットパルス
発生回路８１から出力される信号φＤ１と、プリデコー
ド信号ＹＡとを受け、ＡＮＤ論理演算結果を出力する。
ここで、プリデコード信号ＹＡは、コラム選択線ＣＳＬ
ｎが選択されたときに活性化される信号である。

【０１７０】論理ゲート１１１は、論理ゲート１１０の
出力信号とテストモード信号ＴＭ１とを受け、ＮＯＲ論
理演算結果を出力する。インバータ１２０は論理ゲート
１１１の出力信号を反転してコラム選択信号ＣＳＬｎと
して出力する。

【０１７１】同様に、コラム選択信号発生回路１０２
は、ワンショットパルス発生回路８１と、論理ゲート１
１２，１１３と、インバータ１２１とを含む。

【０１７２】論理ゲート１１２は、信号φＤ１と、プリ
デコード信号ＹＢとを受け、ＡＮＤ論理演算結果を出力
する。プリデコード信号ＹＢは、コラム選択線ＣＳＬｎ
＋１が選択されたときに活性化される信号である。

【０１７３】論理ゲート１１３は、論理ゲート１１２の
出力信号とテストモード信号ＴＭ２とを受け、ＮＯＲ論
理演算結果を出力する。インバータ１２１は論理ゲート
１１３の出力信号を反転してコラム選択信号ＣＳＬｎ＋
１として出力する。

【０１７４】コラム選択信号発生回路１０３は、ワンシ
ョットパルス発生回路８１と、論理ゲート１１４，１１
５と、インバータ１２２とを含む。

【０１７５】論理ゲート１１４は、信号φＤ１と、プリ
デコード信号ＹＣとを受け、ＡＮＤ論理演算結果を出力
する。プリデコード信号ＹＣは、コラム選択線ＣＳＬｎ
＋２が選択されたときに活性化される信号である。

【０１７６】論理ゲート１１５は、論理ゲート１１４の
出力信号とテストモード信号ＴＭ１とを受け、ＮＯＲ論
理演算結果を出力する。インバータ１２２は論理ゲート
１１５の出力信号を反転してコラム選択信号ＣＳＬｎ＋
２として出力する。

【０１７７】コラム選択信号発生回路１０４は、ワンシ
ョットパルス発生回路８１と、論理ゲート１１６，１１
７と、インバータ１２３とを含む。

【０１７８】論理ゲート１１６は、信号φＤ１と、プリ
デコード信号ＹＤとを受け、ＡＮＤ論理演算結果を出力
する。プリデコード信号ＹＤは、コラム選択線ＣＳＬｎ
＋３が選択されたときに活性化される信号である。

【０１７９】論理ゲート１１７は、論理ゲート１１６の
出力信号とテストモード信号ＴＭ２とを受け、ＮＯＲ論
理演算結果を出力する。インバータ１２３は論理ゲート
１１７の出力信号を反転してコラム選択信号ＣＳＬｎ＋
３として出力する。

【０１８０】以上の回路構成を示すコラム選択信号発生
回路群１００の動作について説明する。

【０１８１】初めに、半導体記憶装置が通常モードの場
合のコラム選択信号発生回路群１００の動作について説
明する。

【０１８２】半導体記憶装置が通常モードのとき、テス
トモード信号ＴＭ１，ＴＭ２はともにＬレベルとなる。

【０１８３】よってコラム選択信号ＣＳＬｎ〜ＣＳＬｎ
＋３はプリデコード信号ＹＡ〜ＹＤにより、選択的に活
性化される。たとえば、プリデコード信号ＹＡのみがＨ
レベルとなり、その他のプリデコード信号ＹＢ〜ＹＤが
Ｌレベルとなったとき、コラム選択信号ＣＳＬｎのみ周
期的な振幅を繰り返す。そのたのコラム選択信号ＣＳＬ
ｎ＋１〜ＣＳＬｎ＋３はＬレベルのままである。

【０１８４】次に、半導体記憶装置がテストモードの場
合のコラム選択信号発生回路群１００の動作について説
明する。

【０１８５】半導体記憶装置がテストモードのとき、コ
ラム選択信号ＣＳＬｎ〜ＣＳＬｎ＋１は、テストモード
信号ＴＭ１，ＴＭ２により選択的に活性化される。この
とき、コラム選択信号ＣＳＬｎ〜ＣＳＬｎ＋３は、プリ
デコード信号ＹＡ〜ＹＤには依存しない。

【０１８６】たとえば、テストモード信号ＴＭ１がＨレ
ベルであり、テストモード信号ＴＭ２がＬレベルのと
き、コラム選択信号発生回路１０１内の論理ゲート１１
１の出力信号は常時Ｌレベルとなる。同様に、コラム選
択信号発生回路１０３の論理ゲート１１５の出力信号は
常時Ｌレベルとなる。よって、テストモード信号ＴＭ１
のみをＨレベルとしたときは、偶数番目のコラム選択線
ＣＳＬｎ，ＣＳＬｎ＋２が常時Ｈレベルとなる。同様
に、テストモード信号ＴＭ１をＬレベルとして、テスト
モード信号ＴＭ２をＨレベルとしたときは、奇数番目の
コラム選択線ＣＳＬｎ＋１，ＣＳＬｎ＋３が常時Ｈレベ
ルとなる。

【０１８７】なお、今回は４本のコラム選択線の場合に
ついてのコラム選択信号発生回路群について示したが、
ｍ（ｍは０以上の自然数）本のコラム選択線の場合につ
いてはコラム選択信号発生回路の数がｍとなる。

【０１８８】以上より、テストモード時において、複数
のコラム選択線のうち、偶数番目または奇数番目のコラ
ム選択線のみを常時活性状態とすることが可能となる。
その結果、隣接したコラム選択線間で定常的にストレス
を印加することが可能となる。

【０１８９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０１９０】

【発明の効果】この発明により、テストモード時にコラ
ム選択信号ＣＳＬの活性状態を制御することができる。
よって、コラム選択線間のショートを検出するためのバ
ーンイン時間を短縮できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭの概
略構成を示すブロック図である。

【図２】 図１に示したＤＲＡＭ１内のメモリセルアレ
イ６およびセンスアンプ＋入出力制御回路７の詳細な構
成を示すブロック図である。

【図３】 図２中の制御回路２およびコラムデコーダ５
内のコラム選択信号発生回路の回路構成を示す回路図で
ある。

【図４】 図３中の遅延回路３０および遅延時間調整回
路４０の回路構成を示す回路図である。

【図５】 コラム選択信号発生回路２０の動作について
示したタイミングチャートである。

【図６】 図６はこの発明の実施の形態２におけるコラ
ム選択信号発生回路の構成を示す回路図である。

【図７】 図７は半導体記憶装置がテストモードのとき
のコラム選択信号発生回路の動作を示すタイミングチャ
ートである。

【図８】 図８はこの発明の実施の形態３におけるコラ
ム選択信号発生回路の構成を示す回路図である。

【図９】 図９は、この発明の実施の形態４におけるコ
ラム選択信号発生回路の構成を示す回路図である。

【図１０】 図１０は、この発明の実施の形態５におけ
るコラム選択信号発生回路群１００の構成について示し
た回路図である。

【符号の説明】

２ 制御回路、３ 列アドレスバッファ、４ ロウデコ
ーダ、５ コラムデコーダ、６ メモリセルアレイ、７
入出力制御回路、８ 入力バッファ、９ 出力バッフ
ァ、１１ 列選択ゲート、１２ センスアンプ、１３
イコライザ、２０ コラム選択信号発生回路、２７，２
８ パルス幅調整回路、３０，７４，８９ 遅延回路、
３１ ロウプリデコーダ、３２ コラムプリデコーダ、
３３ 制御信号バッファ、４０ 遅延時間調整回路、６
０，８０，９０，１０１〜１０４コラム選択信号発生回
路、７５ パルス出力回路、８１ ワンショットパルス
発生回路、１００ コラム選択信号発生回路群。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB03 AD15 AG08 AK15 AL09 5L106 AA01 DD35 EE02 GG03 5M024 AA50 BB10 BB40 CC92 CC93 DD63 DD83 GG01 GG20 HH09 JJ02 JJ32 MM03 MM10 PP01 PP02 PP03 PP07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 テストモードを有する半導体記憶装置で
   あって、 メモリセルアレイと、 前記メモリセルアレイの列を選択するための複数のコラ
   ム選択線と、 前記複数のコラム選択線を選択的に活性化するためのコ
   ラム選択信号を出力するコラム選択信号発生手段とを含
   み、 前記コラム選択信号発生手段は、前記テストモード時に
   前記コラム選択信号のパルス幅を調整するパルス幅調整
   手段を含む、半導体記憶装置。
2. 【請求項２】 前記パルス幅調整手段は、書込動作時に
   前記コラム選択信号のパルス幅を調整する、請求項１に
   記載の半導体記憶装置。
3. 【請求項３】 前記パルス幅調整手段は、読出動作時に
   前記コラム選択信号のパルス幅を調整する、請求項１に
   記載の半導体記憶装置。
4. 【請求項４】 前記パルス幅調整手段は、 遅延信号を出力する遅延段と、 前記遅延信号を出力する遅延時間を調整する遅延時間調
   整段とを含む、請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記遅延段は、直列に接続された複数の
   インバータを含み、 前記インバータは、 電源ノードおよび出力ノードの間に接続され、入力ノー
   ドに接続されたゲートを有する第１のトランジスタと、 接地ノードおよび前記出力ノードの間に接続され、前記
   入力ノードに接続されたゲートを有する第２のトランジ
   スタと、 前記第１および第２のトランジスタのいずれか一方に直
   列に接続された可変抵抗素子とを含み、 前記遅延時間調整段は、前記可変抵抗素子の抵抗値を調
   整する、請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記パルス幅調整手段は、外部から入力
   される信号に応答して前記コラム選択信号のパルス幅を
   調整する、請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記パルス幅調整手段は、 前記半導体記憶装置をテストモードにするための活性状
   態のテストモード信号を受けたとき、活性状態の信号を
   出力する論理回路と、 前記テストモード信号と前記外部から入力される信号と
   を受ける第１のＡＮＤゲート回路と、 前記論理ゲート回路から出力された信号と前記第１のＡ
   ＮＤゲート回路の出力信号とを受ける第２のＡＮＤゲー
   ト回路とを含む、請求項６に記載の半導体記憶装置。
8. 【請求項８】 テストモードを有する半導体記憶装置で
   あって、 メモリセルアレイと、 前記メモリセルアレイの列を選択するための複数のコラ
   ム選択線と、 前記複数のコラム選択線を選択的に活性化するためのコ
   ラム選択信号を出力するコラム選択信号発生手段とを含
   み、 前記コラム選択信号発生手段は、通常モード時は前記メ
   モリセルアレイの動作中に前記コラム選択信号を出力
   し、テストモード時は前記メモリセルアレイの動作に依
   存することなく前記コラム選択信号を出力する、半導体
   記憶装置。
9. 【請求項９】 前記コラム選択信号発生手段は、 前記半導体記憶装置をテストモードにするための活性状
   態のテストモード信号を受けたとき、サイクル信号を出
   力する論理回路と、 ワンショットパルスを発生するワンショットパルス発生
   回路とを含む、請求項８に記載の半導体記憶装置。
10. 【請求項１０】 テストモードを有する半導体記憶装置
    であって、 メモリセルアレイと、 前記メモリセルアレイの列を選択するための複数のコラ
    ム選択線と、 前記複数のコラム選択線を活性化するためのコラム選択
    信号を出力するコラム選択信号発生手段とを含み、 前記コラム選択信号発生手段は、テストモード中は前記
    コラム選択線の全てを同時に活性状態とする、半導体記
    憶装置。
11. 【請求項１１】 前記コラム選択信号発生手段は、 コラムデコーダと、 前記コラムデコーダの出力信号と前記半導体記憶装置を
    テストモードにするためのテストモード信号とを受け、
    前記コラム選択信号を出力するＯＲゲート回路とを含
    む、請求項１０に記載の半導体記憶装置。
12. 【請求項１２】 テストモードを有する半導体記憶装置
    であって、 メモリセルアレイと、 前記メモリセルアレイの列を選択するための複数の第１
    および第２のコラム選択線と、 前記複数の第１のコラム選択線を活性化するための第１
    のコラム選択信号を出力する第１のコラム選択信号発生
    手段と、 前記複数の第２のコラム選択線を活性化するための第２
    のコラム選択信号を出力する第２のコラム選択信号発生
    手段とを含み、 前記第１のコラム選択線と前記第２のコラム選択線とは
    交互に配列される、半導体記憶装置。
13. 【請求項１３】 前記第１のコラム選択信号発生手段
    は、前記半導体記憶装置をテストモードにするための第
    １のテストモード信号を受け、 前記第２のコラム選択信号発生手段は、前記半導体記憶
    装置をテストモードにするための第２のテストモード信
    号を受ける、請求項１２に記載の半導体記憶装置。