KR20210142889A - 반도체 메모리 장치의 전압 공급 회로 - Google Patents

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Abstract

제안 발명의 실시예에 따른 반도체 메모리 장치는, 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 및 상기 예비 구동 신호에 따라, 다수의 셀 매트들 중 대응되는 셀 매트의 센스 앰프 회로에 코어 전압을 제공하는 다수의 개별 드라이버들을 포함하며, 상기 개별 드라이버들은 각각, 풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 메인 구동 신호로 출력하는 레벨 쉬프팅 회로; 상기 메인 구동 신호에 따라 상기 코어 전압으로 풀업 전압 라인을 구동하는 풀업 드라이버; 및 상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 상기 풀업 전압 노드와 상기 제 1 전압단을 연결하는 스위치를 포함할 수 있다.

Description

반도체 메모리 장치의 전압 공급 회로 {VOLTAGE SUPPLY CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 반도체 메모리 장치의 센스 앰프 회로에 제공되는 구동 전압을 공급하는 전압 공급 회로에 관한 것이다.
최근 반도체 메모리 장치는 급속도로 대용량화 되어가고 있으며, 동작 속도를 증가시키고 소모 전력을 감소시키기 위한 연구가 꾸준히 진행되고 있다. 특히, 휴대형 시스템, 예컨대 이동통신용 휴대폰이나 노트북 컴퓨터 등 휴대형 시스템에 장착되는 반도체 메모리 장치에서는 소모전력을 감소시키기 위한 기술 개발 노력이 활기차게 이루어지고 있다.
이러한 노력 중의 하나가 메모리 장치의 코어 영역에서의 전류 소비를 최소한으로 하는 기술이다. 메모리 셀들, 비트 라인들 및 워드 라인들로 구성되는 코어 영역은 극 미세화된 디자인 룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작은 사이즈이면서 아울러 저전력을 사용하게 된다.
한편, 코어 영역에는 다수의 워드 라인들, 다수의 비트 라인들, 메모리 셀 어레이, 및 비트 라인들의 데이터를 감지 증폭하는 비트 라인 센스 앰프 등이 구비된다. 일반적으로 디램과 같은 메모리 장치에서 전력소모를 줄이고, 디바이스의 신뢰성을 높이기 위하여 메모리 셀 어레이 및 비트 라인 센스 앰프에 사용되는 전압은 외부 전압보다 낮은 내부 전압(이하, "코어 전압"이라고 한다)이다. 코어 영역에서의 전류 소비를 최소화하기 위해, 비트 라인 센스 앰프에 제공되는 코어 전압을 생성 및 공급하는 회로를 주변 영역 혹은 코어 영역에 효율적으로 배치하는 방법이 논의되고 있다.
본 발명의 실시예들은, 코어 전압(VCORE)용 드라이버와 풀업 전압(RTO)용 드라이버를 머지/통합하여 센스 앰프 회로에 전압을 공급할 수 있는 반도체 메모리 장치의 전압 공급 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 및 상기 예비 구동 신호에 따라, 다수의 셀 매트들 중 대응되는 셀 매트의 센스 앰프 회로에 코어 전압을 제공하는 다수의 개별 드라이버들을 포함하며, 상기 개별 드라이버들은 각각, 풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 메인 구동 신호로 출력하는 레벨 쉬프팅 회로; 상기 메인 구동 신호에 따라 상기 코어 전압으로 풀업 전압 라인을 구동하는 풀업 드라이버; 및 상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 상기 풀업 전압 노드와 상기 제 1 전압단을 연결하는 스위치를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 및 상기 예비 구동 신호에 따라, 다수의 셀 매트들 중 대응되는 셀 매트의 센스 앰프 회로에 코어 전압을 제공하는 다수의 개별 드라이버들을 포함하며, 상기 개별 드라이버들은 각각, 풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 전원 전압의 전압 레벨을 변환하여 제어 신호를 출력하고, 상기 제어 신호 및 상기 예비 구동 신호에 따라 메인 구동 신호를 생성하는 레벨 쉬프팅 회로; 상기 메인 구동 신호에 따라 상기 코어 전압으로 풀업 전압 라인을 구동하는 풀업 드라이버; 및 상기 제어 신호에 따라 상기 풀업 전압 라인과 상기 제 1 전압단을 연결하는 스위치를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인들과 다수의 비트 라인들 사이에 배치된 다수의 메모리 셀들을 포함하는 다수의 셀 매트들; 상기 셀 매트들 중 대응되는 셀 매트의 비트 라인들의 데이터를 감지 증폭하는 다수의 센스 앰프 회로들; 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 메인 구동 신호를 생성하고, 상기 메인 구동 신호 및 풀다운 구동 신호에 따라 상기 센스 앰프 회로들 중 대응되는 센스 앰프 회로에 풀업 전압 및 풀다운 전압을 제공하는 다수의 개별 드라이버들; 및 상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 풀업 전압 라인과 상기 제 1 전압단을 연결하는 다수의 스위치들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인들과 다수의 비트 라인들 사이에 배치된 다수의 메모리 셀들을 포함하는 다수의 셀 매트들; 상기 셀 매트들 중 대응되는 셀 매트의 비트 라인들의 데이터를 감지 증폭하는 다수의 센스 앰프 회로들; 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면 전원 전압의 전압 레벨을 변환하여 제어 신호를 출력하고, 상기 제어 신호 및 상기 예비 구동 신호에 따라 메인 구동 신호를 생성하고, 상기 메인 구동 신호 및 풀다운 구동 신호에 따라 상기 센스 앰프 회로들 중 대응되는 센스 앰프 회로에 풀업 전압 및 풀다운 전압을 제공하는 다수의 개별 드라이버들; 및 상기 제어 신호에 따라 풀업 전압 라인과 상기 제 1 전압단을 연결하는 다수의 스위치들을 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치의 전압 공급 회로는, 코어 전압 공급 회로를 주변 영역이 아닌 코어 영역에 배치함으로써 오버 드라이빙 방식을 수행하지 않더라도 파워 메쉬 강화를 통해 전압 디벨롭 능력을 강화할 수 있다는 효과를 가진다.
또한, 제안된 실시예에 따른 반도체 메모리 장치의 전압 공급 회로는, 코어 전압(VCORE)용 드라이버와 풀업 전압(RTO)용 드라이버를 머지/통합함으로써 면적을 최소화하면서도 드라이빙 능력을 최대화하여 스피드 파라미터인 tRCD(Ras to Cas Delay) 특성을 개선할 수 있다는 효과를 가진다. 따라서, 안정적인 동작이 가능하며, 불필요한 배선이 제거되어 넷-다이(Net-die) 효율과 수율(Yield)을 개선할 수 있다.
도 1 은 오버 드라이빙 방식을 이용한 비트 라인 센싱 동작을 위한 반도체 메모리 장치의 구성을 나타낸 도면 이다.
도 2 는 도 1 의 반도체 메모리 장치의 상세 회로도 이다.
도 3 은 도 1 의 반도체 메모리 장치의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면 이다.
도 5 는 도 4 의 반도체 메모리 장치의 상세 회로도 이다.
도 6 은 도 4 의 반도체 메모리 장치의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 7 은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면 이다.
도 8 은 일실시예에 따른 도 7 의 반도체 메모리 장치의 상세 회로도 이다.
도 9 는 도 7 의 반도체 메모리 장치의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 10 은 다른 실시예에 따른 도 7 의 반도체 메모리 장치의 상세 회로도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
일반적으로 디램에서 전력소모를 줄이고, 디바이스의 신뢰성을 높이기 위하여 메모리 셀 영역 및 비트 라인 센스 앰프에 사용되는 전압은 외부 전압(즉, 전원 전압) 보다 낮은 내부 전압(즉, 코어 전압)이다. 이때 가장 문제가 되는 것 중의 하나가 메모리 셀에서 흘러나온 아주 적은 양의 차지를 센싱하여 씨모스(CMOS) 레벨로 바꿔주기까지의 시간이 길어진다는 점이다. 이것을 개선하기 위하여 사용하는 방식이 오버 드라이빙 방식이다. 오버 드라이빙 방식이란 비트 라인 센싱 동작의 초기 구간에는 외부 전원 전압(VDD)을 이용하여 센싱을 시작하고, 센싱 데이터가 코어 전압 레벨이 되면 코어 전압(VCORE)을 이용하여 코어 전압 레벨을 유지시키는 방식이다.
도 1 은 오버 드라이빙 방식을 이용한 비트 라인 센싱 동작을 위한 반도체 메모리 장치(10)의 구성을 나타낸 도면 이다.
도 1 을 참조하면, 반도체 메모리 장치(10)는, 코어 영역(22) 및 주변 영역(24)으로 구분될 수 있다.
코어 영역(22)은 뱅크 영역이라고도 정의할 수 있다. 코어 영역(22)에는, 뱅크를 구성하는 다수의 셀 매트 영역들(MA0~MAn)이 배치될 수 있다. 다수의 셀 매트 영역들(MA0~MAn) 각각은, 다수의 워드 라인들(WL, 미도시)과 다수의 비트 라인들(BL, 미도시)의 교차점에 위치한 다수의 메모리 셀들(MC, 미도시)이 어레이 형태로 배치된 메모리 셀 어레이(이하에서는, ”셀 매트(MAT#, #은 0부터 n까지의 정수)”라고 정의한다), 다수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 회로(SWD), 비트 라인들의 데이터를 감지 증폭하기 위한 센스 앰프 회로(BLSA), 및 워드 라인 구동 회로(SWD)와 센스 앰프 회로(BLSA)의 교차 영역인 서브-홀(Sub-hole) 영역(S/H)을 포함할 수 있다.
오버 드라이빙 방식을 이용한 비트 라인 센싱 동작에서는, 코어 전압을 생성 및 공급하기 위한 코어 전압 공급 회로(25)가 주변 영역(24)에 배치된다. 보다 자세하게, 코어 전압 공급 회로(25)는, 마스터 드라이버(25M) 및 다수의 슬레이브 드라이버들(25S_0~25S_n)을 포함할 수 있다. 마스터 드라이버(25M)는, 코어 전압(VCORE) 및 기준 전압(VREF)을 비교하여 예비 구동 신호(P_DRV)를 생성할 수 있다. 다수의 슬레이브 드라이버들(25S_0~25S_n)은, 뱅크(Bank) 내에 구성된 파워 메쉬(Mesh)를 통해 매트 영역들(MA0~MAn)에 코어 전압(VCORE)을 전달할 수 있다. 이하에서는 설명의 편의를 위해, 다수의 슬레이브 드라이버들(25S_0~25S_n)이 다수의 매트 영역들(MA0~Man)에 각각 대응되는 경우를 예로 들어 설명한다. 하지만, 제안 발명은 이에 한정되지 않으며, 하나의 슬레이브 드라이버가 하나 이상의 매트 영역에 대응되거나, 하나 이상의 슬레이브 드라이버가 하나의 매트 영역에 대응될 수 있다.
도 2 는 도 1 의 반도체 메모리 장치(10)의 상세 회로도 이다. 도 2 에서, 마스터 드라이버(25M) 및 다수의 슬레이브 드라이버들(25S_0~25S_n)은, 주변 영역(24)에 배치될 수 있다.
도 2 를 참조하면, 마스터 드라이버(25M)는, 코어 전압단(ND_V)의 코어 전압(VCORE)을 일정비로 분배하여 피드백 전압(VFB)을 출력하는 피드백부(32), 기준 전압(VREF)과 피드백 전압(VFB)을 입력받는 비교기(34) 및 비교기(34)의 출력을 리피팅(즉, 버퍼링)하여 예비 구동 신호(P_DRV)를 출력하는 제 1 리피터(RP1)를 포함할 수 있다. 피드백부(32)는, 코어 전압단(ND_V)과 접지 전압(VSS)단 사이에 직렬 연결된 제 1 액티브 저항(R1) 및 제 2 액티브 저항(R2)을 포함할 수 있다. 제 1 액티브 저항(R1) 및 제 2 액티브 저항(R2)는 각각, 게이트와 드레인이 다이오드 연결된 트랜지스터로 구현되어 제 1 및 제 2 저항값을 가질 수 있다. 피드백 전압(VFB)은, 제 1 저항값 및 제 2 저항값의 저항비에 따라 결정되는 전압 레벨을 가질 수 있다. 비교기(34)는, 연산 증폭기(Operational Amplifier, OP-AMP)로 구현될 수 있다. 연산 증폭기(OP-AMP)는, 디지털 LDO (Low Drop-Out) 레귤레이터를 포함할 수 있다. 비교기(34)는, 전원 전압(VDD) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 비교기(34)는, 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 전원 전압(VDD)과 접지 전압(VSS) 사이를 스윙하는 신호를 출력할 수 있다. 제 1 리피터(RP1)는, 전원 전압(VDD) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 제 1 리피터(RP1)는, 비교기(34)의 출력을 버퍼링하여 전원 전압(VDD)과 접지 전압(VSS) 사이를 스윙하는 예비 구동 신호(P_DRV)를 출력할 수 있다. 바람직하게, 제 1 리피터(RP1)는, 짝수개의 인버터로 구현될 수 있다.
다수의 슬레이브 드라이버들(25S_0~25S_n)은, 다수의 셀 매트들(MAT0~MATn)에 각각 대응될 수 있다. 예를 들어, 제 1 슬레이브 드라이버(25S_0)는, 제 2 리피터(RP2) 및 제 1 풀업 드라이버(PU_D1)를 포함할 수 있다. 제 2 리피터(RP2)는, 예비 구동 신호(P_DRV)를 버퍼링하여 메인 구동 신호(M_DRV)를 출력할 수 있다. 제 2 리피터(RP2)는, 전원 전압(VDD) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 제 2 리피터(RP2)는, 예비 구동 신호(P_DRV)를 버퍼링하여 전원 전압(VDD)과 접지 전압(VSS) 사이를 스윙하는 메인 구동 신호(M_DRV)를 출력할 수 있다. 바람직하게, 제 2 리피터(RP2)는, 짝수개의 인버터로 구현될 수 있다. 제 1 풀업 드라이버(PU_D1)는, 제 1 셀 매트(MAT0)에 대응되며, 전원 전압(VDD)단과 코어 전압단(ND_V) 사이에 연결되어, 메인 구동 신호(M_DRV)를 게이트로 입력받을 수 있다. 바람직하게, 제 1 풀업 드라이버(PU_D1)는 PMOS 트랜지스터로 구현될 수 있다.
한편, 각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 센스 앰프 회로(BLSA)의 풀업 전원 라인(RTO)에 코어 전압(VCORE) 혹은 전원 전압(VDD)을 제공하기 위한 풀업 제어 회로(52, 54)와, 센스 앰프 회로(BLSA)의 풀다운 전원 라인(SB)에 접지 전압(VSS)을 제공하기 위한 풀다운 제어 회로(56)가 배치될 수 있다.
풀업 제어 회로(52, 54)는, 노멀 드라이빙 회로(52) 및 오버 드라이빙 회로(54)를 포함할 수 있다. 오버 드라이빙 회로(54)는, 해당 셀 매트 신호(MSEL#, #은 0 부터 n까지의 정수) 및 제 1 풀업 구동 신호(SAP1)에 따라 전원 전압(VDD)을 풀업 전원 라인(RTO)에 제공할 수 있다. 노멀 드라이빙 회로(52)는, 해당 셀 매트 신호(MSEL#) 및 제 2 풀업 구동 신호(SAP2)에 따라 코어 전압(VCORE)을 풀업 전원 라인(RTO)으로 제공할 수 있다. 셀 매트 신호(MSEL#)는 해당 셀 매트가 선택될 때 활성화되는 신호로, 로우 어드레스를 디코딩하여 생성될 수 있다. 예를 들어, 제 1 셀 매트(MAT0)를 선택하기 위한 로우 어드레스가 입력되면, 제 1 셀 매트 신호(MSEL0)가 활성화될 수 있다. 제 1 풀업 구동 신호(SAP1)는, 비트 라인 센싱 동작의 초기 구간 동안 활성화될 수 있다. 제 2 풀업 구동 신호(SAP2)는, 제 1 풀업 구동 신호(SAP1)의 비활성화에 응답하여 활성화되고 비트 라인 센싱 구간이 종료됨에 따라 비활성화될 수 있다.
예를 들어, 노멀 드라이빙 회로(52)는, 제 1 레벨 쉬프터(LS1), 제 3 리피터(RP3) 및 제 2 풀업 드라이버(PU_D2)를 포함할 수 있다. 제 1 레벨 쉬프터(LS1)는, 제 1 셀 매트 신호(MSEL0)가 활성화되면 제 2 풀업 구동 신호(SAP2)의 레벨을 풀업 구동 전압(VSAP)의 레벨로 쉬프팅할 수 있다. 즉, 제 1 레벨 쉬프터(LS1)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 제 2 풀업 구동 신호(SAP2)를 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 신호로 변환할 수 있다. 바람직하게, 풀업 구동 전압(VSAP)은, 전원 전압(VDD) 보다 높은 전압 레벨을 가질 수 있으며, 뒷단의 제 2 풀업 드라이버(PU_D2)의 게이트를 충분히 턴온 시키기 위한 전압 레벨을 가질 수 있다. 제 3 리피터(RP3)는, 제 1 레벨 쉬프터(LS1)의 출력을 버퍼링할 수 있다. 제 3 리피터(RP3)는, 풀업 구동 전압(VSAP) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 제 3 리피터(RP3)는, 제 1 레벨 쉬프터(LS1)의 출력을 버퍼링하여 풀업 구동 전압(VSAP)과 접지 전압(VSS) 사이를 스윙하는 신호를 출력할 수 있다. 바람직하게, 제 3 리피터(RP3)는, 짝수개의 인버터로 구현될 수 있다. 제 2 풀업 드라이버(PU_D2)는, 코어 전압단(ND_V)과 풀업 전원 라인(RTO) 사이에 연결되어, 제 3 리피터(RP3)의 출력에 따라 코어 전압단(ND_V)의 코어 전압(VCORE)으로 풀업 전원 라인(RTO)을 구동할 수 있다.
예를 들어, 오버 드라이빙 회로(54)는, 제 2 레벨 쉬프터(LS2), 제 4 리피터(RP4) 및 제 3 풀업 드라이버(PU_D3)를 포함할 수 있다. 제 2 레벨 쉬프터(LS2)는, 제 1 셀 매트 신호(MSEL0)가 활성화되면 제 1 풀업 구동 신호(SAP1)의 레벨을 풀업 구동 전압(VSAP)의 레벨로 쉬프팅할 수 있다. 즉, 제 2 레벨 쉬프터(LS2)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 제 1 풀업 구동 신호(SAP1)를 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 신호로 변환할 수 있다. 제 4 리피터(RP4)는, 제 2 레벨 쉬프터(LS2)의 출력을 버퍼링할 수 있다. 제 4 리피터(RP4)는, 풀업 구동 전압(VSAP) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 제 4 리피터(RP4)는, 제 2 레벨 쉬프터(LS2)의 출력을 버퍼링하여 풀업 구동 전압(VSAP)과 접지 전압(VSS) 사이를 스윙하는 신호를 출력할 수 있다. 바람직하게, 제 4 리피터(RP4)는, 짝수개의 인버터로 구현될 수 있다. 제 3 풀업 드라이버(PU_D3)는, 전원 전압(VDD)단과 풀업 전원 라인(RTO) 사이에 연결되어, 제 4 리피터(RP4)의 출력에 따라 전원 전압(VDD)으로 풀업 전원 라인(RTO)을 구동할 수 있다. 바람직하게, 제 2 풀업 드라이버(PU_D2) 및 제 3 풀업 드라이버(PU_D3)는 NMOS 트랜지스터로 구현될 수 있다.
풀다운 제어 회로(56)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)을 풀다운 전원 라인(SB)에 제공할 수 있다. 풀다운 구동 신호(SAN)는, 비트 라인 센싱 동작 시 활성화될 수 있다. 풀다운 제어 회로(56)는, 풀다운 전원 라인(SB)과 접지 전압(VSS)단 사이에 연결되어, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)으로 풀다운 전원 라인(SB)을 구동하는 풀다운 드라이버(PD_D1)를 포함할 수 있다. 바람직하게, 풀다운 드라이버(PD_D1)는 NMOS 트랜지스터로 구현될 수 있다.
한편, 각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 프리차지 동작 시, 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)을 프리차지하기 위한 프리차지부(58)가 추가로 배치될 수 있다. 프리차지부(58)는, 비트 라인 균등화 신호(BLEQ)에 따라 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)을 프리차지 전압(VBLP)으로 균등화시킬 수 있다. 이에 따라, 비트 라인(BL) 및 비트 라인바(BLB)도 프리차지되어, 전하 공유(Charge Sharing)를 할 수 있다. 한편, 비트 라인 균등화 신호(BLEQ)는, 프리차지 동작 시 활성화되는 신호로, 비트 라인 센싱 동작 시 로직 로우 레벨로 비활성화될 수 있다. 프리차지 전압(VBLP)은 일반적으로 코어 전압(VCORE)의 1/2 값을 갖고, 비트 라인(BL)과 비트 라인바(BLB)의 전하 공유(Charge Sharing) 후 비트 라인 센싱 동작 시, 센스 앰프 회로(BLSA)는 비트 라인(BL)과 비트 라인바(BLB) 사이에 전압차가 발생하면 전압차를 증폭할 수 있다.
보다 자세하게, 프리차지부(58)는, 제 1 내지 제 3 트랜지스터(MN1~MN3)를 포함할 수 있다. 제 1 트랜지스터(MN1)는, 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB) 사이에 연결되며, 비트 라인 균등화 신호(BLEQ)에 따라 턴온될 수 있다. 제 2 및 제 3 트랜지스터(MN2, MN3)는, 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB) 사이에 직렬 연결되어, 비트 라인 균등화 신호(BLEQ)에 따라 턴온될 수 있다. 제 2 및 제 3 트랜지스터(MN2, MN3)의 공통 소스단으로 프리차지 전압(VBLP)이 인가될 수 있다.
한편, 다수의 셀 매트들(MAT0~MATn)은, 다수의 워드 라인들(WL)과 다수의 비트 라인들(BL)의 교차점에 위치한 다수의 메모리 셀들(MC)을 포함할 수 있다. 센스 앰프 회로(BLSA)는, 비트 라인(BL)과 비트 라인바(BLB) 사이의 전압차를 감지 증폭할 수 있다. 리드 동작에서는, 증폭된 데이터가 출력 인에이블 신호(YI)에 따라 입출력 라인(LIO, LIOB)으로 전달되고, 라이트 동작에서는, 입출력 라인(LIO, LIOB)의 데이터가 출력 인에이블 신호(YI)에 따라 비트 라인(BL)과 비트 라인바(BLB)로 전달될 수 있다.
이하, 도 1 내지 도 3 을 참조하여, 반도체 메모리 장치(10)의 동작을 설명하기로 한다.
도 3 은 도 1 의 반도체 메모리 장치(10)의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 3 을 참조하면, 비트 라인 센싱 동작 전, 비트 라인 균등화 신호(BLEQ)가 로직 하이 레벨로 활성화된다. 비트 라인 균등화 신호(BLEQ)에 따라, 프리차지부(58)의 제 1 내지 제 3 트랜지스터(MN1~MN3)가 턴온되어 비트라인(BL)과 비트 라인바(BLB)의 전압 레벨이 프리차지 전압(VBLP)으로 유지된다.
비트 라인 센싱 동작의 초기 구간 동안, 제 1 풀업 구동 신호(SAP1)가 활성화된다. 오버 드라이빙 회로(54)는, 해당 셀 매트 신호(MSEL#) 및 제 1 풀업 구동 신호(SAP1)에 따라 전원 전압(VDD)을 풀업 전원 라인(RTO)에 제공한다. 풀다운 제어 회로(56)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)을 풀다운 전원 라인(SB)에 제공한다. 이에 따라, 센스 앰프 회로(BLSA)는 비트 라인(BL)과 비트 라인바(BLB)의 전압차를 감지 증폭하여 전원 전압(VDD) 레벨 및 접지 전압(VSS) 레벨로 천이시키는 오버 드라이빙 동작을 수행할 수 있다.
이후, 제 1 풀업 구동 신호(SAP1)의 비활성화에 응답하여 제 2 풀업 구동 신호(SAP2)가 활성화된다. 노멀 드라이빙 회로(52)는, 해당 셀 매트 신호(MSEL#) 및 제 2 풀업 구동 신호(SAP2)에 따라 코어 전압(VCORE)을 풀업 전원 라인(RTO)으로 제공한다. 풀다운 제어 회로(56)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)을 풀다운 전원 라인(SB)에 제공한다. 이에 따라, 센스 앰프 회로(BLSA)는 비트 라인(BL)과 비트 라인바(BLB)의 전압차를 감지 증폭하여 코어 전압(VCORE) 레벨 및 접지 전압(VSS) 레벨로 천이시키는 노멀 드라이빙 동작을 수행할 수 있다.
마스터 드라이버(25M)는, 코어 전압단(ND_V)의 코어 전압(VCORE)이 타겟 레벨에 도달하면 예비 구동 신호(P_DRV)를 비활성화시켜 풀업 전원 라인(RTO)에 코어 전압 레벨을 유지시킬 수 있다.
상기와 같은 오버 드라이빙 동작을 수행함으로써 로우 어드레스가 입력된 후부터 컬럼 어드레스 신호가 입력되기까지의 지연 시간을 나타내는 파라미터인 tRCD(Row address to Column address Delay) 특성을 향상시킬 수 있다. 이 때, 전원 전압(VDD)이 고전압 환경(HVDD)일 경우, 오버 드라이빙 동작 시 디벨롭되는 전압 레벨(즉, 차지양)이 많기 때문에, 오버 드라이빙 동작에서 노멀 드라이빙 동작으로 전환 시 코어 전압(VCORE)으로 유입되는 전류량이 갑자기 상승하게 된다. 반면, 전원 전압(VDD)이 저전압 환경(LVDD)일 경우, 오버 드라이빙 동작 시 디벨롭되는 전압의 기울기가 낮아지게 되어 풀업 전원 라인(RTO)의 전압이 코어 전압(VCORE) 레벨이 되기까지 오랜 시간이 걸려 tRCD 특성이 열화된다. 또한, 반도체 메모리 장치(10)의 코어 영역(22)에 배치된 오버 드라이빙 회로(54)가 주변 영역(24)으로부터 외부 전원 전압(VDD) 및 코어 전압(VCORE)을 공급받아야 하므로, 뱅크(Bank) 내에 코어 전압(VCORE)을 위한 파워 메쉬(Mesh)가 구비되어야 한다. 결과적으로, 반도체 메모리 장치(10)에서 오버 드라이빙 동작을 위한 구동 회로는 많은 면적과 배선의 복잡성을 요구하며, 넷-다이(Net-die) 효율과 수율(Yield)을 떨어뜨리는 문제점이 있다.
이하에서는, 코어 전압 공급 회로를 코어 영역에 배치하는 방법에 대해 논의하기로 한다. 이를 위해, 제안 발명에서는, 오버 드라이빙 방식을 도입하지 않으면서도 성능을 개선시킬 수 있으면서 면적을 효율적으로 활용할 수 있는 방법을 제안한다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(100)의 구성을 나타낸 도면 이다.
도 4 를 참조하면, 반도체 메모리 장치(100)는, 코어 영역(110) 및 주변 영역(120)으로 구분될 수 있다.
코어 영역(110)에는, 다수의 셀 매트 영역들(MA0~MAn) 뿐만 아니라, 코어 전압 공급 회로(112)가 추가로 배치될 수 있다. 도 4 의 셀 매트 영역들(MA0~MAn)은 도 1 의 구성들과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
코어 전압 공급 회로(112)는, 마스터 드라이버(112M) 및 다수의 슬레이브 드라이버들(112S_0~112S_n)을 포함할 수 있다. 마스터 드라이버(112M)는, 코어 전압(VCORE_L) 및 기준 전압(VREF)을 비교하여 예비 구동 신호(P_DRV)를 생성할 수 있다. 다수의 슬레이브 드라이버들(112S_0~112S_n)은, 뱅크(Bank) 내에 구성된 파워 메쉬(Mesh)를 통해 매트 영역들(MA0~MAn)에 코어 전압(VCORE)을 전달할 수 있다.
참고로, 도 1 의 반도체 메모리 장치(10)는 외부 전원 전압(VDD) 뿐만 아니라 다수의 코어 전압들(VCORE)을 주변 영역(24)으로부터 제공받는다. 이에 비해, 도 4 의 반도체 메모리 장치(100)는 외부 전원 전압(VDD) 만을 주변 영역(120)으로부터 제공받는다. 따라서, 불필요한 배선이 제거되어 넷-다이(Net-die) 효율과 수율(Yield)을 개선할 수 있다.
도 5 는 도 4 의 반도체 메모리 장치(100)의 상세 회로도 이다.
도 5 를 참조하면, 마스터 드라이버(112M)는, 코어 전압단(ND_V)의 코어 전압(VCORE)을 일정비로 분배하여 피드백 전압(VFB)을 출력하는 피드백부(132), 기준 전압(VREF)과 피드백 전압(VFB)을 입력받는 비교기(134) 및 비교기(134)의 출력을 리피팅(즉, 버퍼링)하여 예비 구동 신호(P_DRV)를 출력하는 제 1 리피터(RP5)를 포함할 수 있다. 다수의 슬레이브 드라이버들(112S_0~112S_n)은, 다수의 셀 매트들(MAT0~MATn)에 각각 대응될 수 있다. 예를 들어, 제 1 슬레이브 드라이버(112S_0)는, 예비 구동 신호(P_DRV)를 버퍼링하여 메인 구동 신호(M_DRV)를 출력하는 제 2 리피터(RP6) 및 전원 전압(VDD)단과 코어 전압단(ND_V) 사이에 연결되어, 메인 구동 신호(M_DRV)를 게이트로 입력받는 제 1 풀업 드라이버(PU_D4)를 포함할 수 있다. 도 5 의 마스터 드라이버(112M) 및 슬레이브 드라이버들(112S_0~112S_n)은, 코어 영역(110)에 배치된 점만 제외하고는, 도 1 의 마스터 드라이버(25M) 및 슬레이브 드라이버들(25S_0~25S_n)의 구성과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
한편, 각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 센스 앰프 회로(BLSA)의 풀업 전원 라인(RTO)에 코어 전압(VCORE_L)을 제공하기 위한 풀업 제어 회로(152)와, 센스 앰프 회로(BLSA)의 풀다운 전원 라인(SB)에 접지 전압(VSS)을 제공하기 위한 풀다운 제어 회로(154)가 배치될 수 있다.
풀업 제어 회로(152)는, 해당 셀 매트 신호(MSEL#) 및 풀업 구동 신호(SAP)에 따라 코어 전압(VCORE_L)을 풀업 전원 라인(RTO)으로 제공할 수 있다. 이 때, 풀업 구동 신호(SAP)는 비트 라인 센싱 동작 시 활성화될 수 있다. 도 4 의 풀업 제어 회로(152)는, 도 1 의 오버 드라이빙 회로(54)가 생략된 구성으로, 도 1 의 노멀 드라이빙 회로(52)에 대응되는 구성만을 포함할 수 있다. 예를 들어, 풀업 제어 회로(152)는, 레벨 쉬프터(LS3), 제 3 리피터(RP7) 및 제 2 풀업 드라이버(PU_D5)를 포함할 수 있다. 레벨 쉬프터(LS3)는, 제 1 셀 매트 신호(MSEL0)가 활성화되면 풀업 구동 신호(SAP)의 레벨을 풀업 구동 전압(VSAP)의 레벨로 쉬프팅할 수 있다. 즉, 레벨 쉬프터(LS3)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 풀업 구동 신호(SAP)를 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 신호로 변환할 수 있다. 제 3 리피터(RP7)는, 레벨 쉬프터(LS3)의 출력을 버퍼링하여 풀업 구동 전압(VSAP)과 접지 전압(VSS) 사이를 스윙하는 신호를 출력할 수 있다. 바람직하게, 제 3 리피터(RP7)는, 짝수개의 인버터로 구현될 수 있다. 제 2 풀업 드라이버(PU_D5)는, 코어 전압단(ND_V)과 풀업 전원 라인(RTO) 사이에 연결되어, 제 3 리피터(RP7)의 출력에 따라 코어 전압단(ND_V)의 코어 전압(VCORE_L)으로 풀업 전원 라인(RTO)을 구동할 수 있다. 바람직하게, 제 2 풀업 드라이버(PU_D5)는 NMOS 트랜지스터일 수 있다.
풀다운 제어 회로(154)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)을 풀다운 전원 라인(SB)에 제공할 수 있다. 풀다운 제어 회로(154)는, 풀다운 전원 라인(SB)과 접지 전압(VSS)단 사이에 연결되어, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)으로 풀다운 전원 라인(SB)을 구동하는 풀다운 드라이버(PD_D2)를 포함할 수 있다. 바람직하게, 풀다운 드라이버(PD_D2)는 NMOS 트랜지스터일 수 있다.
한편, 각 셀 매트(MAT0~MATn)의 서브-홀 영역(S/H)에는, 프리차지 동작 시, 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)을 프리차지하기 위한 프리차지부(156)가 추가로 배치될 수 있다. 도 4 의 프리차지부(156)는, 도 1 의 프리차지부(58)의 구성과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다. 다수의 셀 매트들(MAT0~MATn)은, 다수의 워드 라인들(WL)과 다수의 비트 라인들(BL)의 교차점에 위치한 다수의 메모리 셀들(MC)을 포함할 수 있다. 센스 앰프 회로(BLSA)는, 비트 라인(BL)과 비트 라인바(BLB) 사이의 전압차를 감지 증폭할 수 있다. 도 4 의 셀 매트들(MAT0~MATn) 및 센스 앰프 회로(BLSA)은, 도 1 의 구성들과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
이하, 도 4 내지 도 6 을 참조하여, 반도체 메모리 장치(100)의 동작을 설명하기로 한다.
도 6 은 도 4 의 반도체 메모리 장치(100)의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 6 을 참조하면, 비트 라인 센싱 동작 전, 비트 라인 균등화 신호(BLEQ)에 따라 프리차지부(156)가 동작하여, 비트라인(BL)과 비트 라인바(BLB)의 전압 레벨이 프리차지 전압(VBLP)으로 유지된다.
비트 라인 센싱 동작 동안, 풀업 구동 신호(SAP) 및 풀다운 구동 신호(SAN)가 활성화된다. 풀업 제어 회로(152)는, 해당 셀 매트 신호(MSEL#) 및 풀업 구동 신호(SAP)에 따라 코어 전압(VCORE_L)을 풀업 전원 라인(RTO)으로 제공한다. 풀다운 제어 회로(154)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)을 풀다운 전원 라인(SB)에 제공한다. 이에 따라, 센스 앰프 회로(BLSA)는 비트 라인(BL)과 비트 라인바(BLB)의 전압차를 감지 증폭하여 코어 전압(VCORE_L) 레벨 및 접지 전압(VSS) 레벨로 천이시키는 노멀 드라이빙 동작을 수행할 수 있다. 마스터 드라이버(25M)는, 코어 전압단(ND_V)의 코어 전압(VCORE)이 타겟 레벨에 도달하면 예비 구동 신호(P_DRV)를 비활성화시켜 풀업 전원 라인(RTO)에 코어 전압 레벨을 유지시킬 수 있다.
상기와 같이, 코어 전압 공급 회로(112)를 주변 영역(120)이 아닌 코어 영역(110)에 배치함으로써 센스 앰프 회로(BLSA)가 보다 인접하게 배치된 코어 전압 공급 회로(112)로부터 로컬(내부) 코어 전압(VCORE_L)을 이용하여 비트 라인 센싱 동작을 수행할 수 있다. 따라서, 오버 드라이빙 방식을 수행하지 않더라도 안정적인 동작이 가능하며, 동시에 성능을 개선할 수 있다. 또한, 코어 영역(110)의 구성들이 외부 전원 전압(VDD) 만을 주변 영역(120)으로부터 제공받기 때문에 불필요한 배선이 제거되어 넷-다이(Net-die) 효율과 수율(Yield)을 개선할 수 있다.
이 때, 전원 전압(VDD)이 고전압 환경(HVDD)일 경우, 오버 드라이빙 동작이 생략되어 도 3 에서 설명한 유입되는 전류량이 갑자기 상승하는 이슈를 제거할 수 있다. 반면, 전원 전압(VDD)이 저전압 환경(LVDD)일 경우, 코어 영역(110)에서 바라보는 저항이 제 1 풀업 드라이버(PU_D4) 및 제 2 풀업 드라이버(PU_D5)의 스택 구조의 채널 저항으로 형성되기 때문에 풀업 전원 라인(RTO)의 전압 디벨롭을 저하시키게 된다. 따라서, 비트 라인 센싱 동작 시, 파워 드랍이 발생하면, 스택 구조의 채널 저항으로 인해 드랍량이 증가하고 풀업 전원 라인(RTO)의 전압이 코어 전압(VCORE_L) 레벨이 되기까지 오랜 시간이 걸려 tRCD 특성이 더욱 열화된다.
도 7 은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(200)의 구성을 나타낸 도면 이다.
도 7 을 참조하면, 반도체 메모리 장치(200)는, 코어 영역(210) 및 주변 영역(220)으로 구분될 수 있다.
코어 영역(210)에는, 다수의 셀 매트 영역들(MA0~MAn) 및 코어 전압 공급 회로(212)가 배치될 수 있다. 코어 전압 공급 회로(212)는, 마스터 드라이버(212M)를 포함할 수 있다. 마스터 드라이버(212M)는, 코어 전압(VCORE_L) 및 기준 전압(VREF)을 비교하여 예비 구동 신호(P_DRV)를 생성할 수 있다. 이하에서, 제안 발명의 제 2 실시예의 마스터 드라이버(212M)는, “공통 드라이버(212M)”라고 정의한다.
각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 다수의 개별 드라이버들(214_0~214_n)이 배치될 수 있다. 다수의 개별 드라이버들(214_0~214_n)은, 다수의 셀 매트들(MAT0~MATn)에 각각 대응될 수 있다. 제안 발명의 제 2 실시예에서, 도 1 또는 도 4 의 다수의 슬레이브 드라이버들이 다수의 셀 매트 영역들(MA0~MAn)의 서브-홀 영역(S/H)의 풀업 드라이버와 머지/통합되어 다수의 개별 드라이버들(214_0~214_n)을 구성할 수 있다. 다수의 개별 드라이버들(214_0~214_n)은, 예비 구동 신호(P_DRV)에 따라, 다수의 셀 매트들(MAT0~MATn) 중 대응되는 셀 매트의 센스 앰프 회로(BLSA)에 코어 전압(VCORE_L)을 제공할 수 있다.
도 8 은 일실시예에 따른 도 7 의 반도체 메모리 장치(200)의 상세 회로도 이다.
도 8 을 참조하면, 공통 드라이버(212M)는, 제 1 전압단(ND1)의 전압에 따라 예비 구동 신호(P_DRV)를 생성할 수 있다. 공통 드라이버(212M)는, 제 1 전압단(ND1)의 전압을 일정비로 분배하여 피드백 전압(VFB)을 출력하는 피드백부(232), 기준 전압(VREF)과 피드백 전압(VFB)을 입력받는 비교기(234) 및 비교기(34)의 출력을 리피팅(즉, 버퍼링)하여 예비 구동 신호(P_DRV)를 출력하는 제 1 리피터(RP8)를 포함할 수 있다. 피드백부(232)는, 제 1 전압단(ND1)과 접지 전압(VSS)단 사이에 직렬 연결된 제 1 액티브 저항(R3) 및 제 2 액티브 저항(R4)을 포함할 수 있다. 제 1 액티브 저항(R3) 및 제 2 액티브 저항(R4)는 각각, 게이트와 드레인이 다이오드 연결된 트랜지스터로 구현되어 제 1 및 제 2 저항값을 가질 수 있다. 피드백 전압(VFB)은, 제 1 저항값 및 제 2 저항값의 저항비에 따라 결정되는 전압 레벨을 가질 수 있다. 도 8 에 도시된 공통 드라이버(212M)의 구성은 도 5 의 마스터 드라이버(112M)와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 다수의 개별 드라이버들(214_0~214_n)이 배치될 수 있다. 다수의 개별 드라이버들(214_0~214_n)은, 예비 구동 신호(P_DRV)에 따라 다수의 셀 매트들(MAT0~MATn) 중 대응되는 셀 매트의 센스 앰프 회로(BLSA)에 코어 전압(VCORE_L)을 제공할 수 있다. 예를 들어, 제 1 개별 드라이버(214_0)는, 레벨 쉬프팅 회로(252), 풀업 드라이버(PU_D6) 및 스위치(SW0)를 포함할 수 있다. 레벨 쉬프팅 회로(252)는, 풀업 구동 신호(SAP) 및 제 1 셀 매트 신호(MSEL0)가 활성화되면, 예비 구동 신호(P_DRV)의 전압 레벨을 변환하여 메인 구동 신호(M_DRV)로 출력할 수 있다. 즉, 레벨 쉬프팅 회로(252)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 예비 구동 신호(P_DRV)를 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 신호로 변환할 수 있다. 풀업 드라이버(PU_D6)는, 메인 구동 신호(M_DRV)에 따라 코어 전압(VCORE_L)으로 제 2 전압단(ND2)을 구동할 수 있다. 스위치(SW0)는, 풀업 구동 신호(SAP) 및 제 1 셀 매트 신호(MSEL0)가 활성화되면, 제 2 전압단(ND2)과 제 1 전압단(ND1)을 연결할 수 있다. 제 2 전압단(ND2)은, 풀업 전원 라인(RTO)과 연결되는 노드이다. 제 1 개별 드라이버(214_0)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)으로 풀다운 전원 라인(SB)을 구동하는 풀다운 드라이버(PD_D3)를 더 포함할 수 있다.
한편, 도 8 에서, 도면 부호 “SAP_MSEL#” (#은 0부터 n까지의 정수)는 풀업 구동 신호(SAP) 및 대응하는 셀 매트 신호(MSEL#)가 모두 활성화될 때 로직 하이 레벨로 활성화되는 신호이다. 실시예에 따라, 풀업 구동 신호(SAP) 및 대응하는 셀 매트 신호(MSEL#)를 로직 앤드 연산하는 로직 게이트가 추가될 수 있다.
보다 자세하게, 레벨 쉬프팅 회로(252)는, 로직 회로(LG1), 레벨 쉬프터(LS4) 및 제 2 리피터(RP9)를 포함할 수 있다. 로직 회로(LG1)는, 풀업 구동 신호(SAP), 제 1 셀 매트 신호(MSEL0) 및 예비 구동 신호(P_DRV)를 로직 앤드 연산할 수 있다. 레벨 쉬프터(LS4)는, 로직 회로(LG1)의 출력을 레벨 쉬프팅할 수 있다. 즉, 레벨 쉬프터(LS4)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 로직 회로(LG1)의 출력을 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 신호로 변환할 수 있다. 제 2 리피터(RP9)는, 레벨 쉬프터(LS4)의 출력을 버퍼링하여 메인 구동 신호(M_DRV)를 출력할 수 있다. 제 2 리피터(RP9)는, 풀업 구동 전압(VSAP) 및 접지 전압(VSS)을 동작 전압으로 입력받을 수 있다. 제 2 리피터(RP9)는, 로직 회로(LG1)의 출력을 버퍼링하여 풀업 구동 전압(VSAP)과 접지 전압(VSS) 사이를 스윙하는 메인 구동 신호(M_DRV)를 출력할 수 있다. 바람직하게, 제 2 리피터(RP9)는, 짝수개의 인버터로 구현될 수 있다.
도 8 에서, 로직 회로(LG1)는, 풀업 구동 신호(SAP), 제 1 셀 매트 신호(MSEL0) 및 예비 구동 신호(P_DRV)를 로직 낸드 연산하는 제 1 낸드 게이트(ND1) 및 제 1 낸드 게이트(ND1)의 출력을 반전하여 출력하는 제 1 인버터(INV1)로 구현되어 있지만, 제안 발명은 이에 한정되지 않으며, 로직 회로(LG1)는 로직 낸드 연산을 수행하는 로직 회로로 구현될 수 있다.
한편, 도 8 의 프리차지부(256), 다수의 셀 매트들(MAT0~MATn) 및 센스 앰프 회로(BLSA)는, 도 1 의 구성들과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
이하, 도 7 내지 도 9 를 참조하여, 반도체 메모리 장치(200)의 동작을 설명하기로 한다.
도 9 는 도 7 의 반도체 메모리 장치(200)의 비트 라인 센싱 동작을 설명하기 위한 파형도 이다.
도 9 를 참조하면, 비트 라인 센싱 동작 전, 비트 라인 균등화 신호(BLEQ)에 따라 프리차지부(256)가 동작하여, 비트라인(BL)과 비트 라인바(BLB)의 전압 레벨이 프리차지 전압(VBLP)으로 유지된다.
비트 라인 센싱 동작 동안, 풀업 구동 신호(SAP) 및 풀다운 구동 신호(SAN)가 활성화된다. 이 때, 제 1 셀 매트(MAT0)를 선택하기 위한 로우 어드레스가 입력되어, 제 1 셀 매트 신호(MSEL0)가 활성화된다고 가정한다. 제 1 셀 매트 신호(MSEL0)가 활성화됨에 따라, 제 1 개별 드라이버(214_0)의 레벨 쉬프팅 회로(252)는, 예비 구동 신호(P_DRV)의 전압 레벨을 변환하여 메인 구동 신호(M_DRV)로 출력한다. 풀업 드라이버(PU_D6)는, 메인 구동 신호(M_DRV)에 따라 코어 전압(VCORE_L)으로 제 2 전압단(ND2)(즉, 풀업 전원 라인(RTO))을 구동하고, 풀다운 드라이버(PD_D3)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)으로 풀다운 전원 라인(SB)을 구동한다. 이에 따라, 센스 앰프 회로(BLSA)는 비트 라인(BL)과 비트 라인바(BLB)의 전압차를 감지 증폭하여 코어 전압(VCORE_L) 레벨 및 접지 전압(VSS) 레벨로 천이시키는 노멀 드라이빙 동작을 수행할 수 있다.
이 때. 스위치(SW0)는, 턴온되어 제 1 전압단(ND1)과 풀업 전원 라인(RTO))을 연결한다. 이에 따라, 공통 드라이버(212M)는, 제 1 개별 드라이버(214_0)로부터 피드백되는 코어 전압(VCORE_L) 및 기준 전압(VREF)을 비교하여 예비 구동 신호(P_DRV)를 생성할 수 있다. 공통 드라이버(212M)는, 코어 전압(VCORE_L)이 타겟 레벨에 도달하면 예비 구동 신호(P_DRV)를 비활성화시켜 풀업 전원 라인(RTO)에 코어 전압 레벨을 유지시킬 수 있다. 상기의 동작에 따라 제 1 셀 매트(MAT0)의 비트 라인 센싱 동작이 수행될 수 있다.
이 때, 전원 전압(VDD)이 고전압 환경(HVDD)일 경우, 오버 드라이빙 동작이 생략되어 도 3 에서 설명한 유입되는 전류량이 갑자기 상승하는 이슈를 제거할 수 있다. 또한, 전원 전압(VDD)이 저전압 환경(LVDD)일 경우, 코어 영역(210)에서 바라보는 저항이 풀업 드라이버(PU_D6)의 채널 저항만으로 형성되기 때문에 풀업 전원 라인(RTO)의 전압 디벨롭이 저하되지 않고, 즉, tRCD 특성이 열화없이 센싱 동작을 수행할 수 있다.
도 10 은 다른 실시예에 따른 도 7 의 반도체 메모리 장치(300)의 상세 회로도 이다.
도 10 을 참조하면, 공통 드라이버(212M)는, 제 1 전압단(ND1)의 전압에 따라 예비 구동 신호(P_DRV)를 생성할 수 있다. 공통 드라이버(212M)는, 피드백부(332), 비교기(334), 제 1 리피터(RP10) 및 제 1 레벨 쉬프터(LS5)를 포함할 수 있다. 도 10 의 공통 드라이버(212M)는, 도 8 의 공통 드라이버(212M)의 구성에서 제 1 레벨 쉬프터(LS5)를 추가로 구비할 수 있다. 제 1 레벨 쉬프터(LS5)는, 제 1 리피터(RP10)의 출력을 레벨 쉬프팅하여 예비 구동 신호(P_DRV)를 출력할 수 있다. 제 1 레벨 쉬프터(LS5)는, 외부 전원 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 제 1 리피터(RP10)의 출력을 풀업 구동 전압(VSAP) 레벨과 접지 전압(VSS) 레벨로 스윙하는 예비 구동 신호(P_DRV)로 변환할 수 있다.
각 셀 매트 영역(MA0~MAn)의 서브-홀 영역(S/H)에는, 다수의 개별 드라이버들(214_0~214_n)이 배치될 수 있다. 다수의 개별 드라이버들(214_0~214_n)은, 예비 구동 신호(P_DRV)에 따라 다수의 셀 매트들(MAT0~MATn) 중 대응되는 셀 매트의 센스 앰프 회로(BLSA)에 코어 전압(VCORE_L)을 제공할 수 있다. 예를 들어, 제 1 개별 드라이버(214_0)는, 레벨 쉬프팅 회로(352), 풀업 드라이버(PU_D7) 및 스위치(SW10)를 포함할 수 있다. 레벨 쉬프팅 회로(352)는, 풀업 구동 신호(SAP) 및 제 1 셀 매트 신호(MSEL0)가 활성화되면, 전원 전압(VDD)의 전압 레벨을 변환하여 제어 신호(CTRL0)를 출력하고, 제어 신호(CTRL0) 및 예비 구동 신호(P_DRV)에 따라 메인 구동 신호(M_DRV)를 생성할 수 있다. 풀업 드라이버(PU_D7)는, 메인 구동 신호(M_DRV)에 따라 코어 전압(VCORE_L)으로 제 2 전압단(ND2)을 구동할 수 있다. 스위치(SW10)는, 제어 신호(CTRL0)에 따라 제 2 전압단(ND2)과 제 1 전압단(ND1)을 연결할 수 있다. 제 2 전압단(ND2)은, 풀업 전원 라인(RTO)과 연결되는 노드이다. 제 1 개별 드라이버(214_0)는, 풀다운 구동 신호(SAN)에 따라 접지 전압(VSS)으로 풀다운 전원 라인(SB)을 구동하는 풀다운 드라이버(PD_D4)를 더 포함할 수 있다.
보다 자세하게, 레벨 쉬프팅 회로(352)는, 제 2 레벨 쉬프터(LS6), 로직 회로(LG2) 및 제 2 리피터(RP11)를 포함할 수 있다. 제 2 레벨 쉬프터(LS6)는, 풀업 구동 신호(SAP) 및 제 1 셀 매트 신호(MSEL0)가 활성화되면, 전원 전압(VDD)의 전압 레벨을 변환하여 제어 신호(CTRL0)를 출력할 수 있다. 도 10 에서, 도면 부호 “SAP_MSEL#” (#은 0부터 n까지의 정수)는 풀업 구동 신호(SAP) 및 대응하는 셀 매트 신호(MSEL#)가 모두 활성화될 때 로직 하이 레벨로 활성화되는 신호이다. 실시예에 따라, 풀업 구동 신호(SAP) 및 대응하는 셀 매트 신호(MSEL#)를 로직 앤드 연산하는 로직 게이트가 추가될 수 있다. 로직 회로(LG2)는, 제어 신호(CTRL0) 및 예비 구동 신호(P_DRV)를 로직 앤드 연산할 수 있다. 제 2 리피터(RP11)는, 로직 회로(LG2)의 출력을 버퍼링하여 메인 구동 신호(M_DRV)를 출력할 수 있다. 바람직하게, 제 2 리피터(RP11)는, 짝수개의 인버터로 구현될 수 있다. 도 10 에서, 로직 회로(LG2)는, 제어 신호(CTRL0) 및 예비 구동 신호(P_DRV)를 로직 낸드 연산하는 제 2 낸드 게이트(ND2) 및 제 2 낸드 게이트(ND2)의 출력을 반전하여 출력하는 제 2 인버터(INV2)로 구현되어 있지만, 제안 발명은 이에 한정되지 않으며, 로직 회로(LG2)는 로직 낸드 연산을 수행하는 로직 회로로 구현될 수 있다.
한편, 도 10 의 프리차지부(356), 다수의 셀 매트들(MAT0~MATn) 및 센스 앰프 회로(BLSA)는, 도 1 의 구성들과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
참고로, 도 8 의 반도체 메모리 장치(200)에서는, 로직 회로(LG1) 뒷단에 레벨 쉬프터(LS4)를 배치한 반면, 도 10 의 반도체 메모리 장치(300)에서는, 로직 회로(LG2)의 앞단에 레벨 쉬프터(LS5, LS6)가 배치된다는 점에서 차이점을 가지며, 실질적인 동작은 동일하므로 상세 동작에 대한 설명은 생략하기로 한다.
한편, 상기의 실시예들에서, 다수의 개별 드라이버들(214_0~214_n)이 서브-홀 영역(S/H)에 배치되는 것으로 설명하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 다수의 개별 드라이버들(214_0~214_n)은, 각 셀 매트 영역(MA0~MAn)의 센스 앰프 회로(BLSA) 영역에 배치되거나, X-홀 영역에 분산 배치될 수 있다. 또한, 상기의 실시예들에서, 다수의 개별 드라이버들(214_0~214_n)이 레벨 쉬프팅 회로(252, 352), 풀업 드라이버(PU_D6, PU_D7), 풀다운 드라이버(PD_D3, PD_D4) 및 스위치(SW0, SW10)를 포함하는 것으로 설명하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 다수의 개별 드라이버들(214_0~214_n)은 레벨 쉬프팅 회로(252, 352), 풀업 드라이버(PU_D6, PU_D7) 및 풀다운 드라이버(PD_D3, PD_D4)만을 포함하고, 스위치(SW0, SW10)가 별도로 구비되는 것으로 구현될 수 있다.
상기와 같이, 제안 발명의 실시예들에서는, 코어 전압 공급 회로(212)를 주변 영역(220)이 아닌 코어 영역(210)에 배치함으로써 센스 앰프 회로(BLSA)가 보다 인접하게 배치된 코어 전압 공급 회로(212)로부터 로컬(내부) 코어 전압(VCORE_L)을 이용하여 비트 라인 센싱 동작을 수행할 수 있다. 따라서, 오버 드라이빙 방식을 수행하지 않더라도 파워 메쉬 강화를 통해 전압 디벨롭 능력을 강화할 수 있다. 또한, 코어 영역(210)의 구성들이 외부 전원 전압(VDD) 만을 주변 영역(220)으로부터 제공받기 때문에 불필요한 배선이 제거되어 넷-다이(Net-die) 효율과 수율(Yield)을 개선할 수 있다.
또한, 제안 발명의 실시예들에서는, 공통 드라이버(212M) 및 다수의 개별 드라이버들(214_0~214_n)이 코어 영역(210)에 위치하며, 특히, 개별 드라이버들(214_0~214_n)은, 각 셀 매트에 대응되는 서브-홀 영역(S/H)에 위치할 수 있다. 즉, 제안 발명의 실시예에 따른 반도체 메모리 장치(200)는, 종래의 슬레이브 드라이버(즉, 코어 전압(VCORE)용 드라이버)와 서브-홀 영역(S/H)의 풀업 드라이버(즉, 풀업 전압(RTO)용 드라이버)가 각각 머지/통합된 개별 드라이버들(214_0~214_n)를 이용하여 비트 라인 센싱 동작을 수행함으로써 코어 영역(210)의 면적을 최소화하면서도 스피드 파라미터인 tRCD 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 및
    상기 예비 구동 신호에 따라, 다수의 셀 매트들 중 대응되는 셀 매트의 센스 앰프 회로에 코어 전압을 제공하는 다수의 개별 드라이버들을 포함하며,
    상기 개별 드라이버들은 각각,
    풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 메인 구동 신호로 출력하는 레벨 쉬프팅 회로;
    상기 메인 구동 신호에 따라 상기 코어 전압으로 풀업 전압 라인을 구동하는 풀업 드라이버; 및
    상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 상기 풀업 전압 노드와 상기 제 1 전압단을 연결하는 스위치
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 개별 드라이버들은 각각,
    풀다운 구동 신호에 따라 접지 전압으로 풀다운 전압 라인을 구동하는 풀다운 드라이버
    를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 센스 앰프 회로는,
    상기 풀업 전압 라인과 상기 풀다운 전압 라인과 연결되어 비트 라인들의 데이터를 감지 증폭하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 공통 드라이버 및 상기 개별 드라이버들은,
    코어 영역에 위치한 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 개별 드라이버들은,
    각 셀 매트에 대응되는 서브-홀 영역에 위치하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 레벨 쉬프팅 회로는,
    상기 풀업 구동 신호, 상기 셀 매트 신호 및 상기 예비 구동 신호를 로직 앤드 연산하는 로직 회로; 및
    상기 로직 회로의 출력을 레벨 쉬프팅하여 상기 메인 구동 신호로 출력하는 레벨 쉬프터
    를 포함하는 반도체 메모리 장치.
  7. 제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버; 및
    상기 예비 구동 신호에 따라, 다수의 셀 매트들 중 대응되는 셀 매트의 센스 앰프 회로에 코어 전압을 제공하는 다수의 개별 드라이버들을 포함하며,
    상기 개별 드라이버들은 각각,
    풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 전원 전압의 전압 레벨을 변환하여 제어 신호를 출력하고, 상기 제어 신호 및 상기 예비 구동 신호에 따라 메인 구동 신호를 생성하는 레벨 쉬프팅 회로;
    상기 메인 구동 신호에 따라 상기 코어 전압으로 풀업 전압 라인을 구동하는 풀업 드라이버; 및
    상기 제어 신호에 따라 상기 풀업 전압 라인과 상기 제 1 전압단을 연결하는 스위치
    를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 공통 드라이버는,
    기준 전압과 상기 제 1 전압단의 전압을 비교하여 상기 예비 구동 신호를 출력하는 비교기; 및
    상기 예비 구동 신호의 전압 레벨을 변환하여 출력하는 제 1 레벨 쉬프터
    를 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 개별 드라이버들은 각각,
    풀다운 구동 신호에 따라 접지 전압으로 풀다운 전압 라인을 구동하는 풀다운 드라이버
    를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 센스 앰프 회로는,
    상기 풀업 전압 라인 및 상기 풀다운 전압 라인과 연결되어 비트 라인들의 데이터를 감지 증폭하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 공통 드라이버 및 상기 개별 드라이버들은,
    코어 영역에 위치한 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 개별 드라이버들은,
    각 셀 매트에 대응되는 서브-홀 영역에 위치하는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 레벨 쉬프팅 회로는,
    상기 풀업 구동 신호 및 상기 셀 매트 신호가 활성화되면 상기 전원 전압의 전압 레벨을 변환하여 상기 제어 신호로 출력하는 제 2 레벨 쉬프터; 및
    상기 제어 신호 및 상기 예비 구동 신호를 로직 앤드 연산하여 상기 메인 구동 신호를 출력하는 로직 회로
    를 포함하는 반도체 메모리 장치.
  14. 다수의 워드 라인들과 다수의 비트 라인들 사이에 배치된 다수의 메모리 셀들을 포함하는 다수의 셀 매트들;
    상기 셀 매트들 중 대응되는 셀 매트의 비트 라인들의 데이터를 감지 증폭하는 다수의 센스 앰프 회로들;
    제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버;
    풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 메인 구동 신호를 생성하고, 상기 메인 구동 신호 및 풀다운 구동 신호에 따라 상기 센스 앰프 회로들 중 대응되는 센스 앰프 회로에 풀업 전압 및 풀다운 전압을 제공하는 다수의 개별 드라이버들; 및
    상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 풀업 전압 라인과 상기 제 1 전압단을 연결하는 다수의 스위치들
    을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 개별 드라이버들 각각은,
    상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 상기 예비 구동 신호의 전압 레벨을 변환하여 상기 메인 구동 신호로 출력하는 레벨 쉬프팅 회로;
    상기 메인 구동 신호에 따라 상기 풀업 전압으로 상기 풀업 전압 라인을 구동하는 풀업 드라이버; 및
    상기 풀다운 구동 신호에 따라 접지 전압으로 상기 풀다운 전압 라인을 구동하는 풀다운 드라이버
    를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 레벨 쉬프팅 회로는,
    상기 풀업 구동 신호, 상기 셀 매트 신호 및 상기 예비 구동 신호를 로직 앤드 연산하는 로직 회로; 및
    상기 로직 회로의 출력을 레벨 쉬프팅하여 상기 메인 구동 신호로 출력하는 레벨 쉬프터
    를 포함하는 반도체 메모리 장치.
  17. 다수의 워드 라인들과 다수의 비트 라인들 사이에 배치된 다수의 메모리 셀들을 포함하는 다수의 셀 매트들;
    상기 셀 매트들 중 대응되는 셀 매트의 비트 라인들의 데이터를 감지 증폭하는 다수의 센스 앰프 회로들;
    제 1 전압단의 전압에 따라 예비 구동 신호를 생성하는 공통 드라이버;
    풀업 구동 신호 및 대응되는 셀 매트 신호가 활성화되면 전원 전압의 전압 레벨을 변환하여 제어 신호를 출력하고, 상기 제어 신호 및 상기 예비 구동 신호에 따라 메인 구동 신호를 생성하고, 상기 메인 구동 신호 및 풀다운 구동 신호에 따라 상기 센스 앰프 회로들 중 대응되는 센스 앰프 회로에 풀업 전압 및 풀다운 전압을 제공하는 다수의 개별 드라이버들; 및
    상기 제어 신호에 따라 풀업 전압 라인과 상기 제 1 전압단을 연결하는 다수의 스위치들
    을 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 공통 드라이버는,
    기준 전압과 상기 제 1 전압단의 전압을 비교하여 상기 예비 구동 신호를 출력하는 비교기; 및
    상기 예비 구동 신호의 전압 레벨을 변환하여 출력하는 제 1 레벨 쉬프터
    를 포함하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 개별 드라이버들 각각은,
    상기 풀업 구동 신호 및 상기 대응되는 셀 매트 신호가 활성화되면, 상기 전원 전압의 전압 레벨을 변환하여 상기 제어 신호를 출력하고, 상기 제어 신호 및 상기 예비 구동 신호에 따라 상기 메인 구동 신호를 생성하는 레벨 쉬프팅 회로;
    상기 메인 구동 신호에 따라 상기 풀업 전압으로 상기 풀업 전압 라인을 구동하는 풀업 드라이버; 및
    상기 풀다운 구동 신호에 따라 접지 전압으로 상기 풀다운 전압 라인을 구동하는 풀다운 드라이버
    를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 레벨 쉬프팅 회로는,
    상기 풀업 구동 신호 및 상기 셀 매트 신호가 활성화되면 상기 전원 전압의 전압 레벨을 변환하여 상기 제어 신호로 출력하는 제 2 레벨 쉬프터; 및
    상기 제어 신호 및 상기 예비 구동 신호를 로직 앤드 연산하여 상기 메인 구동 신호를 출력하는 로직 회로
    를 포함하는 반도체 메모리 장치.
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