CN108475518B - 存储器装置 - Google Patents

Abstract

存储器装置。一种存储器装置可包括：存储器阵列，其具有布置成数据行的存储器单元；接口，其接收从起始字节的地址按照连续寻址的顺序请求数据字节的读取命令；第一缓冲器，其存储来自存储器阵列的包括起始字节的第一数据行；第二缓冲器，其存储来自存储器阵列的相对于第一数据行被连续地寻址的第二数据行；输出电路，其被配置为从缓冲器访问数据，并且从起始字节通过第一数据行的最高寻址字节顺序地输出各个字节，并从第二数据行的最低寻址字节顺序地输出各个字节，直至所请求的数据字节已被输出为止；以及数据选通驱动器，其对接口上通过数据选通输出的各个数据字节进行时钟控制。

Description

存储器装置

技术领域

本发明总体上涉及半导体器件领域。更具体地讲，本发明的实施方式涉及存储器装置，包括易失性和非易失性存储器装置二者，例如闪存装置、电阻式随机存取存储器(ReRAM)和/或导电桥接RAM(CBRAM)进程和装置。

背景技术

非易失性存储器(NVM)越来越多地见于诸如固态硬盘驱动器、可移除数字图片卡等的应用中。闪存是当今使用的主流NVM技术。然而，闪存具有诸如相对高的功率以及相对慢的操作速度的局限。微处理器性能会对存储器时延非常敏感。与微处理器相比，许多非易失性存储器装置具有相对慢的访问时间或时延。另外，微处理器/主机与存储器之间的各种通信协议(例如，串行外围接口(SPI))的许多实现方式甚至会增加比存储器阵列本身所需更多的时延。

发明内容

本发明涉及一种存储器装置，该存储器装置包括：a)存储器阵列，该存储器阵列包括布置成多个数据行的多个存储器单元，其中，各个数据行包括预定数量的数据字节；b)接口，该接口被配置为从主机接收从起始字节的地址按照连续寻址的顺序请求多个数据字节的读取命令；c)第一缓冲器，该第一缓冲器被配置为存储来自所述存储器阵列的所述多个数据行中的第一数据行，其中，所述第一数据行包括所述起始字节；d)第二缓冲器，该第二缓冲器被配置为存储来自所述存储器阵列的所述多个数据行中的第二数据行，其中，所述第二数据行相对于所述第一数据行被连续地寻址；e)输出电路，该输出电路被配置为从所述第一缓冲器访问数据，并从所述起始字节通过所述第一数据行的最高寻址字节顺序地输出各个字节，其中，该输出电路被配置为从所述第二缓冲器访问数据，并从所述第二数据行的最低寻址字节顺序地输出各个字节，直至所请求的多个数据字节已被输出为止，以执行所述读取命令；以及f)数据选通驱动器，该数据选通驱动器被配置为对所述接口上通过数据选通从所述存储器装置输出的各个数据字节进行时钟控制，其中，当起始地址与所述第一数据行的最低寻址字节对齐时，所述数据选通以减小的读取时延被启用。

附图说明

图1是根据本发明的实施方式的示例存储器装置和主机布置方式。

图2是根据本发明的实施方式的用于读取数据的示例存储器阵列和缓冲器布置方式的框图。

图3是根据本发明的实施方式的示例数据行和缓冲器布置方式的框图。

图4A和图4B是根据本发明的实施方式的示例读取访问的时序图。

图5是根据本发明的实施方式的具有减少的时延和数据选通(strobe)定时的示例读取访问的时序图。

图6是根据本发明的实施方式的具有数据选通和I/O路径的示例存储器装置和主机布置方式的框图。

图7是根据本发明的实施方式的用于交织数据行访问的示例数据行和缓冲器布置方式的框图。

图8A、图8B和图8C是根据本发明的实施方式的示例交织数据行读取访问的时序图。

图9是根据本发明的实施方式的对于相邻字线具有重复(duplicate)数据行的示例存储器阵列和缓冲器布置方式的框图。

图10是根据本发明的实施方式的从存储器阵列读取数据字节的示例方法的流程图。

具体实施方式

现在将详细参照本发明的特定实施方式，其示例示出于附图中。尽管将结合优选实施方式描述本发明，将理解，其并非旨在将本发明限于这些实施方式。相反，本发明旨在覆盖可包括在所附权利要求所限定的本发明的精神和范围内的替代、修改和等同物。此外，在本发明的以下详细描述中，阐述了许多具体细节以便提供本发明的透彻理解。然而，对于本领域技术人员而言将容易显而易见的是，本发明可在没有这些具体细节的情况下实践。在其它情况下，没有详细描述公知方法、过程、进程、组件、结构和电路，以免不必要地模糊本发明的各方面。

以下详细描述的一些部分根据计算机、处理器、控制器、装置和/或存储器内对数据流、信号或波形的操作的进程、过程、逻辑块、功能块、处理、示意性符号和/或其它符号表示来呈现。数据处理领域的技术人员通常使用这些描述和表示来有效地将其工作的实质传达给本领域其它技术人员。通常，尽管不一定，被操纵的量采取能够在计算机或数据处理系统中存储、传送、组合、比较和以其它方式操纵的电、磁、光学或量子信号的形式。已证明有时(主要出于通用的原因)将这些信号称为比特、波、波形、流、值、元素、符号、字符、术语、数字等是方便的。

特定实施方式可针对存储器装置，包括易失性存储器(例如，SRAM和DRAM)并且包括非易失性存储器(NVM)(例如，闪存装置)和/或电阻式开关存储器(例如，导电桥接随机存取存储器[CBRAM]、电阻式RAM[ReRAM]等)。特定实施方式可包括可在一个或更多个电阻和/或电容状态之间写入(编程/擦除)的闪存和/或电阻式开关存储器的结构和操作方法。在一个特定示例中，CBRAM存储元件可被配置为使得当在CBRAM存储元件的电极两端施加大于阈值电压的正向或反向偏置时，CBRAM存储元件的电性质(例如，电阻)可改变。无论如何，某些实施方式适合于任何类型的存储器装置，特别是诸如闪存装置的NVM装置，并且在一些情况下可包括电阻式开关存储器装置。

现在参照图1，示出了根据本发明的实施方式的示例存储器装置和主机布置方式100。在此示例中，主机102可经由串行接口与存储器装置104接口。例如，主机102可以任何合适的控制器(例如，CPU、MCU、通用处理器、GPU、DSP等)，并且存储器装置104可以是任何类型的存储器装置(例如，SRAM、DRAM、EEPROM、闪存、CBRAM、磁性RAM、ReRAM等)。存储器装置104因此可按照各种存储器技术来实现，例如非易失性类型。在一些情况下，存储器装置104可以是可在更传统的非易失性存储器中或者在CBRAM/ReRAM电阻式开关存储器中实现的串行闪存。

可包括诸如串行外围接口(SPI)中的各种接口信号以用于主机102与存储器装置104之间的通信。例如，串行时钟(SCK)可向装置104提供时钟，并且可用于控制向装置的数据流。命令、地址和输入数据(例如，经由I/O引脚)可由存储器装置104在SCK的上升沿锁存，而输出数据(例如，经由I/O引脚)可通过SCK或数据选通(DS)从存储器装置104按时钟输出(clock out)。芯片选择(CS)(可低电平有效(active low))可用于例如从共享公共总线或电路板的多个这种存储器装置当中，或者说作为访问装置的途径，来选择存储器装置104。当芯片选择信号被禁能(de-assert)(例如，在高电平)时，存储器装置104可被取消选择并置于待机模式。启用芯片选择信号(例如，经由CS上的从高到低的转变)可用于开始操作，使芯片选择信号返回高状态可用于终止操作。对于内部自定时的操作(例如，编程或擦除循环)，如果在操作期间芯片选择被禁能，则存储器装置104可不进入待机模式，直至正在进行的特定操作完成为止。

在示例接口中，可经由I/O信号向存储器装置104提供数据(例如，对于写入操作、其它命令等)以及从存储器装置104提供数据(例如，对于读取操作、验证操作等)。例如，I/O上的输入数据可由存储器装置104在SCK的边沿锁存，并且如果装置被取消选择(例如，当芯片选择信号被禁能时)，这些输入数据可被忽略。也可经由I/O信号从存储器装置104输出数据。例如，为了定时一致性，从存储器装置104输出的数据可在DS或SCK的边沿按时钟输出，并且当装置被取消选择时(例如，当芯片选择信号被禁能时)，输出信号可处于高阻抗状态。

在一个实施方式中，存储器装置可包括：(i)存储器阵列，其具有布置成多个数据行的多个存储器单元，其中各个数据行包括预定数量的数据字节；(ii)接口，其被配置为从主机接收从起始字节的地址按照连续寻址的顺序请求多个数据字节的读取命令；(iii)第一缓冲器，其被配置为存储来自存储器阵列的多个数据行中的第一数据行，其中第一数据行包括起始字节；(iv)第二缓冲器，其被配置为存储来自存储器阵列的多个数据行中的第二数据行，其中第二数据行相对于第一数据行被连续地寻址；(v)输出电路，其被配置为从第一缓冲器访问数据，并且通过第一数据行的最高寻址字节从起始字节顺序地输出各个字节；(vi)所述输出电路，其被配置为从第二缓冲器访问数据，并且从第二数据行的最低寻址字节顺序地输出各个字节，直至所请求的多个数据字节已被输出为止，以执行读取命令；以及(vii)数据选通驱动器，其被配置为对接口上通过数据选通从存储器装置输出的各个数据字节进行时钟控制，其中当起始地址与第一数据行的最低寻址字节对齐时，以减小的读取时延启用数据选通。

现在参照图2，示出了根据本发明的实施方式的用于读取数据的示例存储器阵列和缓冲器布置方式的框图。例如，存储器装置104可包括存储器阵列202(例如，闪存阵列)以及缓冲器204-0和204-1，其可在SRAM或者任何其它相对快速的存取存储器中实现。在一些布置方式中，可设置仅一个或者超过两个缓冲器204，例如多个缓冲器以用于多层缓冲和更深流水线(pipelining)。存储器装置104可被配置成数据闪存和/或串行闪存装置，并且存储器阵列202可被组织成任何合适数量或布置方式的数据页。输出电路206可接收时钟信号，并且可执行各种逻辑、复用以及驱动功能以便驱动I/O引脚(例如，4、8或任何其它数量的引脚)以及可选的数据选通引脚(DS)。

如本文所用，“数据行”可以是一组数据字节，其可包括用于就地执行的代码和/或在代码执行中使用的数据，或者任何其它类型的存储数据。数据行可以是在一个存储器访问循环中可从存储器阵列访问以及在时钟或数据选通的多个输出循环(例如，16个循环，或者双倍数据速率输出的8个循环)上可从存储器装置输出的一组连续寻址的数据字节。例如，数据行中的存储器单元可共享公共字线和感测放大器的选定排(bank)。作为一个特定示例，数据行可等同于主机可请求填充的高速缓存行或者数据页。另外，例如，数据行可以是顺序地/连续地寻址的16字节的数据。此外，数据行可表示边界，使得当作为读取操作的部分请求给定数据行内的一个字节时，对下一顺序寻址的数据行的后续存储器阵列访问可用于从所请求的字节开始取出完整数据行(例如，16个顺序字节)的数据。另外，在一些情况下，除了数据的字节数量以外，数据行也可包括额外比特。

因此，在许多情况下，对存储器阵列202的两次读取可在经由输出电路206输出数据之前(例如，预取)或者与之并行进行。例如，数据行1000(例如，16字节＝128b)可从存储器阵列202被访问，被提供给缓冲器204-0，并经由输出电路206输出。然后，数据行1010可被访问，并被提供给缓冲器204-1以用于经由输出电路206输出。如本文所标记的，数据行通过其十六进制的示例起始字节对齐地址标识。因此，对于16字节的数据行大小，“1000”可以是对应数据行的最低寻址字节(即，与给定数据行的最低地址对应的字节)的十六进制地址，“1010”可以是下一顺序寻址的数据行的最低寻址字节的十六进制地址。

缓冲(例如，经由缓冲器204)可用于处理存储器阵列访问时延，并且可允许每8个时钟循环从存储器装置输出128b(例如，数据行大小)的组块(chunk)。例如，缓冲器204-0和204-1中的每一个可存储至少128b的数据。在标准SPI中，可能没有途径来通知主机102缓冲器204可能不具有满足当前读取请求(例如，对于总共16个字节，从起始地址到连续寻址字节)的足够数据(例如，少于128b的数据)，结果，可能出现增加的时延。因此，可按照顺序和来回的方式提前访问(预取)2个实体或数据行，例如将数据行1000提供给缓冲器204-0，然后将数据行1010提供给缓冲器204-1。这可确保足够的缓冲以便满足存储器装置的输出时钟控制要求。这样，可由主机102例如每4或8个时钟(例如，SCK)循环发出读取请求，并且可根据I/O和数据行宽度/大小配置，通过对例如每4或8个时钟128b数据组块的预取有效地顺序进行数据流出(例如，一旦缓冲器204充分满)。

在示例操作中，如果存储器装置接收到具有128b实体(例如，数据行)的特定起始地址字节的读取请求，则可从存储器装置输出这样的数据，并且可从主机发送请求或暗示请求，以便读出下一顺序/连续寻址的数据行。如果读取请求包括朝向给定数据行的末尾的起始地址，则可从该数据行顺序地访问的数据(例如，连续寻址字节)可能不足，如下面将更详细讨论的。例如，仅需要访问单个实体或数据行以满足读取请求的一个情况是给定数据行中的第一字节(即，最低地址处的数据字节)为起始地址。对于16字节数据行大小，这种特定情况的出现概率为1/16。

然而，由于利用从存储器阵列202的背对背读取的这一进程，可能出现读取时延瓶颈。该瓶颈可能是由于起始字节地址可为任何字节(字节对齐寻址)的要求。为了适应所有寻址情况，包括所感测的N比特(例如，数据行)的最后字节(即，最高地址处的数据字节)被请求作为起始字节，然后可访问接下来的N比特(例如，下一连续寻址的数据行)的第一字节的极端情况，对于各个读取请求必须发生两次存储器阵列访问。在另一种方法中，可使用一个或更多个模式比特以便改变为字、双字或者甚至行对齐寻址，其可用于增加背对背读取之间的时间，并且相应地减小读取操作的明显时延。

现在参照图3，示出了根据本发明的实施方式的示例数据行和缓冲器布置方式的框图。此特定示例示出了由于在将第一数据项返回(例如，经由输出电路206)给主机之前执行两次读取访问，一些存储器(例如，NVM)装置具有相对高的读取时延。对于例如具有如数据行1000内所示的起始字节地址的读取操作，所请求的数据(量可与数据行中所存储的量(例如，16字节)相等)可包括从下一顺序(例如，连续寻址的)数据行1010的开始部分或较低寻址字节部分的数据字节。因此，可访问两列或数据行，这与单个数据行访问相比可有效地使读取的基本时间加倍。如所示，此方法适应出现在数据行内的任何地方的起始字节地址，由此顺序寻址的数据字节可与数据行边界交叠，以便跟上I/O速度。

现在参照图4A和图4B，示出了根据本发明的实施方式的示例读取访问的时序图。在示例400中，起始地址“X”可等于1000，因此可以是数据行1000的第一字节(例如，最低寻址字节)。从存储器阵列202访问被示出为访问402数据行1000(可被提供给缓冲器204-0)，然后访问404数据行1010(可被提供给缓冲器204-1)。因此，可通过406填充缓冲器204，并且延迟408可表示通过经由输出电路206的输出从缓冲器204的访问时间。例如，在8个时钟循环上以双倍数据速率输出的数据410可表示数据行1000的完整数据，数据412可表示数据行1010的顺序/连续寻址和较低有效字节部分，以便填充读取请求。因此在此示例中，8条I/O线可输出16字节数据的完整数据行，并且可经由在414处开始的DS选通输出。

尽管以上示例示出了数据行(例如，1000)的最低寻址字节的起始字节地址，示例450示出了作为给定数据行的最后字节(例如，最高寻址字节)的起始字节地址。在此示例中，数据452可表示与包含在数据行1000内的起始地址(例如，X＝100F)对应的数据。另外，数据454可表示来自下一顺序/连续寻址的数据行1010的数据，数据456可表示来自后续/顺序寻址的数据行1020的数据。应该注意的是，用于按时钟输出数据的数据选通在414被启用。因此在这些示例中，对于给定数据行的各种起始地址发生相同的读取时延，包括图4A的最低字节地址(X＝1000)以及图4B的最高字节地址(X＝100F)。

现在参照图5，示出了根据本发明的实施方式的具有减小的时延和数据选通定时的示例读取访问的时序图500。在特定实施方式中，当读取请求完全对齐(例如，起始字节地址与数据行地址对齐)时，可执行单次存储器阵列读取访问，和/或可通过不等待后续读取访问来减小读取时延(例如，404)。因此，对于与给定数据行对齐的字节的起始地址，可能不需要在开始在I/O线上发送数据之前进行从存储器阵列的两次完整读取。因此，可例如通过访问402数据行1000(可通过502完成)来充分供应所请求的数据。延迟504在通过输出电路206传播之后，在510数据可用。另选地，延迟504可小于所示的2个循环，或者可与其它数据输出处理交叠或流水线进行，使得在502(而非在510)处数据可用。在任何情况下，相对于上面所讨论的DS启用定时示出于414处的双重访问方法，读取时延可减小。

在某些实施方式中，因为主机发送了对齐的地址，主机102可提前知道数据(例如，表示数据行1000的506)可用，和/或DS可用于向主机传达数据在510就绪。即使在此特定示例中，主机可能不需要来自下一顺序数据行1010的数据，该数据的至少一部分仍可在508处输出。在任何情况下，可不仅依赖DS以用于对数据进行时钟控制，而且用于确定来自存储器装置的数据就绪。因此，作为其状态机功能的一部分，主机还可使用DS作为流控制信号以通过确定数据就绪状态来控制抽出数据。例如，主机中的状态机可对虚拟循环等进行计数，以确定数据是否可用于从缓冲器读出，并且当可用时开始从存储器装置收集数据。因此，在某些实施方式中，DS可用于将数据按时钟输出，以及向主机提供数据就绪指示。

此方法可针对起始或读取请求地址与对应数据行的开头字节对齐时的情况改进读取时延(例如，1/16)，并且可如针对这些情况所示通过将DS上移(例如，从414到510)来指示。如果请求地址(即，起始字节地址)与可由感测放大器的数量定义的“数据行”自然对齐(例如，在具有128个共享的感测放大器的装置中对齐的16字节)，则在将数据返回给主机之前可存在单次存储器阵列访问。在其它(非对齐)请求情况下，如上面所讨论的，仍可使用两次存储器阵列访问。在任何情况下，DS可通过被启用(例如，切换)来向主机传达数据可用性定时。

DS引脚的控制还可用于支持向主机告知存储器可能需要暂停I/O线上的数据传输。当由于“内务”功能或者任何其它原因，存储器可能需要额外时延时，可能需要这样。在某些实施方式中，DS可用作“背压机制”或“流控制机制”以在需要更多时间时告知主机(例如，可通过虚拟循环或者其它预定义的等待状态来适应)。例如，DS可在等待数据将被从存储器阵列提取时停止切换，在地址阶段完成时可被驱动为恒定值，并且可在第一数据准备好从存储器装置输出时开始切换。

在任何情况下，主机可利用DS(或SCK)切换以便将数据按时钟输入以在主机装置中接收。此外，在第一批数据之后可能没有维持数据突发(例如，由于回绕提取)的情况下，DS可被冻结，直至存储器装置从回绕操作“恢复”，然后可再次对数据进行流传输。在回绕提取中，“连续寻址的”数据字节可在给定数据行内从最高寻址字节回绕到最低寻址字节。应该注意的是，在针对给定存储器阵列访问启用的感测放大器的数量匹配总线吞吐量的存储器装置上，该“冻结”可仅发生一次(例如，在发送第一批数据之后)，并且在顺序读取情况下这种冻结的概率相对低。然而，在支持回绕功能的读取中并且根据高速缓存行大小，这种概率可能略高。此外，仅作为一个示例，如果在存储器实现中使用DRAM，则可能需要暂停以用于处理刷新操作。

另外在特定实施方式中，可变DS功能/定时可允许存储器装置在读取错误的情况下重新读取，这可潜在地增加最大操作频率。这与例如按照基本上保证没有这样的数据错误的频率级别操作闪存装置相反。相反，可允许频率更高，只要来自这样的频率增加的增益高于在处理任何重新读取时可能损失的时间即可。为了检测并纠正读取错误或者其它错误(例如，由于缺陷单元或辐射影响)，可采用重新读取功能和纠错码(ECC)。增加读取速度的替代方案是减小读取电流，例如对于没有以最大速度运行的装置。例如，这可通过使用较低的读取电流，或者通过以较低的旋塞(cock)速度使用较短的读取脉冲来完成。在这种情况下，可变DS可用于降低以这样相对低的速度读取的总功耗。

现在参照图6，示出了根据本发明的实施方式的具有数据选通和I/O路径的示例存储器装置和主机布置方式的框图600。该图示出了包括来自主机102的SCLK的示例定时传播信号路径，其可用于将数据定时到存储器装置104中。输出电路206可接收时钟SCLK，并且可生成(例如，切换)与I/O线上的数据转变对齐的DS。主机102可包括接收器电路602，其可利用DS以便经由I/O线将数据按时钟输入。这种源同步时钟控制可用于解决时钟偏差，并且维持时钟和数据同相。另外，DS可由电路206三态化，以例如适应多个存储器装置之间的总线共享，但是当没有存储器装置被使能时，系统级别的下拉电阻器可保持DS为低。

在一个实施方式中，一种存储器装置可包括：(i)存储器阵列，其具有布置成多个数据行的多个存储器单元，其中各个数据行包括预定数量的数据字节，并且其中存储器阵列包括第一和第二阵列平面；(ii)接口，其被配置为从主机接收从起始字节的地址按照连续寻址的顺序请求多个数据字节的读取命令；(iii)第一缓冲器，其被配置为存储来自存储器阵列的第一阵列平面的多个数据行中的第一数据行，其中该第一数据行包括起始字节；(iv)第二缓冲器，其被配置为存储来自存储器阵列的第二阵列平面的多个数据行中的第二数据行，其中该第二数据行相对于第一数据行被连续地寻址；(v)输出电路，其被配置为从第一缓冲器访问数据，并且从起始字节通过第一数据行的最高寻址字节顺序地输出各个字节；以及(vi)该输出电路，其被配置为从第二缓冲器访问数据，并且从第二数据行的最低寻址字节顺序地输出各个字节，直至预定数量的数据字节已被输出为止，以执行读取命令。

现在参照图7，示出了根据本发明的实施方式的用于交织数据行访问的示例数据行和缓冲器布置方式的框图700。在这种情况下，存储器阵列202可包括单独的阵列“平面”、“排”、“部分”或“区”。例如，一个这种平面(例如，702)可包括偶数寻址的数据行(例如，1000、1020、1040等)，另一平面(例如，704)可包括中间/奇数寻址的数据行(例如，1010、1030、1050等)。这样，任两个顺序或连续寻址的数据行可在单独的阵列平面中找到。因此，例如，数据行1000可在阵列平面702中找到，而下一顺序数据行1010可在阵列平面704中找到。

因此，在某些实施方式中，阵列可被组织成两个单独的(偶数和奇数数据行编号)阵列平面。如上面所讨论的，数据行可表示在单次存储器阵列访问中由存储器阵列读取的字节数，并且可通过共享的感测放大器或者在这种存储器访问期间启用的感测放大器的数量来确定。例如，128或256个感测放大器可用于提供16B的数据吞吐量(8个循环中128比特)，由此数据行大小为16字节。通过单独的阵列部分/平面中的偶数和奇数数据行的这种配置，可支持同时从两个阵列平面读取。然而，在一些情况下，访问可交错，以便减小噪声，例如对于基于所请求的起始字节地址初始填充缓冲器。

这样，存储器可被交织，使得连续的数据行驻留在交替的阵列中。例如，如果数据行大小为128比特，则在读取访问以给定数据行的最后四个字节之一为目标时的最坏情况下，装置可在相同的第一循环中执行两次这样的读取(参见例如图8C)。然而，如果读取目标是介于0到B(十六进制)之间的字节地址，则第二次访问可在一个或更多个循环之后开始(参见例如图8A和图8B)。此外，在这些情况下，如上面所讨论的，可能不需要使用DS作为背压，因为虚拟循环的数量可固定(但较小)。

在特定实施方式中，可通过基本上并行地执行两次存储器阵列访问来减小读取时延。从存储器阵列平面702读取的数据可被提供给缓冲器204-0，从存储器阵列平面704读取的数据可被提供给缓冲器204-1。此外，交织可基于在一个阵列访问循环中从阵列读取的比特数。例如，如果在阵列访问中使用128个感测放大器，则存储器阵列可如所示被分成两排，使得偶数寻址的128比特数据行驻留在一排中，而奇数寻址的128比特数据行驻留在另一排中。对于命令向128比特数据行的倒数第二字节寻址的Octal DDR操作，由于可能需要来自比来自第一行的数据晚一个循环的下一数据行的数据，所以在开始对第一排的访问之后，对第二排的访问可开始循环。

在各种情况下，根据起始地址，对第二排的访问可延迟1至8个循环。在其它情况下，可按照完全并行的方式同时访问两个阵列平面。由于在除了命令向数据行中的第一(例如，最低有效)字节寻址的对齐情况之外的所有情况下，可能均需要来自第二排(例如，704)的数据以满足读取请求，所以在此方法中可显著改进读取时延。例如，在均匀寻址中，该第二阵列平面访问可将读取时延减小7/8倍。另外，对于减小的数据行大小(例如，64比特)和其它缓冲应用，可维持吞吐量而无需附加感测放大器(例如，维持在128个感测放大器)。

现在参照图8A、图8B和图8C，示出了根据本发明的实施方式的示例交织数据行读取访问的时序图。如图8A的示例800所示，起始地址“X”可等于1000，因此可以是数据行1000的最低字节地址。从存储器阵列202的访问被示出为从左阵列平面702访问802数据行1000(其可被提供给缓冲器204-0)，然后从右阵列平面704访问804数据行1010(其可被提供给缓冲器204-1)，然后从左阵列平面702访问818数据行1020(其可被提供给缓冲器204-0)。因此，缓冲器204-0可通过806填充，并且延迟808可表示从缓冲器204-0到经由输出电路206输出的访问时间。例如，在8个时钟循环上按照双倍数据速率输出的数据810可表示数据行1000的完整数据，并且数据812可表示数据行1010的顺序寻址的字节，以便填充读取请求。因此在此示例中，8条I/O线可输出16数据字节的完整数据行，并且可经由在820处开始的DS选通输出。另外，缓冲器204-1可通过814填充，并且延迟816可表示从缓冲器204-1到经由输出电路206输出的访问时间。数据812可表示顺序/连续寻址的数据行1010的部分数据。

图8B的示例830示出了给定数据行(例如，1000)的不是最低或最高字节地址，而是中间某处(例如，X＝1008)的起始字节地址。在此示例中，访问832可表示来自存储器阵列202的与包含在数据行1000(其可从左存储器平面702读取)内的起始地址(例如，X＝1008)对应的数据。另外，如所示，访问834可表示来自下一顺序寻址的数据行1010(其可与右阵列平面704至少部分地并行访问)的数据，访问836可表示来自连续/顺序寻址的数据行1020(其可从左阵列平面702访问)的数据。应该注意的是，用于将数据按时钟输出的数据选通可在856处启用，其是与图8A中的820相同的时间点。

缓冲器204-0可通过838填充有数据行1000，并且在延迟840之后可作为数据846输出。如所示，数据846可表示在X＝1008处开始直至数据行1000的末尾或最高寻址字节(例如，100F)的连续数据字节。通过842，来自数据行1010的字节可经由缓冲器204-1可用，并且在延迟844之后可如所示通过数据852输出。通过848，来自数据行1020的数据可在缓冲器204-0中可用，并且在延迟850之后可如所示通过数据854输出。如所示，在此特定示例中，从阵列平面702对包含起始地址X＝1008的数据行1000的初始存储器阵列访问与从阵列平面704对数据行1010的后续访问之间的交错访问可允许减小噪声。然而，在一些情况下，这些访问可按照完全并行的方式执行，由此访问834可在与访问832基本上相同的时间开始。

图8C的示例860示出了针对给定数据行(例如，1000)的起始字节地址是该数据行的最高字节地址(例如，X＝100F)的情况的这种并行访问方法。在此示例中，访问862可表示来自存储器阵列202的与包含在数据行1000(可从左存储器平面702读取)内的起始地址(例如，X＝100F)对应的数据。另外，如所示，访问864可表示来自下一顺序寻址的数据行1010(可与右阵列平面704完全并行地访问)的数据，访问866可表示来自连续和顺序寻址的数据行1020(可从左阵列平面702访问)的数据。此外，用于将数据按时钟输出的数据选通可在882处启用，其是与图8A中的820相同的时间点。

通过868，缓冲器204-0可填充有数据行1000，并且缓冲器204-1可填充有数据行1010，并且在延迟870之后可作为数据876输出，然后是数据878。如所示，数据876表示X＝100F处所请求的数据字节，数据878表示数据行1010的最低寻址字节1010直至末尾或最高寻址字节(例如，101F)。通过872，来自数据行1020的字节可经由缓冲器204-0可用，并且在延迟874之后可如所示通过数据880输出。因此，在此特定示例中，在从阵列平面702对包含起始地址X＝100F的数据行1000的存储器阵列访问与从阵列平面704对数据行1010的存储器阵列访问之间可发生完全并行的访问，然后是数据行1020的后续访问。

在一个实施方式中，一种存储器装置可包括：(i)存储器阵列，其具有布置成多个数据行的多个存储器单元，其中各个数据行包括预定数量的数据字节，并且其中存储器阵列包括第一和第二字线；(ii)接口，其被配置为从主机接收从起始字节的地址按照连续寻址的顺序请求多个数据字节的读取命令；(iii)第一缓冲器，其被配置为存储沿着存储器阵列的第一字线的多个数据行中的第一数据行，其中第一数据行包括起始字节；(iv)第二缓冲器，其被配置为存储沿着存储器阵列的第一字线的多个数据行中的第二数据行，其中第二数据行相对于第一数据行连续寻址，并且其中第二数据行沿着存储器阵列的第二字线重复；(v)输出电路，其被配置为从第一缓冲器访问数据，并且从起始字节通过第一数据行的最高寻址字节顺序地输出各个字节；以及(vi)该输出电路，其被配置为从第二缓冲器访问数据，并且从第二数据行的最低寻址字节顺序地输出各个字节，直至预定数量的数据字节已被输出为止，以执行读取命令。

现在参照图9，示出了根据本发明的实施方式的对于相邻字线具有重复数据行的示例存储器阵列和缓冲器布置方式的框图900。在此特定示例中，存储器阵列202可被组织为使得在一条字线的末尾处复制(replicate)数据以与下一条字线的开始处的数据匹配。例如，共享公共WL 10的数据行可包括数据行1000、数据行1010、数据行1020、…数据行N和数据行1100，其中下一后续或连续数据行1100在下一条字线(例如，WL 11)的开始处也共享该相同的数据。如WL 10的末尾处的数据行1100的虚线框中所示，该复制的数据可被配置为使得可能仅需要单个字线访问以便满足读取请求，而不管该读取请求的起始地址如何。

另外，感测放大器902-0和902-1可沿着字线映射到数据行，使得一个这样的放大器排或者两个放大器排902可被启用以便满足给定读取请求。因此，例如，给定字线可被启用以访问数据，并且可在沿着公共字线找到的那些字节中访问与数据行大小(例如，128b)一致的数据量(例如，沿着字线的1Kb的数据，对数据行中的128b的数据)。关联的感测放大器902也可被启用以便读取数据，并且提供给对应缓冲器204。这样，可在一个存储器阵列访问循环中访问从起始点(起始地址)向前(连续寻址)到数据行大小(例如，128b)的数据，使得可适应填充关联的缓冲器并满足读取请求所需的完整量的数据(例如，128b)。此外，这种访问的定时可与将开始或具有与数据行的开始对齐的起始字节地址的定时一致。

因此，在特定实施方式中，字线延伸可等同于数据行大小(例如，128b)，并且该延伸可存储下一相邻字线(例如，WL 11)的第一数据行(例如，1100)的重复。因此，尽管在此方法中存储器阵列202的大小增加，但可实现大的读取时延减小。然而，此方法的一个缺点在于，可能需要两个写入循环以便复制适当的数据行(例如，1100)。在此方法中，读取可发生在(例如，128b的)数据行边界上，因此可在相同的阵列访问循环中读取第一和第二128b数据组块(总共256b)。另外，关于时间的写入影响可能不确定，因为存储器装置可转为忙状态，然后指示写入操作何时完成，并且内联(in-line)执行可主要是读取操作。

在此方法中，可读取“属于”两“列”(而非一个)的数据，并且可启用例如256个感测放大器而非128个感测放大器。通过在阵列的末尾添加重复列或数据行(例如，与WL+1的列0相同)，可允许从相同的WL读取两个数据行。这样，可仅需要读取存储器阵列一次，以便满足读取请求，在一些情况下这可节省约50％的读取时延。在替代方法中，可保留单排的感测放大器902(例如，128个感测放大器)，并且可执行两个读取循环，例如在这样的情况下由此与从WLn读取一列并从WLn+1读取一列相比，从相同的WL读取两个这样的列可能没有节省显著量的时间。

现在参照图10，示出了根据本发明的实施方式的从存储器阵列读取数据字节的示例方法的流程图1500。在1502，可接收读取请求以从存储器阵列(例如，202)以字节X的起始地址读取多个字节(例如，等于数据行大小)。如上面所讨论的，存储器阵列可被组织以适应交织访问(参见例如图7)，具有扩展/复制的数据(参见例如图9)，或者允许来回的访问(参见例如图2)。因此，在特定实施方式中，可支持各种存储器阵列和数据行配置以便减小其读取时延。

在任何情况下，在1504，可从存储器阵列访问包含字节X的第一数据行，并且可将其存储在缓冲器(例如，204-0)中。在1506，可访问与第一数据行顺序(例如，相邻、连续寻址)的第二数据行并将其存储在另一缓冲器(例如，204-1)中。另外，如上面参照图7所讨论的，访问1504和1506可部分或完全并行地进行。如果在1508，字节X是第一数据行的第一字节或最低寻址字节，则仅需要使用第一数据缓冲器(例如，204-0)以便满足读取请求。在这种情况下，在1510，可经由第一缓冲器从该第一数据行顺序地输出各个字节，以便满足读取请求。这种情况的一个示例示出于图5中。另外如所示，可与从存储器装置输出的数据一致地触发数据选通，以便通知主机所请求的数据就绪，并且向时钟提供足以在主机中接收/时钟控制该数据的定时。

如果在1508，字节X不是第一数据行的第一最低寻址字节，则可横跨数据行边界取出满足读取请求所需的数据，因此需要从存储器阵列202访问两个数据行。在这种情况下，在1512，可经由第一缓冲器(参见例如图8B的846)从第一数据行输出字节X以及按顺序次序的其余字节。在1514，可经由第二缓冲器(例如，204-1)从第二数据行按顺序次序输出字节，直至已从存储器装置输出多个字节(例如，数据行大小)为止，以满足读取请求(参见例如图8B的852)。这样，可支持各种存储器阵列配置以便通过这些配置，以及针对适当的情况(参见例如图5)通过数据一旦就绪就切换数据选通来减小读取时延。

特定实施方式也可支持在其它字节边界(例如，2、4、8等)上操作的选项，这在一些情况下可允许增加接口性能。另外，为了适应更高的接口频率，特定实施方式可(例如，利用外部参考电压)支持差分输入(例如，SCK)和输出(例如，DS)时钟。另外或另选地，同步数据传送可涉及关于指定虚拟循环的数量的选项，其可限定数据可被返回给主机的最早时间。然而，如果控制器(例如，主机102)能够立即处理数据，则该值可保持在最小设定，并且存储器装置可尽可能快地输出数据。

当接收到数据时，主机控制器可对传入的DS脉冲进行计数，继续时钟控制直至已接收到所期望那么多的DS时钟为止，并且可不再依赖于对主机所生成的SCK时钟的计数。例如，可在寄存器中设定最少数量的等待状态，例如用于指定最小虚拟循环的模式字节。主机还可将传出的SCK停止若干循环，以便给自己时间来为到来的数据做准备。在一种情况下，如果以相对低的频率操作，则虚拟循环的最小数量可为0。在可变设定中，在一些情况下，读取命令可具有0个等待状态直至某个频率，此后具有一个或更多个虚拟循环。

尽管以上示例包括某些存储器布置方式和装置的电路、操作和结构实现，本领域技术人员将认识到，可根据实施方式使用其它技术和/或架构。此外，本领域技术人员将认识到，也可根据实施方式使用其它装置电路布置方式、架构、元件等。为了例示和描述，已呈现了本发明的特定实施方式的以上描述。其并非旨在穷举或将本发明限于所公开的精确形式，显然可根据以上教导进行许多修改和变化。选择并描述实施方式是为了最好地说明本发明的原理及其实际应用，从而使得本领域其他技术人员能够最佳地利用本发明以及具有适合于想到的特定用途的各种修改的各种实施方式。本发明的范围旨在由所附权利要求及其等同物限定。

Claims (6)

1.一种存储器装置，该存储器装置包括：

a)存储器阵列，该存储器阵列包括布置成多个数据行的多个存储器单元，其中，各个数据行包括预定数量的数据字节；

b)接口，该接口被配置为从主机接收从起始字节的地址按照连续寻址的顺序请求多个数据字节的读取命令；

c)第一缓冲器，该第一缓冲器被配置为存储来自所述存储器阵列的所述多个数据行中的第一数据行，其中，所述第一数据行包括所述起始字节；

d)第二缓冲器，该第二缓冲器被配置为存储来自所述存储器阵列的所述多个数据行中的第二数据行，其中，所述第二数据行相对于所述第一数据行被连续地寻址；

e)输出电路，该输出电路被配置为从所述第一缓冲器访问数据，并从所述起始字节通过所述第一数据行的最高寻址字节顺序地输出各个字节，

其中，该输出电路被配置为从所述第二缓冲器访问数据，并从所述第二数据行的最低寻址字节顺序地输出各个字节，直至所请求的多个数据字节已被输出为止，以执行所述读取命令；以及

f)数据选通驱动器，该数据选通驱动器被配置为对所述接口上通过数据选通从所述存储器装置输出的各个数据字节进行时钟控制，其中，当起始地址与所述第一数据行的最低寻址字节对齐时，所述数据选通以减小的读取时延被启用。

2.根据权利要求1所述的存储器装置，其中，各个数据行中的所述预定数量的数据字节是16个字节。

3.根据权利要求1所述的存储器装置，该存储器装置还包括多个感测放大器，所述多个感测放大器被启用以读取所述预定数量的数据字节。

4.根据权利要求1所述的存储器装置，其中：

a)所述存储器阵列包括非易失性存储器；并且

b)所述接口包括串行接口。

5.根据权利要求1所述的存储器装置，其中，所述接口被配置为针对所述数据选通的每次转变输出数据字节。

6.根据权利要求1所述的存储器装置，其中，当所述起始地址不与所述第一数据行的所述最低寻址字节对齐时，所述数据选通以标准读取时延被启用。

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