JP2006066049A - 感知電流安定装置を有するメモリーユニット - Google Patents

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俊吉 沈
Chun-Hung Lu
俊宏 盧
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Abstract

【課題】従来の技術による諸問題を解決するため、感知電流安定装置を有するメモリーユニットを提供する。
【解決手段】感知電流安定装置を有するメモリーユニットは、メモリーセルと、参照電流を提供する参照セルと、メモリーセルと参照セルに電気的に接続され、参照電流とメモリーセルのメモリーセル電流によって電流差を発生する電流ミラーと、電流ミラーに電気的に接続され、電流差に応じて出力電圧を発生する感知増幅器とを含む。
【選択図】図2

Description

この発明は感知電流安定装置を有するメモリーユニットに関し、特に感知増幅器の入力電流を維持するための電流ミラーを有するメモリーユニットに関する。
市販の電気製品にとってメモリーは欠かせないものである。メモリーは複数のメモリーユニットからなるメモリーアレイを含み、そのうち各メモリーユニットはそれぞれ1ビットのデータを保存し、さまざまな制御信号(例えばワードラインまたはビットラインからの制御信号)に応じてプログラム、消去または読み込みを実行する。メモリーユニットは感知増幅器を有し、メモリーがメモリーユニットに対してデータ読み込みを実行する場合、感知増幅器はメモリーユニットに保存されるデータを感知して当該データに対応する出力信号を発する。
図1を参照する。図1は従来のメモリーにおけるメモリーユニット10のブロック図である。メモリーユニット10はビットデータを保存するものであり、メモリーセル12と感知増幅器14を含む。感知増幅器14はビットライン16でメモリーセル12の出力信号を感知して対応する信号SAOUTを出力する。例えば、メモリーセル12の出力信号が低レベルである場合は書き込みを意味し、高レベルである場合は消去を意味する。高速化を実現するため、メモリーセル12の低レベル出力信号の電流は40μAを超えなければならず、一方、その高レベル出力信号の電流は5μAを超えることができない。メモリーセル12の低レベル出力信号の電流は高レベル出力信号の電流の8倍以上であるといえども、両者の差はなお少ない(<1mA)ため、製作工程、電圧、温度などの条件が異なる場合、メモリーセル12出力信号の電流ドリフトが起こりやすく、感知増幅器14がメモリーセル12の出力信号を誤感知することも起こりうる。
この発明は前述の問題を解決するため、感知電流安定装置を有するメモリーユニットを
提供することを課題とする。
この発明による感知電流安定装置を有するメモリーユニットは、メモリーセルと、参照電流を提供する参照セルと、メモリーセルと参照セルに電気的に接続され、参照電流とメモリーセルのメモリーセル電流によって電流差を発生する電流ミラーと、電流ミラーに電気的に接続され、電流差に応じて出力電圧を発生する感知増幅器とを含む。
この発明によるメモリーセルは感知増幅器の電流のレベルに対する誤感知を防止する。当該電流が環境によってドリフトするにもかかわらず、この発明は感知増幅器の入力電流を維持できる。
かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図面を参照にして以下に説明する。
図2を参照する。図2はこの発明によるメモリーユニット20のブロック図である。メモリーユニット20はメモリーに含まれ、参照セル22と、メモリーセル24と、電流ミラー26と、感知増幅器28と、トランジスター30、32、34、36などの素子を含む。トランジスター30、32は信号Vb1で駆動されてメモリーユニット20のバイアス電圧回路とされ、トランジスター34、36は信号Vb2で駆動されてメモリーユニット20のスイッチ回路とされる。電流ミラー26はトランジスター38、40を含み、トランジスター38、40のドレインはそれぞれトランジスター32、36のドレインに電気的に接続される。
図2によれば、参照セル22はトランジスター30、32を通して参照電流Irefを電流ミラー26のトランジスター38に出力し、メモリーセル24はトランジスター34、36を通してメモリーセル電流Icellを電流ミラー26のトランジスター40に出力する。当業者の間で周知されるように、電流ミラー26はトランジスター38、40のドレインで同方向かつ量がほぼ同じ電流を発生する。言い換えれば、トランジスター40のドレイン電流Idivは参照電流Irefとほぼ同じであるため、感知増幅器28の入力電流Isenseは電流IcellとIdivとの差に等しく、即ちIsense=Icell−Idiv≒Icell−Irefである。したがって、参照ユニット22からの参照電流Irefを利用して、感知増幅器28の入力電流Isenseはメモリーセル24の電流ドリフト問題を解決できる。
例えば参照電流Irefをメモリーセル24の低レベル出力電流(5μA)と設定すれば、トランジスター40のドレイン電流Idivもほぼ5μAとなる。この場合、メモリーがメモリーセル24に保存される高レベルデータ(例えばロジック1)を読み込めば、メモリーセル24は低レベル電流Icell=5μAを出力する。前述の通り、電流Isenseは電流IcellとIdivとの差に等しいため、この例では電流Isenseはほぼ0となり(Isense=Icell−Idiv=5μA―5μA=0)、感知増幅器28は対応する信号SAOを出力する。
温度、圧力、電圧が異なる環境により、メモリーセル24の出力電流Icellには幅がそれぞれ異なるドリフトが生じる。しかしこの発明では、メモリーセル24と参照セル22が同じ動作環境にあるため、たとえ非理想的な環境で電流Icellにドリフトが生じても、電流Irefにもそれと同じ幅のドリフトが生じる。そのため、電流Isenseはメモリーセル24の出力電流が低レベルにある場合にも、0とほぼ同じ値を維持することができる。
一方、メモリーセル24に低レベルデータ(例えばロジック0)が保存される場合、メモリーがその低レベルデータを読み込めば、メモリーセル24は高レベル電流Icell(=40μA)を電流ミラー26のトランジスター40に出力する。そうすると、電流Isenseは35μA(即ち40μA−5μA)となる。前述の通り、高レベル電流Icellが45μAにドリフトしても、電流Irefはそれと同じく10μAにドリフトする。そのため、電流Isenseは35μAを維持できる。
したがって、この発明によるメモリーセルは感知増幅器の電流Icellのレベルに対する誤感知を防止することができる。メモリーセル電流Icellの高低レベル間の差は小さく、更に電流Icellは環境によって異なる幅のドリフトが生じるにもかかわらず、この発明は感知増幅器入力電流を維持できる。なお、参照電流Irefを低レベル電流Icellと設定する以外、感知増幅器の判断基準を変更して参照電流Irefを高レベル電流Icellと設定することも可能である。なお、この発明による電流ミラーは図2に示される実施例に限らず、入力、出力端で同じ電流を提供できる回路はいずれもこの発明に属するものである。
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
この発明によるメモリーセルは感知増幅器の電流のレベルに対する誤感知を防止する。当該電流が環境によってドリフトするにもかかわらず、この発明は感知増幅器の入力電流を維持できる。
従来のメモリーにおけるメモリーユニットのブロック図である。 この発明によるメモリーユニットのブロック図である。
符号の説明
10、20 メモリーユニット
12、24 メモリーセル
14、28 感知増幅器
16 ビットライン
22 参照セル
26 電流ミラー
30、32、34 トランジスター

Claims (6)

  1. 感知電流安定装置を有するメモリーユニットであって、
    メモリーセルと、
    参照電流を提供する参照セルと、
    メモリーセルと参照セルに電気的に接続され、参照電流とメモリーセルのメモリーセル電流によって電流差を発生する電流ミラーと、
    電流ミラーに電気的に接続され、電流差に応じて出力電圧を発生する感知増幅器とを含むことを特徴とするメモリーユニット。
  2. 前記感知増幅器がメモリーユニットに電気的に接続されることを特徴とする請求項1記載のメモリーユニット。
  3. 前記メモリーユニットは更に、電流ミラーとメモリーセルとの間に介在するバイアス電圧回路を含むことを特徴とする請求項1記載のメモリーユニット。
  4. 前記メモリーユニットは更に、電流ミラーとメモリーセルとの間に介在するスイッチ電圧回路を含むことを特徴とする請求項1記載のメモリーユニット。
  5. 前記参照電流が高ロジックレベルであることを特徴とする請求項1記載のメモリーユニット。
  6. 前記参照電流が低ロジックレベルであることを特徴とする請求項1記載のメモリーユニット。
JP2005046274A 2004-08-26 2005-02-22 感知電流安定装置を有するメモリーユニット Pending JP2006066049A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007133987A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20042074A1 (it) * 2004-10-29 2005-01-29 St Microelectronics Srl Amplificatore di lettura in corrente per applicazioni a bassa tensione con sensing diretto sulla bitline di una matrice di memoria
US7619464B2 (en) * 2006-07-28 2009-11-17 Freescale Semiconductor, Inc. Current comparison based voltage bias generator for electronic data storage devices
FR2914481B1 (fr) * 2007-04-02 2009-06-05 St Microelectronics Sa Dispositif de memoire avec prise en compte des courants de fuite pour l'activation des amplificateurs de lecture
US7663928B2 (en) * 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US20120033509A1 (en) * 2010-08-09 2012-02-09 Paolo Menegoli Memory data reading and writing technique
US8830769B2 (en) * 2012-05-31 2014-09-09 Nanya Technology Corporation Memory device and signal driving device thereof
CN103730160B (zh) * 2014-01-07 2016-08-24 上海华虹宏力半导体制造有限公司 一种存储器及其读取方法、读取电路
KR102643712B1 (ko) * 2016-10-26 2024-03-06 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0798740B1 (en) * 1996-03-29 2003-11-12 STMicroelectronics S.r.l. Reference system for determining the programmed/non-programmed status of a memory cell, particularly for non-volatile memories
EP1324344B1 (en) * 2001-12-28 2007-04-04 STMicroelectronics S.r.l. Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007133987A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法

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