CN1501403A - 通过缩短充电时间高速进行数据读出的非易失性存储装置 - Google Patents

Abstract

分别设置当读出数据时，用于使数据线(DB、/DB)的电压电平变化的电容(Cda、Cdb)。又，设置与电容(Cda、Cdb)电耦合的信号线(φku)。电容(Cda、Cdb)通过电容耦合与信号线(φku)的电压电平相应地对数据线(DB、/DB)进行充电。因此，能够在早期对数据线(DB、/DB)实施充电，从而能够实施高速的数据读出。

Description

通过缩短充电时间高速进行数据读出的非易失性存储装置

技术领域

本发明涉及非易失性存储装置，更特定地涉及可以高速进行数据读出的非易失性存储装置

背景技术

近年来，可以进行非易失的数据存储的非易失性存储装置正在成为主流。例如能够举出可以高集成化的闪速存储器。进一步，作为新一代的非易失性存储装置，用薄膜磁性体进行非易失的数据存储的MRAM(Magnetic Random Access Memory(磁随机存取存储器))器件和用所谓的薄膜硫硒碲化合物材料通过相变进行数据存储的可变电组存储器器件等特别引人注目。

10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell，2000 IEEEISSCC Digest of Technical Papers，TA7.2中揭示了MRAM器件。

又，在非易失性存储器最前线：从闪存到OUM美国Intel描述的将来构想，日经微器件，日经BP公司，2002年3月号，p.65-78中揭示了可变电组存储器器件。

另一方面，一般在大容量的存储器阵列中，具有配置与行或列对应地设置的多条位线和与多条位线对应共同地设置的，检测存储数据的电路连接的数据线的构成。在该构成中，当读出数据时，如上所述通过对数据线和选择的位线一直充电到所定电压电平，向存储器单元供给通过电流。与此相伴，需要为了充电到所定电压电平的充电期间。存在着这个充电期间随着要求存储器阵列的大容量化，数据线和位线等的信号线的配线长度的延长成为长的期间，不能够实现高速的数据读出那样的问题。

发明内容

本发明的目的是提供可以缩短从开始读出数据时的数据线和位线等的信号线的充电时间，进行高速数据读出的非易失性存储装置。

与本发明有关的非易失性存储装置包含多个存储单元、多条位线、数据线、基准电流供给单元、差动放大单元、电平调整电路。在多个存储单元的各个存储单元中当读出数据时流过与存储数据相应的通过电流。当读出数据时，多条位线中的至少1条，通过多个存储单元中的与选出的地址对应的选择存储单元与第1电压连接。与多条位线对应地共同设置数据线，当读出数据时与多条位线中的至少1条位线电耦合。基准电流供给单元生成用于与选择存储单元比较的基准电流。差动放大单元，当读出数据时，向与第2电压连接的数据线供给通过电流，并且读出与通过电流和由基准电流供给单元生成的基准电流的电流差相应的选择存储单元的存储数据。与数据线对应地设置电平调整电路，当读出数据时通过电容耦合改变数据线的电压电平。

本发明如以上所述，当读出数据时能够通过电平调整电路，通过电容耦合改变数据线的电压电平。与此相伴，能够缩短数据线的充电期间，进行高速数据读出。

又，非易失性存储装置包含多个存储单元、多条位线、数据线、基准电流供给单元、差动放大单元、电容元件和信号线。多个存储单元的各个存储单元中当读出数据时流过与存储数据相应的通过电流。当读出数据时，多条位线中的至少1条，通过多个存储单元中的与选出的地址对应的选择存储单元与第1电压连接。数据线与多条位线对应地共同设置，当读出数据时与多条位线中的至少1条位线电耦合。基准电流供给单元生成用于与选择存储单元比较的基准电流。差动放大单元，当读出数据时，向与第2电压连接的数据线供给通过电流，并且读出与通过电流和由基准电流供给单元生成的基准电流的电流差相应的选择存储单元的存储数据。电容元件与数据线对应的设置，由电耦合数据线与栅极的绝缘栅型场效应晶体管构成。信号线使电容元件的源极和漏极电耦合。又，电容元件在所定期间上升数据线的电压电平。

又，设置使数据线与栅极电耦合，并且使源极和漏极与信号线电耦合的电容元件。又，电容元件在所定期间上升数据线的电压电平。与此相伴，能够缩短数据线的充电期间，进行高速数据读出。

附图说明

图1是表示作为根据本发明的实施例1的非易失性存储装置的代表例表示的MRAM器件的全体构成的概略方框图。

图2是根据本发明的实施例1的数据读出电路系统的构成图。

图3是说明MTJ存储器的构造和数据存储原理的概念图。

图4是表示供给MTJ存储单元的数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。

图5是说明根据本发明的实施例1的MRAM器件中的数据读出工作的时序图。

图6是根据本发明的实施例1的变形例1的数据读出电路系统的构成图。

图7是说明根据本发明的实施例1的变形例1的MRAM器件中的数据读出工作的时序图。

图8是根据本发明的实施例1的变形例2的数据读出电路系统的构成图。

图9是说明根据本发明的实施例1的变形例2的其它构成的数据读出电路系统的构成图。

图10是根据本发明的实施例1的变形例3的数据读出电路系统的构成图。

图11是说明根据本发明的实施例1的变形例3的MRAM器件中的数据读出工作的时序图。

图12是根据本发明的实施例1的变形例4的数据读出电路系统的构成图。

图13是根据本发明的实施例1的变形例5的数据读出电路系统的构成图。

图14是说明根据本发明的实施例1的变形例5的MRAM器件中的数据读出工作的时序图。

图15是根据本发明的实施例1的变形例6的数据读出电路系统的构成图。

图16A、16B、16C是可以与根据实施例1的存储单元置换的存储单元的概念图。

图17A、17B、17C是可以与根据实施例1的存储单元置换的其它存储单元的概念图。

发明的具体实施方式

下面，我们参照附图详细说明本发明的实施例。此外，图中的相同标号表示相同的或相当的部分。

参照图1，作为根据本发明的实施例1的非易失性存储装置的代表例表示的MRAM器件1，通过响应来自外部的控制信号CMD和地址信号ADD进行随机存取，实现输入数据DIN的输入和输出数据DOUT的输出。

MRAM器件1备有通过响应控制信号CMD对MRAM器件1的全体工作进行控制的控制电路5和包含行列状配置的MTJ存储单元MC的存储器阵列10。

此外，如可以从下面的说明看到的那样，本发明的应用不限定于备有MTJ存储单元的MRAM器件，能够共同地应用于备有流过与写入的存储数据的电平相应的通过电流的存储单元的非易失性存储装置。

在存储器阵列10中，分别与MTJ存储单元的行对应，配置字线WL和数字线DL，将邻接的2个存储单元作为1组存储单元列，分别与MTJ存储单元的列对应，配置相补的位线BL和由/BL构成的位线对BLP。在图1中，表示代表性地表示的1个MTJ存储单元MC、和与它对应的字线WL、数字线DL和与1组存储单元的列对应对应设置的位线对BLP的配置。

MRAM器件1进一步备有通过对由地址信号显示的行地址RA进行解码，用于实施在存储器阵列10中的行选择的行解码器20、通过对由地址信号ADD显示的列地址CA进行解码，用于实施在存储器阵列10中的列选择的列解码器25、读出/写入控制电路30和35。

读出/写入控制电路30和35是对用于对存储器阵列10进行写入工作的电路组和用于从存储器阵列10进行数据读出的电路组(以下也称为“数据读出电路系统”)的总称。

数字线DL，夹着存储器阵列10，在行解码器20和相反一侧的区域中与接地电压GND耦合。

参照图2，在根据本发明的实施例1的数据读出电路系统中，与各存储器阵列对应，配置相互相补的位线BL和由/BL构成的位线对BLP。

为了在奇数行中与位线BL连接，在偶数行中与位线/BL连接，每隔1行交互地配置存储单元MC。存储单元MC包含与磁写入的存储数据的数据电平相应地改变电阻的隧道磁阻元件TMR和存取元件(存取晶体管)ATR。存取晶体管ATR在位线BL和接地电压GND之间与隧道磁阻元件TMR串联。代表性地，作为存取晶体管ATR，可以用在半导体基片上形成的场效应晶体管。

在图2中，代表性地表示了与第1、第2存储单元行对应的，字线WL1、WL2、数字线DL1、DL2和与第j(j：自然数)的存储单元列对应的位线BLj、/BLj、和对应的存储单元MC、作为存储单元MC的比较对象设置的虚设存储单元DMC。

这里，我们说明MTj存储单元的构成和数据存储原理。

参照图3，隧道磁阻元件TMR具有固定的一定的磁化方向的强磁性体层(以下，也简单地称为“固定磁化层”)FL和可以在与来自外部的所加磁场相应的方向上磁化的强磁性体层(以下，也简单地称为“自由磁化层”)VL。在固定磁化层FL和自由磁化层VL之间，设置由绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL，与写入的存储数据电平相应，在与固定磁化层FL相同的方向或与固定磁化层FL相反的方向对自由磁化层VL进行磁化。由这些固定磁化层FL、隧道阻挡层和自由磁化层VL形成磁隧道接合。

隧道磁阻元件TMR的电阻与固定磁化层FL和自由磁化层VL的各自的磁化方向的相对关系相应地变化。具体地说，隧道磁阻元件TMR的电阻，当固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时，成为最小值Rmin，当两者的磁化方向相反(反平行)时成为最大值Rmax。

在写入数据时，通过使字线RWL非激活，使存取晶体管ATR。在这个状态中，用于磁化自由磁化层VL的数据写入电流，在各个位线BL和数字线DL中，沿与写入数据的电平相应的方向±Iw流动。

用图4表示供给MTj存储单元的数据写入电流与隧道磁阻元件的磁化方向的关系。

参照图4，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中加在磁化容易轴(EA：Easy Axis)方向上的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用在磁化困难轴(HA：HradAxis)方向上的磁场。磁场H(EA)和H(HA)分别与分别流过位线BL和数字线DL的电流产生的2个磁场的每一个对应。

在MTj存储单元中，固定磁化层FL的固定的磁化方向沿自由磁化层VL的磁化容易轴，自由磁化层VL与存储数据的电平相应，沿磁化容易轴方向，在与固定磁化层FL平行或反平行(相反)方向上被磁化。MTj存储单元能够与自由磁化层VL的2个磁化方向对应，存储1比特的数据。

自由磁化层VL的磁化方向，只有当所加磁场H(EA)和H(HA)之和达到图4所示的星形特性曲线的外侧的区域时才能够改写成新的。即，当所加的数据写入磁场具有相当于星形特性曲线的内侧的强度时，自由磁化层VL的磁化方向不变化。

如星形特性曲线所示，通过对自由磁化层VL加上磁化困难轴方向的磁场，能够降低使沿磁化容易轴的磁化方向变化所需的磁化阈值。如图3所示，写入数据时的工作点是当使所定的数据写入电流流过数字线DL和位线BL两者时，为了改写MTj存储单元的存储数据，即隧道磁阻元件TMR的磁化方向而设计的。

在图4例示的工作点上，在作为数据写入对象的MTj存储单元中，磁化容易轴方向的数据写入磁场是为了使它的强度成为H_WR而设计的。即，为了得到这个数据写入磁场H_WR，而设计流过位线BL或数字线DL的数据写入电流的值。一般地说，数据写入磁场H_WR由切换磁化方向所需的开关磁场H_SW和界限ΔH之和表示。即，H_WR＝H_SW+ΔH。

将一旦写入隧道磁阻元件TMR的磁化方向，即MTJ存储单元的存储数据非易失地保持在直到进行新数据写入之间。各存储单元的电阻，严密地说，是隧道磁阻元件TMR、存取晶体管ATR的接通电阻和其它寄生电阻之和，但是因为隧道磁阻元件TMR以外的电阻部分与存储数据无关是恒定的，所以在下面，关于与存储数据对应的2类正规存储单元的电阻，由R_max和R_min表示，将两者之差表示为ΔR(即，ΔR＝R_max-R_min)。

再次，参照图2，在存储器阵列10中，如上所述地配置存储单元MC和虚设存储单元DMC。即，虚设存储单元DMC是为了在2行中，共有正规的存储单元MC和存储单元列而配置的。

分别与虚设存储单元的行对应，配置虚设字线DWL1和DWL2。与虚设字线DWL1对应的虚设存储单元组具有连接在对应的位线/BLj与接地电压GND之间的，虚设隧道磁阻元件TMR和虚设存取元件(存取晶体管)ATRd。与选择位线BL时激活的虚设字线DWL1对应地接通虚设存取元件ATRd。

与此相对，与虚设字线DWL2对应的虚设存储单元组具有连接在对应的位线BLj与接地电压GND之间的，虚设隧道磁阻元件TMR和虚设存取元件(存取晶体管)ATRd。与选择位线/BL时激活的虚设字线DWL2对应地接通虚设存取元件ATRd。

设计各虚设存储单元DMC的电阻Rm为Rm＝Rmin+(ΔR/2)。例如，通过由存储与电阻Rmin对应的数据的，与存储单元MC相同的隧道磁阻元件TMR构成虚设磁阻元件TMRd，并且将虚设存取元件TMRd的接通电阻设定得比存取晶体管ATR大ΔR/2，构成虚设存储单元DMC。或者，同样地设计虚设存取元件TMRd和存取晶体管ATR的接通电阻，通过使由存储与电阻Rmin对应的数据的隧道磁阻元件TMR和电阻与ΔR/2的固定电阻串联连接，也能够构成虚设存储单元DMC。根据上述设计当读出数据时，成为选择存储单元的通过电流的比较对象的基准电流通过这个虚设存储单元DMC。

又，根据本发明的实施例1的数据读出电路系统进一步设置与各存储单元列对应地配置的列选择栅极CSG、与存储器阵列10邻接地配置的相补的数据线DB和/DB、与通过数据线的通过电流差相应，输出读出数据Dt，/Dt的差动放大单元60。数据线DB和/DB构成数据线对DBP。

列选择栅极CSG包含分别连接在位线BL和/BL的另一端侧与数据线DB和/DB之间的晶体管40，41，各个栅极响应对应的列选择线CSL的激活接通。例如，列选择栅极CSGj响应列选择线CSLj的激活，分别使对应的位线BLj和/BLj的另一端侧与数据线DB和/DB连接。

又，差动放大器60与数据线DB和/DB连接，放大数据线DB和/DB的通过电流差，将该电流差变换成节点N0和数据线DB之间/N0之间的电压差。

差动放大器60具有连接在节点N0和数据线DB之间的N沟道MOS晶体管61、连接在节点/N0和数据线/DB之间的N沟道MOS晶体管62、连接在节点Nsp和节点/N0之间的P沟道MOS晶体管64、和连接在电源电压VCC和节点Nsp之间的P沟道MOS晶体管65。

晶体管63和64的各个栅极与节点/N0连接。晶体管63和64构成电流镜电路，向各个节点N0和/N0供给相同的电流。

将由Vref发生电路65生成的固定基准电压Vref输入晶体管61和62的各个栅极。晶体管61和62的各个栅极使数据线DB和/DB维持在基准电压以下，并且放大数据线DB和/DB的供过于求电流，将该电流变换成节点N0和/N0之间的电压差。

通过行解码器20将数据读出工作时激活到“L”电平的读入启动信号信号/SE输出到晶体管65的栅接。晶体管65响应读入启动信号信号/SE的激活(“L”电平)供给工作电流，使差动放大器60工作。

又，对数据线DB和/DB设置使读出数据时数据线DB和/DB的电压电平变化的电平调整电路71。

电平调整电路71包含与用于指示电压电平变化的信号线φku、与数据线DB对应设置的，配置在数据线DB与信号线φku之间的电容Cda、与数据线DB对应设置的，配置在数据线/DB与信号线φku之间的电容Cdb。

又，设置与位线对BLPj对应地设置，对位线BLj和/BLj进行预充电的预充电单元PGUj。预充电单元PGUj包含预充电栅极PGj、/PGj(以下总称地标记预充电栅极PG、/PG)和平衡栅极EG。各预充电栅极PG、/PG响应位线预充电信号BLEQ，使对应的位线BL和/BL的一端侧与接地电压GND耦合。又平衡栅极EG响应位线预充电信号BLEQ，使位线BL和/BL电耦合。

此外，以下，我们也分别将信号线和数据等的2值的高电压状态(例如，电源电压VCC)和低电压状态(例如，接地电压GND)称为“H”电平和“L”电平。

其次，我们说明从根据本发明的实施例1的MTJ存储单元读出数据的工作。

我们用图5的时序图，说明根据本发明的实施例1的MRAM器件中的数据读出工作。

在本例中，代表性地说明将第1行·第j列选择为数据读出对象时的工作。

参照图5，在读出数据前，因为使各字线WL非激活，所以在位线BL和/BL与存储单元MC和虚设存储单元DMC之间进行切离。又，因为使位线预充电信号BLER激活，所以使各条位线BL和/BL预充电到接地电压GND。

进一步，因为也使各列选择线CSL非激活，所以从数据线DB和/DB从各位线BL和/BL切离。

当读出数据时，通过使位线预充电信号BLER非激活，使各位线BL和/BL从接地电压GND切离。进一步，与地址选择相应，选择地使选择行的字线、选择列的列选择线和虚设字线DWL1和DWL2中的一方激活。又，将控制信号SE(“H”电平)的反转信号/SE设定在“L”电平，使差动放大器60激活。

与此相应，通过选择的存储单元MC和虚设存储单元DMC中的一方，使数据线DB和选择列的位线BL，在电源电压VCC和接地电压GND之间电耦合。同样，通过选择的存储单元MC和虚设存储单元DMC中的另一方，使数据线DB和选择列的位线/BL，在电源电压VCC和接地电压GND之间电耦合。与此相伴，向选择的存储单元MC供给与存储数据相应的供给通过电流，向虚设存储单元DMC供给基准电流。此外，当通过基准电流时，差动放大器60-数据线DB(/DB)-列选择栅极CSG-位线BL(/BL)-虚设存储单元DMC-接地电压GND构成基准电流供给单元。

这时，使信号线φku激活。随着激活，使位线和数据线的电压电平由于通过电容Cda和Cdb引起的电容耦合而瞬时上升。

与此相伴，在时刻T0，对于数据线DB和/DB快速地产生与可以检测的存储数据相应的通过电流。

与这些数据线DB和/DB的通过电流相应，差动放大器60的节点N0和/N0之间，产生与选择的存储单元MC的存储数据相应的电压差。结果，差动放大器60产生反映选择的存储单元MC的存储数据的电平的读出数据Dt、/Dt。

所以，如图5所示，通过设置电平调整电路71，从比不设置时产生可以检测的通过电流差的时刻T1早的时刻T0产生与存储数据相应的通过电流差。与此相伴，能够实施高速的读出数据工作。

此外，即便在数据线DB与虚设存储单元DMC连接的情形中，也不特别地切换差动放大器60的输入侧与数据线DB和/DB之间的连接，并且根据选择的存储单元MC和虚设存储单元DMC的电流差进行同样的读出数据工作。

另一方面，在位线BLj和/BLj之间以及数据线DB和/DB之间不产生电压差，数据线DB、/DB和位线BLj、/BLj的各个电压下降到“Vref-Vth-Vmc”。这里，Vth与晶体管61、62的阈值电压相当，Vmc与存储单元MC和虚设存储单元DMC中产生的电压下降相当。基准电压Vref考虑到作为隧道磁阻元件中的隧道阻挡层的绝缘膜的可靠性等，为了使上述电压“Vref-Vth-Vmc”例如约为400mV而进行设定。因此，通过避免由于加上过电压使存储单元破坏，能够提高工作的可靠性。

如以上说明的那样，在根据实施例1的构成中，当读出数据时使信号线φku激活，通过电容Cda和Cdb的电容耦合使位线和数据线的电压电平上升，能够缩短数据线对DBP的充电时间。即，能够缩短使位线和数据线充电到所定的电压电平的充电时间。因此，能够实施高速的数据读出。

又，本构成，通过具有设置分别与数据线DB和/DB对应的电容使位线和数据线的电压电平上升的构成，和与各位线BL、/BL对应地设置电容的构成比较能够削减电路的部件数，可以高效率地进行设计。

又，也可以除了数据线DB以外与各位线BL对应，进一步设置电容。这时，可以进一步缩短数据线DB、/DB的充电时间。能够实施更高速的读出数据工作。此外，在本实施例中，作为一个例子我们说明了共同选择相补的位线BL、/BL实施据读出的构成，但是不限于本构成，本发明也可以应用于从多条位线中选择与选择的存储单元连接的至少1条位线，与基准电流的比较相应地实施数据读出的构成。在这种情形中，也可以用恒定电流电路生成基准电流。在以下的变形例中也是同样的。

(实施例1的变形例1)

参照图6，根据本发明的实施例1的变形例1的数据读出电路系统，与实施例1的数据读出电路系统比较，在电平调整电路71的电容Cda和Cdb与传达控制信号SE的信号线SEL电连接这一点、和通过转换器向IV，向差动放大单元60的晶体管65输入控制信号SE的反转信号/SE这一点是不同的。结果，可以不要信号线φku的配置而消除它。

我们用图7的时序图，说明根据本发明的实施例1的变形例1的MRAM器件中的读出数据工作。

因为在读出数据前，与上述实施例1中说明的读出数据电路系统相同所以不再重复对它的说明。

与根据上述实施例1的读出数据电路系统比较的不同之处是在与差动放大单元的激活定时相同的定时，通过电容Cda和Cdb的电容耦合，使位线和数据线上升这一点。因为关于其它的点是相同的所以不再重复对它们的说明。

通过这种构成，与根据上述实施例1的读出数据工作相同，能够实施高速并且高精度的数据读出。又，代替信号线φku通用传达使差动放大单元60激活的控制信号/SE的信号线，通过电容Cda和Cdb的电容耦合，可以削减用于能够使位线和数据线的电压电平上升的部件数。

(实施例1的变形例2)

在本发明的实施例1中，我们说明了根据信号线φku通过电容Cda和Cdb的电容耦合，使对应的位线和数据线的电压电平上升的构成。可是，也存在着由于输入的信号线φku的电压电平使位线和数据线的电压电平过分上升，破坏存储单元具有的薄膜磁性体的可能性。

本实施例1的变形例2说明通过将位线BL和/BL的电压电平设定在所定电压电平值以下一面抑制磁性体的破坏，一面实施读出数据的构成。

参照图8，根据本发明的实施例1的变形例2的数据读出电路系统，与图2的数据读出电路系统比较，在进一步设置位线钳位电路BLCLP和数据线钳位电路DBCLP这一点是不同的。因为其它的点与实施例1的变形例1的数据读出电路系统相同所以不再重复对它们的说明。

位线钳位电路BLCLP包含所谓的二极管连接的晶体管80和81。

具体地说，晶体管80连接在接地电压GND和位线/BL之间，它的栅极与位线/BL连接。晶体管81连接在接地电压GND和位线BL之间，它的栅极与位线BL连接。

又，数据线钳位电路DBCLP包含所谓的二极管连接的晶体管82和83。具体地说，晶体管82连接在接地电压GND和数据线DB之间，它的栅极与数据线DB连接。晶体管83连接在接地电压GND和数据线/DB之间，它的栅极与数据线/DB连接。

位线钳位电路BLCLP使位线BL和/BL下降到所定电压电平以下。又，数据线钳位电路DBCLP使数据线DB和/DB下降到所定电压电平以下。

将这个所定电压设定在“Vref-Vth-Vmc”上作为上述的所谓的二极管接通电压。

用这种构成，通过将位线和数据线的电压电平的上升抑制在所定电压电平以下，能够防止破坏存储单元具有的薄膜磁性体，实施比根据实施例1的变形例1的读出数据工作更稳定的数据读出。

此外，本实施例1的变形例2也可以同样地应用于实施例1和其它的变形例中。

参照图9，根据本发明的实施例1的变形例2的其它构成的数据读出电路系统，与图8的数据读出电路系统比较，将位线钳位电路BLCLP置换成位线钳位电路BLCLP#这一点和将数据线钳位电路DBCLP置换成数据线钳位电路BLCLP#这一点是不同的。

位线钳位电路BLCLP#，与位线钳位电路BLCLP比较，代替二极管连接的晶体管80、81，设置通常的晶体管80#、81#这一点是不同的。此外，晶体管80#、81#，阳极一侧与接地电压GND电耦合，阴极一侧与位线BLj、/BLj电耦合。

数据线钳位电路DBCLP#，与数据线钳位电路DBCLP比较，代替二极管连接的晶体管82、83，设置通常的晶体管82#、83#这一点是不同的。此外，晶体管82#、83#，阳极一侧与接地电压GND电耦合，阴极一侧与数据线DB、/DB电耦合。

即，代替二极管连接的晶体管用通常的晶体管这一点是不同的，关于其它的工作等，与上述说明的相同。

(实施例1的变形例3)

在本发明的实施例1的数据读出电路系统的构成中，我们说明了根据信号线φku对电容Cda和Cdb充电，通过电容耦合使对应的位线和数据线的电压电平上升的构成。可是，也要考虑电容Cda和Cdb在数据线等的充电以后成为位线和数据线的负载电容使数据读出工作延迟的情形。

本实施例1的变形例3说明能够实施比实施例1和上述变形例更高速的数据读出工作的构成。

参照图10，根据本发明的实施例1的变形例3的数据读出电路系统，与图2的数据读出电路系统比较，分别将电平调整电路71置换成电平调整电路71#这一点是不同的。因为其它的点与实施例1的数据读出电路系统相同所以不再重复对它们的说明。

电平调整电路71#与电平调整电路71比较，进一步包含晶体管CTda、CTdb这一点是不同的。

电容Cda和晶体管CTda串联地连接在信号线φku和数据线DB之间。又，晶体管CTda的栅极接受控制信号φc的输入。另一方面，电容Cdb和晶体管CTdb串联地连接在信号线φku和数据线/DB之间。又，晶体管CTdb的栅极接受控制信号φc的输入。

用图11的时序图，说明根据本发明的实施例1的变形例3的MRAM器件中的数据读出工作。

在读出数据前，将控制信号φc设定在”H“电平。与此相伴，与上述图7中说明的相同通过电容Cda和Cdb的电容耦合，使数据线DB和/DB的电压电平上升。其次，在通过电容耦合充电到所定电平的时刻T0，将控制信号φc设定在”L“电平。与此相伴，通过各个晶体管CTda和CTdb，切断(分离)电容Cda和Cdb与数据线DB和/DB之间的电连接。所以，在这时以后的数据读出工作中，电容Cda和Cdb不成为负载电容。在本例中，在开始生成读出数据Dt，/Dt的电压电平差的时刻T0后的时刻T2生成读出数据，能够实施比上述实施例1及其变形例的构成更高速的数据读出工作。

(实施例1的变形例4)

在上述实施例1的数据读出电路系统中，我们说明了用电容Cda和Cdb通过电容耦合使位线和数据线充电到所定电压电平的构成。在上述实施例1的变形例4的数据读出电路系统中，说明用由绝缘栅极型场效应晶体管构成的电容元件(以下也称为MIS电容)，使位线和数据线充电的构成。

参照图12，根据本发明的实施例1的变形例4的数据读出电路系统，与图2的数据读出电路系统比较，将电平调整电路71置换成电平调整电路71a这一点是不同的。因为其它的点与实施例1的变形例1相同所以不再重复对它们的说明。

电平调整电路71a与电平调整电路71比较，代替电容Cda和Cdb设置MIS电容Cma、Cmb这一点是不同的。MIS电容Cma与数据线DB和栅极电耦合，源极和漏极与信号线φku电耦合。又，MIS电容Cmb与数据线/DB和栅极电耦合，源极和漏极与数据线/DB和信号线φku电耦合。此外，在本例中，将MIS电容Cma、Cmb作为N沟道MIS电容。

这里，当说明MIS电容的特性时，当栅极电压超过阈值电压时，形成沟道，作为电容元件MIS电容进行驱动。另一方面，当栅极电压比在源极和漏极电压上加上阈值电压的电压电平低时，不形成沟道，作为电容元件MIS电容不进行驱动。

在本构成中，当读出数据后立即，伴随着数据线DB、/DB的电压电平的上升，在MIS电容Cma、Cmb中形成沟道。因此，MIS电容Cma、Cmb作为电容元件通过电容耦合，与信号线φku的电压电平相应地对数据线DB、/DB充电。

此后，信号线φku放大到电源电压VCC电平。与此相伴，因为信号线φku的电压电平比MIS电容Cma、Cmb的栅极高，所以如上所述作为电容元件MIS电容Cma、Cmb不进行驱动。即，MIS电容Cma、Cmb成为断开状态。

从而，因为在充电期间中该MIS电容处于使数据线充电到所定电平的接通状态，此后成为断开状态，所以不会成为数据线充电后的不要的负载电容，与变形例3的构成相同，能够实施高速的数据读出。

又，在信号线φku中不需要调整电压电平，能够削减部件数。

(实施例1的变形例5)

本发明的实施例1的变形例5说明用MIS电容Cma和Cmb通过电容耦合使对应的位线和数据线的电压电平上升的其它构成。

参照图13，根据本发明的实施例1的变形例5的数据读出电路系统，与根据实施例1的变形例4的数据读出电路系统比较，将电平调整电路71a置换成电平调整电路71#a这一点是不同的。

电平调整电路71#a与电平调整电路71a比较，进一步设置晶体管CTda和CTdb这一点是不同的。具体地说，电平调整电路71#a包含晶体管CTda、CTdb和MIS电容Cma、Cmb。MIS电容Cma和晶体管CTda串联连接在电源电压VCC与数据线DB之间。将晶体管CTda配置在MIS电容Cma与电源电压VCC之间，它的栅极接受控制信号φc的输入。又，MIS电容Cma的栅极与晶体管CTda电耦合。MIS电容Cmb和晶体管CTdb串联连接在电源电压VCC与数据线/DB之间。将晶体管CTdb配置在MIS电容Cmb与电源电压VCC之间，它的栅极接受控制信号φc的输入。又，MIS电容Cmb的栅极与晶体管CTdb电耦合。

我们用图14的时序图，说明根据本发明的实施例1的变形例5的MRAM器件中的数据读出工作。

当读出数据时，伴随着控制信号φc成为“H”电平，通过MIS电容的电容耦合，位线BLj和/BLj、数据线DB、/DB的电压电平上升。其次，在通过电容耦合充电到所定电平的时刻T0，将控制信号φc设定在”L“电平。与此相伴，切断MIS电容Cma、Cmb与位线BLj和/BLj之间的电连接。在从此以后的数据读出工作中，MIS电容Cma和Cmb不成为负载电容，如图14所示，在开始生成读出数据Dt，/Dt的电压电平差的时刻T0直接后面的时刻T2生成读出数据，能够实施高速的数据读出工作。

(实施例1的变形例6)

在上述实施例1的变形例6的数据读出电路系统中，我们说明在位线和数据线充电后电切断电容Cma和Cmb的其它构成。

参照图15，根据本发明的实施例1的变形例6的数据读出电路系统，与根据实施例1的变形例5的数据读出电路系统比较，将电平调整电路71#a置换成电平调整电路71#b这一点和将通过转换器IV的控制信号φc的反转信号/φc输入电平调整电路71#b这一点是不同的。因为其它的点相同所以不再重复对它们的说明。

电平调整电路71#b包含晶体管Tda、Tdb、CTda、CTdb和MIS电容Cma、Cmb。MIS电容Cma和晶体管CTda串联连接在电源电压VCC与数据线DB之间。MIS电容Cma的栅极与电源电压VCC连接，晶体管CTda的栅极接受控制信号φc的输入。又，MIS电容Cmb和晶体管CTdb串联地连接在电源电压VCC与数据线/DB之间。MIS电容Cma的栅极与电源电压VCC连接，晶体管CTdb的栅极接受控制信号φc的输入。又，将晶体管Tdb配置在电源电压VCC与MIS电容Cmb和晶体管CTdb的连接节点之间，它的栅极接受控制信号φc的通过转换器IV#的反转信号/φc的输入。

因为根据本发明的实施例1的变形例6的MRAM器件中的数据读出工作与根据变形例5的数据读出工作相同，所以不再重复对它们的说明。

具体地说，伴随着控制信号φc成为“H”电平，通过MIS电容的电容耦合，位线BLj和/BLj、数据线DB和/DB的电压电平上升。与此相伴，在充电时刻T0，将控制信号φc设定在“L”电平。切断MIS电容Cma、Cmb与数据线DB、/DB之间的电连接。所以，MIS电容Cma、Cmb不成为负载电容，能够实施高速的数据读出工作。

另一方面，随着将控制信号φc设定在“H”电平，晶体管CTda和CTdb接通，MIS电容Cma、Cmb的栅极、对极侧和电源电压VCC耦合。从而，因为MIS电容Cma和Cmb的两对极侧一起与电源电压VCC电耦合，所以不充电电荷，能够降低消耗功率。

(实施例2)

在上述实施例1中，我们说明了用作为非易失性存储元件的隧道磁阻元件的非易失性存储装置。在本实施例2中，我们说明用其它非易失性存储元件对本专利申请的构成的适用性。

图16A是用作为非易失性存储元件的闪速存储器的概念图。

如图16A所示，将存储元件MC#配置在位线BL与接地电压GND之间，它的栅极与字线WL电耦合。

当写入数据时，使字线WL和位线BL处于高电压，将热电子注入闪速存储器具有的浮栅中。因此，闪速存储器的阈值电压Vth上升。根据该阈值电压Vth的高低存储2值的存储数据。另一方面，当读出数据时，检测通过存储元件MC#的与阈值电压Vth对应的通过电流，能够根据它的电流量读出数据。

图16B和16C是当实施数据写入的存储单元MC#的概念图。

如图16B所示，由于注入电子，阈值电压Vth上升，根据这个上升，通过电流减小。

如图16C所示，当不注入电子时，因为将阈值电压Vth设定得低，所以根据这个低值，通过电流增大。

从而，用差动放大单元60将通过这个存储单元MC#的通过电流与根据虚设存储单元等生成的基准电流的通过电流差变换成放大的电压差，能够实施与实施形态1相同的数据读出工作。

因为MTJ存储单元和闪速存储器与选择存储单元的电阻(或者通过电流)相应地实施数据读出这一点是共同的，所以可以应用于实施形态1所示的存储单元阵列。这时，关于数据读出构成能够用与图2所示的相同的构成。

(实施例2的变形例)

在上述实施例2中，我们说明了将闪速存储器应用于本专利申请的发明中的情形。在本发明的实施例2的变形例中，我们说明将根据相变的可变电阻存储器应用于本专利申请的发明中的情形。

图17A是用作为非易失性存储元件的可变电阻元件作为存储单元MCa的概念图。

如图17A所示，将存储元件MCa串联连接在位线BL与接地电压GND之间，具有作为相变化元件的硫化物层210和开关晶体管220。又，在硫化物层210与开关晶体管220之间设置由于通过电流发热的加热元件230。又，开关晶体管220的栅极与字线WL连接。

当写入数据时，使开关晶体管220断开，并且从位线BL流动通过硫化物层210和加热元件230的数据写入电流。与该数据写入电流的供给方式(例如供给期间和供给电流量)相应，硫化物层210相变化到结晶状态和非结晶状态中的任何一方。硫化物层210分别在非结晶状态和结晶状态时，它的电阻发生变化。具体地说，非结晶化的硫化物层比结晶化时的电阻高。

所以，当读出数据时，通过使开关晶体管220接通，是不到相变化的电平的数据读出电流通过硫化物层210，能够根据电阻差实施与MTJ单元相同的数据读出。

图17B是表示当硫化物层210处于结晶状态时的电阻值的图。这时，因为电阻值小，所以通过电流大。

图17C是表示当硫化物层210处于非结晶状态时的电阻值的图。这时，因为电阻值大，所以通过电流小。

所以，通过用读入放大器SA0将通过这个存储单元MCa的通过电流与根据虚设存储单元等生成的基准电流的通过电流差变换成放大的电压差，能够实施与实施形态1相同的数据读出工作。

因为MTJ存储单元和根据相变的可变电阻存储元件，与选择存储单元的电阻(或者通过电流)相应地实施数据读出这一点是共同的，所以也可以应用于实施形态1所示的存储单元阵列。这时，关于数据读出构成能够用与图2所示的相同的构成。

Claims (7)

1.一种非易失性存储装置，其特征是：它备有

当读出数据时，与存储数据对应的通过电流流过各个存储单元的多个存储单元、

当上述数据读出时，其中至少1条位线通过上述多个存储单元中的与选出的地址对应的选择存储单元与第1电压连接的多条位线、

与上述多条位线对应地共同设置，当上述数据读出时与上述多条位线中的上述至少1条位线电耦合的数据线、

生成用于与上述选择存储单元比较的基准电流的基准电流供给单元、

当上述数据读出时，用于通过与第2电压连接向上述数据线供给通过电流，并且读出与上述通过电流与由上述基准电流供给单元生成的上述基准电流的电流差相应的上述选择存储单元的上述存储数据的差动放大单元、和

与上述数据线对应地设置，当上述数据读出时通过电容耦合改变上述数据线的电压电平的电平调整电路。

2.根据权利要求1的非易失性存储装置，其特征是：它进一步备有

用于向上述电平调整电路指示上述电压电平的变化的信号线。

3.根据权利要求2的非易失性存储装置，其特征是：上述电平调整电路进一步包含当上述数据读出时经过所定期间后分离上述电容和上述数据线的连接的分离单元。

4.根据权利要求1的非易失性存储装置，其特征是：当上述数据读出时上述差动放大单元将上述数据线的电压电平设定在上述第1电压与上述第2电压之间。

5.根据权利要求1的非易失性存储装置，其特征是：它进一步备有使上述差动放大单元激活的信号线，

上述电平调整电路包含设置在上述数据线与上述信号线之间的电容。

指示上述电压电平的变化的信号线。

6.根据权利要求项1的非易失性存储装置，其特征是：它进一步备有与各上述位线和上述数据线中的至少一方对应地设置的，当上述数据读出时用于使各上述位线和上述数据线中的上述至少一方的电压电平维持在所定电压电平上的钳位电路。

7.非易失性存储装置，其特征是：它备有

当读出数据时，与存储数据对应的通过电流流过各个存储单元的多个存储单元、

当上述数据读出时，其中至少1条位线通过上述多个存储单元中的与选出的地址对应的选择存储单元与第1电压连接的多条位线、

与上述多条位线对应地共同设置，当上述数据读出时与上述多条位线中的上述至少1条位线电耦合的数据线、

生成用于与上述选择存储单元比较的基准电流的基准电流供给单元、

当上述数据读出时，用于通过与第2电压连接向上述数据线供给通过电流，并且读出与上述通过电流与由上述基准电流供给单元生成的上述基准电流的电流差相应的上述选择存储单元的上述存储数据的差动放大单元、和

与上述数据线对应地设置，由使上述数据线与栅极电耦合的绝缘栅型场效应晶体管构成的电容元件、和

使上述电容元件的源极和漏极电耦合的信号线，

上述电容元件在所定期间使上述数据线的电压电平上升。

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