CN107481756B - 电阻式存储器的读写控制装置 - Google Patents

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Abstract

一种电阻式存储器的读写控制装置，其在位线驱动电路针对用以输出位线信号的一个PMOS及一个NMOS串接组成的第一晶体管组的栅极连接第一逻辑单元，而该第一逻辑单元的一对输入端分别用以接收行选择信号以及决定是否执行写入数据“0”的控制信号；并且在源极线驱动电路针对用以输出源极线信号的一个PMOS及一个NMOS串接组成的第二晶体管组的栅极连接第二逻辑单元，而该第二逻辑单元的一对输入端分别用以接收行选择信号以及决定是否执行写入数据“1”的控制信号，藉此使记忆单元中的晶体管的源极与该源极线驱动电路输出该源极线信号的一端连接，并使该记忆单元中的可变电阻元件相对于其与该晶体管的漏极连接的另一端则与该位线驱动电路输出该位线信号的一端连接，且该记忆单元的晶体管的栅极用以接收字线驱动电路所输出的列选择信号。

Description

电阻式存储器的读写控制装置
技术领域
本发明涉及非易失性存储器(non-volatile memory)领域，更具体地，涉及一种电阻式存储器(resistive type memory)，也就是利用会因电流通过方向不同而改变其电阻值特性的元件所组成的存储器，例如磁阻式随机存取存储器(Magnetic random accessmemory，MRAM)或可变电阻式随机存取存储器(resistive random access memory，RRAM或ReRAM)的读写控制装置。
背景技术
电阻式存储器(resistive type memory)是一种非易失性存储器(non-volatilememory)，其是以电阻特性储存数据，例如MRAM的元件是以磁性隧道结(magnetic tunneljunction，MTJ)为主，主要利用电子的自旋特性，透过磁性结构中自由层的磁化方向不同所产生的电阻变化来记录数据的“0”与“1”。
前述MRAM的基础核心记忆单元(bit cell)是由一个磁性隧道结(MagneticTunnel Junction，以下简称MTJ)元件及一个开关晶体管构成，该MTJ元件就如同一个可变电阻。对记忆单元写入数据“1”或“0”的动作是由通过MTJ元件的电流方向决定，例如电流由位线(Bit Line，BL)流至源极线(Source Line，SL)，会使MTJ元件的电阻值变小，是为写入资料“0”，电流由SL流至BL，会使MTJ元件的电阻值变大，是为写入资料“1”。
如图1A所示，其为现有电阻式存储器的读写电路架构示意图，该电路架构包括：用以决定对记忆单元阵列10的某行某列的记忆单元进行读写控制的地址解码器11、SL驱动电路12、BL驱动电路13以及具有电流感测比较放大器(current Sense Amplifier，SA)的读检测单元14，该地址解码器11的行选择信号(CS0b～CSnb以及CS0～CSn)分别输出到源极线多路选择器组140以及位线多路选择器组141，该源极线多路选择器组140以及位线多路选择器组141中的各多路选择器由PMOS及NMOS并联所组成，由该地址解码器11控制哪一个多路选择器以及哪一条字线被打开，以选择被执行读写操作的记忆单元。在此须提出说明的是，因所需传递的电压信号包括：高电平信号(例如电源信号VDD)以及低电平信号(例如接地信号GND)，故在图1A中，该多路器采用前述PMOS及NMOS的并联形式，但并不以此为限，若所需传递的电压信号只需在VDD-Vth以下时，则会采用NMOS的单一元件形式，换言之，端视实施型态而定。
如果需对某一个记忆单元写入数据“0”，电流由位线驱动电路13的电源端(即电源信号VDD)流经位线驱动电路13的PMOS晶体管，经过全局位线(Global BL)并通过位线多路选择器组141中的某一个多路选择器，穿过选到的记忆单元(透过字线驱动电路15所输出的字线WL0～WLm以及前述行选择信号进行选择)，再经过源极线多路选择器组140中的某一个多路器，最后经过全局源极线(Global SL)到达源极线驱动电路12并经过NMOS晶体管而到接地端(即接地信号GND)，如图1A所示的写入数据“0”的电流路径WP0；相对的，如果需对某一个记忆单元写入数据“1”，电流由源极线驱动电路12的电源端(即电源信号VDD)流经源极线驱动电路12的PMOS晶体管，经过源极线多路选择器组140中的某一个多路选择器，穿过选到的记忆单元，再经过位线多路选择器组141中的某一个多路选择器，最后到达BL驱动电路13并经过NMOS晶体管而到接地端，如图1B所示的写入信号“1”的电流路径WP1；还有，如图1C所示，用以显示对某行某列的记忆单元进行读取操作的电流路径RP，如果欲读取某一个记忆单元储存的数据，需将该记忆单元所属的源极线透过源极线多路选择器组140中的某一个多路选择器到达全局源极线(Global SL)再经过NMOS晶体管而到接地端，而该记忆单元所属的位线则是经过位线多路选择器组141中的某一个多路选择器到达全局位线(GlobalBL)再接到SA的输入端。电流路径WP0及WP1由电源端到接地端，途中至少必需经过2个PMOS晶体管及2个NMOS晶体管，若是位线多路选择器组141及源极线多路选择器组140使用2个以上的晶体管串接或是源极线驱动电路12及位线驱动电路13设计得更复杂，则更可能会需要经过更多的MOS晶体管。
以MRAM为例，尺寸100nm的MTJ元件的写入电流需大于600μA，若是电流路径WP0及WP1流经的晶体管数越多，势必要增大各个晶体管尺寸才可达到所需的电流大小。举例而言，若是位线多路选择器组141中的各多路器由一个晶体管改为两个晶体管串接，则这两个晶体管皆必须增大为原本尺寸的两倍，才可维持一样的电流驱动能力，而增大尺寸也会增加读写路径上的杂散电容，耗流也会因此增加，甚至存储器读写速度会因此而下降。
因此，如何提出一种新的电阻式存储器的读写电路，以克服现有电阻式存储器读写电路存在的缺失，实已成为目前业界亟待攻克的难题。
发明内容
鉴于上述现有技术的缺失，本发明的目的在于提出一种电阻式存储器(resistivetype Memory)的读写控制装置，用以减少在进行写入数据的过程中所流经晶体管的数量，因而有效减少耗电及降低成本。
为达上述及其他目的，本发明提出一种电阻式存储器的读写控制装置，该读写控制装置包括：地址解码器，用以输出行选择信号(CS0b～CSnb)以及列选择信号；字线驱动电路，用以依据该地址解码器所输出的列选择信号来切换及选择字线，以输出字线信号；位线驱动电路，用以依据该地址解码器所输出的行选择信号来切换及选择位线，以输出位线信号，其包括：至少一个第一逻辑单元、至少一个PMOS晶体管及一个NMOS晶体管串接所组成的第一晶体管组以及与该第一晶体管组的NMOS晶体管的源极连接的导引晶体管，该第一逻辑单元的输出端与该PMOS晶体管及NMOS晶体管的栅极连接，且该第一逻辑单元的一对输入端分别是用以接收该行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“0”的控制信号(write0)，而该第一晶体管组的PMOS晶体管与NMOS晶体管的漏极相连接以作为该位线；源极线驱动电路，用以依据该地址解码器所输出的行选择信号来切换及选择源极线及输出源极线信号，其包括：至少一个第二逻辑单元以及至少一个PMOS晶体管及一个NMOS晶体管串接所组成的第二晶体管组，该第二逻辑单元的输出端与该第二晶体管组的PMOS晶体管与NMOS晶体管的栅极连接，该第二逻辑单元的一对输入端分别用以接收该行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“1”的控制信号(write1)，而该第二晶体管组的PMOS晶体管与NMOS晶体管的漏极相连接以作为该源极线；至少一记忆单元，该记忆单元由串联的一可变电阻元件与一第三晶体管组成，该第三晶体管的源极与该源极线连接，该可变电阻元件相对在其与该第三晶体管的漏极连接的另一端则与该位线连接，而该第三晶体管的栅极用以接收该字线驱动电路所输出的字线信号；以及读检测单元，具有一感测比较放大器，该感测比较放大器一输入端与该位线驱动电路的全局位线连接；其中，在该第二逻辑单元接收到用以判断需执行写入数据“1”的控制信号(write1)以及该行选择信号的输入时，该第二逻辑单元连接的第二晶体管组的PMOS晶体管因而打开，而该第一逻辑单元接收到用以判断不需执行写入数据“0”的控制信号(write0)以及该行选择信号的输入时，该第一逻辑单元连接的第一晶体管组的NMOS晶体管因而打开，则写入数据“1”的电流路径为先通过第二晶体管组的该开启的PMOS晶体管，经过该地址解码器的列选择信号所选到的记忆单元，并流至第一晶体管组的该开启的NMOS晶体管且通过该导引晶体管P而接地；或在该第一逻辑单元接收到用以判断需执行写入数据“0”的控制信号(write0)以及该行选择信号的输入时，该第一逻辑单元连接的第一晶体管组的PMOS晶体管因而打开，而该第二逻辑单元接收到用以判断不需执行写入数据“1”的控制信号(write1)以及该行选择信号的输入时，该第二逻辑单元连接的第二晶体管组的NMOS晶体管因而打开，则写入数据“0”的电流路径为先通过第一晶体管组的该开启的PMOS晶体管，经过该地址解码器的列选择信号所选到的记忆单元，并流至第二晶体管组的该开启的NMOS晶体管而接地；或在该第二逻辑单元接收到用以判断不需执行写入数据“1”的控制信号(write1)以及该行选择信号的输入时，该第二逻辑单元连接的第二晶体管组的NMOS晶体管因而打开，而该第一逻辑单元接收到用以判断不需执行写入数据“0”的控制信号(write0)以及该行选择信号的输入时，该第一逻辑单元连接的第一晶体管组的NMOS晶体管因而打开，则读取电流路径为由该感测比较放大器的输入端通过相应第一晶体管组的该开启的NMOS晶体管，经过该地址解码器的列选择信号所选到的记忆单元，并流至该第二晶体管组的该开启的NMOS晶体管而接地。
本发明电阻式存储器的读写控制装置中，前述第一逻辑单元以及第二逻辑单元为NOR门；再者，前述行选择信号系由地址解码器所输出，前述字线驱动电路、位线驱动电路、源极线驱动电路均受控于该地址解码器，其中在该电阻式存储器处于待机(standby)时，或该源极线及位线并非该行选择信号所选到的记忆单元所属的源极线及位线时，该源极线驱动电路或位线驱动电路会将该源极线以及位线分别预充电到与电源信号VDD相同的电位。
再者，前述本发明的读写控制装置在读取数据时会将该位线控制端的位线电压控制在例如0.2V或0.2V以下。
此外，本发明电阻式存储器的读写控制装置另一实施例中，前述第一逻辑单元以及第二逻辑单元为NAND门；且在该电阻式存储器处于待机(standby)时，或该源极线及位线并非该行选择信号所选到的记忆单元所属的源极线及位线时，该源极线驱动电路或位线驱动电路会将该位线以及源极线分别预放电到与接地信号GND相同的电位。
综上所述，本发明电阻式存储器的读写控制装置以流经较少的晶体管来完成数据写入的操作，且在执行数据读写操作前也一并考虑到位线(BL)和源极线(SL)间的电位关系以使记忆单元的可变电阻元件不会因两端电压差而受损(stress)或是写入错误数据；还有，本发明也一并考虑到在读取操作的过程时，BL经过位线驱动电路至全局位线(GlobalBL)，再接至读检测单元的电流感测比较放大器的输入端，不需要在读取时，额外设计位线多路选择器组或源极线多路选择器组，精简设计及布局的复杂度，因此，本发明电阻式存储器的读写控制装置提供一种低耗电及低成本的电阻式存储器读写架构。
附图说明
图1A用以说明现有电阻式存储器电路架构下执行写入信号“0”的电流路径示意图；
图1B为现有电阻式存储器电路架构下执行写入信号“1”的电流路径示意图；
图1C为现有电阻式存储器电路架构下执行读取操作的电流路径示意图；
图2A用以说明本发明电阻式存储器的读写控制装置的一个实施例的电路架构示意图以及执行写入信号“0”的电流路径示意图；
图2B用以说明本发明电阻式存储器的读写控制装置的一个实施例的电路架构示意图以及执行写入信号“1”的电流路径示意图；
图2C用以说明本发明电阻式存储器的读写控制装置的一个实施例的电路架构示意图以及执行读取操作的电流路径示意图；
图3用以说明本发明电阻式存储器的读写控制装置的另一个实施例的电路架构示意图。
附图标记说明
10、25：记忆单元阵列；
11、23：地址解码器(address decoder)；
12、22、22’：源极线驱动电路；
13、21、21’：位线驱动电路；
14：读检测单元；
140：源极线多路选择器组；
141：位线多路选择器组；
15、20：字线驱动电路；
26：读检测单元；
BL0～BLn：位线；
BLD0～BLDn：第一晶体管组；
CS0～CSn：行选择信号；
CS0b～CSnb：行选择信号；
L01～L0n：第一逻辑单元；
L20～L2n：第一逻辑单元；
L10～L1n：第二逻辑单元；
L30～L3n：第二逻辑单元；
MC00～MCmn：记忆单元；
P：导引晶体管；
RP：进行读取操作的电流路径；
SA：电流感测比较放大器；
SL0～SLn：源极线；
SLD0～SLDn：第二晶体管组；
WL0～WLm：字线；
WP0：写入信号“0”的电流路径；
WP1：写入信号“1”的电流路径。
具体实施方式
以下内容将搭配附图，藉由特定的具体实施例说明本发明的技术内容，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实施例加以施行或应用。本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精神下，进行各种修饰与变更。尤其是，在附图中各个元件的比例关系及相对位置仅具示范性用途，并非代表本发明实施的实际状况。
首先，如图2A～2C所示，其用以说明本发明电阻式存储器的读写控制装置的一个实施例的电路架构示意图。本实施例中，本发明电阻式存储器的读写控制装置包括：字线(WL)驱动电路20、位线(BL)驱动电路21、源极线(SL)驱动电路22、地址解码器(addressdecoder)23以及由多个行记忆单元及多个列记忆单元所构成的记忆单元阵列25。该字线驱动电路20、位线驱动电路21、源极线驱动电路22的动作均受控于该地址解码器23，如图所示的多个第一逻辑单元(L00、L01～L0n)的输入端所示的行选择信号CS0b～CSnb则来自于该地址解码器23所输出，用以输出行选择信号来选择对该记忆单元阵列25中的某一行记忆单元进行读写操作。该字线驱动电路20提供多条字线(WL0～WLm)，其依据该地址解码器23所输出的列选择信号来选择某一字线以对多个列记忆单元中的某一列记忆单元进行读写操作。
该位线驱动电路21以及源极线驱动电路22作为数据写入的控制单元，即该位线驱动电路21及源极线驱动电路22用以控制电流方向由位线流向源极线，以对多行记忆单元中的某一行记忆单元写入数据“0”，或者控制电流方向由源极线流向位线，以对多行记忆单元中的某一行记忆单元写入数据“1”，同时也需依据前述该字线驱动电路20所输出的字线(WL0～WLm)以及地址解码器23所输出的行选择信号(CS0b～CSnb)，而与该位线驱动电路21或该源极线驱动电路22共同决定对该记忆单元阵列25中的某一记忆单元进行写入数据“0”或数据“1”的操作。
该位线驱动电路21包括：多对由一个PMOS晶体管及一个NMOS晶体管串接组成的多个第一晶体管组(BLD0～BLDn)以及多个第一逻辑单元(L00、L01～L0n)，各该第一逻辑单元(L00、L01～L0n)的输出端分别与各该第一晶体管组(BLD0～BLDn)的PMOS晶体管及NMOS晶体管的栅极连接，各该第一逻辑单元(L00、L01～L0n)的一对输入端分别用以接收前述行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“0”的控制信号write0，且各该对串接的第一晶体管组(BLD0～BLDn)的PMOS晶体管及NMOS晶体管的漏极相连接并作为各条位线(BL0～BLn)，透过前述行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“0”的控制信号write0使各该位线(BL0～BLn)输出位线信号。
源极线驱动电路22包括多对由一个PMOS晶体管及一个NMOS晶体管串接组成的多个第二晶体管组(SLD0～SLDn)以及多个第二逻辑单元(L10、L11～L1n)，各该多个第二逻辑单元(L10、L11～L1n)的输出端分别与各该对第二晶体管组(SLD0～SLDn)的PMOS晶体管及NMOS晶体管的栅极连接，各该第二逻辑单元(L10、L11～L1n)的一对输入端分别用以接收前述行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“1”的控制信号write1，且各该对串接的第二晶体管组(SLD0～SLDn)的PMOS晶体管及NMOS晶体管的漏极相连接并作为各条源极线(SL0～SLn)，透过前述行选择信号(CS0b～CSnb)以及用以决定是否执行写入数据“1”的控制信号write1使各该源极线(SL0～SLn)输出源极线信号。
该记忆单元阵列25中的各记忆单元(MC00～MCmn)由串联的一个可变电阻元件与一个第三晶体管组成，该第三晶体管的源极与该源极线(SL0～SLn)连接，各该可变电阻元件相对于其与该第三晶体管的漏极连接的另一端则与该位线(BL0～BLn)连接，而该第三晶体管的栅极用以接收该字线驱动电路20所输出的字线(WL0～WLm)。
以图2A～2C为例，本实施例中，依据下表1所示的真值表内容，前述第一逻辑单元(L00、L01～L0n)以及第二逻辑单元(L10、L11～L1n)均采用NOR门。为减少写入电流所流经的晶体管，本发明相较于现有电路架构(如图1A～1C所示)，是将位线多路选择器组141与位线驱动电路13整合，而整合为如图2A所示的位线驱动电路21，以及将源极线驱动电路12与源极线多路选择器组140整合，而整合为如图2A所示的源极线驱动电路22。在存储器待机(standby)时，或者位线(BL)或源极线(SL)尚未被选到时，会将BL和SL分别预充电到与电源信号VDD相同的电位，补充说明的是，前述BL是指如图2A～2C所示与该第一晶体管组(BLD0～BLDn)的PMOS晶体管及NMOS晶体管的漏极相连接的位线(BL0～BLn)，而前述SL是指与该第二晶体管组(SLD0～SLDn)的PMOS晶体管及NMOS晶体管的漏极相连接的源极线(SL0～SLn)。当需对记忆单元写入数据“0”，如图2A所示的写入信号“0”的电流路径WP0，电流由位线驱动电路21的电源端VDD流经一个PMOS晶体管，经过地址解码器所选到的记忆单元，并流至源极线驱动电路22的一个NMOS晶体管到接地端GND。前述写入数据“0”的电流路径只经过1个PMOS晶体管以及1个NMOS晶体管，因此，藉由本发明电阻式存储器的读写控制装置可减少流经晶体管的数量。
相对的，当需对记忆单元写入数据“1”，如图2B所示的写入信号“1”的电流路径WP1，电流由源极线驱动电路22的电源端VDD流经一个PMOS晶体管，经过由地址解码器所选到的记忆单元，并流至位线驱动电路的一个NMOS晶体管到全局位线(Global BL)，再经过NMOS导引晶体管P(其受控于写入脉冲信号write pulse)到接地信号GND。前述写入数据“1”的电流路径只经过1个PMOS晶体管以及2个NMOS晶体管，因此，藉由本发明电阻式存储器的读写控制装置可减少流经晶体管的数量。
更详细地，前述电流路径WP1比电流路径WP0多了一个NMOS晶体管，也就是在写入数据“1”时才开启的导引晶体管P，目的即是要使进行读取操作的电流路径RP不需额外增加多路选择器的电路。更进一步来说，由于在读取操作时，如图2C所示的电流路径RP，需将被选中的源极线(SL0～SLn其中之一)拉至接地信号GND，被选中的位线(BL0～BLn其中之一)则是需接至SA的输入端，但为了省电及节省电路空间的需求，通常是多条位线(BL0～BLn)对应一个SA，故一般而言，各位线(BL0～BLn)需先通过多路选择器接至全局位线(GlobalBL)才接至SA(如图1C所示的电流路径RP)；而就本发明的读写装置在进行读取操作时，各源极线(SL0～SLn)在选中时需拉至接地信号GND电位的部分则可由各自所属的第二晶体管组(SLD0～SLDn)的电路实现，而各位线(BL0～BLn)部分则可利用其所属的第一晶体管组(BLD0～BLDn)的电路先将选择到的位线(BL0～BLn其中之一)接到全局位线(Global BL)，再接到SA做信号比较，也就是说，当本发明的读写装置在接收到用以判断需执行写入数据“0”的控制信号write0为低电平时(即该读写装置处于需执行写入数据“1”或是读取read的状态)，会让选择到的位线(BL0～BLn其中之一)的BL信号通过所属的第一晶体管组(BLD0～BLDn其中一组)的一个NMOS晶体管(其栅极接到所属的第一逻辑单元的输出端，该NMOS晶体管亦包括现有技术在进行读取操作时的多路选择器的功能)传到全局位线(Global BL)。其中当本发明的读写装置在接收到用以判断需执行写入数据“1”的控制信号(write1)为低电平时(即该读写装置处于需执行写入数据“0”或是读取read的状态)，该源极线驱动电路22自第二晶体管组(SLD0～SLDn)依据该地址解码器23所选择的一个第二晶体管组并令其NMOS晶体管开启，主要是将选中的源极线拉至接地信号GND。
表1
Figure BDA0001055110450000101
由上可知，本发明相较于现有电路架构(如图1A～1C所示)，在写入信号“1”的电流路径位于位线端处增设了前述导引晶体管P，此外，将执行读取操作的读检测单元26的SA的一个输入端与位线驱动电路21中的第一晶体管组(BLD0～BLDn)的各NMOS晶体管的源极分别连接，也就是与全局位线连接，从而可取代现有技术的位线多路选择器组141以及位线驱动电路13。因此不需要在读取时，额外设计位线多路选择器组，精简设计及避免了布局的复杂度。
补充说明的是，前述将BL和SL分别预充电到与电源信号VDD相同的电位(亦可放电到如图3实施例所述的与接地信号GND相同的电位)，如此情况下，可使WL打开时，同条WL上的其余未选到的记忆单元的BL及SL仍维持在同一电位，对可变电阻元件不会造成因可变电阻元件两端电压变化而受损(stress)或写入错误数据。
再者，请参阅图3，其用以说明本发明电阻式存储器的读写控制装置另一实施例的电路架构示意图，为简化文字说明，本实施例仅说明与前述实施例不同处。本实施例与前述图2A～2C不同处在于存储器待机(standby)时，或者位线(BL)或源极线(SL)尚未被选到时，将BL和SL分别预放电到与接地信号GND相同电位的实施状态下，依据下表2所示的真值表内容，该第一逻辑单元(L20、L21～L2n)以及第二逻辑单元(L30、L31～L3n)均采用NAND门。当需对某一记忆单元写入数据“0”，电流由位线驱动电路21’的电源端VDD流经PMOS晶体管，经过地址解码器选到的记忆单元，并流至源极线驱动电路22’的NMOS晶体管到接地信号GND。前述写入数据“0”的电流路径只经过1个PMOS晶体管以及1个NMOS晶体管，因此，藉由本发明电阻式存储器的读写控制装置可减少流经晶体管的数量。
相对的，以图3所示的实施例而言，当需对某一记忆单元写入数据“1”，电流由源极线驱动电路22’的电源端VDD流经PMOS晶体管，经过由地址解码器所选到的记忆单元，并流至位线驱动电路21’的NMOS晶体管到全局位线(Global BL)，再经过NMOS导引晶体管P到接地信号GND。前述写入数据“1”的电流路径只经过1个PMOS晶体管以及2个NMOS晶体管，因此，藉由本发明电阻式存储器的读写控制装置可减少流经晶体管的数量。
表2
Figure BDA0001055110450000111
补充说明的是，为避免读取操作时，各记忆单元(MC00～MCmn)中的可变电阻元件电压过高造成误写的动作，甚至还会造成可靠度的问题，上述两实施例中，即如上表1以及上表2所示在读取操作时，需将位线BL接至SA的输入端(SA input)，且本发明的位线的电压VBL控制在例如0.2V或0.2V以下的电压，一般而言，电阻式存储器的读写控制装置还包括：读检测单元26以及电压箝制电路(voltage clamp circuit)(在此未予以图示)。该读检测单元26具有电流感测比较放大器(current sense amplifier；SA)，该电流感测比较放大器用来比较位线端(如图2A～2C及图3所示的位线控制端(BL0～BLn)的电流IBL及参考电流IREF，并将比较结果以逻辑信号0或1输出至下一级，该参考电流IREF可由参考电流源产生或由参考记忆单元而来，例如：当位线电流IBL>参考电流IREF时，SA则输出逻辑信号0；相反的，当电流IBL<参考电流IREF时，SA则输出逻辑信号1，比较位线电流IBL(可变电阻元件的电阻愈大则位线电流IBL愈小；可变电阻元件电阻愈小，则位线电流IBL愈大)及该参考电流IREF，当记忆单元的可变电阻元件的可变电阻较小，例如：1K欧姆，可表示记忆单元储存的数据为“0”，则SA比较得知该记忆单元所属的BL下拉至接地信号GND的IBL>参考电流IREF，则可判断该地址的记忆单元储存的数据为“0”；当记忆单元的可变电阻元件的电阻较大，例如：2K欧姆，可表示记忆单元储存的数据为“1”，则SA比较得知该记忆单元所属的位线下拉至接地信号GND的电流值IBL<参考电流IREF，则可判断该地址的记忆单元储存的数据为“1”。由于在SA所提供的比较处理中会将电压VBL提升，则须利用电压箝制方式来控制电压VBL，因此在图2A～2C及图3在读检测单元26中的全局位线(Global BL)至SA的路径上加了一个NMOS晶体管，且于该NMOS晶体管的栅极端与该电压箝制电路所提供的箝位电压VCL连接，如此情况下，本发明将位线端的电压VBL控制在例如0.2V或0.2V以下的电压，才不至于在读取过程时可变电阻元件两端电压超过0.2伏特，而避免可变电阻元件误写的情况及造成元件可靠度的问题，因此藉由该读检测单元26中的NMOS晶体管提供了稳定读取的状态。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.电阻式存储器的读写控制装置，其特征在于，包括：
地址解码器，用以输出列选择信号以及行选择信号；
字线驱动电路，用以依据所述地址解码器所输出的列选择信号来切换及选择字线，以输出字线信号；
位线驱动电路，用以依据所述地址解码器所输出的行选择信号来切换及选择位线，以输出位线信号，其包括：至少一个第一逻辑单元、至少由一个PMOS晶体管及一个NMOS晶体管串接组成的第一晶体管组以及与所述第一晶体管组的NMOS晶体管的源极连接的导引晶体管，所述第一逻辑单元的输出端与所述PMOS晶体管及NMOS晶体管的栅极连接，且所述第一逻辑单元的一对输入端分别用以接收所述行选择信号以及用以决定是否执行写入数据“0”的控制信号，而所述第一晶体管组的PMOS晶体管与NMOS晶体管的漏极相连接并作为所述位线；
源极线驱动电路，用以依据所述地址解码器所输出的行选择信号来切换及选择一源极线以输出源极线信号，其包括：至少一个第二逻辑单元以及至少由一个PMOS晶体管及一个NMOS晶体管串接组成的第二晶体管组，所述第二逻辑单元的输出端与所述第二晶体管组的PMOS晶体管及NMOS晶体管的栅极连接，所述第二逻辑单元的一对输入端分别用以接收所述行选择信号以及用以决定是否执行写入数据“1”的控制信号，且所述第二晶体管组的PMOS晶体管与NMOS晶体管的漏极相连接并作为所述源极线；
至少一个记忆单元，所述记忆单元由串联的可变电阻元件与第三晶体管组成，所述第三晶体管的源极与所述源极线连接，所述可变电阻元件相对于其与所述第三晶体管的漏极连接的另一端则与所述位线连接，而所述第三晶体管的栅极用以接收所述字线驱动电路所输出的字线信号；以及
读检测单元，具有感测比较放大器，所述感测比较放大器输入端与所述位线驱动电路的全局位线连接，在所述第二逻辑单元接收到用以判断不需执行写入数据“1”的控制信号以及所述行选择信号的输入时，且所述第一逻辑单元接收到用以判断不需执行写入数据“0”的控制信号以及所述行选择信号的输入时，则读取电流路径为经与所述感测比较放大器的输入端连接的全局位线通过相应接收所述行选择信号的第一逻辑单元所连接的第一晶体管组其中的一个晶体管，经过地址解码器所选到的记忆单元，并流至相应接收所述行选择信号的第二逻辑单元所连接的所述第二晶体管组其中的一个晶体管而接地。
2.根据权利要求1所述的电阻式存储器的读写控制装置，其特征在于，在所述第二逻辑单元接收到用以判断需执行写入数据“1”的控制信号以及所述行选择信号的输入时，所述第二逻辑单元连接的第二晶体管组的PMOS晶体管因而开启，且所述第一逻辑单元接收到用以判断不需执行写入数据“0”的控制信号以及所述行选择信号的输入时，所述第一逻辑单元连接的第一晶体管组的NMOS晶体管因而开启，则写入数据“1”的写入电流路径为先通过所述第二晶体管组的PMOS晶体管，经过所述地址解码器的列选择信号所选到的记忆单元，并流至相应接收所述行选择信号的第一逻辑单元所连接的第一晶体管组的NMOS晶体管且通过所述导引晶体管而接地。
3.根据权利要求1或2所述的电阻式存储器的读写控制装置，其特征在于，在所述第一逻辑单元接收到用以判断需执行写入数据“0”的控制信号以及所述行选择信号的输入时，所述第一逻辑单元连接的第一晶体管组的PMOS晶体管因而开启，且所述第二逻辑单元接收到用以判断不需执行写入数据“1”的控制信号以及所述行选择信号的输入时，所述第二逻辑单元连接的第二晶体管组的NMOS晶体管因而开启，则写入数据“0”的写入电流路径先通过所述第一晶体管组的PMOS晶体管，经过所述地址解码器的列选择信号所选到的记忆单元，并流至相应接收所述行选择信号的第二逻辑单元所连接的第二晶体管组的NMOS晶体管而接地。
4.根据权利要求1或2项所述的电阻式存储器的读写控制装置，其特征在于，所述读取电流路径为由所述感测比较放大器的输入端通过相应第一晶体管组的NMOS晶体管，经过所述地址解码器的列选择信号所选到的记忆单元，并流至所述第二晶体管组的NMOS晶体管而接地。
5.根据权利要求1所述的电阻式存储器的读写控制装置，其特征在于，所述第一逻辑单元以及第二逻辑单元为NOR门。
6.根据权利要求1、2和5中任意一项所述的电阻式存储器的读写控制装置，其特征在于，所述字线驱动电路、位线驱动电路、源极线驱动电路均受控于所述地址解码器，其中于所述电阻式存储器处于待机时，或所述源极线或位线未被所述地址解码器选取时，会将所述位线以及源极线分别预充电到与电源信号VDD相同的电位。
7.根据权利要求1、2或5中任意一项所述的电阻式存储器的读写控制装置，其特征在于，将位线控制端的位线电压在读取数据时会控制在预定电压，所述预定电压为0.2V或0.2V以下。
8.根据权利要求4所述的电阻式存储器的读写控制装置，其特征在于，位线控制端的位线电压在读取数据时会控制在预定电压，所述预定电压为0.2V或0.2V以下。
9.根据权利要求1所述的电阻式存储器的读写控制装置，其特征在于，所述第一逻辑单元以及第二逻辑单元为NAND门。
10.根据权利要求1或9所述的电阻式存储器的读写控制装置，其特征在于，所述字线驱动电路、位线驱动电路、源极线驱动电路均受控于所述地址解码器，其中于所述电阻式存储器处于待机时，或所述源极线或位线未被所述地址解码器选取时，会将所述位线以及源极线分别预放电到与接地信号GND相同的电位信号。
11.根据权利要求9项所述的电阻式存储器的读写控制装置，其特征在于，所述位线的位线电压在读取数据时会控制在预定电压，所述预定电压为0.2V或0.2V以下。
12.根据权利要求10项所述的电阻式存储器的读写控制装置，其特征在于，位线控制端的位线电压在读取数据时会控制在预定电压，所述预定电压为0.2V或0.2V以下。
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