WO2018043903A1 - 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법 - Google Patents

쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법 Download PDF

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WO2018043903A1
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read
write
data cell
signal
write operation
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PCT/KR2017/007187
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Inventor
박상규
임일영
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에스케이하이닉스 주식회사
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Definitions

  • the present invention relates to a magnetoresistive memory device capable of recognizing a state change during a write operation, and a read and write operation method therefor.
  • a read circuit for a read operation and a write circuit for a write operation may exist separately.
  • the read circuit and the write circuit may be implemented as one circuit.
  • the present invention provides a magnetoresistive memory device capable of recognizing a state change during a write operation while implementing a read circuit and a write circuit as a single circuit, and a read and write operation method therefor.
  • a magnetoresistive memory device comprises at least one data cell; one or more reference cells; A read / write drive circuit for driving read and write operations of the data cells; And a state transition recognizing unit that recognizes state transition of the selected data cell during the write operation.
  • the write operation is automatically terminated when the selected data cell is switched state, and the read / write driving circuit controls both the read operation and the write operation.
  • a state switching recognition unit of a magnetoresistive memory device including a read / write drive circuit driving a read operation and a write operation according to an embodiment of the present invention, a comparator connected to the read / write drive circuit; And a state transition recognition circuit outputting a state transition recognition signal by using the output of the comparator.
  • the comparator compares the data to be written to the selected data cell with the current state of the selected data cell according to the driving of the read / write driving circuit, and outputs a comparison signal, wherein the state change recognizing circuit is connected to the output comparison signal. Accordingly, when it is determined that the data to be written to the selected data cell and the current state of the selected data cell are the same, a state change recognition signal for deactivating the read / write driving circuit is provided to the read / write driving circuit.
  • a read / write operation method in a magnetoresistive memory device may include selecting a data cell; Starting a write operation to write data to the selected data cell; And automatically terminating the write operation when the state change of the selected data cell is performed.
  • the write operation is controlled by a read / write drive circuit driving a read operation and a write operation, and the read / write drive circuit is deactivated when the state change of the selected data cell is performed.
  • the magnetoresistive memory device in particular, the STT-MRAM according to the present invention implements a read circuit and a write circuit as one circuit, and can recognize the state transition of the MTJ during a write operation. Therefore, it is possible to reduce power consumption during the write operation, and eliminate the durability reduction of the MTJ due to unnecessary power.
  • FIG. 1 is a diagram schematically illustrating a circuit structure of a magnetoresistive memory device according to an embodiment of the present invention.
  • FIGS. 2 to 4 are schematic views illustrating a magnetoresistive memory device according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a clock generation circuit according to an embodiment of the present invention.
  • 6 is a timing diagram showing signals when writing data '0'.
  • the present invention relates to a magnetoresistive memory device, for example, a spin transfer torque magnetic random access memory (STT-MRAM), wherein the magnetoresistive memory device includes a data cell, that is, a magnetic junction tunnel. Magnetic Tunnel Junction (MTJ) can recognize the state transition.
  • STT-MRAM spin transfer torque magnetic random access memory
  • MTJ Magnetic Tunnel Junction
  • the present invention proposes a circuit capable of recognizing the state transition of the MTJ while implementing the read circuit and the write circuit as one circuit, without separately implementing the read circuit and the write circuit.
  • the state transition recognition is possible during the write operation.
  • the conventional STT-MRAM which implements the read circuit and the write circuit as one circuit recognizes the state transition of the data cell during the write operation. I could not. As a result, power consumption was unnecessarily generated during the write operation.
  • the present invention proposes a magnetoresistive memory device capable of accurately recognizing a state transition of a data cell during a write operation while implementing a read circuit and a write circuit as a single circuit.
  • FIG. 1 is a diagram schematically illustrating a circuit structure of a magnetoresistive memory device according to an embodiment of the present invention.
  • a magnetoresistive memory device eg, an STT-MRAM of the present exemplary embodiment, may include a memory cell unit 100, a read / write driver circuit 102, and a state transition recognition unit 104.
  • the memory cell unit 100 includes a data cell unit 110 and a reference cell unit 112.
  • the data cell unit 110 has data cells
  • the reference cell unit 112 has reference cells.
  • the read / write drive circuit 102 has a circuit structure capable of both a read operation and a write operation, and drives the read operation and the write operation of the data cells of the memory cell unit 100.
  • the read / write driving circuit 102 automatically terminates the write operation upon receiving the state transition recognition signal indicating that the state transition of the data cell, that is, the MTJ, has been performed in the write operation from the state transition recognizer 104. You can. Detailed description thereof will be described later.
  • the state transition recognizing unit 104 detects whether the state transition of the MTJ, that is, writing the desired data to the data cell, is completed during the write operation, and reads / writes the state transition recognition signal including the detection result. Send to 102.
  • the state transition recognition signal provided when the write operation is completed may deactivate a specific element of the read / write driving circuit 102 to terminate the write operation.
  • the magnetoresistive memory device of the present embodiment may implement a read operation and a write operation as a single circuit, but detect the state transition of the MTJ during the write operation to terminate the write operation when the state transition is made. As a result, power consumption during the write operation can be minimized.
  • the read / write driving circuit 102 may drive the read operation, and data of the data cells may be sensed by a sensing circuit (not shown).
  • a sensing circuit (not shown).
  • the sensing circuit can detect data by detecting the resistance of the MTJ, all of the prior art sensing circuits can be applied as the sensing circuit of the present invention. That is, the sensing circuit is not particularly limited as long as it can read data in a read operation.
  • FIG. 2 to 4 schematically illustrate a magnetoresistive memory device according to an embodiment of the present invention
  • FIG. 5 is a diagram illustrating a clock generation circuit according to an embodiment of the present invention.
  • FIG. 6 is a timing diagram showing signals when writing data '0'
  • FIG. 7 is a simulation result in a write operation
  • FIG. 8 is a simulation result in a read operation.
  • the data cell unit 110 includes at least one data cell.
  • the data cell unit 110 includes at least one data cell.
  • FIG. 2 only one data cell is illustrated for convenience of description, but in general, a plurality of data cells exist.
  • the data cells are selected by transistors T8 and T9 and are connected to source lines SL by transistors T10 or T11.
  • the node n4 between the transistors T8 and T9 is connected to the memory cell unit 100 and the read / write driving circuit 102 through a second switch S2, for example, a transmission gate switch. It is connected to node n1 which is a node.
  • Node n5 between transistors T10 and T11 is connected to node n1 via a first switch S1, for example a transmission gate switch.
  • transistors T8, T9, T10 and T11 and the switches S1 and S2 may form current paths as shown in FIGS. 3 and 4 during read and write operations. Detailed description thereof will be described later.
  • the reference cell unit 112 includes at least one reference cell. 2 illustrates only one data cell for convenience of description.
  • the reference cell serves to present a reference voltage (resistance) during a read operation.
  • the read / write drive circuit 102 performs a function of driving a read operation and a write operation.
  • the read / write driving circuit 102 may include six transistors T1, T2, T3, T4, T5, and T6.
  • the transistor T1 is connected to the data cell unit 110 and the transistor T2 is connected to the reference cell unit 112.
  • a write voltage V write or a read voltage V read is applied to the gates of the transistors T1 and T2. Specifically, in the write operation, the write voltage V write is applied to the gates of the transistors T1 and T2, and in the read operation, the read voltage V read is applied to the gates of the transistors T1 and T2. Can be. That is, the transistors T1 and T2 are used as transistors to determine driving currents of the read operation and the write operation.
  • a transistor (T1) and the power supply voltage (V DD) between the transistor of the (T3 and T5) are sequentially connected to, those between the transistor (T2) and the power supply voltage (V DD) transistor (T4 and T6) are connected in sequence Can be.
  • the transistors T3 and T4 have a mirror structure.
  • the node n2 between the transistors T1 and T3 is connected to the state transition recognizing unit 104, and the node n3 between the transistors T2 and T4 is connected to the state transition recognizing unit 104.
  • the voltages of the nodes n2 and n3 are provided to the state transition recognizing unit 104 during the write operation, and the state transition recognizing unit 104 provides the state of the data cell through the voltages of the nodes n2 and n3. The transition can be detected.
  • the gates of the transistors T5 and T6 have a state switch recognition signal outputted from the state switch recognizer 104 during a write operation. ) May be provided. Accordingly, the state transition recognition unit 104 indicates that the state transition recognition signal (the state transition of the data cell has been performed) ), For example a state transition recognition signal with high logic ( ), The transistors T5 and T6 may be turned off to end the write operation. Of course, when the state transition of the data cell is not made, for example, the state transition recognition signal having a low logic ( ), The transistors T5 and T6 continue to be on, so that the write operation continues.
  • the state transition recognizing unit 104 may include a comparator 200, switches S3 and S4, a D flip-flop 202, an AND gate 204, an OR gate 206, and an inverter 208.
  • the switches S3 and S4, the D flip-flop 202, the AND gate 204, the OR gate 206, and the inverter 208 may be included in the state transition recognition circuit. That is, the state transition recognition unit 104 may include a comparator 200 and a state transition recognition circuit.
  • the positive terminal of the input terminals of the comparator 200 is connected to the node n2, and the negative terminal is connected to the node n3.
  • the third switch S3 is connected to one of the output terminals of the comparator 200, and the fourth switch S4 is connected to the other output terminal of the comparator 200.
  • the node n6 between the switches S3 and S4 is connected to the input terminal of the D flip-flop 202.
  • One of the input terminals of the AND gate 204 is connected to the output terminal of the D flip-flop 202, and the write operation signal W EN is input to the other input terminal.
  • One of the input terminals of the OR gate 206 is connected to the output terminal of the AND gate 204, and the sense signal is input to the other input terminal.
  • the inverter 208 inverts the output of the OR gate 206 so that the state transition recognition signal ( ) At this time, the state transition recognition signal ( Is provided to the gates of the transistors T5 and T6 of the read / write drive circuit 102.
  • bit line signal BL n and the word line signal WL n are respectively input to the gates of the transistors T8 and T10 to select a specific data cell.
  • 2 through 4 illustrate circuits when the first data cell is selected according to the bit line signal BL 0 and the word line signal WL 0 .
  • the write voltage V write is input to the gates of the transistors T1 and T2 to execute the write operation.
  • data "0" begins to be written to the data cell.
  • the write operation signal W EN and the Sense signal are input to the AND gate 204 and the OR gate 206 with high logic, respectively.
  • the voltages of the nodes n2 and n3 are applied to the input terminals of the comparator 200.
  • the current state of the data cell is reflected in the positive input terminal of the comparator 200.
  • the comparator 200 outputs a comparison signal having high logic when the data "0" to be written and the current state of the data cell are different, and when the data "0" to be written is the same as the current state of the data cell, that is, a write operation. When this is done, a comparison signal with low logic is output.
  • the comparator 200 When the comparator 200 outputs a comparison signal having high logic because the current state of data "0" and data cell to be written is different, the AND gate 204 and the OR gate 206 output high logic. Resulting state transition recognition signal ( ) Will have low logic. Thus, the transistors T5 and T6 of the read / write drive circuit 102 remain active and the write operation continues.
  • the comparator 200 outputs the comparison signal having the low logic because the current state of the data cell to be written and the data "0" are the same, the AND gate 204 outputs the low logic, the Sense signal is low When switched to logic, OR gate 206 outputs low logic.
  • the state transition recognition signal ( ) Has high logic, and thus the transistors T5 and T6 of the read / write drive circuit 102 are inactivated to terminate the write operation. In other words, when the write operation is completed, the write operation is automatically terminated, thereby significantly reducing power consumption.
  • the sense signal is used as a signal for operating a circuit for a predetermined time until a state of a selected data cell is detected during a write operation, and when a state of the data cell is detected, the sense signal changes from a high logic to a low logic as shown in FIG. 6. do.
  • the sense signal is low logic
  • the state transition of the data cell is performed.
  • the state transition recognition signal having high logic ( ) And the write operation is terminated automatically.
  • the OR gate 206 since the gate 206 to which the Sense signal is input is an OR gate, the OR gate 206 outputs high logic if the data "0" to be written and the current state of the data cell are different regardless of the logic of the Sense signal. do.
  • the D flip-flop 202 is used to prevent power waste. Without the D flip-flop 202, the state transition recognition unit 104 continues to operate before the state transition recognition of the data cell. On the other hand, when the D flip-flop 202 is used, the D flip-flop 202 repeats the switching operation in response to the clock applied to the D flip-flop 202. This is because it is sufficient to perform the operation of recognizing the state transition only when the state of the data cell is made even though the state transition recognizer 104 does not continuously operate.
  • the clock applied to the D flip-flop 202 maintains a low logic when a state transition is made, so that the D flip-flop 202 is not operated. This is because the D flip-flop 202 does not need to be driven any longer when the state of the data cell is changed.
  • the clock CLK input to the D flip-flop 202 AND-gates the state transition recognition signal EN and a reference clock that repeats high logic and low logic. It can be formed by.
  • the state transition recognition signal EN Since the state transition recognition signal EN has a high logic before the state transition of the data cell, the clock CLK becomes the same as the reference clock Clock. As a result, the D flip-flop 202 is operated.
  • the state transition recognition signal EN has a low logic, so that the clock CLK always has a low logic. As a result, the D flip-flop 202 no longer operates. Therefore, waste of power consumption can be prevented.
  • bit line signal BL n and the word line signal WL n are respectively input to the gates of the transistors T8 and T10 to select a specific data cell. 2 to 4, the first data cell is selected according to the bit line signal BL 0 and the word line signal WL 0 .
  • an input signal having a power supply voltage V DD is provided to the gates of the transistors T9 and T11.
  • transistor T11 is deactivated, and transistor T9 is activated.
  • a current path is formed in the bit line through the first switch S1, the transistor T10, the data cell, the transistor T8, and the transistor T9. That is, current flows from the sensing line to the bit line, and this current flow is shown in FIG.
  • the write voltage V write is input to the gates of the transistors T1 and T2 to execute the write operation.
  • data "1" starts to be written to the data cell.
  • the write operation signal W EN and the Sense signal are input to the AND gate 204 and the OR gate 206 with high logic, respectively.
  • the voltages of the nodes n2 and n3 are applied to the input terminals of the comparator 200.
  • the current state of the data cell is reflected in the positive input terminal of the comparator 200.
  • the comparator 200 outputs a comparison signal having a high logic when the data "1" to be written is different from the current state of the data cell, and when the data "1" to be written is the same as the current state of the data cell, that is, a write operation. When this is done, a comparison signal with low logic is output.
  • the comparator 200 When the comparator 200 outputs a comparison signal having high logic because the current state of data "1" and data cell to be written is different, the AND gate 204 and the OR gate 206 output high logic. Resulting state transition recognition signal ( ) Will have low logic. Thus, the transistors T5 and T6 of the read / write drive circuit 102 remain active and the write operation continues.
  • the comparator 200 when the comparator 200 outputs a comparison signal having a low logic because the current state of data "1" and the data cell to be written are the same, the AND gate 204 outputs a low logic, and the sense signal is low. When switched to logic, OR gate 206 outputs low logic. As a result, the state transition recognition signal ( ) Has high logic, and thus the transistors T5 and T6 of the read / write drive circuit 102 are inactivated to terminate the write operation. In other words, when the write operation is completed, the write operation is automatically terminated, thereby significantly reducing power consumption.
  • the sense signal is used as a signal for operating a circuit for a predetermined time until the state of the selected data cell is detected during the write operation, and when the state of the data cell is detected, the sense signal changes from a high logic to a low logic as shown in FIG. 7. do.
  • the state transition of the data cell is performed.
  • the state transition recognition signal having high logic ( ) And the write operation is terminated automatically.
  • bit line signal BL n and the word line signal WL n are respectively input to the gates of the transistors T8 and T10 to select a specific data cell. 2 to 4, the first data cell is selected according to the bit line signal BL 0 and the word line signal WL 0 .
  • an input signal with a ground voltage is provided to select a general read current direction.
  • transistor T9 is deactivated and transistor T11 is activated.
  • transistor T11 is activated.
  • a current path is formed in the sensing line through the second switch S2, the transistor T8, the data cell, the transistor T10, and the transistor T11. This current flow is shown in FIG. 3.
  • the read voltage V read is input to the gates of the transistors T1 and T2 to execute the read operation.
  • the Sense signal is input to the OR gate 206, and W EN having low logic is input to the AND gate 204.
  • the read operation is performed only in a section in which the sense signal has high logic.
  • the comparator 200 compares the voltage of the data cell with the voltage of the reference cell and outputs a comparison signal according to the comparison result.
  • the comparison signal is output through the switches S3 and S4, and the D flip-flop 202 outputs a predetermined signal according to the input comparison signal.
  • the sensing circuit may read the data by sensing the output of the comparator 200, the output of the switch S3, or the output of the D flip-flop 202.
  • the sensing circuit may read data through the output of the comparator 200 or the output of the switch S3 during the read operation.
  • each component can be identified as a respective process.
  • the process of the above-described embodiment can be easily understood in terms of the components of the apparatus.
  • the technical contents described above may be embodied in the form of program instructions that may be executed by various computer means and may be recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • Program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

저비용 및 소면적이면서 동시 스위칭 잡음을 제거할 수 있는 송신기 및 이에 있어서 데이터 전송 방법이 개시된다. 상기 송신기는 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함한다. 여기서, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞춘다. 또한, 상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.

Description

쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법
본 발명은 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법에 관한 것이다.
자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에서 읽기 동작을 위한 읽기 회로 및 쓰기 동작을 위한 쓰기 회로가 별도로 존재할 수도 있고, 상기 읽기 회로와 상기 쓰기 회로가 하나의 회로로 구현될 수도 있다.
다만, 읽기 회로와 쓰기 회로가 하나의 회로로 구현되는 경우, 쓰기 동작시 상태 전환 인식이 불가능하였다. 결과적으로, 쓰기 동작시 불필요한 전력이 낭비되었다.
본 발명은 읽기 회로와 쓰기 회로를 하나의 회로로 구현하면서 쓰기 동작시 상태 전환 인식이 가능한 자기 저항 메모리 장치 및 이에 있어서 읽기 및 쓰기 동작 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 장치는 적어도 하나의 데이터 셀;하나 이상의 기준 셀; 상기 데이터 셀의 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로; 및 상기 쓰기 동작시 선택된 데이터 셀의 상태 전환을 인식하는 상태 전환 인식부를 포함한다. 여기서, 상기 선택된 데이터 셀이 상태 전환이 이루어지면 상기 쓰기 동작이 자동으로 종료되며, 상기 읽기/쓰기 구동 회로는 상기 읽기 동작 및 상기 쓰기 동작을 모두 제어한다.
본 발명의 일 실시예에 따른 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로를 포함하는 자기 저항 메모리 장치의 상태 전환 인식부는 상기 읽기/쓰기 구동 회로에 연결된 비교기; 및 상기 비교기의 출력을 이용하여 상태 전환 인식 신호를 출력하는 상태 전환 인식 회로를 포함한다. 여기서, 상기 비교기는 선택된 데이터 셀에 쓰여질 데이터와 상기 읽기/쓰기 구동 회로의 구동에 따른 상기 선택된 데이터 셀의 현재 상태를 비교하여 비교 신호를 출력하며, 상기 상태 전환 인식 회로는 상기 출력된 비교 신호에 따라 상기 선택된 데이터 셀에 쓰여질 데이터와 상기 선택된 데이터 셀의 현재 상태가 동일하다고 판단되면 상기 읽기/쓰기 구동 회로를 비활성화시키는 상태 전환 인식 신호를 상기 읽기/쓰기 구동 회로로 제공한다.
본 발명의 일 실시예에 따른 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법은 데이터 셀을 선택하는 단계; 상기 선택된 데이터 셀에 데이터를 쓰도록 쓰기 동작을 시작하는 단계; 및 상기 선택된 데이터 셀의 상태 전환이 이루어지면 상기 쓰기 동작을 자동으로 종료시키는 단계를 포함한다. 여기서, 상기 쓰기 동작은 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로에 의해 제어되며, 상기 선택된 데이터셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화된다.
본 발명에 따른 자기 저항 메모리 장치, 특히 STT-MRAM은 읽기 회로 및 쓰기 회로를 하나의 회로로 구현하면서도 쓰기 동작시 MTJ의 상태 전환 인식이 가능하다. 따라서, 쓰기 동작시 전력 소모를 줄일 수 있고, 불필요한 전력으로 인한 MTJ의 내구성 감소를 제거할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치를 개략적으로 도시한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 클록 생성 회로를 도시한 도면이다.
도 6은 데이터 '0'을 쓸 때의 신호들을 도시한 타이밍다이어그램이다.
도 7은 쓰기 동작시의 시뮬레이션 결과이다.
도 8은 읽기 동작시의 시뮬레이션 결과이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에 관한 것으로서, 상기 자기 저항 메모리 장치는 데이터 셀, 즉 자기 접합 터널(Magnetic Tunnel Junction, MTJ)의 상태 전환 인식이 가능하다.
특히, 본 발명은 읽기 회로 및 쓰기 회로가 별도로 구현되어 있지 않고, 읽기 회로 및 쓰기 회로를 하나의 회로로서 구현하면서 MTJ의 상태 전환 인식이 가능한 회로를 제안한다.
읽기 회로와 쓰기 회로가 별도로 구현된 종래 기술에서는 쓰기 동작 중 상태 전환 인식이 가능하였지만, 읽기 회로와 쓰기 회로를 하나의 회로로 구현한 종래의 STT-MRAM은 쓰기 동작시 데이터 셀의 상태 전환을 인식할 수 없었다. 결과적으로, 쓰기 동작시 불필요하게 전력 소모가 발생하였다.
따라서, 본 발명은 읽기 회로와 쓰기 회로를 하나의 회로로 구현하면서도 쓰기 동작시 데이터 셀의 상태 전환을 정확하게 인식할 수 있는 자기 저항 메모리 장치를 제안한다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 실시예의 자기 저항 메모리 장치, 예를 들어 STT-MRAM은 메모리 셀부(100), 읽기/쓰기 구동 회로(102) 및 상태 전환 인식부(104)를 포함할 수 있다.
메모리 셀부(100)는 데이터 셀부(110) 및 기준 셀부(112)를 포함한다.
데이터 셀부(110)는 데이터 셀들을 가지며, 기준 셀부(112)는 기준 셀들을 가진다.
읽기/쓰기 구동 회로(102)는 읽기 동작 및 쓰기 동작이 모두 가능한 회로 구조를 가지며, 메모리 셀부(100)의 데이터 셀들의 읽기 동작 및 쓰기 동작을 구동시킨다.
일 실시예에 따르면, 읽기/쓰기 구동 회로(102)는 상태 전환 인식부(104)로부터 쓰기 동작에서 데이터 셀, 즉 MTJ의 상태 전환이 이루어졌다는 상태 전환 인식 신호를 수신하면 쓰기 동작을 자동으로 종료시킬 수 있다. 이에 대한 자세한 설명은 후술하겠다.
상태 전환 인식부(104)는 상기 쓰기 동작시 MTJ의 상태 전환, 즉 데이터 셀에 원하는 데이터를 쓰는 동작이 완료되었는 지의 여부를 검출하고, 검출 결과를 포함하는 상태 전환 인식 신호를 읽기/쓰기 구동 회로(102)로 전송한다.
일 실시예에 따르면, 쓰기 동작 완료시 제공되는 상기 상태 전환 인식 신호는 읽기/쓰기 구동 회로(102)의 특정 소자를 비활성화시켜 쓰기 동작을 종료시킬 수 있다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 읽기 동작 및 쓰기 동작을 하나의 회로로 구현하면서도 쓰기 동작시 MTJ의 상태 전환을 검출하여 상태 전환이 이루어진 경우 쓰기 동작을 종료시킬 수 있다. 결과적으로, 쓰기 동작시 전력 소모를 최소로 할 수 있다.
한편, 위에서는 읽기 동작에 대하여 설명하지는 않았지만, 읽기/쓰기 구동 회로(102)는 읽기 동작을 구동할 수 있고, 데이터 셀의 데이터가 감지 회로(Sensing circuit, 미도시)에 의해 감지될 수 있다. 여기서, 감지 회로는 MTJ의 저항을 검출하여 데이터를 감지할 수 있는 한, 종래 기술의 감지 회로가 모두 본 발명의 감지 회로로서 적용될 수 있다. 즉, 감지 회로는 읽기 동작시 데이터를 읽을 수 있는 한 특별히 제한되지 않는다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치를 개략적으로 도시한 도면들이고, 도 5는 본 발명의 일 실시예에 따른 클록 생성 회로를 도시한 도면이다. 도 6은 데이터 '0'을 쓸 때의 신호들을 도시한 타이밍다이어그램이고, 도 7은 쓰기 동작시의 시뮬레이션 결과이며, 도 8은 읽기 동작시의 시뮬레이션 결과이다.
도 2를 참조하면, 데이터 셀부(110)는 적어도 하나의 데이터 셀을 포함한다. 다만, 도 2에서는 설명의 편의를 위하여 하나의 데이터 셀만을 도시하였으나, 일반적으로는 복수의 데이터 셀들이 존재한다.
일 실시예에 따르면, 데이터 셀은 트랜지스터(T8 및 T9)에 의하여 선택 되고, 트랜지스터(T10) 또는 트랜지스터(T11)에 의하여 소스 라인(Source Line, SL)으로 연결된다.
트랜지스터들(T8 및 T9) 사이의 노드(n4)는 제 2 스위치(S2), 예를 들어 트랜스미션 게이트 스위치(transmission gate switch)를 통하여 메모리 셀부(100)와읽기/쓰기 구동 회로(102)의 연결 노드인 노드(n1)와 연결된다.
트랜지스터들(T10 및 T11) 사이의 노드(n5)는 제 1 스위치(S1), 예를 들어 트랜스미션 게이트 스위치를 통하여 노드(n1)와 연결된다.
이러한 트랜지스터들(T8, T9, T10 및 T11) 및 스위치들(S1 및 S2)에 의해 읽기 동작 및 쓰기 동작시 도 3 및 도 4에 도시된 바와 같은 전류 경로들이 형성될 수 있다. 이에 대한 자세한 설명은 후술하겠다.
기준 셀부(112)는 적어도 하나의 기준 셀을 포함한다. 다만, 도 2에서는 설명의 편의를 위하여 하나의 데이터 셀만을 도시하였다.
이러한 기준 셀은 읽기 동작시 기준 전압(저항)을 제시하는 역할을 수행한다.
읽기/쓰기 구동 회로(102)는 읽기 동작 및 쓰기 동작을 구동시키는 기능을 수행한다.
일 실시예에 따르면, 읽기/쓰기 구동 회로(102)는 6개의 트랜지스터들(T1, T2, T3, T4, T5 및 T6)을 포함할 수 있다.
트랜지스터(T1)는 데이터 셀부(110)와 연결되고, 트랜지스터(T2)는 기준 셀부(112)와 연결된다. 이러한 트랜지스터들(T1 및 T2)의 게이트로는 쓰기 전압(Vwrite) 또는 읽기 전압(Vread)이 인가된다. 구체적으로는, 쓰기 동작시에는 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트로 인가되고, 읽기 동작시에는 읽기 전압(Vread)이 트랜지스터들(T1 및 T2)의 게이트로 인가될 수 있다. 즉, 트랜지스터들(T1 및 T2)은 읽기 동작 및 쓰기 동작의 구동 전류를 결정하는 트랜지스터로 사용된다.
트랜지스터(T1)와 전원전압(VDD) 사이에는 트랜지스터들(T3 및 T5)이 순차적으로 연결되고, 트랜지스터(T2)와 전원전압(VDD) 사이에는 트랜지스터들(T4 및 T6)이 순차적으로 연결될 수 있다.
트랜지스터들(T3 및 T4)은 미러 구조를 가진다.
트랜지스터들(T1 및 T3) 사이의 노드(n2)는 상태 전환 인식부(104)와 연결되고, 트랜지스터들(T2 및 T4) 사이의 노드(n3)는 상태 전환 인식부(104)에 연결된다. 결과적으로, 쓰기 동작시 노드들(n2 및 n3)의 전압이 상태 전환 인식부(104)로 제공되며, 상태 전환 인식부(104)는 노드들(n2 및 n3)의 전압을 통하여 데이터 셀의 상태 전환을 검출할 수 있다.
일 실시예에 따르면, 트랜지스터들(T5 및 T6)의 게이트들에는 쓰기 동작시 상태 전환 인식부(104)로부터 출력된 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000001
)가 제공될 수 있다. 따라서, 상태 전환 인식부(104)가 데이터 셀의 상태 전환이 이루어졌다는 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000002
), 예를 들어 하이 로직을 가지는 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000003
)를 출력하면, 트랜지스터들(T5 및 T6)은 턴-오프되어 쓰기 동작이 종료할 수 있다. 물론, 데이터 셀의 상태 전환이 이루어지지 않은 경우에는, 예를 들어 로우 로직을 가지는 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000004
)를 출력하면, 트랜지스터들(T5 및 T6)은 계속적으로 온을 유지하며, 그 결과 쓰기 동작이 계속적으로 진행된다.
상태 전환 인식부(104)는 비교기(200), 스위치들(S3 및 S4), D 플립플롭(202), AND 게이트(204), OR 게이트(206) 및 인버터(208)를 포함할 수 있다. 여기서, 스위치들(S3 및 S4), D 플립플롭(202), AND 게이트(204), OR 게이트(206) 및 인버터(208)는 상태 전환 인식 회로에 포함될 수 있다. 즉, 상태 전환 인식부(104)는 비교기(200) 및 상태 전환 인식 회로를 포함할 수 있다.
비교기(200)의 입력단들 중 (+) 단자는 노드(n2)에 연결되고, (-) 단자는 노드(n3)에 연결된다.
제 3 스위치(S3)는 비교기(200)의 출력단들 중 하나에 연결되고, 제 4 스위치(S4)는 비교기(200)의 다른 출력단에 연결된다.
스위치들(S3 및 S4) 사이의 노드(n6)는 D 플립플롭(202)의 입력단에 연결된다.
AND 게이트(204)의 입력단들 중 하나는 D 플립플롭(202)의 출력단에 연결되고, 다른 하나의 입력단으로는 쓰기 동작 신호(WEN)가 입력된다.
OR 게이트(206)의 입력단들 중 하나는 AND 게이트(204)의 출력단에 연결되고, 다른 하나의 입력단으로는 Sense 신호가 입력된다.
인버터(208)는 OR 게이트(206)의 출력을 반전시켜 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000005
)를 출력시킨다. 이 때, 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000006
)는 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)의 게이트들로 제공된다.
이러한 자기 저항 메모리 장치에서 쓰기 동작 및 읽기 동작을 살펴보겠다.
우선, 데이터 "0"을 데이터 셀에 쓸 때의 동작을 살펴보겠다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택될 때의 회로를 도시하였다.
이어서, 도 6에 도시된 바와 같이 접지 전압을 가지는 input 신호를 트랜지스터들(T9 및 T11)의 게이트들로 제공한다. 결과적으로, 트랜지스터(T9)는 비활성화되고, 트랜지스터(T11)는 활성화된다. 따라서, 제 2 스위치(S2), 트랜지스터(T8), 데이터 셀, 트랜지스터(T10) 및 트랜지스터(T11)을 통하여 센싱 라인으로 전류 경로가 형성된다. 즉, 비트 라인에서 센싱 라인으로 전류가 흐르며, 이러한 전류 흐름은 도 3에서 보여진다.
계속하여, 쓰기 동작을 실행시키기 위하여 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다. 결과적으로, 데이터 셀에 데이터 "0"이 쓰여지기 시작한다.
그런 후, 쓰기 동작 신호(WEN) 및 Sense 신호가 하이 로직을 가지고 AND 게이트(204) 및 OR 게이트(206)로 각기 입력된다.
이 경우, 전류가 흐름에 따라 노드들(n2 및 n3)의 전압들이 비교기(200)의 입력단들로 인가된다. 여기서, 데이터 셀의 현재 상태는 비교기(200)의 (+) 입력 단자에 반영된다.
비교기(200)는 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 다르면 하이 로직을 가지는 비교 신호를 출력하고, 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하면, 즉 쓰기 동작이 완료되면 로우 로직을 가지는 비교 신호를 출력한다.
쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 달라서 비교기(200)가 하이 로직을 가지는 비교 신호를 출력하면, AND 게이트(204) 및 OR 게이트(206)는 하이 로직을 출력하게 되며, 그 결과 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000007
)는 로우 로직을 가지게 된다. 따라서, 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 활성화를 유지하게 되어 쓰기 동작이 계속된다.
반면에, 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하여 비교기(200)가 로우 로직을 가지는 비교 신호를 출력하면, AND 게이트(204)는 로우 로직을 출력하며, Sense 신호가 로우 로직으로 바뀌게 되면 OR 게이트(206)는 로우 로직을 출력한다. 결과적으로, 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000008
)는 하이 로직을 가지며, 따라서 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 비활성화되어 쓰기 동작이 종료된다. 즉, 쓰기 동작이 완료되면 쓰기 동작이 자동으로 종료되어 전력 소모가 상당히 감소하게 된다.
한편, Sense 신호는 쓰기 동작시 선택된 데이터 셀의 상태를 감지할 때까지 일정 시간 회로를 동작시키는 신호로 사용되며, 데이터 셀의 상태를 감지하면 도 6에 도시된 바와 같이 하이 로직에서 로우 로직으로 변화된다.
따라서, Sense 신호가 로우 로직일 때 데이터 셀의 상태 전환이 이루어지게 되며, 위에 설명한 바와 같이 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 동일하면 하이 로직을 가지는 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000009
)를 출력하게 되어 쓰기 동작이 자동으로 종료된다.
또한, Sense 신호가 입력되는 게이트(206)가 OR 게이트이므로, Sense 신호의 로직과 상관없이 쓰고자 하는 데이터 "0"과 데이터 셀의 현재 상태가 다르면, OR 게이트(206)는 하이 로직을 출력하게 된다.
D 플립플롭(202)은 전력 낭비를 방지하기 위해 사용된다. D 플립플롭(202)이 없으면, 데이터 셀의 상태 전환 인식 전에 상태 전환 인식부(104)가 계속적으로 동작하게 된다. 반면에, D 플립플롭(202)을 사용하면, D 플립플롭(202)으로 인가되는 클록에 응답하여 D 플립플롭(202)이 스위칭 동작을 반복하게 된다. 이는 상태 전환 인식부(104)가 계속적으로 동작하지 않더라도 데이터 셀의 상태 전환이 이루어질 때에만 상태 전환을 인식하는 동작을 수행하여도 충분하기 때문이다.
일 실시예에 따르면, D 플립플롭(202)으로 인가되는 클록은 상태 전환이 이루어지면 로우 로직을 유지하게 되며, 그 결과 D 플립플롭(202)은 동작하지 않게 된다. 이는 데이터 셀의 상태 전환이 이루어지면 D 플립플롭(202)을 더 이상 구동시킬 필요가 없기 때문이다.
예를 들어, 도 5에 도시된 바와 같이, D 플립플롭(202)으로 입력되는 클록(CLK)은 상태 전환 인식 신호(EN)와 하이 로직과 로우 로직을 반복하는 기준 클록(Clock)를 AND 게이팅함에 의해 형성될 수 있다.
데이터 셀의 상태 전환 전에는 상태 전환 인식 신호(EN)가 하이 로직을 가지므로, 클록(CLK)은 기준 클록(Clock)과 동일하게 된다. 결과적으로, D 플립플롭(202)은 동작하게 된다.
반면에, 데이터 셀의 상태 전환이 이루어진 경우에는 상태 전환 인식 신호(EN)가 로우 로직을 가지므로, 클록(CLK)은 항상 로우 로직을 가지게 된다. 결과적으로, D 플립플롭(202)은 더 이상 동작하지 않게 된다. 따라서, 전력의 소모의 낭비가 방지될 수 있다.
다음으로, 데이터 "1"을 데이터 셀에 쓸 때의 동작을 살펴보겠다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택되었다.
이어서, 도 6에 도시된 바와 같이 전원전압(VDD)을 가지는 input 신호를 트랜지스터들(T9 및 T11)의 게이트들로 제공한다. 결과적으로, 트랜지스터(T11)는 비활성화되고, 트랜지스터(T9)가 활성화된다. 따라서, 제 1 스위치(S1), 트랜지스터(T10), 데이터 셀, 트랜지스터(T8) 및 트랜지스터(T9)를 통하여 비트 라인으로 전류 경로가 형성된다. 즉, 센싱 라인에서 비트 라인으로 전류가 흐르며, 이러한 전류 흐름은 도 4에서 보여진다.
계속하여, 쓰기 동작을 실행시키기 위하여 쓰기 전압(Vwrite)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다. 결과적으로, 데이터 셀에 데이터 "1"이 쓰여지기 시작한다.
그런 후, 쓰기 동작 신호(WEN) 및 Sense 신호가 하이 로직을 가지고 AND 게이트(204) 및 OR 게이트(206)으로 각기 입력된다.
이 경우, 전류가 흐름에 따라 노드들(n2 및 n3)의 전압들이 비교기(200)의 입력단들로 인가된다. 여기서, 데이터 셀의 현재 상태는 비교기(200)의 (+) 입력 단자에 반영된다.
비교기(200)는 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 다르면 하이 로직을 가지는 비교 신호를 출력하고, 쓰고자 하는 데이터 "1"와 데이터 셀의 현재 상태가 동일하면, 즉 쓰기 동작이 완료되면 로우 로직을 가지는 비교 신호를 출력한다.
쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 달라서 비교기(200)가 하이 로직을 가지는 비교 신호를 출력하면, AND 게이트(204) 및 OR 게이트(206)는 하이 로직을 출력하게 되며, 그 결과 상태 전환 인식 신호()는 로우 로직을 가지게 된다. 따라서, 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 활성화를 유지하게 되어 쓰기 동작이 계속된다.
반면에, 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 동일하여 비교기(200)가 로우 로직을 가지는 비교 신호를 출력하면, AND 게이트(204)는 로우 로직을 출력하며, Sense 신호가 로우 로직으로 바뀌게 되면 OR 게이트(206)는 로우 로직을 출력한다. 결과적으로, 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000011
)는 하이 로직을 가지며, 따라서 읽기/쓰기 구동 회로(102)의 트랜지스터들(T5 및 T6)이 비활성화되어 쓰기 동작이 종료된다. 즉, 쓰기 동작이 완료되면 쓰기 동작이 자동으로 종료되어 전력 소모가 상당히 감소하게 된다.
한편, Sense 신호는 쓰기 동작시 선택된 데이터 셀의 상태를 감지할 때까지 일정 시간 회로를 동작시키는 신호로 사용되며, 데이터 셀의 상태를 감지하면 도 7에 도시된 바와 같이 하이 로직에서 로우 로직으로 변화된다.
따라서, Sense 신호가 로우 로직일 때 데이터 셀의 상태 전환이 이루어지게 되며, 위에 설명한 바와 같이 쓰고자 하는 데이터 "1"과 데이터 셀의 현재 상태가 동일하면 하이 로직을 가지는 상태 전환 인식 신호(
Figure PCTKR2017007187-appb-I000012
)를 출력하게 되어 쓰기 동작이 자동으로 종료된다.
다음으로, 데이터 셀의 데이터를 읽을 때의 동작을 살펴보겠다. 읽기 동작시에는 기준 셀에 연결된 트랜지스터(T7)는 활성화된다.
먼저, 비트 라인 신호(BLn) 및 워드 라인 신호(WLn)를 트랜지스터들(T8 및 T10)의 게이트들로 각기 입력하여 특정 데이터 셀을 선택한다. 도 2 내지 도 4는 비트 라인 신호(BL0) 및 워드 라인 신호(WL0)에 따라 제 1 데이터 셀이 선택되었다.
읽기 동작에서는 전류의 방향은 상관없기 때문에, 일반적인 읽기 전류 방향을 선택하기 위하여 접지 전압을 가지는 input 신호를 제공한다.
결과적으로, 트랜지스터(T9)는 비활성화되고, 트랜지스터(T11)는 활성화된다. 따라서, 제 2 스위치(S2), 트랜지스터(T8), 데이터 셀, 트랜지스터(T10) 및 트랜지스터(T11)을 통하여 센싱 라인으로 전류 경로가 형성된다. 이러한 전류 흐름은 도 3에서 보여진다.
이어서, 읽기 동작을 실행시키기 위하여 읽기 전압(Vread)이 트랜지스터들(T1 및 T2)의 게이트들로 입력된다.
그런 후, Sense 신호가 OR 게이트(206)로 입력되고, 로우 로직을 가지는 WEN이 AND 게이트(204)로 입력된다. 결과적으로, Sense 신호가 하이 로직을 가지는 구간에서만 읽기 동작이 수행된다.
읽기 동작 수행 결과, 비교기(200)는 데이터 셀의 전압과 기준 셀의 전압을 비교하고, 비교 결과에 따른 비교 신호를 출력한다. 비교 신호는 스위치들(S3 및 S4)를 통하여 출력되며, D 플립플롭(202)은 입력되는 비교 신호에 따라 소정 신호를 출력시킨다.
이 때, 감지 회로(미도시)는 비교기(200)의 출력, 스위치(S3)의 출력 또는 D 플립플롭(202)의 출력을 감지하여 데이터를 읽을 수 있다. 다만, D 플립플롭(202)의 출력을 이용하여 데이터를 감지하는 경우에는, 클록(CLK)의 영향에 의해 읽기 오류가 발생할 수 있다. 따라서, 상기 감지 회로는 읽기 동작시 비교기(200)의 출력 또는 스위치(S3)의 출력을 통하여 데이터를 읽는 것이 바람직하다.
이러한 읽기 동작시의 신호 흐름은 도 8에서 보여진다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 적어도 하나의 데이터 셀;
    하나 이상의 기준 셀;
    상기 데이터 셀의 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로; 및
    상기 쓰기 동작시 선택된 데이터 셀의 상태 전환을 인식하는 상태 전환 인식부를 포함하되,
    상기 선택된 데이터 셀의 상태 전환이 이루어지면 상기 쓰기 동작이 자동으로 종료되며, 상기 읽기/쓰기 구동 회로는 상기 읽기 동작 및 상기 쓰기 동작을 모두 제어 가능한 것을 특징으로 하는 자기 저항 메모리 장치.
  2. 제1항에 있어서, 상기 읽기/쓰기 구동 회로는,
    상기 데이터 셀과 전원전압 사이에 형성된 제 1 트랜지스터; 및
    상기 기준 셀과 상기 전원전압 사이에 형성된 제 2 트랜지스터를 포함하되,
    읽기 전압 또는 쓰기 전압이 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터로 입력되어 상기 읽기 동작 또는 상기 쓰기 동작이 실행되는 것을 특징으로 하는 자기 저항 메모리 장치.
  3. 제2항에 있어서,
    상기 제 1 트랜지스터의 소스에 해당하는 제 1 노드와 상기 데이터 셀의 일단 사이에는 제 2 스위치 및 제 8 트랜지스터가 순차적으로 연결되고, 상기 제 2 스위치와 상기 제 8 트랜지스터 사이의 제 4 노드와 비트 라인 사이에는 제 9 트랜지스터가 형성되며,
    상기 제 1 노드와 상기 데이터 셀의 타단 사이에는 제 1 스위치 및 제 10 트랜지스터가 순차적으로 연결되고, 상기 제 1 스위칭와 상기 제 10 트랜지스터 사이의 제 5 노드와 센싱 라인 사이에는 제 11 트랜지스터가 연결되는 것을 특징으로 하는 자기 저항 메모리 장치.
  4. 제3항에 있어서, 상기 상태 전환 인식부는,
    상기 제 1 트랜지스터와 상기 전원전압 사이의 제 2 노드와 일단이 연결되고, 상기 제 2 트랜지스터와 상기 전원전압 사이의 제 3 노드와 타단이 연결되는 비교기;
    상기 비교기의 출력단과 연결되는 D 플립플롭;
    상기 D 플립플롭의 출력단에 일 입력단이 연결되는 AND 게이트;
    상기 AND 게이트의 출력단에 일 입력단이 연결되는 OR 게이트; 및
    상기 OR 게이트의 출력단에 연결되는 인버터를 포함하되,
    상기 인버터의 출력이 상태 전환 인식 신호이며, 상기 전환 인식 신호에 따라 상기 읽기/쓰기 구동 회로가 제어되고,
    상기 AND 게이트의 타 입력단으로는 쓰기 신호가 입력되며, 상기 OR 게이트의 타 입력단으로는 Sense 신호가 입력되고,
    상기 쓰기 신호는 상기 쓰기 동작시에는 하이 로직을 가지나 상기 읽기 동작시에는 로우 로직을 가지며, 상기 Sense 신호는 일정 구간만 하이 로직을 가지며 나머지 구간에서는 로우 로직을 가지는 것을 특징으로 하는 자기 저항 메모리 장치.
  5. 제4항에 있어서, 상기 D 플립플롭에는 클록이 입력되되,
    상기 클록은 상기 상태 전환 인식 신호와 기준 클록을 AND 게이팅함에 의해 구해지는 것을 특징으로 하는 자기 저항 메모리 장치.
  6. 제4항에 있어서, 상기 쓰기 동작시, 상기 비교기는 쓰고자 하는 데이터와 상기 데이터 셀의 현재 상태가 동일하면 로우 로직을 출력하며, 상기 쓰고자 하는 데이터와 상기 데이터 셀의 현재 상태가 다르면 하이 로직을 출력하는 것을 특징으로 하는 자기 저항 메모리 장치.
  7. 제1항에 있어서, 상기 데이터 셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화되어 상기 쓰기 동작이 자동으로 종료되는 것을 특징으로 하는 자기 저항 메모리 장치.
  8. 제1항에 있어서, 상기 쓰기 동작시 사용되는 Sense 신호는 상기 선택된 데이터 셀의 상태를 감지할 때까지 해당 회로를 동작하도록 일정 시간 동안 하이 로직을 가지며, 상기 읽기 동작은 상기 Sense 신호의 하이 로직 구간에서만 수행되는 것을 특징으로 하는 자기 저항 메모리 장치.
  9. 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로를 포함하는 자기 저항 메모리 장치의 상태 전환 인식부에 있어서,
    상기 읽기/쓰기 구동 회로에 연결된 비교기; 및
    상기 비교기의 출력을 이용하여 상태 전환 인식 신호를 출력하는 상태 전환 인식 회로를 포함하되,
    상기 비교기는 선택된 데이터 셀에 쓰여질 데이터와 상기 읽기/쓰기 구동 회로의 구동에 따른 상기 선택된 데이터 셀의 현재 상태를 비교하여 비교 신호를 출력하며, 상기 상태 전환 인식 회로는 상기 출력된 비교 신호에 따라 상기 선택된 데이터 셀에 쓰여질 데이터와 상기 선택된 데이터 셀의 현재 상태가 동일하다고 판단되면 상기 읽기/쓰기 구동 회로를 비활성화시키는 상태 전환 인식 신호를 상기 읽기/쓰기 구동 회로로 제공하는 것을 특징으로 하는 상태 전환 인식부.
  10. 제9항에 있어서, 상기 상태 전환 인식 회로는,
    상기 비교기의 출력단과 일 입력단이 연결되는 AND 게이트;
    상기 AND 게이트의 출력단에 일 입력단이 연결되는 OR 게이트; 및
    상기 OR 게이트의 출력단에 연결되는 인버터를 포함하되,
    상기 인버터의 출력이 상기 상태 전환 인식 신호이며,
    상기 AND 게이트의 타 입력단으로는 쓰기 신호가 입력되며, 상기 OR 게이트의 타 입력단으로는 Sense 신호가 입력되고,
    상기 쓰기 신호는 상기 쓰기 동작시에는 하이 로직을 가지나 상기 읽기 동작시에는 로우 로직을 가지며, 상기 Sense 신호는 일정 구간만 하이 로직을 가지며 나머지 구간에서는 로우 로직을 가지는 것을 특징으로 하는 상태 전환 인식부.
  11. 제10항에 있어서,
    상기 비교기와 상기 AND 게이트 사이에 연결되는 D 플립플롭; 및
    상기 비교기와 상기 D 플립플롭 사이에 연결되는 스위치를 더 포함하는 것을 특징으로 하는 상태 전환 인식부.
  12. 제11항에 있어서, 상기 D 플립플롭에는 클록이 입력되되,
    상기 클록은 상기 상태 전환 인식 신호와 기준 클록을 AND 게이팅함에 의해 구해지는 것을 특징으로 하는 상태 전환 인식부.
  13. 제11항에 있어서, 상기 읽기 동작시 상기 비교기의 출력, 상기 스위치의 출력 또는 상기 D 플립플롭의 출력을 감지하여 상기 선택된 데이터 셀의 데이터를 읽는 것을 특징으로 하는 상태 전환 인식부.
  14. 데이터 셀을 선택하는 단계;
    상기 선택된 데이터 셀에 데이터를 쓰도록 쓰기 동작을 시작하는 단계; 및
    상기 선택된 데이터 셀의 상태 전환이 이루어지면 상기 쓰기 동작을 자동으로 종료시키는 단계를 포함하되,
    상기 쓰기 동작은 읽기 동작 및 쓰기 동작을 구동시키는 읽기/쓰기 구동 회로에 의해 제어되며, 상기 선택된 데이터셀의 상태 전환이 이루어지면 상기 읽기/쓰기 구동 회로가 비활성화되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.
  15. 제14항에 있어서, 상기 읽기/쓰기 구동 회로는 상기 쓰기 동작을 위한 쓰기 전압이 인가되는 트랜지스터를 포함하되,
    상기 읽기 동작시 읽기 전압이 상기 트랜지스터로 인가되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.
  16. 제14항에 있어서, 상기 쓰기 동작시 사용되는 Sense 신호는 상기 선택된 데이터 셀의 상태를 감지할 때까지 해당 회로를 동작하도록 일정 시간 동안 하이 로직을 가지며, 상기 읽기 동작은 상기 Sense 신호의 하이 로직 구간에서만 수행되는 것을 특징으로 하는 자기 저항 메모리 장치에서 읽기/쓰기 동작 방법.
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