JP2002297271A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002297271A JP2002297271A JP2001094103A JP2001094103A JP2002297271A JP 2002297271 A JP2002297271 A JP 2002297271A JP 2001094103 A JP2001094103 A JP 2001094103A JP 2001094103 A JP2001094103 A JP 2001094103A JP 2002297271 A JP2002297271 A JP 2002297271A
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Abstract
(57)【要約】
【課題】 この発明は、機能ブロック毎に最適な電源電
圧を供給して、装置全体の低消費電力化を達成すること
を課題とする。 【解決手段】 この発明は、装置内のすべての機能ブロ
ックＡ〜Ｆの電源電圧を、最低動作速度の任意の機能ブ
ロックＡ〜Ｆと同等の動作速度で動作する電源電圧に降
下させるように構成される。
圧を供給して、装置全体の低消費電力化を達成すること
を課題とする。 【解決手段】 この発明は、装置内のすべての機能ブロ
ックＡ〜Ｆの電源電圧を、最低動作速度の任意の機能ブ
ロックＡ〜Ｆと同等の動作速度で動作する電源電圧に降
下させるように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる最大動作速
度を有する複数の機能ブロックを備えた半導体装置の低
消費電力化に関する。
度を有する複数の機能ブロックを備えた半導体装置の低
消費電力化に関する。
【０００２】
【従来の技術】上記従来の大規模な半導体装置では、装
置内の各機能ブロックの最大動作速度は、機能ブロック
を構成する回路形態に依存しており、このため回路形態
が異なる各機能ブロックでは、最大動作速度が異なって
いた。また、各機能ブロックの動作速度は供給される電
源電圧にも依存し、各機能ブロックは、装置全体に共通
な動作可能な電源電圧範囲の上限において最大動作速度
のパフォーマンスを実現し、電源電圧が低下するにつれ
て動作速度も遅くなる。
置内の各機能ブロックの最大動作速度は、機能ブロック
を構成する回路形態に依存しており、このため回路形態
が異なる各機能ブロックでは、最大動作速度が異なって
いた。また、各機能ブロックの動作速度は供給される電
源電圧にも依存し、各機能ブロックは、装置全体に共通
な動作可能な電源電圧範囲の上限において最大動作速度
のパフォーマンスを実現し、電源電圧が低下するにつれ
て動作速度も遅くなる。
【０００３】一方、半導体装置全体として見ると、装置
全体の最大動作速度は、各機能ブロックの最大動作速度
の内、最も遅い最大動作速度を有する機能ブロックのそ
れと同じ動作速度となっていた。しかし、最も遅い最大
動作速度の機能ブロック以外の他の機能ブロックは、装
置全体に共通な電源電圧が供給されて最大動作速度で動
作していた。したがって、装置全体の動作速度の観点か
ら見ると、装置全体の動作速度は最も遅い最大動作速度
の機能ブロックのそれと同じとなるため、最も遅い最大
動作速度の機能ブロック以外の他の機能ブロックは、必
ずしも最大動作速度で動作させる必要はなかった。しか
し、上記他の機能ブロックは、最大動作速度で動作して
いたため、その分無駄に電力を消費していた。
全体の最大動作速度は、各機能ブロックの最大動作速度
の内、最も遅い最大動作速度を有する機能ブロックのそ
れと同じ動作速度となっていた。しかし、最も遅い最大
動作速度の機能ブロック以外の他の機能ブロックは、装
置全体に共通な電源電圧が供給されて最大動作速度で動
作していた。したがって、装置全体の動作速度の観点か
ら見ると、装置全体の動作速度は最も遅い最大動作速度
の機能ブロックのそれと同じとなるため、最も遅い最大
動作速度の機能ブロック以外の他の機能ブロックは、必
ずしも最大動作速度で動作させる必要はなかった。しか
し、上記他の機能ブロックは、最大動作速度で動作して
いたため、その分無駄に電力を消費していた。
【０００４】
【発明が解決しようとする課題】以上説明したように、
異なる最大動作速度を有する複数の機能ブロックを有す
る従来の半導体装置において、必ずしも最大動作速度で
動作させる必要のない機能ブロックは、上限の電源電圧
が供給されて最大動作速度で動作していたため、消費電
力が最大となり、半導体装置全体としての消費電力が増
大するといった不具合を招いていた。
異なる最大動作速度を有する複数の機能ブロックを有す
る従来の半導体装置において、必ずしも最大動作速度で
動作させる必要のない機能ブロックは、上限の電源電圧
が供給されて最大動作速度で動作していたため、消費電
力が最大となり、半導体装置全体としての消費電力が増
大するといった不具合を招いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、機能ブロック
毎に最適な電源電圧を供給して、装置全体の低消費電力
化を達成した半導体装置を提供することにある。
たものであり、その目的とするところは、機能ブロック
毎に最適な電源電圧を供給して、装置全体の低消費電力
化を達成した半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、動作電源電圧範囲内
で供給される電源電圧に応じて動作速度が変化する複数
の機能ブロックと、前記複数の機能ブロックのそれぞれ
に対応して設けられ、それぞれ対応した前記機能ブロッ
クの動作速度を検知する検知回路と、前記複数の機能ブ
ロックの内、２つの前記機能ブロックのそれぞれに対応
した前記検知回路が検知した動作速度を比較し、動作速
度の速い前記機能ブロックに電源電圧の降下を指示する
比較器と、前記複数の機能ブロックのそれぞれに対応し
て設けられ、前記比較器から与えられる電源電圧降下の
指示に基づいて、それぞれ対応した前記機能ブロックに
電源電圧を供給する電圧制御回路とを有することを特徴
とする。
に、課題を解決する第１の手段は、動作電源電圧範囲内
で供給される電源電圧に応じて動作速度が変化する複数
の機能ブロックと、前記複数の機能ブロックのそれぞれ
に対応して設けられ、それぞれ対応した前記機能ブロッ
クの動作速度を検知する検知回路と、前記複数の機能ブ
ロックの内、２つの前記機能ブロックのそれぞれに対応
した前記検知回路が検知した動作速度を比較し、動作速
度の速い前記機能ブロックに電源電圧の降下を指示する
比較器と、前記複数の機能ブロックのそれぞれに対応し
て設けられ、前記比較器から与えられる電源電圧降下の
指示に基づいて、それぞれ対応した前記機能ブロックに
電源電圧を供給する電圧制御回路とを有することを特徴
とする。
【０００７】第２の手段は、前記第１の手段において、
前記検知回路、前記比較器ならびに前記電圧制御回路
は、前記複数の機能ブロックに対して共通化されてなる
ことを特徴とする。
前記検知回路、前記比較器ならびに前記電圧制御回路
は、前記複数の機能ブロックに対して共通化されてなる
ことを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【０００９】図１はこの発明の一実施形態に係る半導体
装置の構成を示す図である。図１において、この発明の
半導体装置は、複数の機能ブロックとして６つの機能ブ
ロックＡ〜Ｆを有し、半導体装置内の各機能ブロックＡ
〜Ｆにおける動作速度（Ｆａ〜Ｆｆ）を検知し、各機能
ブロックＡ〜Ｆ間での最低動作速度を持つ機能ブロック
Ａ〜Ｆを選び出し、この選び出された最低動作速度を持
つ機能ブロックＡ〜Ｆと同等の動作速度にすべくその他
の機能ブロックＡ〜Ｆは、機能ブロックＡ〜Ｆ内の電源
電圧を低下されて動作速度を下げ、これにより、動作速
度により余裕のある機能ブロックＡ〜Ｆの電源電圧が下
げられるため、電源電圧を下げた機能ブロックＡ〜Ｆを
含む半導体装置の消費電力を減少させるようにしてい
る。
装置の構成を示す図である。図１において、この発明の
半導体装置は、複数の機能ブロックとして６つの機能ブ
ロックＡ〜Ｆを有し、半導体装置内の各機能ブロックＡ
〜Ｆにおける動作速度（Ｆａ〜Ｆｆ）を検知し、各機能
ブロックＡ〜Ｆ間での最低動作速度を持つ機能ブロック
Ａ〜Ｆを選び出し、この選び出された最低動作速度を持
つ機能ブロックＡ〜Ｆと同等の動作速度にすべくその他
の機能ブロックＡ〜Ｆは、機能ブロックＡ〜Ｆ内の電源
電圧を低下されて動作速度を下げ、これにより、動作速
度により余裕のある機能ブロックＡ〜Ｆの電源電圧が下
げられるため、電源電圧を下げた機能ブロックＡ〜Ｆを
含む半導体装置の消費電力を減少させるようにしてい
る。
【００１０】図１において、半導体装置は、６つの機能
ブロックＡ〜Ｆに加えて速度比較器１ＡＢ、１ＢＣ、１
ＣＤ、１ＤＥ、１ＥＦを有し、各機能ブロックＡ〜Ｆ
は、それぞれ動作速度検知回路２Ａ〜２Ｆならびに電圧
制御回路３Ａ〜３Ｆを備えて構成されている。動作速度
検知回路２Ａ〜２Ｆは、それぞれ対応する機能ブロック
Ａ〜Ｆの動作速度を例えば内部クロック信号（ＣＬＫ）
に基づいて検知し、検知した動作速度を対応する速度比
較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１ＥＦに与え
る。電圧制御回路３Ａ〜３Ｆは、対応する速度比較器１
ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１ＥＦから与えられる
指示に基づいてそれぞれ対応する機能ブロックＡ〜Ｆの
電源電圧を所定の電圧範囲において制御して供給する。
速度比較器１ＡＢは、機能ブロックＡの動作速度検知回
路２Ａで検知された動作速度と機能ブロックＢの動作速
度検知回路２Ｂで検知された動作速度を受けて、両動作
速度を比較し、動作速度が速い一方の機能ブロックＡ又
はＢの動作速度を動作速度が遅い他方の機能ブロックＡ
又はＢの動作速度に一致させるべく、動作速度の速い機
能ブロックＡ又はＢの電圧制御回路３Ａ又は３Ｂに電源
電圧降下の指示を与える。他の速度比較器１ＢＣ、１Ｃ
Ｄ、１ＤＥ、１ＥＦにおいて、速度比較器１ＢＣは機能
ブロックＢ、Ｃに対応し、速度比較器１ＣＤは機能ブロ
ックＣ、Ｄに対応し、速度比較器１ＤＥは機能ブロック
Ｄ、Ｅに対応し、速度比較器１ＥＦは機能ブロックＥ、
Ｆに対応し、対応する機能ブロックＢ〜Ｆに対して上記
速度比較器１ＡＢと同様に動作する。
ブロックＡ〜Ｆに加えて速度比較器１ＡＢ、１ＢＣ、１
ＣＤ、１ＤＥ、１ＥＦを有し、各機能ブロックＡ〜Ｆ
は、それぞれ動作速度検知回路２Ａ〜２Ｆならびに電圧
制御回路３Ａ〜３Ｆを備えて構成されている。動作速度
検知回路２Ａ〜２Ｆは、それぞれ対応する機能ブロック
Ａ〜Ｆの動作速度を例えば内部クロック信号（ＣＬＫ）
に基づいて検知し、検知した動作速度を対応する速度比
較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１ＥＦに与え
る。電圧制御回路３Ａ〜３Ｆは、対応する速度比較器１
ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１ＥＦから与えられる
指示に基づいてそれぞれ対応する機能ブロックＡ〜Ｆの
電源電圧を所定の電圧範囲において制御して供給する。
速度比較器１ＡＢは、機能ブロックＡの動作速度検知回
路２Ａで検知された動作速度と機能ブロックＢの動作速
度検知回路２Ｂで検知された動作速度を受けて、両動作
速度を比較し、動作速度が速い一方の機能ブロックＡ又
はＢの動作速度を動作速度が遅い他方の機能ブロックＡ
又はＢの動作速度に一致させるべく、動作速度の速い機
能ブロックＡ又はＢの電圧制御回路３Ａ又は３Ｂに電源
電圧降下の指示を与える。他の速度比較器１ＢＣ、１Ｃ
Ｄ、１ＤＥ、１ＥＦにおいて、速度比較器１ＢＣは機能
ブロックＢ、Ｃに対応し、速度比較器１ＣＤは機能ブロ
ックＣ、Ｄに対応し、速度比較器１ＤＥは機能ブロック
Ｄ、Ｅに対応し、速度比較器１ＥＦは機能ブロックＥ、
Ｆに対応し、対応する機能ブロックＢ〜Ｆに対して上記
速度比較器１ＡＢと同様に動作する。
【００１１】このような構成において、電源投入時に
は、各機能ブロックＡ〜Ｆには半導体装置に共通の共通
電源電圧、例えば１．５Ｖが供給され、各機能ブロック
Ａ〜Ｆはそれそれの機能ブロックＡ〜Ｆの回路形態に応
じた最大動作速度で動作する。各機能ブロックＡ〜Ｆの
動作速度はそれぞれ対応する動作速度検知回路２Ａ〜２
Ｆにより検知され、検知された動作速度はそれぞれ対応
した速度比較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１Ｅ
Ｆで比較される。
は、各機能ブロックＡ〜Ｆには半導体装置に共通の共通
電源電圧、例えば１．５Ｖが供給され、各機能ブロック
Ａ〜Ｆはそれそれの機能ブロックＡ〜Ｆの回路形態に応
じた最大動作速度で動作する。各機能ブロックＡ〜Ｆの
動作速度はそれぞれ対応する動作速度検知回路２Ａ〜２
Ｆにより検知され、検知された動作速度はそれぞれ対応
した速度比較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１Ｅ
Ｆで比較される。
【００１２】例えば機能ブロックＡの最大動作速度Ｆａ
と機能ブロックＢの最大動作速度Ｆｂが速度比較器１Ａ
Ｂで比較されてＦａ＜Ｆｂとすると、電源電圧降下の指
示が速度比較器１ＡＢから機能ブロックＢの電圧制御回
路３Ｂに与えられる。これにより、機能ブロックＢの電
源電圧は電源制御回路３Ｂにより降下され、これにとも
なって機能ブロックＢの動作速度も低下する。機能ブロ
ックＢの低下した動作速度Ｆｂは動作速度検知回路２Ｂ
により検知され、検知された動作速度Ｆｂは速度比較器
１ＡＢで機能ブロックＡの動作速度Ｆａと再び比較され
る。このような動作が、機能ブロックＢの動作速度が機
能ブロックＡの動作速度と同一になるまで繰り返し行わ
れる。すなわち、機能ブロックＢの動作速度Ｆｂ＝機能
ブロックＡの動作速度Ｆａとなるまで、機能ブロックＢ
の電源電圧が降下（例えば１．５Ｖから１．４Ｖに降
下）される。
と機能ブロックＢの最大動作速度Ｆｂが速度比較器１Ａ
Ｂで比較されてＦａ＜Ｆｂとすると、電源電圧降下の指
示が速度比較器１ＡＢから機能ブロックＢの電圧制御回
路３Ｂに与えられる。これにより、機能ブロックＢの電
源電圧は電源制御回路３Ｂにより降下され、これにとも
なって機能ブロックＢの動作速度も低下する。機能ブロ
ックＢの低下した動作速度Ｆｂは動作速度検知回路２Ｂ
により検知され、検知された動作速度Ｆｂは速度比較器
１ＡＢで機能ブロックＡの動作速度Ｆａと再び比較され
る。このような動作が、機能ブロックＢの動作速度が機
能ブロックＡの動作速度と同一になるまで繰り返し行わ
れる。すなわち、機能ブロックＢの動作速度Ｆｂ＝機能
ブロックＡの動作速度Ｆａとなるまで、機能ブロックＢ
の電源電圧が降下（例えば１．５Ｖから１．４Ｖに降
下）される。
【００１３】次に、機能ブロックＡと同等の動作速度に
なった機能ブロックＢの動作速度Ｆｂと機能ブロックＣ
の最大動作速度Ｆｃが速度比較器１ＢＣで比較されてＦ
ｂ＜Ｆｃとすると、電源電圧降下の指示が速度比較器１
ＢＣから機能ブロックＣの電圧制御回路３Ｃに与えられ
る。これにより、機能ブロックＣの電源電圧は電源制御
回路３Ｃにより降下され、これにともなって機能ブロッ
クＣの動作速度も低下する。機能ブロックＣの低下した
動作速度Ｆｃは動作速度検知回路２Ｃにより検知され、
検知された動作速度Ｆｃは速度比較器１ＢＣで機能ブロ
ックＢの動作速度Ｆｂと再び比較される。このような動
作が、機能ブロックＣの動作速度が機能ブロックＢの動
作速度と同一になるまで繰り返し行われる。すなわち、
機能ブロックＣの動作速度Ｆｃ＝機能ブロックＢの動作
速度Ｆｂとなるまで、機能ブロックＣの電源電圧が降下
（例えば１．５Ｖから１．４５Ｖに降下）される。
なった機能ブロックＢの動作速度Ｆｂと機能ブロックＣ
の最大動作速度Ｆｃが速度比較器１ＢＣで比較されてＦ
ｂ＜Ｆｃとすると、電源電圧降下の指示が速度比較器１
ＢＣから機能ブロックＣの電圧制御回路３Ｃに与えられ
る。これにより、機能ブロックＣの電源電圧は電源制御
回路３Ｃにより降下され、これにともなって機能ブロッ
クＣの動作速度も低下する。機能ブロックＣの低下した
動作速度Ｆｃは動作速度検知回路２Ｃにより検知され、
検知された動作速度Ｆｃは速度比較器１ＢＣで機能ブロ
ックＢの動作速度Ｆｂと再び比較される。このような動
作が、機能ブロックＣの動作速度が機能ブロックＢの動
作速度と同一になるまで繰り返し行われる。すなわち、
機能ブロックＣの動作速度Ｆｃ＝機能ブロックＢの動作
速度Ｆｂとなるまで、機能ブロックＣの電源電圧が降下
（例えば１．５Ｖから１．４５Ｖに降下）される。
【００１４】次に、機能ブロックＡ、Ｂと同等の動作速
度になった機能ブロックＣの動作速度Ｆｃと機能ブロッ
クＤの最大動作速度Ｆｄが速度比較器１ＣＤで比較され
てＦｃ＜Ｆｄとすると、電源電圧降下の指示が速度比較
器１ＣＤから機能ブロックＤの電圧制御回路３Ｄに与え
られる。これにより、機能ブロックＤの電源電圧は電源
制御回路３Ｄにより降下され、これにともなって機能ブ
ロックＤの動作速度も低下する。機能ブロックＤの低下
した動作速度Ｆｄは動作速度検知回路２Ｄにより検知さ
れ、検知された動作速度Ｆｄは速度比較器１ＣＤで機能
ブロックＣの動作速度Ｆｃと再び比較される。このよう
な動作が、機能ブロックＤの動作速度が機能ブロックＣ
の動作速度と同一になるまで繰り返し行われる。すなわ
ち、機能ブロックＤの動作速度Ｆｄ＝機能ブロックＣの
動作速度Ｆｃとなるまで、機能ブロックＤの電源電圧が
降下（例えば１．５Ｖから１．１Ｖに降下）される。
度になった機能ブロックＣの動作速度Ｆｃと機能ブロッ
クＤの最大動作速度Ｆｄが速度比較器１ＣＤで比較され
てＦｃ＜Ｆｄとすると、電源電圧降下の指示が速度比較
器１ＣＤから機能ブロックＤの電圧制御回路３Ｄに与え
られる。これにより、機能ブロックＤの電源電圧は電源
制御回路３Ｄにより降下され、これにともなって機能ブ
ロックＤの動作速度も低下する。機能ブロックＤの低下
した動作速度Ｆｄは動作速度検知回路２Ｄにより検知さ
れ、検知された動作速度Ｆｄは速度比較器１ＣＤで機能
ブロックＣの動作速度Ｆｃと再び比較される。このよう
な動作が、機能ブロックＤの動作速度が機能ブロックＣ
の動作速度と同一になるまで繰り返し行われる。すなわ
ち、機能ブロックＤの動作速度Ｆｄ＝機能ブロックＣの
動作速度Ｆｃとなるまで、機能ブロックＤの電源電圧が
降下（例えば１．５Ｖから１．１Ｖに降下）される。
【００１５】次に、機能ブロックＡ、Ｂ、Ｃと同等の動
作速度になった機能ブロックＤの動作速度Ｆｄと機能ブ
ロックＥの最大動作速度Ｆｅが速度比較器１ＤＥで比較
されてＦｄ＜Ｆｅとすると、電源電圧降下の指示が速度
比較器１ＤＥから機能ブロックＥの電圧制御回路３Ｅに
与えられる。これにより、機能ブロックＥの電源電圧は
電源制御回路３Ｅにより降下され、これにともなって機
能ブロックＥの動作速度も低下する。機能ブロックＥの
低下した動作速度Ｆｅは動作速度検知回路２Ｅにより検
知され、検知された動作速度Ｆｅは速度比較器１ＤＥで
機能ブロックＤの動作速度Ｆｄと再び比較される。この
ような動作が、機能ブロックＥの動作速度が機能ブロッ
クＤの動作速度と同一になるまで繰り返し行われる。す
なわち、機能ブロックＥの動作速度Ｆｅ＝機能ブロック
Ｄの動作速度Ｆｄとなるまで、機能ブロックＥの電源電
圧が降下（例えば１．５Ｖから１．３５Ｖに降下）され
る。
作速度になった機能ブロックＤの動作速度Ｆｄと機能ブ
ロックＥの最大動作速度Ｆｅが速度比較器１ＤＥで比較
されてＦｄ＜Ｆｅとすると、電源電圧降下の指示が速度
比較器１ＤＥから機能ブロックＥの電圧制御回路３Ｅに
与えられる。これにより、機能ブロックＥの電源電圧は
電源制御回路３Ｅにより降下され、これにともなって機
能ブロックＥの動作速度も低下する。機能ブロックＥの
低下した動作速度Ｆｅは動作速度検知回路２Ｅにより検
知され、検知された動作速度Ｆｅは速度比較器１ＤＥで
機能ブロックＤの動作速度Ｆｄと再び比較される。この
ような動作が、機能ブロックＥの動作速度が機能ブロッ
クＤの動作速度と同一になるまで繰り返し行われる。す
なわち、機能ブロックＥの動作速度Ｆｅ＝機能ブロック
Ｄの動作速度Ｆｄとなるまで、機能ブロックＥの電源電
圧が降下（例えば１．５Ｖから１．３５Ｖに降下）され
る。
【００１６】最後に、機能ブロックＡ、Ｂ、Ｃ、Ｄと同
等の動作速度になった機能ブロックＥの動作速度Ｆｅと
機能ブロックＦの最大動作速度Ｆｆが速度比較器１ＥＦ
で比較されてＦｅ＜Ｆｆとすると、電源電圧降下の指示
が速度比較器１ＥＦから機能ブロックＦの電圧制御回路
３Ｆに与えられる。これにより、機能ブロックＦの電源
電圧は電源制御回路３Ｆにより降下され、これにともな
って機能ブロックＦの動作速度も低下する。機能ブロッ
クＦの低下した動作速度Ｆｆは動作速度検知回路２Ｆに
より検知され、検知された動作速度Ｆｆは速度比較器１
ＥＦで機能ブロックＥの動作速度Ｆｅと再び比較され
る。このような動作が、機能ブロックＦの動作速度が機
能ブロックＥの動作速度と同一になるまで繰り返し行わ
れる。すなわち、機能ブロックＦの動作速度Ｆｆ＝機能
ブロックＥの動作速度Ｆｅとなるまで、機能ブロックＦ
の電源電圧が降下（例えば１．５Ｖから１．２Ｖに降
下）される。
等の動作速度になった機能ブロックＥの動作速度Ｆｅと
機能ブロックＦの最大動作速度Ｆｆが速度比較器１ＥＦ
で比較されてＦｅ＜Ｆｆとすると、電源電圧降下の指示
が速度比較器１ＥＦから機能ブロックＦの電圧制御回路
３Ｆに与えられる。これにより、機能ブロックＦの電源
電圧は電源制御回路３Ｆにより降下され、これにともな
って機能ブロックＦの動作速度も低下する。機能ブロッ
クＦの低下した動作速度Ｆｆは動作速度検知回路２Ｆに
より検知され、検知された動作速度Ｆｆは速度比較器１
ＥＦで機能ブロックＥの動作速度Ｆｅと再び比較され
る。このような動作が、機能ブロックＦの動作速度が機
能ブロックＥの動作速度と同一になるまで繰り返し行わ
れる。すなわち、機能ブロックＦの動作速度Ｆｆ＝機能
ブロックＥの動作速度Ｆｅとなるまで、機能ブロックＦ
の電源電圧が降下（例えば１．５Ｖから１．２Ｖに降
下）される。
【００１７】この結果、すべての機能ブロックＡ〜Ｆ
は、その動作速度が機能ブロックＡ〜Ｆの最大動作速度
の内最も遅い機能ブロックＡの最大動作速度に統一され
る。このような状態では、各機能ブロックＢ〜Ｆは、そ
の動作速度がそれぞれの機能ブロックＢ〜Ｆの最大動作
速度よりも遅い動作速度となり、共通電源電圧以下の電
源電圧で動作することになる。したがって、各機能ブロ
ックＢ〜Ｆは、共通電源電圧の供給を受けて最大動作速
度で動作している場合に比べて、消費電力を削減するこ
とが可能となる。
は、その動作速度が機能ブロックＡ〜Ｆの最大動作速度
の内最も遅い機能ブロックＡの最大動作速度に統一され
る。このような状態では、各機能ブロックＢ〜Ｆは、そ
の動作速度がそれぞれの機能ブロックＢ〜Ｆの最大動作
速度よりも遅い動作速度となり、共通電源電圧以下の電
源電圧で動作することになる。したがって、各機能ブロ
ックＢ〜Ｆは、共通電源電圧の供給を受けて最大動作速
度で動作している場合に比べて、消費電力を削減するこ
とが可能となる。
【００１８】図２は図１に示す動作速度検知回路２Ａ〜
２Ｆの一構成例を示す図である。図２において、動作速
度検知回路は、検知期間を示すＳＥＴ信号に基づいてサ
ンプリングしたい期間の内部クロック信号（ＣＬＫ）を
論理ゲート２１、２２により抽出し、抽出した信号Ｔ１
を対応する機能ブロックＡ〜Ｆ内でのワーストスピード
の遅延パス（Ｄｅｌａｙ）２３に入力し、遅延パス２３
の出力信号をＴ２とする。信号Ｔ２は内部クロック信号
（ＣＬＫ）およびその反転信号（ＣＬＫバー）にしたが
ってラッチゲート２４により、内部クロック信号（ＣＬ
Ｋ）がハイレベルのときは信号Ｔ３へと伝播され、内部
クロック信号（ＣＬＫ）がロウレベルのときは信号Ｔ３
の状態が保持される。信号Ｔ３は、内部クロック信号
（ＣＬＫ）の反転信号との論理ゲート２５、２６による
ＡＮＤ（論理積）により、内部クロック信号（ＣＬＫ）
に同期した速度検知信号(Ｖdown)として出力される。こ
のような速度検知信号(Ｖdown)は、遅延パス２３の信号
伝播が内部クロック信号の半サイクルよりも短い場合に
はハイレベルとなり、一方長い場合にはロウレベルとな
る。
２Ｆの一構成例を示す図である。図２において、動作速
度検知回路は、検知期間を示すＳＥＴ信号に基づいてサ
ンプリングしたい期間の内部クロック信号（ＣＬＫ）を
論理ゲート２１、２２により抽出し、抽出した信号Ｔ１
を対応する機能ブロックＡ〜Ｆ内でのワーストスピード
の遅延パス（Ｄｅｌａｙ）２３に入力し、遅延パス２３
の出力信号をＴ２とする。信号Ｔ２は内部クロック信号
（ＣＬＫ）およびその反転信号（ＣＬＫバー）にしたが
ってラッチゲート２４により、内部クロック信号（ＣＬ
Ｋ）がハイレベルのときは信号Ｔ３へと伝播され、内部
クロック信号（ＣＬＫ）がロウレベルのときは信号Ｔ３
の状態が保持される。信号Ｔ３は、内部クロック信号
（ＣＬＫ）の反転信号との論理ゲート２５、２６による
ＡＮＤ（論理積）により、内部クロック信号（ＣＬＫ）
に同期した速度検知信号(Ｖdown)として出力される。こ
のような速度検知信号(Ｖdown)は、遅延パス２３の信号
伝播が内部クロック信号の半サイクルよりも短い場合に
はハイレベルとなり、一方長い場合にはロウレベルとな
る。
【００１９】図３は図１に示す電圧制御回路３Ａ〜３Ｆ
の一構成例を示す図であり、図４は図３に示す電圧制御
回路３Ａ〜３Ｆのタイミングチャートである。図３に示
す電圧制御回路は、各機能ブロックＡ〜Ｆに共通に供給
される共通電源電圧ＶＤＤ＿ＩＮを、例えば（ＶＤＤ−
０．１Ｖ）、（ＶＤＤ−０．２Ｖ）、（ＶＤＤ−０．３
Ｖ）の３段階に低下させて、内部供給電源電圧ＶＤＤ＿
ＯＵＴとして対応する機能ブロックＡ〜Ｆに供給する。
図３において、図２に示す動作速度検知回路で得られた
速度検知信号（Ｖdown）は４サイクル分がラッチ回路３
１によりラッチされ、ラッチされた４サイクル分の速度
検知信号（４ビット）はデコード回路３２に与えられて
１６のデコード出力にデコードされて出力される。それ
ぞれのデコード出力の一部は、対応する論理和ゲート３
３を介して対応するラッチ回路３４でラッチされ，ラッ
チされたデコード出力は対応する転送制御ゲート３５を
介して電圧制御信号Ｔ５、Ｔ７、Ｔ９、Ｔ１０として対
応するスイッチＳ１〜Ｓ４に与えられるとともに、保持
回路３６により保持される。電圧制御のリセット信号と
なるＶreset （＝１）信号ならびにデコード回路３２の
出力（デコード入力＝0010）Ｔ４では、電圧制御信号Ｔ
５がハイレベルとなりスイッチＳ１がオン状態となり、
デコード回路３２の出力（デコード入力＝0001，0110）
Ｔ６では、電圧制御信号Ｔ７がハイレベルとなりスイッ
チＳ２がオン状態となり、デコード回路３２の出力（デ
コード入力＝0011，1110）Ｔ８では、電圧制御信号Ｔ９
がハイレベルとなりスイッチＳ３がオン状態となり、デ
コード回路３２の出力（デコード入力＝0111）Ｔ１０で
は、電圧制御信号Ｔ１１がハイレベルとなりスイッチＳ
４がオン状態となる。
の一構成例を示す図であり、図４は図３に示す電圧制御
回路３Ａ〜３Ｆのタイミングチャートである。図３に示
す電圧制御回路は、各機能ブロックＡ〜Ｆに共通に供給
される共通電源電圧ＶＤＤ＿ＩＮを、例えば（ＶＤＤ−
０．１Ｖ）、（ＶＤＤ−０．２Ｖ）、（ＶＤＤ−０．３
Ｖ）の３段階に低下させて、内部供給電源電圧ＶＤＤ＿
ＯＵＴとして対応する機能ブロックＡ〜Ｆに供給する。
図３において、図２に示す動作速度検知回路で得られた
速度検知信号（Ｖdown）は４サイクル分がラッチ回路３
１によりラッチされ、ラッチされた４サイクル分の速度
検知信号（４ビット）はデコード回路３２に与えられて
１６のデコード出力にデコードされて出力される。それ
ぞれのデコード出力の一部は、対応する論理和ゲート３
３を介して対応するラッチ回路３４でラッチされ，ラッ
チされたデコード出力は対応する転送制御ゲート３５を
介して電圧制御信号Ｔ５、Ｔ７、Ｔ９、Ｔ１０として対
応するスイッチＳ１〜Ｓ４に与えられるとともに、保持
回路３６により保持される。電圧制御のリセット信号と
なるＶreset （＝１）信号ならびにデコード回路３２の
出力（デコード入力＝0010）Ｔ４では、電圧制御信号Ｔ
５がハイレベルとなりスイッチＳ１がオン状態となり、
デコード回路３２の出力（デコード入力＝0001，0110）
Ｔ６では、電圧制御信号Ｔ７がハイレベルとなりスイッ
チＳ２がオン状態となり、デコード回路３２の出力（デ
コード入力＝0011，1110）Ｔ８では、電圧制御信号Ｔ９
がハイレベルとなりスイッチＳ３がオン状態となり、デ
コード回路３２の出力（デコード入力＝0111）Ｔ１０で
は、電圧制御信号Ｔ１１がハイレベルとなりスイッチＳ
４がオン状態となる。
【００２０】スイッチＳ１がオン状態になると、共通電
源電圧ＶＤＤ＿ＩＮがスイッチＳ１を介してＶＤＤ＿Ｏ
ＵＴとなり、スイッチＳ２がオン状態になると、共通電
源電圧ＶＤＤ＿ＩＮが抵抗Ｒ１により（ＶＤＤ−０．１
Ｖ）に降下されて（ＶＤＤ−０．１Ｖ）の電圧がスイッ
チＳ２を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
り、スイッチＳ３がオン状態になると、共通電源電圧Ｖ
ＤＤ＿ＩＮが２つの抵抗Ｒ１により（ＶＤＤ−０．２
Ｖ）に降下されて（ＶＤＤ−０．２Ｖ）の電圧がスイッ
チＳ３を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
り、スイッチＳ４がオン状態になると、共通電源電圧Ｖ
ＤＤ＿ＩＮが３つの抵抗Ｒ１により（ＶＤＤ−０．３
Ｖ）に降下されて（ＶＤＤ−０．３Ｖ）の電圧がスイッ
チＳ４を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
る。一方、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４のいずれか
がオン状態でない場合には、転送制御ゲート３５はオフ
して電圧制御信号Ｔ５、Ｔ７、Ｔ９、Ｔ１１は保持回路
３６によって保持されスイッチＳ１〜Ｓ４の状態は保持
される。なお、図３の構成では、共通電源電圧ＶＤＤ＿
ＩＮの降下は抵抗による分圧方式を用いているが、スイ
ッチＳ１〜Ｓ４により抵抗値を可変するようにしてもよ
い。
源電圧ＶＤＤ＿ＩＮがスイッチＳ１を介してＶＤＤ＿Ｏ
ＵＴとなり、スイッチＳ２がオン状態になると、共通電
源電圧ＶＤＤ＿ＩＮが抵抗Ｒ１により（ＶＤＤ−０．１
Ｖ）に降下されて（ＶＤＤ−０．１Ｖ）の電圧がスイッ
チＳ２を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
り、スイッチＳ３がオン状態になると、共通電源電圧Ｖ
ＤＤ＿ＩＮが２つの抵抗Ｒ１により（ＶＤＤ−０．２
Ｖ）に降下されて（ＶＤＤ−０．２Ｖ）の電圧がスイッ
チＳ３を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
り、スイッチＳ４がオン状態になると、共通電源電圧Ｖ
ＤＤ＿ＩＮが３つの抵抗Ｒ１により（ＶＤＤ−０．３
Ｖ）に降下されて（ＶＤＤ−０．３Ｖ）の電圧がスイッ
チＳ４を介して内部供給電源電圧ＶＤＤ＿ＯＵＴとな
る。一方、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４のいずれか
がオン状態でない場合には、転送制御ゲート３５はオフ
して電圧制御信号Ｔ５、Ｔ７、Ｔ９、Ｔ１１は保持回路
３６によって保持されスイッチＳ１〜Ｓ４の状態は保持
される。なお、図３の構成では、共通電源電圧ＶＤＤ＿
ＩＮの降下は抵抗による分圧方式を用いているが、スイ
ッチＳ１〜Ｓ４により抵抗値を可変するようにしてもよ
い。
【００２１】このような構成において、図２に示す遅延
パス２３の入力となる信号Ｔ１と出力となる信号Ｔ２の
関係が例えば図４に示すような場合の動作について図４
を参照して説明する。図４において、第１のステップと
して、信号Ｔ２が内部クロック信号（ＣＬＫ）の立下り
に間に合っているため、速度検知信号（Ｖdown）がハイ
レベルとなり、デコード出力は（0001）がハイレベルと
なるためスイッチＳ１がオフ状態、スイッチＳ２がオン
状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共通電
源電圧ＶＤＤ＿ＩＮが１段階降下して（ＶＤＤ−０．１
Ｖ）となる。次の第２のステップでは、電源電圧降下後
でも信号Ｔ２が内部クロック信号（ＣＬＫ）の立下りに
間に合っているため、速度検知信号（Ｖdown）がハイレ
ベルとなり、デコード出力は（0011）がハイレベルとな
るためスイッチＳ２がオフ状態、スイッチＳ３がオン状
態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共通電源
電圧ＶＤＤ＿ＩＮが更にもう１段階降下して（ＶＤＤ−
０．２Ｖ）となる。次の第３のステップでは、電源電圧
降下後でも信号Ｔ２が内部クロック信号（ＣＬＫ）の立
下りに間に合っているため、速度検知信号（Ｖdown）が
ハイレベルとなり、デコード出力は（0111）がハイレベ
ルとなるためスイッチＳ３がオフ状態、スイッチＳ４が
オン状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共
通電源電圧ＶＤＤ＿ＩＮが更にもう１段階降下して（Ｖ
ＤＤ−０．３Ｖ）となる。次の第４のステップでは、電
源電圧降下後に信号Ｔ２が内部クロック信号（ＣＬＫ）
の立下りに間に合わなくなり、速度検知信号（Ｖdown）
がロウレベルとなり、デコード出力は（1110）ハイレベ
ルとなるためスイッチＳ４がオフ状態、スイッチＳ３が
オン状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは１
段階上昇して（ＶＤＤ−０．２Ｖ）となる。速度検知の
サンプリング期間は内部クロック信号（ＣＬＫ）を４サ
イクルとしているため、以降は、速度検知信号（Ｖdow
n）は、ロウレベルの固定となり、デコード出力は、（1
100，1000，0000）が順次ハイレベルとなり、転送制御
ゲート３５がオフ状態となり、保持回路３６によりそれ
までの電圧制御信号Ｓ５、Ｓ７、Ｓ９、Ｓ１１が保持さ
れる。
パス２３の入力となる信号Ｔ１と出力となる信号Ｔ２の
関係が例えば図４に示すような場合の動作について図４
を参照して説明する。図４において、第１のステップと
して、信号Ｔ２が内部クロック信号（ＣＬＫ）の立下り
に間に合っているため、速度検知信号（Ｖdown）がハイ
レベルとなり、デコード出力は（0001）がハイレベルと
なるためスイッチＳ１がオフ状態、スイッチＳ２がオン
状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共通電
源電圧ＶＤＤ＿ＩＮが１段階降下して（ＶＤＤ−０．１
Ｖ）となる。次の第２のステップでは、電源電圧降下後
でも信号Ｔ２が内部クロック信号（ＣＬＫ）の立下りに
間に合っているため、速度検知信号（Ｖdown）がハイレ
ベルとなり、デコード出力は（0011）がハイレベルとな
るためスイッチＳ２がオフ状態、スイッチＳ３がオン状
態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共通電源
電圧ＶＤＤ＿ＩＮが更にもう１段階降下して（ＶＤＤ−
０．２Ｖ）となる。次の第３のステップでは、電源電圧
降下後でも信号Ｔ２が内部クロック信号（ＣＬＫ）の立
下りに間に合っているため、速度検知信号（Ｖdown）が
ハイレベルとなり、デコード出力は（0111）がハイレベ
ルとなるためスイッチＳ３がオフ状態、スイッチＳ４が
オン状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは共
通電源電圧ＶＤＤ＿ＩＮが更にもう１段階降下して（Ｖ
ＤＤ−０．３Ｖ）となる。次の第４のステップでは、電
源電圧降下後に信号Ｔ２が内部クロック信号（ＣＬＫ）
の立下りに間に合わなくなり、速度検知信号（Ｖdown）
がロウレベルとなり、デコード出力は（1110）ハイレベ
ルとなるためスイッチＳ４がオフ状態、スイッチＳ３が
オン状態となり、内部供給電源電圧ＶＤＤ＿ＯＵＴは１
段階上昇して（ＶＤＤ−０．２Ｖ）となる。速度検知の
サンプリング期間は内部クロック信号（ＣＬＫ）を４サ
イクルとしているため、以降は、速度検知信号（Ｖdow
n）は、ロウレベルの固定となり、デコード出力は、（1
100，1000，0000）が順次ハイレベルとなり、転送制御
ゲート３５がオフ状態となり、保持回路３６によりそれ
までの電圧制御信号Ｓ５、Ｓ７、Ｓ９、Ｓ１１が保持さ
れる。
【００２２】なお、上記実施形態の説明では、共通電源
電圧での最大動作速度が最も遅い機能ブロックを機能ブ
ロックＡとしたが、勿論他の機能ブロックＢ〜Ｆであっ
ても同様の効果を得ることができる。
電圧での最大動作速度が最も遅い機能ブロックを機能ブ
ロックＡとしたが、勿論他の機能ブロックＢ〜Ｆであっ
ても同様の効果を得ることができる。
【００２３】また、図１に示す構成では、動作速度検知
回路２Ａ〜２Ｆならびに電圧制御回路３Ａ〜３Ｆは各機
能ブロックＡ〜Ｆ内に設けられ、速度比較器１ＡＢ、１
ＢＣ、１ＣＤ、１ＤＥ、１ＥＦは、隣接する２つの機能
ブロックＡ〜Ｆにそれぞれ対応して設けられているが、
動作速度検知回路２Ａ〜２Ｆ、電圧制御回路３Ａ〜３Ｆ
ならびに速度比較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、
１ＥＦを各機能ブロックＡ〜Ｆに対してそれぞれ共通化
するようにしてもよい。この場合には、図１に示す実施
形態に比べて構成の小型化が図られる。一方、図１に示
す構成では、動作速度検知回路、電圧制御回路ならびに
速度比較器を各機能ブロックＡ〜Ｆに対してそれぞれ共
通化する構成に比べて、動作速度検知回路２Ａ〜２Ｆ、
電圧制御回路３Ａ〜３Ｆならびに速度比較器１ＡＢ、１
ＢＣ、１ＣＤ、１ＤＥ、１ＥＦは機能ブロックＡ〜Ｆ内
や隣接して配置されるので、配線等の引き回しが最小と
なり、動作速度の点で有利となる。
回路２Ａ〜２Ｆならびに電圧制御回路３Ａ〜３Ｆは各機
能ブロックＡ〜Ｆ内に設けられ、速度比較器１ＡＢ、１
ＢＣ、１ＣＤ、１ＤＥ、１ＥＦは、隣接する２つの機能
ブロックＡ〜Ｆにそれぞれ対応して設けられているが、
動作速度検知回路２Ａ〜２Ｆ、電圧制御回路３Ａ〜３Ｆ
ならびに速度比較器１ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、
１ＥＦを各機能ブロックＡ〜Ｆに対してそれぞれ共通化
するようにしてもよい。この場合には、図１に示す実施
形態に比べて構成の小型化が図られる。一方、図１に示
す構成では、動作速度検知回路、電圧制御回路ならびに
速度比較器を各機能ブロックＡ〜Ｆに対してそれぞれ共
通化する構成に比べて、動作速度検知回路２Ａ〜２Ｆ、
電圧制御回路３Ａ〜３Ｆならびに速度比較器１ＡＢ、１
ＢＣ、１ＣＤ、１ＤＥ、１ＥＦは機能ブロックＡ〜Ｆ内
や隣接して配置されるので、配線等の引き回しが最小と
なり、動作速度の点で有利となる。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、装置内のすべての機能ブロックの電源電圧を、最低
動作速度の任意の機能ブロックと同等の動作速度で動作
する電源電圧に降下させることにより、すべての機能ブ
ロックを共通の電源電圧で動作させる場合に比べて消費
電力の低減を実現することができる。
ば、装置内のすべての機能ブロックの電源電圧を、最低
動作速度の任意の機能ブロックと同等の動作速度で動作
する電源電圧に降下させることにより、すべての機能ブ
ロックを共通の電源電圧で動作させる場合に比べて消費
電力の低減を実現することができる。
【図１】この発明の一実施形態に係る半導体装置の構成
を示す図である。
を示す図である。
【図２】動作速度検知回路の構成を示す図である。
【図３】電圧制御回路の構成を示す図である。
【図４】図３に示す電圧制御回路のタイミングチャート
を示す図である。
を示す図である。
Ａ〜Ｆ 機能ブロック １ＡＢ、１ＢＣ、１ＣＤ、１ＤＥ、１ＥＦ 速度比較器 ２Ａ〜２Ｆ 動作速度検知回路 ３Ａ〜３Ｆ 電圧制御回路 ２１、２２、２５、２６、３３ 論理ゲート ２３ 遅延パス ２４ ラッチゲート ３１、３４ ラッチ回路 ３２ デコード回路 ３５ 転送制御ゲート ３６ 保持回路 Ｓ１〜Ｓ４ スイッチ Ｒ１ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野中 聡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B011 DB04 EA09 LL02 5F038 CD06 CD09 DF06 DF08 DF14 5J055 AX12 AX59 BX09 BX12 BX16 CX23 CX24 DX43 DX44 EX37 EZ10 EZ50 EZ56 FX17 FX21 FX38 GX01 GX02 5J056 AA05 BB17 CC04 DD00 FF01 FF07 GG08 GG14 KK01
Claims (2)
- 【請求項１】 動作電源電圧範囲内で供給される電源電
圧に応じて動作速度が変化する複数の機能ブロックと、 前記複数の機能ブロックのそれぞれに対応して設けら
れ、それぞれ対応した前記機能ブロックの動作速度を検
知する検知回路と、 前記複数の機能ブロックの内、２つの前記機能ブロック
のそれぞれに対応した前記検知回路が検知した動作速度
を比較し、動作速度の速い前記機能ブロックに電源電圧
の降下を指示する比較器と、 前記複数の機能ブロックのそれぞれに対応して設けら
れ、前記比較器から与えられる電源電圧降下の指示に基
づいて、それぞれ対応した前記機能ブロックに電源電圧
を供給する電圧制御回路とを有することを特徴とする半
導体装置。 - 【請求項２】 前記検知回路、前記比較器ならびに前記
電圧制御回路は、前記複数の機能ブロックに対して共通
化されてなることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094103A JP2002297271A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094103A JP2002297271A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002297271A true JP2002297271A (ja) | 2002-10-11 |
Family
ID=18948352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094103A Pending JP2002297271A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002297271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235223A (ja) * | 2004-02-20 | 2005-09-02 | Samsung Electronics Co Ltd | ダイナミック電圧スケーリングによる低消費電力集積回路装置 |
| JP2006518936A (ja) * | 2003-02-10 | 2006-08-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路の電力スイッチ回路サイズの調整および配置技法 |
| JP2008042763A (ja) * | 2006-08-09 | 2008-02-21 | Toshiba Corp | 半導体集積回路 |
| JP2010183339A (ja) * | 2009-02-05 | 2010-08-19 | Kawasaki Microelectronics Inc | 演算回路 |
-
2001
- 2001-03-28 JP JP2001094103A patent/JP2002297271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518936A (ja) * | 2003-02-10 | 2006-08-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路の電力スイッチ回路サイズの調整および配置技法 |
| JP2005235223A (ja) * | 2004-02-20 | 2005-09-02 | Samsung Electronics Co Ltd | ダイナミック電圧スケーリングによる低消費電力集積回路装置 |
| JP2008042763A (ja) * | 2006-08-09 | 2008-02-21 | Toshiba Corp | 半導体集積回路 |
| JP2010183339A (ja) * | 2009-02-05 | 2010-08-19 | Kawasaki Microelectronics Inc | 演算回路 |
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