JP2000067591A - 電圧発生回路及び電圧発生回路を備えた不揮発性半導体記憶装置並びにその電圧発生制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において、データの
読み出し、書き換え、消去等の各動作に必要な複数の電
圧の発生を簡単な回路構成で実現する。 【解決手段】 読み出し時には、ＶＣＣ（３ｖ）が選択
され、昇圧回路９０で昇圧される。この時、Ｎチャネル
トランジスタＴＬｉｍは導通制御され、昇圧電位はＶＣ
Ｃ（３ｖ）よりもしきい値電圧だけ高い電圧（５ｖ）に
制限され、停止中の電圧設定回路９４を経て出力電圧Ｖ
ＰＯとなる。書き込み時には、ＶＰＰ（５ｖ）が選択さ
れて昇圧回路９０で昇圧される。この時、トランジスタ
ＴＬｉｍは遮断制御され、昇圧電位はツェナーダイオー
ドＺＤ１で例えば９ｖに制限され、出力電圧ＶＰＯとな
る。消去時には、ＶＰＰ（５ｖ）が選択される。この
時、昇圧回路９０は停止制御されると共にトランジスタ
ＴＬｉｍは導通制御され、昇圧回路９０の出力電位ＶＰ
Ｘはしきい値電圧だけ低い電圧（２ｖ）になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧よりも高
い電位を発生する電圧発生回路の改良、及び、該電圧発
生回路を備えた不揮発性半導体記憶装置、並びにその不
揮発性半導体記憶装置の電圧発生制御方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、電源を切っ
ても記憶情報を保持できることから情報システムや通信
システムへの応用が広がっている。なかでも、フラッシ
ュＥＥＰＲＯＭはチップ全体又はブロック単位での消去
を行うことにより、メモリセルサイズを小さくして低コ
ストを実現したものであり、急速に需要が拡大してい
る。

【０００３】図１９は従来のフラッシュＥＥＰＲＯＭメ
モリセルの概略断面図を示すものである。図１９におい
て、メモリセルは、一導電型の半導体基板１９０の表面
に形成される反対導電型の高濃度不純物領域であるドレ
イン領域１９１及びソース領域１９２と、このドレイン
領域１９１とソース領域１９２との間に形成されるチャ
ネル領域１９３上にゲート絶縁膜１９４を介して形成さ
れるフローティングゲート１９５と、このフローティン
グゲート１９５上に層間絶縁膜１９６を介して形成され
るコントロールゲート１９７とにより構成されている。

【０００４】このような構造を有する不揮発性メモリセ
ルにおいては、フローティングゲート１９５に蓄積され
る電荷に応じてメモリセルのしきい値が変化する。フロ
ーティングゲート１９５への電子の注入及び引き抜きは
以下のようにして行われる。

【０００５】フローティングゲート１９５へ電子を注入
する動作を書き込みと呼び、フローティングゲート１９
５へ電子が注入されることにより、メモリセルのしきい
値は高くなる。フローティングゲート１９５から電子を
引き抜く動作は消去と呼ばれ、フローティングゲート１
９５から電子が引き抜かれることにより、メモリセルの
しきい値は低くなる。

【０００６】書き込み動作においては、ソース領域１９
２は接地電位とされ、ドレイン領域１９１には約５ｖ、
コントロールゲート１９７には約９ｖの高電圧が印加さ
れる。この電圧条件下においては、ドレイン領域１９１
近傍に高電界が発生し、ソース領域１９２からドレイン
領域１９１へ流れる電子が励起され、ホットエレクトロ
ンとなる。このホットエレクトロンは、コントロールゲ
ート１９７に印加された高電圧により生成される高電界
により加速され、ゲート絶縁膜１９４による電位障壁を
飛び超えて、フローティングゲート１９５に注入され
る。

【０００７】フローティングゲート１９５へ電子が注入
された状態では、メモリセルのしきい値が高くなり、メ
モリセルの特性は図２０に示す書き込み状態となる。

【０００８】消去動作においては、ドレイン領域１９１
をフローティング、コントロールゲート１９７を接地電
位とし、ソース領域１９２に約１２ｖの電圧を印加す
る。この電圧条件下においては、フローティングゲート
１９５とソース領域１９２との間のゲート絶縁膜１９４
に高電界が印加され、ファウラーノルドハイム型トンネ
ル電流が流れ、フローティングゲート１９５に蓄積され
た電子がソース領域１９２に引き抜かれる。

【０００９】フローティングゲート１９５から電子が引
き抜かれた状態では、メモリセルのしきい値は低くな
り、メモリセルの特性は図２０に示す消去状態となる。

【００１０】メモリセルに記憶されたデータの読み出し
動作においては、選択されたメモリセルのコントロール
ゲート１９７に電源電圧ＶＣＣの選択電位が与えられ、
ソース領域１９２は接地電位とされ、ドレイン領域１９
１には約１ｖの電位が与えられる。

【００１１】この電圧条件下においては、選択されたメ
モリセルが書き込み状態の場合には、メモリセルのソー
ス領域１９２とドレイン領域１９１とは非導通となる。
一方、選択されたメモリセルが消去状態の場合には、メ
モリセルのソース領域１９とドレイン領域１９１とは導
通となる。メモリセルに接続されるセンスアンプは、選
択されたメモリセルのソース領域１９２とドレイン領域
１９１との間に流れる電流を検出し、この電流を『Ｌ』
又は『Ｈ』の論理電圧レベルに変換した値を出力する。

【００１２】図２１は、従来のフラッシュＥＥＰＲＯＭ
の構成を示している。Ｍｏｏ〜Ｍｎｍは２重ゲート構造
を有するメモリセルであって、ワード線ＷＬ（０）〜Ｗ
Ｌ（ｎ）と、ビット線ＢＬ（０）〜ＢＬ（ｍ）の各々の
交点に配置されている。各メモリセルは、同一ビット列
において、ドレイン及びソースが向かい合うメモリセル
に対して対向するように配置され、対向するメモリセル
のドレイン及びソースは拡散層を共有するよう構成され
る。同一行のメモリセルの制御ゲートは共通に接続さ
れ、対応するワード線ＷＬ（０）〜ＷＬ（ｎ）に接続さ
れる。また、同一列のメモリセルのドレインは共通に接
続され、対応するビット線ＢＬ（０）〜ＢＬ（ｍ）に接
続される。同一行のメモリセルのソースは共通に接続さ
れ、ソース線ＳＬ（０）〜ＳＬ（ｋ）を介してソースス
イッチ２１０に接続されている。ローデコーダ２は、ロ
ーアドレスＲａ（０：ｉ）を受け取り、ワード線ＷＬ
（０）〜ＷＬ（ｎ）の何れか一本を選択する。カラムデ
コーダ３は、カラムアドレスＣａ（０：ｊ）を受け取
り、カラムスイッチ５に選択信号を与える。カラムスイ
ッチ５は、カラムデコーダ３からの選択信号を受け、ビ
ット線ＢＬ（０）〜ＢＬ（ｍ）を選択的にデータバスＤ
Ｂに接続する。データバスＤＢは読み出し／書き込み回
路８に接続されており、この読み出し／書き込み回路８
を介してデータ入出力ピンＤｉｏに対してデータを入出
力する。

【００１３】２１１は電源回路であり、各動作モードに
対応した電圧を生成し、その生成電圧ＶＰＲ、ＶＰＳを
ローデコーダ２及びソーススイッチ２１０に与えてい
る。図２２に電源回路２１１のブロック図を示してい
る。

【００１４】図２２において、２２０は昇圧回路、２２
１及び２２２は降圧回路、２２３及び２２４は選択回路
であり、読み出し動作においては電圧発生回路２２０と
降圧回路２２１及び２２２の動作は停止しており、選択
回路２２３及び２２４は電源電位ＶＣＣを選択し、ロー
デコーダ２及びソーススイッチ２１に与えている。書き
込み動作においては、昇圧回路２２０は電源電位ＶＣＣ
から１２ｖ程度の高電圧を発生する。降圧回路２２１は
昇圧回路２２０の出力である１２ｖから９ｖの生成し、
降圧回路２２２は降圧回路２２１の出力である９ｖから
７ｖを生成している。選択回路２２３は、書き込み動作
時には降圧回路２２１の出力を選択して、メモリセルの
ゲート電圧に必要となる９ｖをローデコーダ２に与え
る。書き込みベリファイ動作時には、降圧回路２２２の
出力を選択して、メモリセルのゲート電圧に必要となる
７ｖをローデコーダ２に与える。選択回路２２４は、書
き込み及び書き込みベリファイ動作時には接地電位をソ
ーススイッチ７に与えている。

【００１５】消去動作時においては、選択回路２２３は
電源電位ＶＣＣを選択してローデコーダ２に与え、選択
回路２２４は昇圧回路２２０の出力を選択して、メモリ
セルのソースに１２ｖを与える。

【００１６】

【発明が解決しようとする課題】このように、従来の電
圧発生回路を備えた不揮発性半導体記憶装置において
は、書き込み及び消去動作に必要となる１２ｖ程度の正
電位の高電圧の発生させるための昇圧回路、降圧回路及
び選択回路を備えており、複雑な回路を用い、回路規模
も増大していた。

【００１７】半導体微細化技術の進展に伴う動作電圧の
低下の下でも、高速な読み出し動作を実現するために
は、読み出し動作においても＋２〜３ｖのＶＣＣ電圧か
ら４〜５ｖ程度の正電圧を発生する必要が生じている。
更には、メモリセルサイズ縮小のために、消去動作にお
いてワード線に−８ｖ程度の負電圧、ソース線に５ｖ程
度の正電圧を印加するゲート負電圧消去を採用する場合
には、消去動作でのローデコーダ内トランジスタに印加
される最大電圧をブレークダウン電圧以下とするため
に、ローデコーダに与える電源電位をＶＣＣよりも低下
させる必要が生じる。このため、動作モードに応じて多
くの種類の電圧が必要となり、複数の電圧発生生成手段
を備えなくてはならなくなり、このため、回路が一層複
雑になると共に、回路規模も増大し、コストアップの要
因となる。

【００１８】本発明の目的は、複数の電位を発生し得る
簡易な電圧発生回路を提供すると共に、この電圧発生回
路を持つ安価な不揮発性半導体記憶装置、及びその電圧
発生制御方法を提供することにある。

【００１９】

【課題を解決するための手段】以上の目的を達成するた
め、請求項１記載の発明の電圧発生回路は、電源電圧よ
りも高い電位を発生する昇圧回路と、前記昇圧回路の昇
圧及び昇圧停止動作を制御する第１の制御手段と、前記
昇圧回路の昇圧電位を制限する第１の電圧制限手段と、
前記第１の電圧制限手段の動作及び非動作を制御する第
２の制御手段と、前記第１の電圧制限手段が前記第２の
制御手段により非動作状態とされるときに前記昇圧回路
の昇圧電位を制限する第２の電圧制限手段とを備えたこ
とを特徴とする。

【００２０】請求項２記載の発明は、前記請求項１記載
の電圧発生回路において、前記第１の電圧制限手段は、
前記昇圧回路が電源電圧よりも高い電位を発生する場合
にはその発生電位を制限し、前記昇圧回路が昇圧動作を
停止する場合には昇圧回路用電源よりも低い電位を発生
する回路であることを特徴とする。

【００２１】請求項３記載の発明は、前記請求項１又は
請求項２記載の電圧発生回路において、前記第１の電圧
制限手段は、昇圧回路用電源と前記昇圧回路の出力との
間に配置されたＮチャネルトランジスタより成ることを
特徴とする。

【００２２】請求項４記載の発明は、前記請求項１又は
請求項２記載の電圧発生回路において、前記第２の電圧
制限手段における制限電圧は、前記第１の電圧制限手段
における制限電圧よりも高いことを特徴とする。

【００２３】請求項５記載の発明は、前記請求項３記載
の電圧発生回路において、前記第２の制御手段は、前記
Ｎチャネルトランジスタのゲート電圧を制御する回路か
ら成ることを特徴とする。

【００２４】請求項６記載の発明は、前記請求項１記載
の電圧発生回路において、前記第２の電圧制限手段は、
前記昇圧回路の出力側と接地との間に配置されたツェナ
ーダイオードから成ることを特徴とする。

【００２５】請求項７記載の発明は、前記請求項１記載
の電圧発生回路において、前記第１の制御手段は、前記
昇圧回路への昇圧用クロックの供給を停止する回路から
成ることを特徴とする。

【００２６】請求項８記載の発明の電圧発生回路は、電
源電圧よりも高い電位を発生する昇圧回路と、前記昇圧
回路の昇圧及び昇圧停止動作を制御する第１の制御手段
と、前記昇圧回路の昇圧動作を行う第１及び第２の昇圧
クロックの何れか一方を選択して前記昇圧回路に与える
選択回路と、前記第１の昇圧クロックに基づく前記昇圧
回路の動作時において、前記昇圧回路の昇圧電位を制限
する第１の電圧制限手段と、前記第１の電圧制限手段の
動作及び非動作を制御する第２の制御手段と、前記第１
の電圧制限手段が前記第２の制御手段により非動作状態
とされるとき、前記第２の昇圧クロックを前記昇圧回路
に与えるように前記選択回路を制御する第３の制御手段
と、前記第２の昇圧クロックに基づく前記昇圧回路の動
作時において、前記昇圧回路の昇圧電位を制限する第２
の電圧制限手段とを備えたことを特徴とする。

【００２７】請求項９記載の発明は、前記請求項８記載
の電圧発生回路において、前記第１の電圧制限手段は、
前記昇圧回路が電源電圧よりも高い電位を発生する場合
にはその発生電位を制限し、前記昇圧回路が昇圧動作を
停止する場合には昇圧回路用電源よりも低い電位を発生
する回路であることを特徴とする。

【００２８】請求項１０記載の発明は、前記請求項８又
は請求項９記載の電圧発生回路において、前記第１の電
圧制限手段は、昇圧回路用電源と前記昇圧回路の出力と
の間に配置されたＮチャネルトランジスタより成ること
を特徴とする。

【００２９】請求項１１記載の発明は、前記請求項８又
は請求項９記載の電圧発生回路において、前記第２の電
圧制限手段における制限電圧は、前記第１の電圧制限手
段における制限電圧よりも高いことを特徴とする。

【００３０】請求項１２記載の発明は、前記請求項１０
記載の電圧発生回路において、前記第２の制御手段は、
前記Ｎチャネルトランジスタのゲート電圧を制御する回
路から成ることを特徴とする。

【００３１】請求項１３記載の発明は、前記請求項８記
載の電圧発生回路において、前記第２の電圧制限手段
は、前記昇圧回路の出力側と接地との間に配置されたツ
ェナーダイオードから成ることを特徴とする。

【００３２】請求項１４記載の発明は、前記請求項８記
載の電圧発生回路において、前記第１の制御手段は、前
記昇圧回路への昇圧用クロックの供給を停止する回路か
ら成ることを特徴とする。

【００３３】請求項１５記載の発明の電圧発生回路を備
えた不揮発性半導体記憶装置は、２重ゲート構造を有す
る複数のメモリセルと、前記複数のメモリセルのコント
ロールゲートが接続される複数のワード線と、前記複数
のメモリセルのドレインが接続される複数のビット線
と、前記複数のメモリセルのソースが接続される複数の
ソース線と、内部にワード線駆動部を有すると共に読み
出し及び書き込み動作時に前記複数のワード線に選択的
に正電圧を供給するローデコーダと、前記ローデコーダ
に与える電圧を発生する電圧発生回路とを備えた不揮発
性半導体記憶装置において、前記電圧発生回路は、前記
ローデコーダのワード線駆動部の電源電圧を、電源電圧
よりも高い電位に昇圧する昇圧回路と、前記昇圧回路の
昇圧及び昇圧停止動作を制御する第１の制御手段と、前
記昇圧回路の昇圧電位を制限する第１の電圧制限手段
と、前記第１の電圧制限手段の動作及び非動作を制御す
る第２の制御手段と、前記第１の電圧制限手段が前記第
２の制御手段により非動作状態とされるとき、前記昇圧
回路の昇圧電位を制限する第２の電圧制限手段と、読み
出し、書き込み及び消去の各動作モードに応じて、前記
第１及び第２の制御手段の動作を制御する信号を発生す
る第３の制御手段とを備えたことを特徴とする。

【００３４】請求項１６記載の発明は、前記請求項１５
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、第１の電源の電圧、及び、書き換え動作時に前
記第１の電源の電圧よりも高電圧とされる第２の電源の
電圧を受け、前記第１の電源及び前記第２の電源の何れ
か一方を選択して前記昇圧回路の電源電圧として与える
選択手段を備え、前記第３の制御手段は、前記選択手段
の動作をも制御することを特徴とする。

【００３５】請求項１７記載の発明は、前記請求項１５
又は請求項１６記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第１の電圧制限手段は、前
記昇圧回路が電源電圧よりも高い電位を発生する場合に
はその発生電位を制限し、前記昇圧回路が昇圧動作を停
止する場合には昇圧回路用電源よりも低い電位を発生す
る回路であることを特徴とする。

【００３６】請求項１８記載の発明は、前記請求項１
５、請求項１６又は請求項１７記載の電圧発生回路を備
えた不揮発性半導体記憶装置において、前記第１の電圧
制限手段は、昇圧回路用電源と前記昇圧回路の出力との
間に配置されたＮチャネルトランジスタより成ることを
特徴とする。

【００３７】請求項１９記載の発明は、前記請求項１
５、請求項１６又は請求項１７記載の電圧発生回路を備
えた不揮発性半導体記憶装置において、前記第２の電圧
制限手段における制限電圧は、前記第１の電圧制限手段
における制限電圧よりも高いことを特徴とする。

【００３８】請求項２０記載の発明は、前記請求項１８
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、前記第２の制御手段は、前記Ｎチャネルトラン
ジスタのゲート電圧を制御する回路から成ることを特徴
とする。

【００３９】請求項２１記載の発明は、前記請求項１５
又は請求項１６記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第２の電圧制限手段は、前
記昇圧回路の出力側と接地との間に配置されたツェナー
ダイオードから成ることを特徴とする。

【００４０】請求項２２記載の発明は、前記請求項１５
又は請求項１６記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第１の制御手段は、前記昇
圧回路への昇圧用クロックの供給を停止する回路から成
ることを特徴とする。

【００４１】請求項２３記載の発明は、前記請求項１５
又は請求項１６記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、第３の制御手段は、前記メモリ
セルからのデータの読み出し時には、前記昇圧回路及び
前記第１の電圧制限手段を動作させるように、前記第１
及び第２の制御手段を制御することを特徴とする。

【００４２】請求項２４記載の発明は、前記請求項１５
又は請求項１６記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、第３の制御手段は、前記メモリ
セルへのデータの書き込み時には、前記昇圧回路を動作
させると共に前記第１の電圧制限手段の動作を停止させ
るように、前記第１及び第２の制御手段を制御すること
を特徴とする。

【００４３】請求項２５記載の発明は、前記請求項１７
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、第３の制御手段は、前記メモリセルのデータの
消去時には、前記昇圧回路の動作を停止させると共に前
記第１の電圧制限手段を動作させるように、前記第１及
び第２の制御手段を制御することを特徴とする。

【００４４】請求項２６記載の発明の電圧発生回路を備
えた不揮発性半導体記憶装置は、２重ゲート構造を有す
る複数のメモリセルと、前記複数のメモリセルのコント
ロールゲートが接続された複数のワード線と、前記複数
のメモリセルのドレインが接続された複数のビット線
と、前記複数のメモリセルのソースが接続される複数の
ソース線と、内部にワード線駆動部を有すると共に読み
出し及び書き込み動作時に前記複数のワード線に選択的
に正電圧を供給するローデコーダと、前記ローデコーダ
に与える電圧を発生する電圧発生回路とを備えた不揮発
性半導体記憶装置において、前記電圧発生回路は、前記
ローデコーダのワード線駆動部の電源を、電源電圧より
も高い電位に昇圧する昇圧回路と、前記昇圧回路の昇圧
及び昇圧停止動作を制御する第１の制御手段と、前記昇
圧回路に印可して昇圧動作を行わせる昇圧クロックを発
生する昇圧クロック発生手段と、半導体記憶装置の動作
を制御するチップイネーブル信号及び前記昇圧クロック
発生手段の昇圧クロックの何れか一方を選択して前記昇
圧回路に与える選択手段と、前記チップイネーブル信号
に基づく前記昇圧回路の動作時に、前記昇圧回路の昇圧
電位を制限する第１の電圧制限手段と、前記第１の電圧
制限手段の動作及び非動作を制御する第２の制御手段
と、前記第１の電圧制限手段が前記第２の制御手段によ
り非動作状態とされるとき、前記昇圧クロック発生手段
の昇圧クロックを前記昇圧回路に与えるよう前記選択手
段を制限する第３の制御手段と、前記昇圧クロック発生
手段の昇圧クロックに基づく前記昇圧回路の動作時に、
前記昇圧回路の昇圧電位を制限する第２の電圧制限手段
と、読み出し、書き込み及び消去の各動作モードに応じ
て、前記選択手段、前記第１、第２及び第３の制御手段
の動作を制御する信号を発生する第４の制御手段とを備
えたことを特徴とする。

【００４５】請求項２７記載の発明は、前記請求項２６
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、第１の電源の電圧、及び、書き換え動作時に前
記第１の電源の電圧よりも高電圧とされる第２の電源の
電圧を受け、前記第１の電源及び前記第２の電源の何れ
か一方を選択して前記昇圧回路の電源電圧として与える
他の選択手段を備え、前記第４の制御手段は、前記他の
選択手段の動作をも制御する信号をも発生することを特
徴とする。

【００４６】請求項２８記載の発明は、前記請求項２６
又は請求項２７記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第１の電圧制限手段は、前
記昇圧回路が電源電圧よりも高い電位を発生する場合に
はその発生電位を制限し、前記昇圧回路が昇圧動作を停
止する場合には昇圧回路用電源よりも低い電位を発生す
る回路であることを特徴とする。

【００４７】請求項２９記載の発明は、前記請求項２
６、請求項２７又は請求項２８記載の電圧発生回路を備
えた不揮発性半導体記憶装置において、前記第１の電圧
制限手段は、昇圧回路用電源と前記昇圧回路の出力との
間に配置されたＮチャネルトランジスタより成ることを
特徴とする。

【００４８】請求項３０記載の発明は、前記請求項２
６、請求項２７又は請求項２８記載の電圧発生回路を備
えた不揮発性半導体記憶装置において、前記第２の電圧
制限手段における制限電圧は、前記第１の電圧制限手段
における制限電圧よりも高いことを特徴とする。

【００４９】請求項３１記載の発明は、前記請求項２９
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、前記第２の制御手段は、前記Ｎチャネルトラン
ジスタのゲート電圧を制御する回路から成ることを特徴
とする。

【００５０】請求項３２記載の発明は、前記請求項２６
又は請求項２７記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第２の電圧制限手段は、前
記昇圧回路の出力側と接地との間に配置されたツェナー
ダイオードから成ることを特徴とする。

【００５１】請求項３３記載の発明は、前記請求項２６
又は請求項２７記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、前記第１の制御手段は、前記昇
圧回路への昇圧用クロックの供給を停止する回路から成
ることを特徴とする。

【００５２】請求項３４記載の発明は、前記請求項２６
又は請求項２７記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、第４の制御手段は、前記メモリ
セルからのデータの読み出し時には、前記チップイネー
ブル信号に基いて前記昇圧回路の昇圧動作を行わせると
共に前記第１の電圧制限手段を動作させるように、前記
選択手段並びに前記第１及び第２の制御手段を制御する
ことを特徴とする。

【００５３】請求項３５記載の発明は、前記請求項２６
又は請求項２７記載の電圧発生回路を備えた不揮発性半
導体記憶装置において、第４の制御手段は、前記メモリ
セルへのデータの書き込み時には、前記昇圧クロック発
生手段の昇圧クロックに基いて前記昇圧回路の昇圧動作
を行わせると共に前記第１の電圧制限手段の動作を停止
させるように、前記第１、第２及び第３の制御手段を制
御することを特徴とする。

【００５４】請求項３６記載の発明は、前記請求項２８
記載の電圧発生回路を備えた不揮発性半導体記憶装置に
おいて、第４の制御手段は、前記メモリセルのデータの
消去時には、前記昇圧回路の動作を停止させると共に前
記第１の電圧制限手段を動作させるように、前記第１及
び第２の制御手段を制御することを特徴とする。

【００５５】請求項３７記載の発明の電圧発生回路を備
えた不揮発性半導体記憶装置の電圧発生制御方法は、２
重ゲート構造を有する複数のメモリセルと、前記複数の
メモリセルのコントロールゲートが接続される複数のワ
ード線と、前記複数のメモリセルのドレインが接続され
る複数のビット線と、前記複数のメモリセルのソースが
接続される複数のソース線と、内部にワード線駆動部を
有すると共に、読み出し及び書き込み動作時に前記複数
のワード線に選択的に正電圧を供給するローデコーダ
と、前記ローデコーダに与える電圧を発生する電圧発生
回路とを備え、前記電圧発生回路は、第１の電源の電
圧、及び、書き換え動作時に前記第１の電源の電圧より
も高電圧とされる第２の電源の電圧の何れか一方を選択
する選択手段と、前記ローデコーダのワード線駆動部の
電源を、電源電圧よりも高い電位に昇圧する昇圧回路
と、前記昇圧回路の昇圧電位を制限する第１の電圧制限
手段と、前記第１の電圧制限手段が前記第２の制御手段
により非動作状態とされるときに前記昇圧回路の昇圧電
位を制限する第２の電圧制限手段とを備えた不揮発性半
導体記憶装置において、前記メモリセルからのデータの
読み出し動作時に、前記第１の電源の電圧を選択して前
記昇圧回路に与え、その昇圧動作を行わせると共に、前
記第１の電圧制限手段により前記昇昇圧回路の昇圧出力
電位を制限し、前記メモリセルへのデータの書き込み動
作時に、前記第２の電源を選択し前記昇圧回路に与え、
その昇圧動作を行わせると共に、前記第１の電圧制限手
段の動作を停止させて、前記第２の電圧制限手段により
前記昇圧回路の昇圧出力電位を制限し、前記メモリセル
のデータの消去動作時に、前記第２の電源を選択して前
記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を
停止させることを特徴とする。

【００５６】請求項３８記載の発明は、前記請求項３７
記載の電圧発生回路を備えた不揮発性半導体記憶装置の
電圧発生制御方法において、前記書き込み動作時には、
前記第２の電圧制限手段により、前記昇圧回路の昇圧出
力電位を、前記第１の電圧制限手段が前記読み出し動作
時に前記昇圧回路の昇圧出力電位を制限する電位よりも
高い電位に制限することを特徴とする。

【００５７】請求項３９記載の発明の電圧発生回路を備
えた不揮発性半導体記憶装置の電圧発生制御方法は、２
重ゲート構造を有する複数のメモリセルと、前記複数の
メモリセルのコントロールゲートが接続される複数のワ
ード線と、前記複数のメモリセルのドレインが接続され
る複数のビット線と、前記複数のメモリセルのソースが
接続される複数のソース線と、内部にワード線駆動部を
有すると共に、読み出し及び書き込み動作時に前記複数
のワード線に選択的に正電圧を供給するローデコーダ
と、前記ローデコーダに与える電圧を発生する電圧発生
回路とを備え、前記電圧発生回路は、第１の電源の電
圧、及び、書き換え動作時に前記第１の電源の電圧より
も高電圧とされる第２の電源の電圧の何れか一方を選択
する選択手段と、前記ローデコーダのワード線駆動部の
電源を、電源電圧よりも高い電位に昇圧する昇圧回路
と、前記昇圧回路に印可して昇圧動作を行わせる昇圧ク
ロックを発生する昇圧クロック発生手段と、前記昇圧回
路の昇圧電位を制限する第１の電圧制限手段と、前記第
１の電圧制限手段が前記第２の制御手段により非動作状
態とされるときに前記昇圧回路の昇圧電位を制限する第
２の電圧制限手段とを備えた不揮発性半導体記憶装置に
おいて、前記メモリセルからのデータの読み出し動作時
に、前記第１の電源の電圧を選択して前記昇圧回路に動
作電源として与える一方、半導体記憶装置の動作を制御
するチップイネーブル信号を前記昇圧回路へ昇圧クロッ
クとして与えて、前記昇圧回路の昇圧動作を行わせると
共に、前記第１の電圧制限手段により前記昇圧回路の昇
圧出力電位を制限し、前記メモリセルへのデータの書き
込み動作時に、前記第２の電源を選択して前記昇圧回路
に動作電源として与える一方、前記昇圧クロック発生手
段の昇圧クロックを前記昇圧回路へ与えて、前記昇圧回
路の昇圧動作を行わせると共に、前記第１の電圧制限手
段の動作を停止させて、前記第２の電圧制限手段により
前記昇圧回路の昇圧出力電位を制限し、前記メモリセル
のデータの消去動作時に、前記第２の電源を選択して前
記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を
停止させることを特徴とする。

【００５８】請求項４０記載の発明は、前記請求項３９
記載の電圧発生回路を備えた不揮発性半導体記憶装置の
電圧発生制御方法において、前記書き込み動作時には、
前記第２の電圧制限手段により、前記昇圧回路の昇圧出
力電位を、前記第１の電圧制限手段が前記読み出し動作
時に前記昇圧回路の昇圧出力電位を制限する電位よりも
高い電位に制限することを特徴とする。

【００５９】前記構成とすることにより、本発明では、
電圧発生回路において、昇圧回路及び第１及び第２の電
圧制限手段とを用いて、複数の電圧を発生させることが
できるので、簡易な電圧発生回路を提供できると共に、
この電圧発生回路を備えた安価な不揮発性半導体記憶装
置を提供することができる。

【００６０】また、データの読み出し動作時には、使用
する電圧源の電圧よりも高い電圧を発生して、高電圧で
読み出し動作が可能である。しかも、読み出し動作を活
性化するチップイネーブル信号により、ローデコーダが
動作するタイミングでのみ昇圧動作を行い得るので、低
消費電力化が可能である。

【００６１】更に、書き込み動作時には、別途設ける発
振回路等の昇圧クロック発生手段を用いて、昇圧回路で
昇圧動作を行わせることができるので、書き込み動作に
必要となるメモリセルのコントロールゲート電圧を高速
に発生することを可能にできる。

【００６２】加えて、メモリセルのコントロールゲート
に負電圧を用いた消去動作時には、前記読み出し及び書
き込み動作に用いる昇圧回路と同一の回路でローデコー
ダに必要となる電源電圧よりも低い電位を発生すること
ができるので、トランジスタの必要耐圧を下げることが
可能になり、レイアウトサイズが小さくなる。

【００６３】

【発明の実施の形態】以下、本発明の実施の形態の不揮
発性半導体記憶装置を説明する。

【００６４】図１は、正電圧発生回路を搭載したフラッ
シュＥＥＰＲＯＭの一実施の形態の構成を示す。同図に
おいては、データ入出力ビット幅が８ビットの場合につ
いての例を示している。同図を基に、先ず、本実施の形
態のフラッシュＥＥＰＲＯＭの構成及び動作の概要につ
いて説明する。

【００６５】本フラッシュＥＥＰＲＯＭは、２つの外部
電源端子ＶＣＣ及びＶＰＰを備えている。これは、携帯
機器や情報機器においては、システムの低消費電力化を
図るために、使用する電源の低電圧化が進んできてお
り、従来から、一般的に用いられていた５ｖ電源を３ｖ
電源へ下げる取組が進んでいるが、システムに用いる部
品の全てが３ｖでの動作を実現できてはいないため、３
ｖ電源と５ｖ電源の両方を用いてシステムを構成するの
が現実である。従って、本フラッシュＥＥＰＲＯＭにお
いては、低消費電力化のために、外部電源端子ＶＣＣ及
びＶＰＰを共に３ｖのような低電圧で動作させて読み出
し動作を行い、頻度の少ない書き換え動作及び消去動作
においては、動作電流よりも書き換え時間の高速化が要
求される関係から、外部電源端子ＶＣＣを３ｖ、他の外
部電源端子ＶＰＰを５ｖのような電圧で動作させて、高
電圧で高速に書き換え動作を行う。また、消去動作にお
いては、コントロールゲートを負電位、ソース電位を正
電位とするファウラーノルドハイム型トンネル電流を用
いた、フローティングゲートからソースへ電荷を引き抜
く動作とすることにより、メモリセルのソース拡散領域
に印加される電圧を低く抑え、拡散領域を小さくして、
メモリセルサイズの縮小を図る。本実施の形態では、以
下に詳細に説明するように、正電圧発生回路を設け、こ
の正電圧発生回路により、メモリセルのコントロールゲ
ートへ与える電位を、読み出し動作においては外部電源
電圧ＶＣＣよりも高い電位とし、書き込み動作及び書き
込みベリファイ動作においては外部電源電圧ＶＰＰより
も高い電位とし、消去動作においては外部電源電圧ＶＣ
Ｃよりも低い電位とする正電圧を発生させる。

【００６６】図１に示すフラッシュＥＥＰＲＯＭは、デ
ータを記憶するためのメモリセルアレイ１を備えてお
り、このメモリセルアレイ１は図２に例示されるよう
に、２重ゲート構造のメモリセルトランジスタ（以下、
メモリセルと言う）Ｍ（０，０）〜Ｍ（ｎ，ｍ）が、ワ
ード線ＷＬ（０）〜ＷＬ（ｎ）とビット線ＢＬ（０）〜
ＢＬ（ｍ）との交点に、格子状に配置されている。同一
行のメモリセルのコントロールゲートは、対応するワー
ド線ＷＬ（０）〜ＷＬ（ｎ）に各々共通に接続され、同
一列のメモリセルのドレインはビット線ＢＬ（０）〜Ｂ
Ｌ（ｍ）に各々共通に接続されている。また、メモリセ
ルアレイ１の同一の列に配置される２個１組となるメモ
リセルの対向するソースは共通ソース拡散で形成されて
おり、対応するソース線ＳＬ（０）〜ＳＬ（ｊ）に各々
共通接続されている。

【００６７】ローデコーダ２、ソーススイッチ９及び消
去回路４は、フラッシュＥＥＰＲＯＭの動作モードに応
じてメモリセルアレイ１のワード線ＷＬ（０）〜ＷＬ
（ｎ）及びソース線ＳＬ（０）〜ＳＬ（ｊ）に対して必
要となる電位を供給する。

【００６８】メモリセルアレイ１のビット線ＢＬ（０）
〜ＢＬ（ｍ）は各々カラムスイッチ５に接続され、更に
指定される８本がこのカラムスイッチ５を介して選択的
にデータバスＤＢ（０）〜ＤＢ（７）に接続される。カ
ラムスイッチ５にはカラムデコーダ３から選択信号が供
給される。また、カラムデコーダ３にはカラムアドレス
ＣＡが供給され、このカラムアドレスＣＡをデコードし
て、対応するビット線の選択信号を出力する。カラムデ
コーダ３からのビット線選択信号により、８本のビット
線とデータバスＤＢ（０：７）とを選択的に接続する。

【００６９】データバスＤＢ（０：７）は、読み出し／
書き込み回路６に接続されており、この読み出し／書き
込み回路６は、データバスＤＢ（０：７）の各々に対応
して８個の書込み回路及び読み出し回路を備えている。
読み出し／書き込み回路６の８個の書込み回路は、フラ
ッシュＥＥＰＲＯＭの書き込みモードにおいて、対応す
るデータ入出力端子Ｄｉｏ（０：７）からＩ／Ｏバッフ
ァ７を介して入力される書き込みデータを基に所定の書
き込み信号を形成し、データバスＤＢ（０：７）を介し
てメモリセルアレイ１の選択された８本のビット線に書
込電位を与えることにより、選択された８個のメモリセ
ルにデータを書き込む。このとき、選択された８本のビ
ット線に与えられる書き込み信号は、書き込みを行うビ
ット線に対しては＋５ｖ、即ち電源電圧ＶＰＰとされ、
書き込みを行わないビット線に対しては接地電位とされ
る。

【００７０】一方、読み出し／書き込み回路６の８個の
読み出し回路は、フラッシュＥＥＰＲＯＭの読み出しモ
ードにおいて、メモリセルアレイ１の選択された８個の
メモリセルから８本のビット線及びデータバスＤＢ
（０：７）を介して出力された読み出し信号を増幅し、
Ｉ／Ｏバッファ７を介してデータ入出力端子Ｄｉｏ
（０：７）に出力する。このとき、読み出し回路は、メ
モリセルアレイ１の選択された８本のビット線に対して
＋１ｖのような電圧を与える。

【００７１】本実施の形態のフラッシュＥＥＰＲＯＭ
は、更に、上記各種の動作モードに応じて各種回路ブロ
ックの動作を制御するための制御信号を発生する制御回
路１０を備え、この制御回路（請求項１５及び請求項２
６の第３の制御手段）１０は、外部端子ＮＣＥ、ＮＯ
Ｅ、ＮＷＥ及びＮＥを介して供給されるモード制御信号
を基に、動作モードに応じて内部制御信号を発生する。

【００７２】以下に、本願発明のメモリセルアレイ１の
具体的動作を説明する。

【００７３】読み出しモード、書き込みモード、及び書
き込みベリファイモードにおけるメモリセルアレイ１の
ワード線ＷＬ（０）〜ＷＬ（ｎ）電位は、ローデコーダ
２により制御されており、ローデコーダ２にはローアド
レスＲＡが供給され、外部電源電圧ＶＣＣ及びＶＰＰを
基に内部電源ＶＰＯとしてＶＰ１、ＶＰ２、ＶＰ３又は
ＶＰ４の電位を形成する正電圧発生回路１１からの電源
が供給される。また、消去モードにおけるメモリセルア
レイ１のワード線ＷＬ（０）〜ＷＬ（ｎ）電位は消去回
路４により制御されており、消去回路４には外部電源電
圧ＶＰＰを基に内部電源電圧ＮＶＰを形成する負電圧発
生回路１２からの電源が供給される。

【００７４】尚、特に限定されないが、外部電源電圧Ｖ
ＣＣは＋３ｖ、外部電源電圧ＶＰＰは読み出しモードの
おいては＋３ｖ、書き込み及び消去モードにおいては＋
５ｖ、内部電源電圧ＶＰ１は＋５ｖ、ＶＰ４は＋２ｖの
ような比較的絶対値の小さな正電位とされ、電源電圧Ｖ
Ｐ２は＋９ｖ、ＶＰ３は＋７ｖのような比較的絶対電位
の大きな正電位とされ、内部電源電圧ＮＶＰは−８ｖの
ような比較的絶対電位の大きな負電位とされる。

【００７５】図３、図４、図５及び図６に、図２に示す
メモリセルアレイ１の読み出しモード、書き込みモー
ド、書き込みベリファイモード及び消去モードにおける
電圧関係を示す。図３、図４及び図５の読み出しモー
ド、書き込みモード及び書き込みベリファイモードにお
いて、選択されるワード線はＷＬ（０）としている。

【００７６】メモリセルアレイ１が読み出しモードとさ
れるとき、ローデコーダ２により、ローアドレスＲＡの
デコード結果として、選択されたワード線に外部電源電
圧ＶＣＣを基に正電圧発生回路１１により形成されるＶ
Ｐ１電位、即ち＋５ｖが出力され、他の非選択のワード
線の電位は接地電位とされる。消去回路４は制御回路１
０により発生される制御信号ＥＲＡＳＥにより制御さ
れ、全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対してオ
ープンとされる。また、ソーススイッチ９は制御信号Ｅ
ＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜
ＳＬ（ｊ）を接地電位とする。消去回路４は同様に制御
信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ
（０）〜ＳＬ（ｊ）に対してオープンとされる。

【００７７】メモリセルアレイ１が書き込みモードとさ
れるとき、ローデコーダ２によるローアドレスＲＡのデ
コード結果として、選択されたワード線に外部電源電圧
ＶＰＰを基に正電圧発生回路１１により形成されるＶＰ
２、即ち＋９ｖの電位が出力され、他の非選択のワード
線の電位は接地電位とされる。また、消去回路４は制御
回路１０により発生される制御信号ＥＲＡＳＥにより制
御され、全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対し
てオープンとされる。また、ソーススイッチ９は制御信
号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ
（０）〜ＳＬ（ｊ）を接地電位とする。消去回路４は同
様に制御信号ＥＲＡＳＥにより制御され、全てのソース
線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンとされる。
カラムデコーダ３によるカラムアドレスＣＡのデコード
結果を受けてカラムスイッチ５により選択されるビット
線には、書き込みを行うビット線に対しては＋５ｖのＶ
ＰＰ電源電圧が与えられ、書き込みを行わないビット線
には接地電位が与えられる。

【００７８】メモリセルアレイ１が書き込みベリファイ
モードとされるとき、ローデコーダ２によるローアドレ
スＲＡのデコード結果として、選択されたワード線に外
部電源電圧ＶＰＰを基に正電圧発生回路１１により形成
されるＶＰ３、即ち＋７ｖの電位が出力され、他の非選
択のワード線の電位は接地電位とされる。また、消去回
路４は制御回路１０により発生される制御信号ＥＲＡＳ
Ｅにより制御され、全てのワード線ＷＬ（０）〜ＷＬ
（ｎ）に対してオープンとされる。また、ソーススイッ
チ９は制御信号ＥＲＡＳＥにより制御され、全てのソー
ス線ＳＬ（０）〜ＳＬ（ｊ）を接地電位とする。消去回
路４は同様に制御信号ＥＲＡＳＥにより制御され、全て
のソース線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンと
される。カラムデコーダ３によるカラムアドレスＣＡの
デコード結果を受けてカラムスイッチ５により選択され
るビット線には、書き込みを行うビットに対しては＋５
ｖのＶＰＰ電源電圧が与えられ、書き込みを行わないビ
ット線には接地電位が与えられる。

【００７９】メモリセルアレイ１が消去モードとされる
とき、制御回路１０により発生される制御信号ＥＲＡＳ
Ｅを受けて、ローデコーダ２の出力はＷＬ（０）〜ＷＬ
（ｎ）に対してオープンとされる。同様に、ソーススイ
ッチ９の出力は全てのソース線ＳＬ（０）〜ＳＬ（ｊ）
に対してオープンとする。カラムデコーダ４及びカラム
スイッチ５は全てのビット線を非選択としており、全て
のビット線はオープンとされる。消去回路４は全てのワ
ード線ＷＬ（０）〜ＷＬ（ｎ）に対して外部電源電圧Ｖ
ＰＰを基に負電圧発生回路１２により形成されるＮＶ
Ｐ、即ち−８ｖを与えると共に、全てのソース線ＳＬ
（０）〜ＳＬ（ｊ）に対して外部電源電圧ＶＰＰ、即ち
５ｖを与える。

【００８０】本実施の形態においては、消去動作におい
て、全てのメモリセルを一括消去としているが、指定さ
れたメモリセルをブロック単位で消去するブロック消去
においては、アドレス信号を受けて、消去するブロック
を指定し、部分的に消去する動作を実現すればよい。

【００８１】図３ないし図６に示す各モードでの電圧条
件を実現するためのローデコーダ２、ソーススイッチ９
及び消去回路４の具体的回路例を図７及び図８に示す。

【００８２】図７にロウデコーダ２及びソーススイッチ
９の具体的回路例を示している。ロウデコーダ２は、図
７に示す回路をワード線ＷＬ（０）〜ＷＬ（ｎ）の本数
と同数備えた構成となっており、ローアドレスＲＡを受
け、メモリセルトランジスタのコントロールゲートに接
続されるワード線ＷＬ（０）〜ＷＬ（ｎ）を駆動する信
号を出力する。７０は、ローアドレスＲＡが入力され、
このアドレス信号の組み合わせの中の一つをデコードし
た信号を出力するデコード回路であり、外部電源電圧Ｖ
ＣＣの電源で動作する。ＰチャネルトランジスタＴＰ１
及びＴＰ２、ＮチャネルトランジスタＴＮ１及びＴＮ２
とインバータ７１によりレベルシフト回路７５を構成し
ており、デコード回路７０の出力信号である外部電源電
圧ＶＣＣの振幅レベルを、ローデコーダ２の出力部に用
いられる内部電源電圧ＶＰＯのレベルに変換し、Ｐチャ
ネルトランジスタＴＰ３及びＮチャネルトランジスタＴ
Ｎ３で構成されるワード線駆動バッファ（ワード線駆動
部）７６に供給する。ＴＤＰはＰチャネルデプレッショ
ントランジスタであり、消去動作時でのワード線への負
電圧印加を可能とするために、ワード線駆動バッファを
構成するＰチャネルトランジスタＴＰ３とＮチャネルト
ランジスタＴＮ３の間に挿入している。

【００８３】読み出しモード、書き込みモード、書き込
みベリファイモードでの動作時においては、Ｐチャネル
デプレッショントランジスタＴＤＰは導通状態となるよ
うゲート電位ＶＰＤは接地電位とされる。消去動作時に
は消去回路４からのワード線への負電圧印加を可能とす
るため、ゲート電位ＶＰＤには外部電源電圧ＶＰＰ、即
ち５ｖを印加し、遮断状態とする。

【００８４】ソーススイッチ９はＮチャネルトランジス
タＴＮ４で構成されており、ＥＲＡＳＥ信号をインバー
タ７２で反転した信号により制御され、消去動作時には
消去回路４からのソース線への外部ＶＰＰ電源電圧（５
ｖ）の印加を可能とするため遮断状態とし、消去以外の
動作においてはソース線を接地するよう導通状態とす
る。

【００８５】読み出し動作においては、正電圧発生回路
１１により発生される内部電源電圧ＶＰＯは、外部電源
電ＶＣＣを基に発生されるＶＰ１電位、即ち５ｖとされ
ており、図７に示す回路構成例によれば、読み出し動作
においては図３に示すように、指定されたワード線のみ
をＶＰ１電位とし、その他の非選択ワード線電位を接地
電位とすることができる。

【００８６】書き込み及び書き込みベリファイ動作にお
いては、読み出しと同様の動作を行い、ローデコーダ２
の出力部に与えられる内部電源電圧ＶＰＯをＶＰ２、即
ち９ｖ及びＶＰ３、即ち７ｖとすることにより、選択さ
れたワード線のみ９ｖ又は７ｖとし、非選択のワード線
を接地電位とすると共に、ソース線を接地電位とするこ
とができる。

【００８７】図８に消去回路４の具体的回路例を示す。
消去回路４はワード線ＷＬ（０）〜ＷＬ（ｎ）に接続さ
れたトライステートバッファ８０（０）〜８０（ｎ）及
びソース線ＳＬ（０）〜ＳＬ（ｊ）に接続されたトライ
ステートバッファ８１（０）〜８１（ｊ）を消去信号Ｅ
ＲＡＳＥにより制御する構成であり、トライステートバ
ッファ８０（０）〜８０（ｎ）の入力には負電圧発生回
路１２の出力電位であるＮＶＰが接続され，トライステ
ートバッファ８１（０）〜８１（ｊ）の入力には外部電
源電圧ＶＰＰが接続されている。

【００８８】図８に示す回路構成例によれば、読み出し
及び書き込み動作においては、消去信号ＥＲＡＳＥが
『Ｌ』電位であり、トライステートバッファ８０（０）
〜８０（ｎ）及び８１（０）〜８１（ｊ）は全てオープ
ン出力状態とされ、ワード線ＷＬ（０）〜ＷＬ（ｎ）及
びソース線ＳＬ（０）〜ＳＬ（ｊ）を全てオープンとし
ている。

【００８９】消去動作においては、消去信号ＥＲＡＳＥ
が『Ｈ』電位とされることにより、トライステートバッ
ファ８０及び８１が動作状態となり、ワード線ＷＬ
（０）〜ＷＬ（ｎ）に対して負電圧発生回路１２の出力
電位であるＮＶＰ（−８ｖ）を、ソース線ＳＬ（０）〜
ＳＬ（ｊ）に対して消去回路４に与えられる外部電源電
圧ＶＰＰ（５ｖ）を供給する。

【００９０】このように、図７及び図８に示すローデコ
ーダ２、ソーススイッチ９、及び消去回路４によって、
図３、図４、図５及び図６に示す読み出し、書き込み、
書き込みベリファイ、及び消去動作での、メモリアレイ
のワード線及びソース線電位を設定することができる。

【００９１】以上述べてきたように、読み出し動作時に
おける低電圧動作の実現及び、メモリセルサイズ縮小の
ための負電圧を用いた消去方式を採用することにより、
各動作モードにおける発生電位の種類が大幅に増えるこ
とになる。

【００９２】ここで、消去動作におけるローデコーダ２
に与えるＶＰＯについて説明する。消去動作においては
ワード線ＷＬ（０）〜ＷＬ（ｎ）には−８ｖが消去回路
４から与えられる。従って、図７に示すロデコーダ２の
ワード線駆動バッファ７６を構成するＰチャネルトラン
ジスタＴＰ３及びＰチャネルデプレッショントランジス
タＴＤＰの必要耐圧を極力下げるためにＶＰＯを２ｖ程
度としている。これによって必要耐圧を１０ｖとするこ
とができる。

【００９３】図９は図３〜図６に示した各種動作モード
に必要となる電圧のうち、消去動作における負電圧ＮＶ
Ｐを除く正電圧を発生するための正電圧発生回路（本願
発明の電圧発生回路）１１のブロック構成を示す。

【００９４】同図において、９０はクロックＣＬＫを受
けて昇圧を行うブートストラップ方式の昇圧回路であ
り、具体回路例を図１０に示している。昇圧回路９０は
相補型の回路構成となっており、ポンピング容量Ｃ１、
Ｃ２には、各々、ＮＡＮＤゲート１００及びインバータ
１０２を介した昇圧用クロックＣＬＫと、ＮＡＮＤゲー
ト１００、インバータ１０１及びインバータ１０３を介
した昇圧用クロックＣＬＫの反転信号が与えられる。ク
ロックＣＬＫの立上がりを受けて容量Ｃ１によりポンピ
ングアップされた電荷はトランジスタＴ１を介して昇圧
出力端子ＶＰＸへ出力される。このとき、トランジスタ
Ｔ１のゲート電圧はトランジスタＴ９及び容量Ｃ３を介
してポンピングアップされ、容量Ｃ１によりポンピング
アップされた電荷を効率良く昇圧出力端子ＶＰＸに伝え
ている。トランジスタＴ５はトランジスタＴ１のゲート
電圧を充分高く設定するために用いられる。このとき、
容量Ｃ２が接続されたノードＢはトランジスタＴ４によ
り電源電圧ＶＰＳの電位とされていると共に、トランジ
スタＴ１２が導通状態にあり、トランジスタＴ２を遮断
状態としている。クロックＣＬＫの立下がりにおいて
は、容量Ｃ２によりポンピングアップされた電荷はトラ
ンジスタＴ２を介して昇圧出力端子ＶＰＸへ出力され
る。このとき、トランジスタＴ２のゲート電圧はトラン
ジスタＴ１０及び容量Ｃ４を介してポンピングアップさ
れ、容量Ｃ２によりポンピングアップされた電荷を効率
良く昇圧出力端子ＶＰＸに伝えている。トランジスタＴ
６はトランジスタＴ２のゲート電圧を充分高く設定する
ために用いられる。このとき、容量Ｃ１が接続されたノ
ードＡはトランジスタＴ３により電源電圧ＶＰＳの電位
とされていると共に、トランジスタＴ１１が導通状態に
あり、トランジスタＴ１を遮断状態としている。トラン
ジスタＴ７及びＴ８は、電源投入時にノードＡ及びＢを
昇圧出力端子ＶＰＸに設定するためのものである。図１
０に示した相補型のブートストラップ方式の昇圧回路９
０により効率の良い昇圧を実現している。

【００９５】１００及び１０４は昇圧用クロックを制御
するためのＮＡＮＤゲート及びインバータであり、消去
動作時にはＥＲＡＳＥ信号により、前記ＮＡＮＤゲート
１００からのクロックＣＬＫの昇圧回路９０への供給を
停止する。以上の構成により、前記昇圧回路９０の昇圧
又は昇圧停止動作を制御する第１の制御手段２５０を構
成する。

【００９６】図９において、９１は昇圧回路９０の電源
電圧ＶＰＳを切り換える電源切り換え回路であり、具体
回路例を図１１に示している。この電源切り換え回路
（請求項１６の選択手段及び請求項２７の他の選択手
段）９１は、昇圧用電源選択信号ＰＣＮＴ、及びこの昇
圧用電源選択信号ＰＣＮＴをインバータ１１０により反
転した信号によってＰチャンネルトランジスタ１１３及
び１１４を用いて外部電源電圧ＶＣＣ又はＶＰＰの何れ
か一方を選択して昇圧回路用の電源電圧ＶＰＳを出力し
ている。１１１及び１１２は外部電源電圧ＶＣＣの信号
レベルである昇圧用電源選択信号ＰＣＮＴ及びこの昇圧
用電源選択信号ＰＣＮＴをインバータ１１０により反転
した信号を、各々、外部電源電圧ＶＰＰの信号レベルに
変換するレベルシフト回路である。

【００９７】図９における９２はクロック切り換え回路
であり、具体回路例を図１２に示している。クロック切
り換え回路９２は発振回路（昇圧クロック発生手段）１
２０を備えており、昇圧回路９０が昇圧動作を行う場合
に、書き込み及び書き込みベリファイ動作を示す制御信
号ＰＧＭにより、チップイネーブル信号（第１の昇圧ク
ロック）ＮＣＥ及び前記発振回路１２０の出力（第２の
昇圧クロック）の何れか一方を選択回路（請求項８及び
請求項２６の選択回路）１２１で選択して、前記昇圧回
路９０のクロックＣＬＫとして与える。この選択回路１
２１は、書き込み及び書き込みベリファイ動作時には、
前記制御信号ＰＧＭを受けて、発振回路１２０の出力を
選択し、昇圧（ポンピング）用クロックＣＬＫとして前
記昇圧回路９０に出力する一方、読み出し及び消去ベリ
ファイ動作においては、チップイネーブル信号ＮＣＥを
選択し、ポンピング用クロックＣＬＫとして昇圧回路９
０に出力する。この選択回路１２１は一般的な回路であ
るので、その詳細な説明は省略する。

【００９８】前記制御信号ＰＧＭの選択回路１２１への
出力により、書き込み及び書き込みベリファイ動作時
（即ち、後述するＮチャネルトランジスタＴＬｉｍの遮
断時）に、発振回路１２０の出力を昇圧回路９０に与え
るよう選択回路１２１を制御する請求項８及び請求項２
６の第３の制御手段（請求項８及び請求項２６の第３の
制御手段）２５２を構成する。

【００９９】フラッシュＥＥＰＲＯＭはチップイネーブ
ル信号ＮＣＥを基に各種動作を行い、チップイネーブル
信号ＮＣＥが”Ｌ”レベルとなることにより、各回路が
活性化され各種動作が開始される。図１３にクロック切
り換え回路９２の動作波形を示す。読み出し及び消去ベ
リファイ動作においては、アドレス信号Ａｄｄと共にチ
ップイネーブル信号ＮＣＥが”Ｌ”レベルとされ、任意
のアドレスのデータを読み出す。この動作において、チ
ップイネーブル信号ＮＣＥをポンピング用クロックＣＬ
Ｋとして昇圧回路９０へ与えることにより、昇圧回路９
０内の容量をポンピングアップする。このような動作と
することにより、ローデコーダ２が任意のワード線を選
択するために必要な動作電流のみを供給する。チップイ
ネーブル信号ＮＣＥの立上がり及び立下がりエッジのみ
でポンピング動作が行われるので、チップイネーブル信
号ＮＣＥの”Ｌ”レベル期間が長く活性化状態が長い場
合や、”Ｈ”レベルでの非活性化状態においては昇圧回
路９０のポンピング動作は行われない。このような回路
構成とすることにより、特に低消費電力化が要望される
読み出し動作において、昇圧回路９０の動作電流を低減
している。

【０１００】書き込み及び書き込みベリファイ動作にお
いては、発振回路１２０の出力信号により昇圧回路９０
のポンピング動作を行っている。これは、読み出し又は
消去動作にひき続いて書き込み及び書き込みベリファイ
動作が行われる場合に、読み出し又は消去動作での内部
電源電圧ＶＰ１（＋５ｖ）及びＶＰ４（＋２ｖ）から書
き込み及び書き込みベリファイ動作に必要となるＶＰ２
（＋９ｖ）及びＶＰ３（＋７ｖ）に昇圧出力電圧を上げ
るためには、昇圧回路９０のポンピング動作を複数回繰
り返す必要があるためである。このような場合において
も、発振回路の出力を用いて昇圧回路９０を動作させる
ことにより、書き込み及び書き込みベリファイ動作にお
いて必要となる高電圧を短期間に発生することが可能と
なっている。

【０１０１】また、図９において、ＴＬｉｍは昇圧回路
９０の昇圧出力ＶＰＸをリミットするためのＮチャネル
トランジスタ（第１の電圧制限手段）であり、リミット
制御信号ＣＬＩＭにより導通又は遮断が制御される。９
３は外部電源電圧ＶＣＣの信号レベルであるリミット制
御信号ＣＬＩＭを昇圧回路９０の出力電圧ＶＰＸの信号
レベルに変換するレベルシフト回路である。リミット制
御信号ＣＬＩＭを用いた制御によりＮチャネルトランジ
スタＴＬｉｍが導通状態にある場合には、昇圧回路９０
の出力電圧ＶＰＸは、昇圧回路用電源電圧ＶＰＳに対し
てＮチャネルトランジスタＴＬｉｍのしきい値電圧Ｖｔ
以上になると、昇圧回路９０の出力電圧ＶＰＳの点に対
して電流が流れることになる。従って、昇圧回路９０の
出力電圧ＶＰＸは、昇圧回路用電源電圧ＶＰＳにＮチャ
ネルトランジスタＴＬｉｍのしきい値電圧Ｖｔを加えた
電位でリミットされることになる。

【０１０２】一方、リミット制御信号ＣＬＩＭを用いた
制御によりトランジスタＴＬｉｍが遮断状態にある場合
には、昇圧回路９０の出力電圧ＶＰＸのトランジスタＴ
Ｌｉｍによるリミット動作は停止される。この場合、昇
圧回路９０の出力電圧ＶＰＸはツェナーダイオード（第
２の電圧制限手段）ＺＤ１によりリミットされる。ツェ
ナーダイオードＺＤ１の耐圧は、書き込み動作に必要さ
れる＋９ｖに設定されている。即ち、前記ツェナーダイ
オードＺＤ１は、前記ＮチャネルトランジスタＴＬｉｍ
が昇圧回路９０の昇圧出力電位を制限する電位（＋５
ｖ）よりも高い電位（＋９ｖ）に、前記昇圧回路９０の
昇圧出力電位を制限する。

【０１０３】前記リミット制御信号ＣＬＩＭ及びレベル
シフト回路ＬＳにより、前記Ｎチャネルトランジスタ
（第１の電圧制限手段）ＴＬｉｍのゲート電圧を制御し
て、このＮチャネルトランジスタＴＬｉｍの動作及び非
動作を制御する第２の制御手段２５１を構成する。

【０１０４】９４は書き込みベリファイ電圧設定回路で
あり、書き込み動作においてツェナーダイオードＺＤ１
で設定される昇圧回路９０の出力電圧ＶＰＸである＋９
ｖから書き込みベリファイ動作時に必要とされる＋７ｖ
を設定するためのものであり、具体的回路例を図１４に
示す。書き込みベリファイ動作においては、昇圧回路９
０の出力電圧ＶＰＸはツェナーダイオードＺＤ１により
＋９ｖに設定されており、この電圧をＰチャネルトラン
ジスタ１４３及びＮチャネルトランジスタ１４２で分割
した＋７ｖの電位が差動アンプ１４０の＋入力端子に接
続されている。差動アンプ１４０の−入力端子には差動
アンプの出力ＶＰＯが接続されており、この出力ＶＰＯ
は全て−入力端子に帰還され、差動アンプ１４０は利
得”１”のアンプとしての動作を行うことになる。従っ
て、差動アンプ１４０の出力ＶＰＯには、昇圧回路９０
の出力電圧ＶＰＸをＰチャネルトランジスタ１４３及び
Ｎチャネルトランジスタ１４２で分割した＋７ｖの電位
が出力されることになる。書き込みベリファイ以外の各
動作（読み出し、書き込み、消去及び消去ベリファイ動
作）時には、書き込みベリファイ動作状態を示す制御信
号ＰＶＦＹ信号により、Ｐチャネルトランジスタ１４３
及びＮチャネルトランジスタ１４２は遮断状態とされ、
差動アンプ１４０の動作は停止されると共に、Ｐチャネ
ルトランジスタ１４４が導通状態に設定される。従っ
て、読み出し、書き込み、消去及び消去ベリファイ動作
においては、昇圧回路９０の出力電圧ＶＰＸがそのまま
ベリファイ電圧設定回路９４の出力ＶＰＯとして出力さ
れる。このような回路構成とすることにより、特に低消
費電力が要望される読み出し動作においては、Ｐチャネ
ルトランジスタ１４３、Ｎチャネルトランジスタ１４２
及び差動アンプ１４０の動作は停止されており、動作電
流の低減を図っている。

【０１０５】これまで述べてきたような正電圧発生回路
１１とすることにより、その入出力特性は各動作モード
において図１５に示すようになる。図１５は、各動作モ
ードにおける電源切り換え回路９１の出力である昇圧回
路９０の昇圧動作電源ＶＰＳに対する正電圧発生回路１
１の出力ＶＰＯの値を示している。直線（ｂ）はＶＰＯ
＝ＶＰＳとなる傾き”１”の直線を示している。（ｃ）
は読み出し及び消去ベリファイ動作での正電圧発生回路
１１の出力ＶＰＯの値を示すものであり、昇圧動作電源
ＶＰＳとしては電源切り換え回路９１により外部電源電
圧ＶＣＣが選択されており、ＮチャネルトランジスタＴ
Ｌｉｍにより昇圧回路９０の出力電圧ＶＰＸがリミット
され、ＶＣＣ＝３ｖ時にＶＰＯ＝５ｖとなるような特性
となる。（ｅ）は書き込み動作での正電圧発生回路１１
の出力ＶＰＯの値を示すものであり、昇圧動作電源ＶＰ
Ｓとしては電源切り換え回路９１により外部電源電圧Ｖ
ＰＰが選択されており、ツェナーダイオードＺＤ１によ
り昇圧回路９０の出力電圧ＶＰＸがリミットされ、ＶＰ
Ｐ＝５ｖ時にＶＰＯ＝９ｖとなるような特性となる。
（ｄ）は書き込みベリファイ動作での正電圧発生回路１
１の出力ＶＰＯの値を示すものであり、書き込み動作時
と同一となる昇圧回路９０の出力電圧ＶＰＸを書き込み
ベリファイ電圧設定回路９４により電圧設定し、ＶＰＰ
＝５ｖ時にＶＰＯ＝７ｖとなるような特性となる。
（ａ）は消去動作での正電圧発生回路１１の出力ＶＰＯ
の値を示すものであり、昇圧回路９０の動作が停止され
ることにより、昇圧回路９０の出力電圧ＶＰＸは昇圧動
作電源ＶＰＳからＮチャネルトランジスタＴＬｉｍのし
きい値電圧分下がった電圧となり、ＶＰＰ＝５ｖ時にＶ
ＰＯ＝２ｖとなるような特性となる。

【０１０６】図１６は、本発明における正電圧発生回路
１１を備えたフラッシュＥＥＰＲＯＭの書き換えフロー
における正電圧発生回路１１の制御方式を示している。
書き換えフローにおいては、先ず、消去に先だった全て
のメモリセルに対する”０”データ書き込み（Ａｌｌ”
０”書き込み）を行い、全てのメモリセルのしきい値を
高い値に揃える。”０”データ書き込み動作において
は、電源切り換え回路９１により昇圧回路用電源ＶＰＳ
を外部電源電圧ＶＰＰ（５ｖ）とし、クロック切り換え
回路９２により昇圧用クロックＣＬＫを発振回路１２０
の出力とする。また、ＮチャネルトランジスタＴＬｉｍ
を遮断状態とし、昇圧回路９０の出力電位をツェナーダ
イオードＺＤ１によりリミットする。更には、書き込み
ベリファイ電圧設定回路９４の動作を停止し、昇圧回路
９０の出力ＶＰＸを正電圧発生回路１１の出力ＶＰＯと
することにより、９ｖの電圧出力を生成する。

【０１０７】メモリセルに対する”０”データ書き込み
動作を行った後には、書き込みベリファイ動作によ
り、”０”データが正しく書き込まれていることを確認
する。書き込みベリファイ動作においては、書き込み動
作と同様の制御により昇圧回路９０を動作させ、昇圧回
路９０の出力として９ｖの電圧出力を生成する。同時
に、書き込みベリファイ電圧設定回路９４を動作状態と
し、昇圧回路９０の出力ＶＰＺ（８．５ｖ）を基に７ｖ
を生成して正電圧発生回路１１の出力電圧ＶＰＯを得
る。

【０１０８】全てのメモリセルに対する”０”データの
書き込みが完了した後に、消去動作を行い、メモリセル
のしきい値を低い値に設定する。消去動作においては、
電源切り換え回路９１により昇圧回路用電源ＶＰＳを外
部電源電圧ＶＰＰ（５ｖ）とし、昇圧回路９０の動作を
停止する。また、ＮチャネルトランジスタＴＬｉｍを導
通状態とし、昇圧回路９０の出力電圧ＶＰＸとして昇圧
回路用電源ＶＰＳ（５ｖ）からＮチャネルトランジスタ
ＴＬｉｍのしきい値分降下した電圧（２ｖ）を得る。ま
た、書き込みベリファイ電圧設定回路９４の動作を停止
し、昇圧回路９０の出力電圧ＶＰＺを正電圧発生回路１
１の出力ＶＰＯとすることにより、＋２ｖの電圧出力を
生成する。

【０１０９】消去動作を行った後には、消去ベリファイ
動作により、消去動作が正しく行われたことを確認す
る。消去ベリファイ動作においては、電源切り換え回路
９１により昇圧回路用電源を外部電源電圧ＶＣＣ（＋３
ｖ）とし、クロック切り換え回路９２により昇圧用クロ
ックをチップイネーブル信号ＮＣＥとする。また、Ｎチ
ャネルトランジスタＴＬｉｍを導通状態とし、昇圧回路
９０の出力電位ＶＰＸをＮチャネルトランジスタＴＬｉ
ｍのしきい値によりリミットする。更には、書き込みベ
リファイ電圧設定回路９４の動作を停止し、昇圧回路９
０の出力ＶＰＸを正電圧発生回路１１の出力ＶＰＯとす
ることにより、＋５ｖの電圧出力を生成する。

【０１１０】消去動作が完了した後には、任意データの
書き込み及び書き込みベフィファイを行う。任意データ
の書き込み及び書き込みベフィファイ動作においては、
正電圧発生回路１１は”０”データの書き込み及び書き
込みベフィファイ動作時と同様の動作を行う。

【０１１１】任意データの書き込みが完了した後に、任
意データの読み出しを行い、書き換え動作が正常に行わ
れたことを確認する。読み出し動作においては、正電圧
発生回路１１は消去ベリファイ動作時と同様の動作を行
う。

【０１１２】正常な読み出し動作が確認された時点で書
き換えフローを終了する。一方、前述の書き込みベリフ
ァイ、消去ベリファイ及び読み出し動作において正常な
動作を確認できない場合には、書き換え異常としてフロ
ー終了する。

【０１１３】図１６に示した書き換えフローでの各動作
モードにおける外部電源電圧ＶＣＣ、ＶＰＰ及び正昇圧
発生回路１１の出力ＶＰＯを図１７に示すと共に、図１
８に外部制御信号と正昇圧発生回路１１の出力ＶＰＯの
波形を示す。

【０１１４】

【発明の効果】以上の構成により、本発明では、電圧発
生回路において、昇圧回路及び第１及び第２の電圧制限
手段とを用いて、ワード線に負電圧を用いるゲート負電
圧消去を含む各種動作モードに応じて必要となる複数種
類の電圧を発生させることができるので、簡易な電圧発
生回路を提供できると共に、この電圧発生回路を備えた
安価な不揮発性半導体記憶装置を提供することができ
る。

【０１１５】また、データの読み出し動作時には、使用
する外部電圧電圧よりも高い電圧を発生して、高電圧で
読み出し動作が可能である。しかも、読み出し動作を活
性化するチップイネーブル信号により、ローデコーダが
動作するタイミングでのみ昇圧動作を行い得るので、回
路動作によって消費する電流のみを昇圧回路で供給で
き、低消費電力化が可能である。

【０１１６】更に、書き込み動作時には、別途設ける発
振回路等の昇圧クロック発生手段を用いて、昇圧回路で
昇圧動作を行わせることができるので、書き込み動作に
必要となるメモリセルのコントロールゲート電圧を高速
に発生することを可能にできる。

【０１１７】加えて、メモリセルのコントロールゲート
に負電圧を用いた消去動作時には、前記読み出し及び書
き込み動作に用いる昇圧回路と同一の回路でローデコー
ダに必要となる外部電源電圧よりも低い内部電圧を発生
することができるので、トランジスタの必要耐圧を下げ
ることが可能になり、レイアウトサイズを小さくするこ
とができ、安価な半導体記憶装置を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態の不揮発性半導体記憶装置
の構成を示す図である。

【図２】図１におけるメモリアレイの構成例を示す図で
ある。

【図３】本発明の半導体記憶装置の読み出し動作におけ
るメモリアレイの電圧関係を示す図である。

【図４】本発明の半導体記憶装置の書き込み動作におけ
るメモリアレイの電圧関係を示す図である。

【図５】本発明の半導体記憶装置の書き込みベリファイ
動作におけるメモリアレイの電圧関係を示す図である。

【図６】本発明の半導体記憶装置の消去動作におけるメ
モリアレイの電圧関係を示す図である。

【図７】ローデコーダ及びソーススイッチの回路例を示
す図である。

【図８】消去回路の回路例を示す図である。

【図９】本発明の実施の形態の正昇圧発生回路の構成を
示す図である。

【図１０】本発明の正昇圧発生回路における昇圧回路の
回路例を示す図である。

【図１１】本発明の正昇圧発生回路における電源切り換
え回路の回路例を示す図である。

【図１２】本発明の正昇圧発生回路におけるクロック切
り換え回路の回路例を示す図である。

【図１３】図１２に示すクロック切り換え回路のタイミ
ング図である。

【図１４】本発明の正昇圧発生回路における書き込みベ
リファイ電圧設定回路の回路例を示す図である

【図１５】本発明の正昇圧発生回路の入出力電圧特性を
示す図である。

【図１６】本発明の不揮発性半導体記憶装置における書
き換えフローを示す図図である。

【図１７】図１６の書き換えフローにおける外部印加電
源電圧及び正昇圧発生回路出力電圧を示す図である。

【図１８】図１６に示す書き換えフローにおける正昇圧
発生回路出力電圧波形を示す図である。

【図１９】従来のメモリセルの断面図である。

【図２０】従来のメモリセルの書き込み及び消去特性を
示す図である。

【図２１】従来の半導体記憶装置の構成を示す図であ
る。

【図２２】従来の電圧発生回路を示す図である。

【符号の説明】

１ メモリセルアレイ Ｍ(0,0)〜Ｍ(n,m) メモリセル ＷＬ(0)〜ＷＬ(n) ワード線 ＢＬ(0)〜ＢＬ(n) ビット線 ＳＬ(0)〜ＳＬ(j) ソース線 ２ ローデコーダ ４ 消去回路 ９ ソーススイッチ １０ 制御回路（請求項１５の第
３の制御回路及び請求項２６の第４の制御回路） １１ 正電圧発生回路（電圧発生
回路） ２２ 電圧発生回路 ７０ デコード回路 ７６ ワード線駆動バッファ（ワ
ード線駆動部） ９０ 昇圧回路 ９１ 電源切り換え回路（請求項
１６の選択手段及び請求項２７の他の選択手段） ９２ クロック切り換え回路 ＮＣＥ チップイネーブル信号（第
１の昇圧クロック） ９３ レベルシフタ ＴＬｉｍ Ｎチャネルトランジスタ
（第１の電圧制限手段） ＺＤ１ ツェナーダイオード（第２
の電圧制限手段） ９４ 書き込みベリファイ電圧設
定回路 １００ ＮＡＮＤゲート １１１、１１２ レベルシフタ １２０ 発振回路（昇圧クロック発
生手段） １２１ 選択回路 ２５０ 第１の制御手段 ２５１ 第２の制御手段 ２５２ 請求項２６の第３の制御手
段

Claims (40)

【特許請求の範囲】
1. 【請求項１】 電源電圧よりも高い電位を発生する昇圧
   回路と、 前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の
   制御手段と、 前記昇圧回路の昇圧電位を制限する第１の電圧制限手段
   と、 前記第１の電圧制限手段の動作及び非動作を制御する第
   ２の制御手段と、 前記第１の電圧制限手段が前記第２の制御手段により非
   動作状態とされるときに前記昇圧回路の昇圧電位を制限
   する第２の電圧制限手段とを備えたことを特徴とする電
   圧発生回路。
2. 【請求項２】 前記第１の電圧制限手段は、 前記昇圧回路が電源電圧よりも高い電位を発生する場合
   にはその発生電位を制限し、前記昇圧回路が昇圧動作を
   停止する場合には昇圧回路用電源よりも低い電位を発生
   する回路であることを特徴とする請求項１記載の電圧発
   生回路。
3. 【請求項３】 前記第１の電圧制限手段は、 昇圧回路用電源と前記昇圧回路の出力との間に配置され
   たＮチャネルトランジスタより成ることを特徴とする請
   求項１又は請求項２記載の電圧発生回路。
4. 【請求項４】 前記第２の電圧制限手段における制限電
   圧は、前記第１の電圧制限手段における制限電圧よりも
   高いことを特徴とする請求項１又は請求項２記載の電圧
   発生回路。
5. 【請求項５】 前記第２の制御手段は、 前記Ｎチャネルトランジスタのゲート電圧を制御する回
   路から成ることを特徴とする請求項３記載の電圧発生回
   路。
6. 【請求項６】 前記第２の電圧制限手段は、 前記昇圧回路の出力側と接地との間に配置されたツェナ
   ーダイオードから成ることを特徴とする請求項１記載の
   電圧発生回路。
7. 【請求項７】 前記第１の制御手段は、 前記昇圧回路への昇圧用クロックの供給を停止する回路
   から成ることを特徴とする請求項１記載の電圧発生回
   路。
8. 【請求項８】 電源電圧よりも高い電位を発生する昇圧
   回路と、 前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の
   制御手段と、 前記昇圧回路の昇圧動作を行う第１及び第２の昇圧クロ
   ックの何れか一方を選択して前記昇圧回路に与える選択
   回路と、 前記第１の昇圧クロックに基づく前記昇圧回路の動作時
   において、前記昇圧回路の昇圧電位を制限する第１の電
   圧制限手段と、 前記第１の電圧制限手段の動作及び非動作を制御する第
   ２の制御手段と、 前記第１の電圧制限手段が前記第２の制御手段により非
   動作状態とされるとき、前記第２の昇圧クロックを前記
   昇圧回路に与えるように前記選択回路を制御する第３の
   制御手段と、 前記第２の昇圧クロックに基づく前記昇圧回路の動作時
   において、前記昇圧回路の昇圧電位を制限する第２の電
   圧制限手段とを備えたことを特徴とする電圧発生回路。
9. 【請求項９】 前記第１の電圧制限手段は、 前記昇圧回路が電源電圧よりも高い電位を発生する場合
   にはその発生電位を制限し、前記昇圧回路が昇圧動作を
   停止する場合には昇圧回路用電源よりも低い電位を発生
   する回路であることを特徴とする請求項８記載の電圧発
   生回路。
10. 【請求項１０】 前記第１の電圧制限手段は、 昇圧回路用電源と前記昇圧回路の出力との間に配置され
    たＮチャネルトランジスタより成ることを特徴とする請
    求項８又は請求項９記載の電圧発生回路。
11. 【請求項１１】 前記第２の電圧制限手段における制限
    電圧は、前記第１の電圧制限手段における制限電圧より
    も高いことを特徴とする請求項８又は請求項９記載の電
    圧発生回路。
12. 【請求項１２】 前記第２の制御手段は、 前記Ｎチャネルトランジスタのゲート電圧を制御する回
    路から成ることを特徴とする請求項１０記載の電圧発生
    回路。
13. 【請求項１３】 前記第２の電圧制限手段は、 前記昇圧回路の出力側と接地との間に配置されたツェナ
    ーダイオードから成ることを特徴とする請求項８記載の
    電圧発生回路。
14. 【請求項１４】 前記第１の制御手段は、 前記昇圧回路への昇圧用クロックの供給を停止する回路
    から成ることを特徴とする請求項８記載の電圧発生回
    路。
15. 【請求項１５】 ２重ゲート構造を有する複数のメモリ
    セルと、前記複数のメモリセルのコントロールゲートが
    接続される複数のワード線と、前記複数のメモリセルの
    ドレインが接続される複数のビット線と、前記複数のメ
    モリセルのソースが接続される複数のソース線と、内部
    にワード線駆動部を有すると共に読み出し及び書き込み
    動作時に前記複数のワード線に選択的に正電圧を供給す
    るローデコーダと、前記ローデコーダに与える電圧を発
    生する電圧発生回路とを備えた不揮発性半導体記憶装置
    において、 前記電圧発生回路は、 前記ローデコーダのワード線駆動部の電源電圧を、電源
    電圧よりも高い電位に昇圧する昇圧回路と、 前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の
    制御手段と、 前記昇圧回路の昇圧電位を制限する第１の電圧制限手段
    と、 前記第１の電圧制限手段の動作及び非動作を制御する第
    ２の制御手段と、 前記第１の電圧制限手段が前記第２の制御手段により非
    動作状態とされるとき、前記昇圧回路の昇圧電位を制限
    する第２の電圧制限手段と、 読み出し、書き込み及び消去の各動作モードに応じて、
    前記第１及び第２の制御手段の動作を制御する信号を発
    生する第３の制御手段とを備えたことを特徴とする電圧
    発生回路を備えた不揮発性半導体記憶装置。
16. 【請求項１６】 第１の電源の電圧、及び、書き換え動
    作時に前記第１の電源の電圧よりも高電圧とされる第２
    の電源の電圧を受け、前記第１の電源及び前記第２の電
    源の何れか一方を選択して前記昇圧回路の電源電圧とし
    て与える選択手段を備え、 前記第３の制御手段は、前記選択手段の動作をも制御す
    ることを特徴とする請求項１５記載の電圧発生回路を備
    えた不揮発性半導体記憶装置。
17. 【請求項１７】 前記第１の電圧制限手段は、 前記昇圧回路が電源電圧よりも高い電位を発生する場合
    にはその発生電位を制限し、前記昇圧回路が昇圧動作を
    停止する場合には昇圧回路用電源よりも低い電位を発生
    する回路であることを特徴とする請求項１５又は請求項
    １６記載の電圧発生回路を備えた不揮発性半導体記憶装
    置。
18. 【請求項１８】 前記第１の電圧制限手段は、 昇圧回路用電源と前記昇圧回路の出力との間に配置され
    たＮチャネルトランジスタより成ることを特徴とする請
    求項１５、請求項１６又は請求項１７記載の電圧発生回
    路を備えた不揮発性半導体記憶装置。
19. 【請求項１９】 前記第２の電圧制限手段における制限
    電圧は、前記第１の電圧制限手段における制限電圧より
    も高いことを特徴とする請求項１５、請求項１６又は請
    求項１７記載の電圧発生回路を備えた不揮発性半導体記
    憶装置。
20. 【請求項２０】 前記第２の制御手段は、 前記Ｎチャネルトランジスタのゲート電圧を制御する回
    路から成ることを特徴とする請求項１８記載の電圧発生
    回路を備えた不揮発性半導体記憶装置。
21. 【請求項２１】 前記第２の電圧制限手段は、 前記昇圧回路の出力側と接地との間に配置されたツェナ
    ーダイオードから成ることを特徴とする請求項１５又は
    請求項１６記載の電圧発生回路を備えた不揮発性半導体
    記憶装置。
22. 【請求項２２】 前記第１の制御手段は、 前記昇圧回路への昇圧用クロックの供給を停止する回路
    から成ることを特徴とする請求項１５又は請求項１６記
    載の電圧発生回路を備えた不揮発性半導体記憶装置。
23. 【請求項２３】 第３の制御手段は、 前記メモリセルからのデータの読み出し時には、前記昇
    圧回路及び前記第１の電圧制限手段を動作させるよう
    に、前記第１及び第２の制御手段を制御することを特徴
    とする請求項１５又は請求項１６記載の電圧発生回路を
    備えた不揮発性半導体記憶装置。
24. 【請求項２４】 第３の制御手段は、 前記メモリセルへのデータの書き込み時には、前記昇圧
    回路を動作させると共に前記第１の電圧制限手段の動作
    を停止させるように、前記第１及び第２の制御手段を制
    御することを特徴とする請求項１５又は請求項１６記載
    の電圧発生回路を備えた不揮発性半導体記憶装置。
25. 【請求項２５】 第３の制御手段は、 前記メモリセルのデータの消去時には、前記昇圧回路の
    動作を停止させると共に前記第１の電圧制限手段を動作
    させるように、前記第１及び第２の制御手段を制御する
    ことを特徴とする請求項１７記載の電圧発生回路を備え
    た不揮発性半導体記憶装置。
26. 【請求項２６】 ２重ゲート構造を有する複数のメモリ
    セルと、前記複数のメモリセルのコントロールゲートが
    接続された複数のワード線と、前記複数のメモリセルの
    ドレインが接続された複数のビット線と、前記複数のメ
    モリセルのソースが接続される複数のソース線と、内部
    にワード線駆動部を有すると共に読み出し及び書き込み
    動作時に前記複数のワード線に選択的に正電圧を供給す
    るローデコーダと、前記ローデコーダに与える電圧を発
    生する電圧発生回路とを備えた不揮発性半導体記憶装置
    において、 前記電圧発生回路は、 前記ローデコーダのワード線駆動部の電源を、電源電圧
    よりも高い電位に昇圧する昇圧回路と、 前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の
    制御手段と、 前記昇圧回路に印可して昇圧動作を行わせる昇圧クロッ
    クを発生する昇圧クロック発生手段と、 半導体記憶装置の動作を制御するチップイネーブル信号
    及び前記昇圧クロック発生手段の昇圧クロックの何れか
    一方を選択して前記昇圧回路に与える選択手段と、 前記チップイネーブル信号に基づく前記昇圧回路の動作
    時に、前記昇圧回路の昇圧電位を制限する第１の電圧制
    限手段と、 前記第１の電圧制限手段の動作及び非動作を制御する第
    ２の制御手段と、 前記第１の電圧制限手段が前記第２の制御手段により非
    動作状態とされるとき、前記昇圧クロック発生手段の昇
    圧クロックを前記昇圧回路に与えるよう前記選択手段を
    制限する第３の制御手段と、 前記昇圧クロック発生手段の昇圧クロックに基づく前記
    昇圧回路の動作時に、前記昇圧回路の昇圧電位を制限す
    る第２の電圧制限手段と、 読み出し、書き込み及び消去の各動作モードに応じて、
    前記選択手段、前記第１、第２及び第３の制御手段の動
    作を制御する信号を発生する第４の制御手段とを備えた
    ことを特徴とする電圧発生回路を備えた不揮発性半導体
    記憶装置。
27. 【請求項２７】 第１の電源の電圧、及び、書き換え動
    作時に前記第１の電源の電圧よりも高電圧とされる第２
    の電源の電圧を受け、前記第１の電源及び前記第２の電
    源の何れか一方を選択して前記昇圧回路の電源電圧とし
    て与える他の選択手段を備え、 前記第４の制御手段は、前記他の選択手段の動作をも制
    御する信号をも発生することを特徴とする請求項２６記
    載の電圧発生回路を備えた不揮発性半導体記憶装置。
28. 【請求項２８】 前記第１の電圧制限手段は、 前記昇圧回路が電源電圧よりも高い電位を発生する場合
    にはその発生電位を制限し、前記昇圧回路が昇圧動作を
    停止する場合には昇圧回路用電源よりも低い電位を発生
    する回路であることを特徴とする請求項２６又は請求項
    ２７記載の電圧発生回路を備えた不揮発性半導体記憶装
    置。
29. 【請求項２９】 前記第１の電圧制限手段は、 昇圧回路用電源と前記昇圧回路の出力との間に配置され
    たＮチャネルトランジスタより成ることを特徴とする請
    求項２６、請求項２７又は請求項２８記載の電圧発生回
    路を備えた不揮発性半導体記憶装置。
30. 【請求項３０】 前記第２の電圧制限手段における制限
    電圧は、前記第１の電圧制限手段における制限電圧より
    も高いことを特徴とする請求項２６、請求項２７又は請
    求項２８記載の電圧発生回路を備えた不揮発性半導体記
    憶装置。
31. 【請求項３１】 前記第２の制御手段は、 前記Ｎチャネルトランジスタのゲート電圧を制御する回
    路から成ることを特徴とする請求項２９記載の電圧発生
    回路を備えた不揮発性半導体記憶装置。
32. 【請求項３２】 前記第２の電圧制限手段は、 前記昇圧回路の出力側と接地との間に配置されたツェナ
    ーダイオードから成ることを特徴とする請求項２６又は
    請求項２７記載の電圧発生回路を備えた不揮発性半導体
    記憶装置。
33. 【請求項３３】 前記第１の制御手段は、 前記昇圧回路への昇圧用クロックの供給を停止する回路
    から成ることを特徴とする請求項２６又は請求項２７記
    載の電圧発生回路を備えた不揮発性半導体記憶装置。
34. 【請求項３４】 第４の制御手段は、 前記メモリセルからのデータの読み出し時には、前記チ
    ップイネーブル信号に基いて前記昇圧回路の昇圧動作を
    行わせると共に前記第１の電圧制限手段を動作させるよ
    うに、前記選択手段並びに前記第１及び第２の制御手段
    を制御することを特徴とする請求項２６又は請求項２７
    記載の電圧発生回路を備えた不揮発性半導体記憶装置。
35. 【請求項３５】 第４の制御手段は、 前記メモリセルへのデータの書き込み時には、前記昇圧
    クロック発生手段の昇圧クロックに基いて前記昇圧回路
    の昇圧動作を行わせると共に前記第１の電圧制限手段の
    動作を停止させるように、前記第１、第２及び第３の制
    御手段を制御することを特徴とする請求項２６又は請求
    項２７記載の電圧発生回路を備えた不揮発性半導体記憶
    装置。
36. 【請求項３６】 第４の制御手段は、 前記メモリセルのデータの消去時には、前記昇圧回路の
    動作を停止させると共に前記第１の電圧制限手段を動作
    させるように、前記第１及び第２の制御手段を制御する
    ことを特徴とする請求項２８記載の電圧発生回路を備え
    た不揮発性半導体記憶装置。
37. 【請求項３７】 ２重ゲート構造を有する複数のメモリ
    セルと、 前記複数のメモリセルのコントロールゲートが接続され
    る複数のワード線と、 前記複数のメモリセルのドレインが接続される複数のビ
    ット線と、 前記複数のメモリセルのソースが接続される複数のソー
    ス線と、 内部にワード線駆動部を有すると共に、読み出し及び書
    き込み動作時に前記複数のワード線に選択的に正電圧を
    供給するローデコーダと、 前記ローデコーダに与える電圧を発生する電圧発生回路
    とを備え、 前記電圧発生回路は、 第１の電源の電圧、及び、書き換え動作時に前記第１の
    電源の電圧よりも高電圧とされる第２の電源の電圧の何
    れか一方を選択する選択手段と、 前記ローデコーダのワード線駆動部の電源を、電源電圧
    よりも高い電位に昇圧する昇圧回路と、 前記昇圧回路の昇圧電位を制限する第１の電圧制限手段
    と、 前記第１の電圧制限手段が前記第２の制御手段により非
    動作状態とされるときに前記昇圧回路の昇圧電位を制限
    する第２の電圧制限手段とを備えた不揮発性半導体記憶
    装置において、 前記メモリセルからのデータの読み出し動作時に、前記
    第１の電源の電圧を選択して前記昇圧回路に与え、その
    昇圧動作を行わせると共に、前記第１の電圧制限手段に
    より前記昇昇圧回路の昇圧出力電位を制限し、 前記メモリセルへのデータの書き込み動作時に、前記第
    ２の電源を選択し前記昇圧回路に与え、その昇圧動作を
    行わせると共に、前記第１の電圧制限手段の動作を停止
    させて、前記第２の電圧制限手段により前記昇圧回路の
    昇圧出力電位を制限し、 前記メモリセルのデータの消去動作時に、前記第２の電
    源を選択して前記昇圧回路に与えると共に、前記昇圧回
    路の昇圧動作を停止させることを特徴とする電圧発生回
    路を備えた不揮発性半導体記憶装置の電圧発生制御方
    法。
38. 【請求項３８】 前記書き込み動作時には、前記第２の
    電圧制限手段により、前記昇圧回路の昇圧出力電位を、
    前記第１の電圧制限手段が前記読み出し動作時に前記昇
    圧回路の昇圧出力電位を制限する電位よりも高い電位に
    制限することを特徴とする請求項３７記載の電圧発生回
    路を備えた不揮発性半導体記憶装置の電圧発生制御方
    法。
39. 【請求項３９】 ２重ゲート構造を有する複数のメモリ
    セルと、 前記複数のメモリセルのコントロールゲートが接続され
    る複数のワード線と、 前記複数のメモリセルのドレインが接続される複数のビ
    ット線と、 前記複数のメモリセルのソースが接続される複数のソー
    ス線と、 内部にワード線駆動部を有すると共に、読み出し及び書
    き込み動作時に前記複数のワード線に選択的に正電圧を
    供給するローデコーダと、 前記ローデコーダに与える電圧を発生する電圧発生回路
    とを備え、 前記電圧発生回路は、 第１の電源の電圧、及び、書き換え動作時に前記第１の
    電源の電圧よりも高電圧とされる第２の電源の電圧の何
    れか一方を選択する選択手段と、 前記ローデコーダのワード線駆動部の電源を、電源電圧
    よりも高い電位に昇圧する昇圧回路と、 前記昇圧回路に印可して昇圧動作を行わせる昇圧クロッ
    クを発生する昇圧クロック発生手段と、 前記昇圧回路の昇圧電位を制限する第１の電圧制限手段
    と、 前記第１の電圧制限手段が前記第２の制御手段により非
    動作状態とされるときに前記昇圧回路の昇圧電位を制限
    する第２の電圧制限手段とを備えた不揮発性半導体記憶
    装置において、 前記メモリセルからのデータの読み出し動作時に、前記
    第１の電源の電圧を選択して前記昇圧回路に動作電源と
    して与える一方、半導体記憶装置の動作を制御するチッ
    プイネーブル信号を前記昇圧回路へ昇圧クロックとして
    与えて、前記昇圧回路の昇圧動作を行わせると共に、前
    記第１の電圧制限手段により前記昇圧回路の昇圧出力電
    位を制限し、 前記メモリセルへのデータの書き込み動作時に、前記第
    ２の電源を選択して前記昇圧回路に動作電源として与え
    る一方、前記昇圧クロック発生手段の昇圧クロックを前
    記昇圧回路へ与えて、前記昇圧回路の昇圧動作を行わせ
    ると共に、前記第１の電圧制限手段の動作を停止させ
    て、前記第２の電圧制限手段により前記昇圧回路の昇圧
    出力電位を制限し、 前記メモリセルのデータの消去動作時に、前記第２の電
    源を選択して前記昇圧回路に与えると共に、前記昇圧回
    路の昇圧動作を停止させることを特徴とする電圧発生回
    路を備えた不揮発性半導体記憶装置の電圧発生制御方
    法。
40. 【請求項４０】 前記書き込み動作時には、前記第２の
    電圧制限手段により、前記昇圧回路の昇圧出力電位を、
    前記第１の電圧制限手段が前記読み出し動作時に前記昇
    圧回路の昇圧出力電位を制限する電位よりも高い電位に
    制限することを特徴とする請求項３９記載の電圧発生回
    路を備えた不揮発性半導体記憶装置の電圧発生制御方
    法。