CN109637573A - 具有非易失性逻辑阵列备份相关应用的处理装置 - Google Patents

Abstract

本发明提供具有非易失性逻辑阵列备份相关应用的处理装置。一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。

Description

具有非易失性逻辑阵列备份相关应用的处理装置

本申请是2013年9月10日提交的名称为“具有非易失性逻辑阵列备份相关应用的处理装置”的中国专利申请201310532311.8的分案申请。

本申请要求2012年9月10日提交的美国临时申请61/698906的权益，其全部内容合并于此作为参考。

技术领域

本发明一般涉及非易失性存储单元及它们在系统中的使用，更具体地涉及与逻辑阵列组合以提供非易失性逻辑模块。

背景技术

很多便携电子装置，例如移动电话、数码相机/可携式摄像机、个人数字助理、膝上计算机以及视频游戏基于电池操作。在非活动期间，装置可不执行处理操作，并且可以置于关机或待机电源模式以省电。提供给电子装置中的逻辑的部分的电源可以在低电量待机电源模式下被关闭。然而，在待机电源模式下存在的泄漏电流表现了便携式电池操作装置的设计的挑战。装置中的数据保持电路，例如触发器和/或锁存器，可以在装置进入待机电源模式之前，用于保存稍后使用的状态信息。数据保持锁存器，还可以被称为影子锁存器或气球锁存器，其通常由独立的“常开”电源供电。

用于减少非活动期间的泄漏电流的公知技术利用了多阈值CMOS(MTCMOS)技术来实现影子锁存器。在这种方法中，影子锁存器利用厚栅极氧化物晶体管和/或高阈值电压(Vt)晶体管来减少待机电源模式下的泄漏电流。在正常操作(如，在有效电源模式下)中，影子锁存器通常与电路的剩余部分分开，以保持系统性能。为了在“主从”触发器拓扑中保留数据，第三锁存器，如影子锁存器，可以被加入到主锁存器和从锁存器中以用于数据保留。在其他情况下，从锁存器可以配置为在低电源操作期间作为保留锁存器操作。然而，一些电量仍然需要以保留存储的状态。例如，参见美国专利US 7639056，“用于断电应用的超低面积开销保留触发器”，其全部内容通过参考合并于此。

片上系统(system on chip，SoC)是长期已经公知的概念；基本方法是将越来越多的功能性集成到一个给定装置中。这种集成能够采用硬件或解决方案软件的形式。性能收益通常通过增加的时钟速率以及更优化的处理节点来获得。很多SoC设计将微处理器核或多个核与不同的外围装置和存储器电路配对。

能量收集，也被称为电量收集或能量采集，是一种处理，通过该处理，能量从外部源获得、捕获，并存储以用于小型无线的独立装置，例如那些用于可穿戴电子设备和无线传感器网络中的装置。收集的能量可以从不同的来源获得，例如：太阳能电源、热能、风能、盐分梯度、以及动能等。然而，通常能量收集器提供非常少的电量以用于低能量电子设备。用于能量收集器的能量源存在于周围背景并可用于使用。例如，温度梯度存在来自内燃机的操作，并且在城市区域内，由于无线电和电视广播等在环境中存在大量电磁能量。

发明内容

根据本发明的一个方面，提供一种电子装置，其包括：非易失性逻辑阵列，即NVL阵列；多于一个易失性存储阵列，每个具有多个易失性存储元件；以及具有多个输入和输出的选择电路，其中所述多个输入的每个输入耦合到所述易失性存储阵列的相应一个并且所述输出耦合到所述NVL阵列；其中每个易失性存储元件包括保留触发器，所述保留触发器包括主锁存器和从锁存器，所述从锁存器包括由时钟信号和保留信号可控的第一反相器。

根据本发明的另一个方面，提供一种电子装置，其包括：非易失性逻辑阵列，即NVL阵列；多于一个易失性存储阵列，每个具有多个易失性存储元件；具有多个输入和输出的选择电路，其中所述多个输入的每个输入耦合到所述易失性存储阵列的相应一个并且所述输出耦合到所述NVL阵列；第一电源域；以及与所述第一电源域分开的第二电源域；其中每个易失性存储元件包括保留触发器，所述保留触发器包括耦合到所述第一电源域的主锁存器和耦合到所述第二电源域的从锁存器。

附图说明

图1是依照本发明的不同实施例配置的示例片上系统(SoC)的部分的功能框图；

图2是在图1的SoC中使用的一个触发器云的更详细的框图；

图3是说明由铁电电容器展示的极化滞后图；

图4-7是说明依据本发明的不同实施例配置的示例铁电非易失性比特单元的原理图和时序图；

图8-9是说明依据本发明的不同实施例配置的另一个示例铁电非易失性比特单元的原理图和时序图；

图10是说明在图1中的SoC内使用的示例NVL(non-volatile logic，非易失性逻辑)阵列的框图；

图11A和图11B是在图10中的NVL阵列中使用的输入/输出电路的更详细的原理图；

图12A是说明依据本发明的不同实施例配置的在读周期中的示例偏移电压测试的时序图；

图12B是在依据本发明的不同实施例配置的偏移电压的示例范围内生成的直方图；

图13是说明图10的NVL阵列中的奇偶生成的原理图；

图14是说明依据本发明的不同实施例配置的NVL阵列中的示例电源域的框图；

图15用在依据本发明的不同实施例配置的NVL阵列中的示例电平转换器的原理图；

图16是说明依据本发明的不同实施例配置的在铁电比特单元中使用检测放大器的电平偏移的示例操作的时序图；

图17是依据本发明的不同实施例配置的示例电源检测设置的框图；

图18是说明依据本发明的不同实施例配置的处理装置的操作的流程图；以及

图19是依据本发明的不同实施例配置的包括NVL阵列的另一个示例SoC的框图。

本领域技术人员能够意识到图中的元件是为了简单清楚的说明，而并不必按照比例画出。例如，图中一些元件的尺寸和/或相关的位置可以相对其他元件扩大，以帮助理解本发明的不同实施例。同样，为了利于这些不同实施例具有较少妨碍物的视图，普通但是众所周知的在商业上可行的实施例中有用或必须的元件通常不被描述。进一步能够意识到的是，某些动作和/或步骤可以按发生的特定顺序被描述或描写，而那些本领域技术人员能够明白这种针对顺序的规定不是必须的。还可以理解的是，本文使用的术语和表达具有常规的技术含义，如依据上述所记载的技术领域的本领域技术人员能够理解这些词语和表达，除非此处记载了不同的特殊含义。

具体实施方式

现在，将参考附图详细地描述本发明的具体实施例。为了一致性，不同附图中的相同元件被指定相同的附图标记。在下述详细说明中，大量具体细节被记载以提供更透彻的理解。然而，显现出的是，本发明技术方面的本领域技术人员可以不用这些特殊的细节来实践。在其他的例子中，没有详细地描述众所周知的特征，以避免不必要的复杂化说明书。

当现有技术系统使用保留锁存器在低电量操作期间保留逻辑模块中的触发器的状态时，还需要一些电量来保留状态。与此相反，当电源完全移除后，非易失性元件能够保留逻辑模块中的触发器的状态。这样的逻辑元件此处将被成为非易失性逻辑(NVL)。在SoC(片上系统)中通过NVL实现的微控制单元(MCU)，可以具有停止、关闭电源、以及打开电源的能力而没有功能性损失。在电源被完全移除后，不需要系统复位/重新启动来重新开始操作。这种能力对于新兴的能量采集应用是理想的，例如近场通信(NFC)，射频识别(RFID)应用，以及嵌入式控制及监控系统，例如，其复位/重新启动处理的时间和电量花费能够消耗大部分可用能量，剩下非常少或者没有能量给有用的计算、感测、或控制功能。尽管本说明书讨论了包括用于排序SoC状态机的可编程MCU的SOC，本领域技术人员能够明白，NVL能基于控制系统将状态机硬编码提供给传统的逻辑门或ROM，PLA，或PLD。

在一个方法中，SoC包括一个或更多非易失性逻辑。例如，基于SoC的非易失性逻辑(NVL)可以通过接收电源中断来备份它的工作状态(所有触发器)、在睡眠模式中具有零泄漏、以及电源启动需要少于400ns来恢复系统状态。

除了NVL，芯片将或者必须在至少低电量保留状态中保持所有的触发器被供电，其需要一个持续的电源，即使是在待机模式下，或者在电源打开后耗费能量和时间重新启动。对于能量收集应用，NVL是有用的，因为不需要稳定电源保存触发器(FF)的状态，甚至当间断电源可用时，单单启动编码就可以消耗全部收集的能量。对于带有有限的冷却和电池功能的手持装置，带有“瞬时开启”能力的零泄漏IC(integrated circuit，集成电路)是理想的。

铁电随机存取存储器(FRAM)是与DRAM(动态随机存取存储器)性能类似的非易失性存储技术。每个单独的比特(位，bit)能够被获取，但是不像EEPROM(电可擦除编程只读存储器)或者闪存，FRAM既不需要特定的顺序来写数据，也不需要电荷泵来获得需要的较高的编程电压。每个铁电存储器单元包括一个或更多铁电电容器(FeCap)。每个铁电电容器可以被用做此处描述的NVL电路中的非易失性元件。

图1是说明计算装置的部分的功能框图，在这种情况下，示例片上系统(SoC)100提供了基于计算特征的非易失性逻辑。当在此处使用术语SoC以表示包括一个或更多系统元件的集成电路时，本公开的教导能够提供给不同类型的包括功能性逻辑模块的集成电路，该功能性逻辑模块例如，锁存器、集成时钟门控单元、以及触发器电路元件(FF)，它们提供了非易失性状态保留。在大阵列控制环境以外的嵌入式非易失性存储元件存在可靠性和加工的挑战。基于NVL阵列的NVL比特单元通常为了最大读信号余量以及原位余量可测试性而设计，如同任何NV存储器技术需要的那样。然而，将可测试性特征加到单独的NVL FF可以根据面积开销被禁止。

为了缓解测试特征的成本并及提高可制造性，参见附图1和2的例子，多个非易失性逻辑元件阵列或NVL阵列110与多个易失性存储元件220被设置。至少一个非易失性逻辑控制器106配置为控制多个NVL阵列110，以存储由多个易失性存储元件220表示的机器状态，以及从多个NVL阵列110读取存储的机器状态到多个易失性存储元件220。例如，至少一个非易失性逻辑控制器106配置为生成控制序列，以保存机器状态到该多个NVL阵列110，或者从多个NVL阵列110检索机器状态。多路复用器212被连接以不同地将易失性存储元件220的单独易失性存储元件连接到NVL阵列110的一个或更多对应的单独NVL阵列。

在说明的例子中，计算装置设备安置在单独的芯片上，此处SoC100使用基于比特单元的FeCap(铁电电容器)的256b迷你阵列110实现，其中迷你阵列在此称为NVL阵列，该比特单元分散在整个逻辑云上，以在电源移除时保存不同触发器120的状态。每个FF 120的云102-104包括相关联的NVL阵列110。这种分布导致单独的NVL阵列110被物理邻近排列和连接以从易失性存储元件220的对应单独易失性存储元件接收数据。中央NVL控制器106控制全部阵列及其与FF 120的通信。当三个FF云102-104在此处说明时，SoC 100可以具有全部被NVL控制器106控制的增加的或更少的FF云。SoC 100能够被分割为多于一个NVL域，其中专用的NVL控制器用于管理每个独立的NVL域中的NVL阵列110以及FF 120。现有的NVL阵列实施例使用256比特迷你阵列，但是该阵列可以根据需要具有更多或更少的比特数。

SoC 100使用修改的保持触发器120来实现，触发器120包括配置为使能数据从多个非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列到多个触发器电路的单独触发器电路的回写的电路。有不同的公知方式来实现保持触发器。例如，数据输入可以通过第一锁存器锁存。当第一锁存器在待机电源模式下不起作用时，耦合到第一锁存器的第二锁存器可以接收数据输入以保留。第一锁存器接收来自第一电源线的电量，其中，第一电源线在待机电源模式下被关闭。第二锁存器接收来自第二电源线的电量，其中第二电源线在备用模式下保持打开状态。控制器接收时钟输入和保持信号，并提供时钟输出给第一锁存器和第二锁存器。保留信号中的改变是转换到待机电源模式的指示。控制器继续在预定电压电平上保持时钟输出，并且第二锁存器在待机电源模式下继续接收来自第二电源线的电量，因此保留了数据输入。这种保留锁存器在美国专利US 7639056，“用于断电应用的超低面积开销保留触发器”被更详细地描述。

图2说明了示例性保留触发结构，其在保留期间不需要时钟保持在特定状态。在这种“免除时钟”的NVL触发设计中，在保留期间，该时钟值是“无关的”。

在SoC 100中，修改的保留FF 120包括简单的输入和控制修改以允许每个FF的状态被保存到NVL阵列110中相关的FeCap比特单元中，例如，当系统被转换到电源关闭状态时。当系统被恢复，然后被保存的状态从NVL阵列110中传递回每个FF 120中。通过特定的电源配置的实现，能够提高电量节省和数据完整性。在一个这样的方法中，独立保留触发器电路包括由第一电源域(例如，下文描述的例子中的VDDL)供电的主逻辑电路部分(主级或锁存器)，以及由第二电源域(例如，下文描述的例子中的VDDR)供电的从级电路部分。在这种方法中，在从多个NVL阵列中回写数据到多个易失性存储元件的过程中，第一电源域配置为电源关闭，而第二电源域是有效的。多个非易失性逻辑元件配置为由第三电源域(例如，下文描述的例子中的VDDN)供电，第三电源域在计算装置设备的常规操作中配置为电源关闭。

通过这种配置，多个电源域能够被实现为以能够被特殊设计以适合给定实现的方式独立打开电源或关闭电源。因此，在另一方面，计算设备包括第一电源域，其配置为提供电源给计算装置设备的切换的逻辑元件，以及第二电源域，其配置为提供电源给配置为控制信号的逻辑元件，控制信号用于存储数据到多个非易失性逻辑元件阵列，或用于从多个非易失性逻辑元件阵列读取数据。当多个易失性存储元件包括保留触发器时，第二电源域配置为提供电源给保留触发器的单独保留触发器的从级。第三电源域提供电源给多个非易失性逻辑元件阵列。除了电源域，NVL阵列能够定义为涉及特定功能的域。例如，多个非易失性逻辑元件阵列的至少一个的第一组，能够与计算装置设备的第一功能相关联，以及多个非易失性逻辑元件阵列的至少一个的第二组，能够与计算装置设备的第二功能相关联。多个非易失性逻辑元件阵列的至少一个的第一组与多个非易失性逻辑元件阵列的至少一个的第二组的操作是独立的。这样配置便于分离的NVL阵列域或组的控制和操作，允许更多的计算装置的全部功能的粒状控制。

这种更特殊的控制同样也能够应用于电源域。在一个例子中，第一电源域分为第一部分和第二部分，第一部分配置为提供电源给与第一功能相关的切换的逻辑元件，第二部分配置为提供电源给与第二功能相关的切换的逻辑元件。第一电源域的第一部分和第二部分分别配置为独立于第一电源域的其他部分而开启或关闭。类似地，第三电源域能够分为第一部分和第二部分，第一部分配置为提供电源给与第一功能相关的非易失性逻辑元件阵列，第二部分配置为提供电源给与第二功能相关的非易失性逻辑元件阵列。和第一电源域一样，第三电源域的第一部分和第二部分分别配置为独立于第三电源域的其他部分开启或关闭。

这样配置，如果单独的功能没有用于给定装置，与没有使用的功能相关联的触发器和NVL阵列能够独立于其他触发器和NVL阵列被分别关闭和操作。这种在电源和操作管理中的便利性允许考虑电源使用和功能来设计计算装置的功能性。这能够在下面示例设计中进一步的说明，设计具有CPU、三个SPI接口、三个UART接口、三个I2C接口、以及仅有一个逻辑电源域(VDDL)。逻辑电源域区别于保留或NVL电源域(分别是VDDR和VDDN)，而这些技术也能够应用于那些电源域。尽管这种示例性装置仅有一个逻辑电源域，用于装置的给定应用可以仅使用三个SPI单元的其中之一、三个UART的其中之一、以及三个I2C外围设备的其中之一。为了允许应用优化NVL应用唤醒和睡眠的时间以及能量消耗，VDDL电源域能够分为10个分离的NVL域(一个CUP，三个SPI，三个UART，三个I2C，总共10个NVL域)，其每个能够独立于其他的被使能/禁止。因此，当禁止其他的时，用户可以使能关于CPU、一个SPI、一个UART、一个I2C的NVL能力以用于他们的特殊应用。此外，这种分割还利于及时性和能量，不同的NVL域能够及时保存和恢复不同点的状态。

为了进一步增加灵活性，NVL域能够与电源域交迭。参见上面的例子，能够定义四个电源域：分别用于CPU、SPI、UART以及I2C(每个外围电源域具有三个功能单元)，其中在每个外围域中定义三个NVL域，而其中一个用于CPU(还是总共10个NVL域)。在这种情况下，独立电源域除了控制每个电源域中的NVL域，还可以打开或关闭以增加电量节省和唤醒/睡眠时间的灵活性。

此外，单独的第一电源域，第二电源域，以及第三电源域配置为独立于其他第一电源域，第二电源域，以及第三电源域来关闭或打开电源。例如，整个电源门控能够配置为被控制以关闭单独的第一电源域，第二电源域，以及第三电源域。如下面的表1所述，在计算装置设备的常规操作期间，第三电源域配置为关闭电源，在数据从多个非易失性逻辑元件阵列中回写到多个易失性存储元件期间，第二电源域配置为关闭电源。第四电源域能够配置为提供电源给实时时钟以及唤醒中断逻辑。

这种方法能够进一步参见说明的例子SoC 100来理解，其中NVL阵列110和控制器106在被称为VDDN的NVL电源域上操作，并且在常规操作期间被关闭。所有的逻辑、存储器块107如ROM(只读存储器)以及SRAM(静态随机存取存储器、以及FF的主级在被称为VDDL的逻辑电源域上。FRAM(铁电随机存取存储器)阵列被直接连接到保持在FRAM需要的较高的固定电压(即，VDDL<＝VDDZ，其中VDDZ是固定供电，只要VDDL保持在比VDDZ低的电势，VDDL就能够变化)的专用全局供电干线(VDDZ)。注意，如103中所示的FRAM阵列通常包括集成电源开关以允许FRAM阵列根据需要被关闭，尽管显而易见，没有内部电源开关的FRAM阵列能够联合FRAM阵列外部的电源开关而被利用。保持FF的从级在被称为VDDR域的保持电源域上，以在操作的备用模式下使能常规的保持。表1概括了正常操作期间的电源域操作：系统备份到NVL阵列、睡眠模式、系统从NVL阵列恢复、以及回到正常操作。表1还指定了在备用空闲模式期间使用的域，其可以在系统软件的控制下被初始化，以使用保留触发器的易失性保留功能进入电量减少的状态。108指示的开关组被用以控制不同的电源域。有多个开关108可以分布在整个SoC 100上，并被SoC 100上的处理器执行的软件控制和/或被SoC 100中的硬件控制器(未示出)控制。除了三个此处说明的，还有额外的域，将在稍后描述。

表1-系统电源模式

状态信息可以保存到大的中央FRAM阵列内，但是需要较多的时间进入睡眠模式、较长的唤醒时间、额外的路由、以及由于缺少对系统FF的并行访问导致的电量开销。

图2是在SoC 100中使用的一个FF云102的更详细的原理图。在这个实施例中，每个FF云包括多达248个触发器，以及每个NVL阵列被组织为8×32的比特阵列，但是在本实施例中，一个比特被用于奇偶校验。然而，在其他的实施例中，触发器的数量以及NVL阵列的组织可以有不同的配置，例如，4×m，16×m等，其中m被选择为匹配FF云的大小。在一些实施例中，在不同云中的全部NVL阵列可以是相同大小，而在其他方法中，相同SoC中可以有不同大小的NVL阵列。

块220是每个保持FF 120更详细的原理图。一些信号具有由后缀“B”(指示“bar”或者/)指示的转化版本，例如RET和RETB，CLK和CLKB等。每个保持FF包括主锁存器221和从锁存器222。从锁存器222由反相器223和反相器224形成。反相器224包括一组由保持信号(RET，RETB)控制的晶体管，保持信号用于在低电源睡眠时期保留FF状态，在此期间，电源域VDDR保持打开而电源域VDDL被关闭，如上文以及表1所述。

NVL阵列110逻辑性地与云102中服务的248个FF连接。大体上说，为了使能数据从NVL阵列到FF的传输，单独的FF包括配置为使能数据从单独的多个NVL阵列110回写的电路。在说明的例子中，在如块220中所示的每个FF的从锁存器222上提供两个额外的端口。数据输入端口(门225)配置为从NVL阵列110的其中之一插入数据ND到相关联的易失性存储元件220中。数据输入端口配置为通过响应于在数据输入使能端口上接收来自至少一个非易失性逻辑控制器106的更新信号NU以触发数据输入端口允许与存储数据相关的信号从NVL阵列的其中之一到相关的触发器电路的从级的通过，以插入数据ND。响应于接收转换的NVL更新信号NUZ，反相器223配置为禁止以避免三态反相器223和NVL数据端口输入三态反相器225之间的电冲突。

尤其是，在说明的例子中，反相-反相反馈对(223和224)形成了锁存器本身。这些反相器形成了非常稳定的配置以保持数据状态，以及做出所有尝试以改变锁存器状态，除非当尝试通过数据端口的其中之一用下一个状态覆盖当前状态时，至少一个反相器被禁止以阻止电冲突。相比用于常规触发的其中一个数据端口，说明的NVL FF 220包括两个访问从锁存器222的数据端口。其中一个端口通过时钟控制的cmos导通门将数据从主级221传输到从级222。当使用这个端口更新从状态221时，驱动CLK控制的导通门的输出节点的反相器224被禁止，以在反相器223使能传输下一个状态到锁存器的相对侧时避免电冲突，从而当时钟变低时(对于上升沿FF)，锁存器的两侧都有下一个状态以准备保持数据。

由于同样的原因，当ND数据端口被NU转变激活时，反相器223被禁止，以激活高状态，从而避免ND端口上的电冲突。第二反相器224被使能以传输下一个状态到锁存器的相对侧，因此，在NU变低时，锁存器的两侧的下一个状态都被锁存。在这个例子中，NU端口没有以任何方式影响由时钟控制的其他数据端口。在双端口FF上，有两个端口同时活跃是一个错误的控制情况，并且，导致端口冲突意味着产生的下一个状态将不能确定。为了避免端口冲突，如果在功能模式下，从状态被更新，系统保持时钟在非活动状态。在保留模式下，RET信号和FF中的支持电路被用于在保留模式下阻止独立于CLK状态的电冲突(参见由主级中的RETB控制的反相器)。

如所说明的，这些额外的元件被设置在相关联的FF的从级222中。然而，在这个具体的实现中，额外的晶体管没有在FF的关键路径上，并且对正常的FF性能和电源方面仅有1.8％和6.9％(仿真数据)的影响。当来自NVL阵列的数据在ND(NVL-Data)端口有效时，NU(NVL-Update)控制输入被脉冲到高一个周期以写入到FF。NVL阵列的31个比特数据输出扇出831比特FF组的ND端口。

为了保存触发器状态，多路复用器配置为从多个用于在单独的多个NVL阵列110中基本上同步存储的单独的多个易失性存储元件220传递状态。例如，多路复用器可以配置为连接多个易失性存储元件的N组的每组的M个易失性存储元件到多个NVL阵列中的N乘M大小的NVL阵列。在这种配置下，多路复用器连接M组的其中之一到N乘M大小的NVL阵列以一次性地将来自M个易失性存储原价的数据存储到N乘M大小的NVL阵列中的一行。在说明的例子中，248个FF的Q输出通过31b宽的8-1多路复用器212连接到NVL阵列110的31b并行数据输入。为了最小化FF负载，多路复用器可以基于FF云的布局被分割成更小的多路复用器，并且放置在它们服务的FF的邻近处。再一次，NVL控制器同步写入到NVL阵列，并选择8-1多路复用器212的信号MUX_SEL<2:0>。

当FF在保留模式下操作时，计算装置的时钟CLK是“不关心的”，因此，只要NU信号是有效的，它和更新从级状态的易失性存储元件不相关，由此非易失性逻辑控制器配置为控制和影响数据从单独的易失性存储元件到单独的非易失性存储元件的存储。换句话说，在保留模式下，在NVL数据恢复期间，不需要时钟CLK控制，但是，刚好在保留模式和功能模式之间的转换之前，一旦系统状态被恢复，时钟CLK应当控制在系统电平。在另一种方法中，当系统在功能模式下，NVL状态能够被恢复到易失性存储元件。在这种VDDL电源有效的情况下，在数据从NVL阵列恢复期间，对于易失性存储元件，时钟CLK保持在非活动状态，由此非易失性逻辑控制器配置为控制和影响数据从单独的非易失性存储元件的数据到单独的易失性存储元件中的传输。例如，系统时钟CLK通常在基于上升沿FF逻辑时保持为低，而在基于下降沿FF逻辑时保持为高。

通常来说，为了从常规操作移动到系统备份模式，第一步是停止系统时钟到一个非活动状态，以冻结机器状态使其在备份在处理时不改变。时钟保持在非活动状态，直到备份完成。当备份完成之后，所有的电源域关闭电源，并且时钟状态在睡眠模式下通过定义变为不关心的。

当从NVL阵列恢复状态时，FF被放置在保持状态(参见下面的表2)，其中，只要RET信号是有效的，时钟仍然是不关心的(时钟能够通过附加到每个保持FF的特殊晶体管成为不关心的，且被RET信号控制)。当恢复NVL状态时，触发器停留在保留模式，因此，时钟保持为不关心的。一旦NVL状态恢复，控制系统时钟状态的机器逻辑的状态也将恢复到备份状态时它们的值，其还表示，对于这个例子，所有的将系统时钟置于非活动状态的控制(包括易失性存储元件或FF的)现在已经被恢复了，因此，系统时钟将在NVL数据恢复完成时停留在非活动状态。现在RET信号能够是非活动的，系统将处于静态而时钟为非活动的，直到NVL控制器信号到电源管理控制器，恢复被完成，响应为电源管理控制器将再一次使能时钟。

为了在恢复期间恢复触发器状态，NVL控制器106读取NVL阵列110中的NVL行，然后，为适当的触发器组脉冲NU信号。在系统恢复期间，保持信号RET保持在高，且从锁存器被从带有未供电的电源域VDDL的ND写入；此时系统时钟CLK的状态是不关心的。为了抑制与假数据切换有关的过度电量消耗，FF被设置在保留状态，其中VDDL＝0V且VDDR＝VDD，假数据切换发生在NVL阵列读操作期间31个FF的每组被更新时。适当修改过的非保留触发器能够在NVL数据恢复操作期间以较高电量消耗的昂贵代价在基于NVL的SoC中使用。

一旦VDDL出现，系统时钟CLK应从低开始，且在那之后，正常的同步操作随着FF中更新的信息继续。在NVL阵列与其对应的FF中传输的数据能够串行或并行或其组合被完成以折衷峰值电流和备份/恢复时间。因为直接访问被提供给由至少一个与计算装置设备的中央处理单元分离的非易失性逻辑控制器控制的FF，来自微控制处理单元(CPU)的干涉对于NVL操作是不需要的；因此该实现是SoC/CPU架构无关的。表2概括了NVL触发器的操作。

表2-NVL触发器真值表

因为至少一个非易失性逻辑控制器配置为基于输入信号不同地控制将数据并行或串行，或其任意组合地传输到多个非易失性阵列或从多个非易失性阵列的读取数据，关于设计系统操作规格，系统设计者有额外的选择以满足特殊需要。例如，因为在系统进入较低电量系统状态或从较低电量状态唤醒期间，没有计算能够发生在MCU SoC上，所以最小化唤醒或进入睡眠时间是有利的。另一方面，非易失性状态保持是电量加强的，因为大量能量被需要保存和恢复状态到非易失性元件，或从非易失性元件恢复状态，非易失性元件例如为铁电电容器。保存和恢复系统状态所需要的电量能够超出电量传递系统的容量并造成问题，例如电迁移引起的电网退化、过度峰值电流消耗或者电源系统上的高电平噪声的生成引起的电池生命缩短，，这能够退化信号的完整性直到消逝。因此，允许系统设计者能够平衡这两部分内容是需要的。

在一个这样的方法中，至少一个非易失性逻辑控制器106配置为通过用户接口125接收输入信号，例如那些本领域技术人员公知的。在另一个方法中，至少一个非易失性逻辑控制器配置为从可以执行应用的分离的计算元件130中接收输入信号。在一个这样的方法中，分离的计算元件配置为至少部分基于电量的确定以及用于计算装置设备130的计算资源的需求，来执行应用以确定用于多个非易失性阵列的读序列。这样配置，系统用户能够操作系统状态存储和过程过程，以适应给定的设计。

图3是说明由铁电电容器展示的极化滞后图。铁电比特单元的通用操作是众所周知的。当大部分材料被极化时，极化作用被引发，P几乎精确地与所施加的外部电场E成比例；因此，极化是线性函数，称为绝缘极化。除了是非线性的，当施加的场E是零时，铁电材料示范了如图3所示的自发非零极化。铁电的区别特征是，自发极化能够通过所施加的电场翻转；极化不仅依赖于电流电场，还依赖于它的历史，产生磁滞回线。术语“铁电”用于指示类似铁电材料，其具有自发磁性以及存在磁滞回线。

铁电电容器的电容率通常远远高于线性绝缘，因为形成在铁电材料的晶体结构中的半永久性的电偶极子的影响。当外部电场被施加到铁电介质两端时，偶极子倾向于用场方向排列它们，该场方向由导致晶体结构中电荷分布转移的原子位置的较小转移生成。在电荷消除后，偶极子保保持它们的极化状态。二进制“0”和“1”作为两种可能的电极化方式中的其中之一被存储在每个数据存储单元中。例如，在图中，“1”可以使用负的剩余极化302编码，而“0”可以使用正的剩余极化304编码，或者反之亦然。

铁电随机存取存储器已经以几种配置实现。FeRAM阵列中的一个晶体管，一个电容器(1T-1C)存储单元设计在结构上类似于广泛使用的DRAM中的存储单元，在这两种单元类型中都包括一个电容器和一个访问晶体管。在DRAM单元电容器中，线性电介质被使用，而在FeRAM单元电容器中，电介质结构包括铁电材料，通常是锆钛酸铅(PZT)。由于访问DRAM类型的阵列的额外开销，1T-1C单元在例如NVL阵列110的小阵列中的使用不理想。

四个电容器，六个晶体管(4C-6T)的单元是一种公知类型的单元，其更容易用在小阵列中。一种改进的四个电容器的单元现在将被描述。

图4是说明一个包括4个电容器以及12个晶体管(4C-12T)的铁电非易失性比特单元400的实施例的原理图。4个FeCap以不同的排列方式排列为两对。FeCap C1和C2串联形成节点Q 404，而FeCap C1’和C2’串联形成节点QB 405，其中数据比特被写入到节点Q并通过位线BL被存储在FeCap C1和C2中，而翻转数据比特被写入到节点QB并通过逆位线BLB被存储在FeCap C1’和C2’中。传感放大器410耦合到节点Q以及节点QB，并配置为当读取比特单元时，感测节点Q，QB显现出的电压差。传感放大器410中的4个晶体管配置为两个交叉耦合的反相器以形成锁存器。导通门402配置为耦合节点Q到位线B，而导通门403被配置为耦合节点QB到位线BLB。每个导通门402和403使用并行连接的PMOS装置以及NMOS装置来实现。这种设置在写操作期间减少了导通门两端的电压降，因此节点Q，QB在写期间表现为较高电压，因此，较高的极化被给予FeCap。电镀线1(PL1)耦合到FeCap C1和C1’，而电镀线2(PL2)耦合到FeCap C2和C2’。电镀线用于在读和写操作期间提供偏置给FeCap。作为选择，在另一个实施例中，cmos导通门能够由使用导通门使能的NMOS导通门替代，其具有比VDDL更高的电压。该较高电压的量级必须比通常的NMOS Vt大，以使未退化的信号在比特单元Q/QB节点到和位线BL/BLB之间传递(例如，Vpass_gate_control必须>VDDL+Vt)。

通常，将存在比特单元400的阵列。然后可以有多列类似的比特单元以形成n行乘m列的阵列。例如，在SoC 100中，NVL阵列是8×32；然而，如之前讨论的，可以实现不同的配置。

图5和图6是说明读和写波形的时序图，其用于分别读取逻辑0的数据值，以及写入逻辑0的数据值。NVL阵列的读和写是一个多周期过程，其可以由NVL控制器控制，并由NVL时钟同步。在另一个实施例中，例如，波形可以通过固定的或从一个触发信号开始的可编程的延迟来排序。在常规操作期间，由于FeCap两端的恒定DC偏置在一侧存储了“1”，通常4C-6T比特单元对于时间相关的介电击穿(TDDB)敏感。在不同的比特单元中，数据值的翻转版本也被存储，其中一侧或另一侧将总是存储“1”。

为了避免TDDB，当没有访问单元时，电镀线PL1电镀线PL2节点Q以及节点QB保持在静止的低值，如图5，6中时间段s0期间指示的。电源断开的晶体管MP 411和MN 412允许传感放大器410在时间段s0期间从电源断开，以响应传感放大器使能信号SAEN和SAENB。钳位晶体管MC406耦合到节点Q，而钳位晶体管MC’407耦合到节点QB。钳位晶体管406，407配置为将Q和QB节点钳位近似等于电镀线上的低逻辑电压的电压，以在非访问时间段s0期间响应清除信号CLR，其在本实施例中等于0伏特，(地电势)。在这个方法中，在没有访问用于读或写的比特单元期间，没有电压施加到FeCap两端，因此实质上消除了TDDB。由于寄生泄漏电流，钳位晶体管还用于阻止任何杂散电荷集结在节点Q和QB上。杂散电荷的集结会使得Q或QB上的电压升到0v以上，导致Q或QB和PL1以及PL2之间的FeCap两端的电压差。这能够导致FeCap剩余极化的无意识的去极化，还潜在地破坏存储在FeCap中的逻辑值。

在这个实施例中，Vdd是1.5伏特，接地参考平面的值是0伏特。逻辑高的值是近似于1.5伏特，而逻辑低的近似值是0伏特。其他使用逻辑电平的实施例不同之处在于逻辑0(低)为接地而逻辑1(高)为Vdd，将节点Q，QB钳位到对应于静止的电镀线电压的电压，因此，当没有访问比特单元时，FeCap两端有效地没有电压。

在另一个实施例中，可以使用两个钳位晶体管。这两个晶体管中的每一个用于钳位每个FeCap两端的电压使其不大于一个晶体管Vt(阈值电压)。每个晶体管用于短路FeCap。在这种情况下，对于第一个晶体管，一个终端连接到Q，另一个连接到PL1，而对于第二个晶体管，一个终端连接到Q，另一个连接到PL2。晶体管能够是NMOS或者PMOS，但是更可能使用NMOS。

通常，比特单元中使用的两个晶体管的解决方案不会比一个晶体管的解决方案明显地花费更多的区域。这种单晶体管解决方案假设PL1和PL2将保持在相同的接地电势，如局部VSS连接到单个钳位晶体管那样，其通常是一个好的设想。然而，噪声或其他问题可能发生(尤其是在电源启动时期)，这可能使得PL1或PL2在短时间内失灵或者在PL1/PL2驱动器输出和VSS之间具有DC偏移；因此，两个晶体管的设计可以提供更可靠的解决方案。

为了读取比特单元400，电镀线PL1从低到高切换同时保持电镀线PL2为低，如时间段s2中所指示的。这引发节点Q和QB上的电压的值分别依赖于C1-C2和C1’-C2’之间的电容率。反过来感应电压依赖于每个FeCap的剩余极化，该极化形成于在比特单元中对FeCap的最后一次数据写操作期间。剩余极化有效的“改变”了每个FeCap有效电容值，这就是FeCap如何提供非易失性存储。例如，当逻辑0写入到比特单元400时，C2的剩余极化使得它有较低的有效电容值，而C1的剩余极化使得它有较高的有效电容值。因此，当通过切换电镀线PL1为高而将电压施加到C1-C2两端而保持电镀线PL2为低时，节点Q上的合成电压符合公式(1)。类似的公式提供给节点QB，但是C1’-C2’的剩余极化的顺序被翻转了，因此，节点Q和QB上的合成电压提供了存储在比特单元400中的数据值的不同表现，如图5中的502，503所示。

然后，在时间段s3期间，使能局部传感放大器410。在感测差值502，503之后，传感放大器410产生了完整尾部信号504，505。在时间段s4期间，生成的完整尾部信号通过指定传输门使能信号PASS，PASSB以使能传输门402，403而被传输到位线BL，BLB，从而响应锁存使能信号LAT_EN传输完整尾部信号到输出锁存器，例如，其位于NVL阵列110的外围。

图6是说明将逻辑0写到比特单元400的时序图。在时间段s1期间，写操作通过将两个电镀线增加到Vdd开始。这称为主存储方法。PL1和PL2上的信号传输被容性地耦合在节点Q和QB上，有效地将两个存储节点拉到几乎完全等于VDD(1.5v)。在时间段s2-s4期间，数据被提供到位线BL和BLB上，且传输门402，403通过导通信号PASS使能以从位线传输数据比特以及它的翻转值到节点Q，QB。在时间段s3，s4期间，传感放大器410被传感放大器使能信号SAEN和SAENB使能，以在时间段s2期间在写数据驱动在Q/QB被强加足够的差之后，提供额外的驱动。然而，为了避免从传感放大器到1.2v驱动电源之间的短路，在时间段s3，s4期间打开传感放大器之前，在时间段s2的末尾关闭写数据驱动器。在另一个可选择的称为次要存储方法的实施例中，在整个数据写操作中，写操作保持PL2在0v或者接地电压。这能够在数据写操作期间节省电量，但是减少了50％的合成读信号余量，如C2和C2’不再通过剩余极化来保持数据，而仅提供线性容性负载给C1和C2FeCap。

关键状态，例如，在s2期间PL1高到SAEN高、在读取期间的s3期间SAEN高脉冲以及写期间的s3-4期间FeCap DC偏置状态，能够选择性地形成多周期，以在没有减慢NVL时钟的情况下提供较高的可靠性。

对于基于FeCap的电路，从FeCap中读取数据可以部分地对电容器去极化。由于这个原因，认为从FeCap中读取数据实质上是破坏性的；即，读数据会破坏FeCap中的内容，或减少数据的完整性到最小。由于这个原因，如果包含在FeCap中的数据希望在读操作发生之后保持有效，数据必须写回到FeCap中。

在某些应用中，可以指定具体NVL阵列存储具体的信息，其将在一段时间内不改变。例如，某些系统状态能够作为默认返回状态被保存，其返回到装置更好地完全重新启动的状态。过低电量SoC状态的重新启动和配置过程能够采用1000-10000个或者更多的时钟周期以达到控制在主应用编码线程上被支配的点。这种启动时间对于能量收集应用来说是关键的，在能量收集应用中，电量是间断的、不可靠的，而且质量上受限制。重新启动的时间和能量开销能够消耗掉大部分或者全部的用于计算的可用能量，阻止了可编程装置如MCU在能量收集应用中被使用。一个示例应用是能量收集灯开关。从按灯开关上的按钮收集的能量代表了完成下列工作所有可用能量：1)确定想要的功能(开/关或减低亮度等级)，2)格式化请求到命令包，3)唤醒无线电并在连接到照明系统的RF上发射包。由于严苛的能量约束，公知的带有硬编码状态机的定制ASIC芯片通常用于这种应用，其使得系统难于改变且昂贵，因为无论想要什么样的改变，都必须设计和制造新的ASIC芯片。可编程MCU SOC将更好的适应，除了启动过程消耗了大部分可用能量的电量开销，没有任何用于执行需要的应用编码的预算。

为了解决这个问题，在一个方法中，多个非易失性逻辑元件中的至少之一配置为存储启动状态，该状态表示计算装置设备在启动过程完成后的给定量之后的状态。这种方法中的至少一个非易失性逻辑控制器配置为控制数据的恢复，该数据表示从多个非易失性逻辑元件阵列中的至少一个到多个易失性存储元件中的对应的易失性存储元件的启动状态，以响应检测计算装置设备的先前的系统复位或者电源失败事件。为了在NVL阵列的通常读/写操作上保存电量，至少一个非易失性逻辑控制器能够配置为执行往返数据恢复操作，其在从单独的非易失性逻辑元件中读取数据之后自动回写数据到单独的非易失性逻辑元件中，而不需要完成单独的读和写操作。

在图7中说明往返数据恢复的示例性执行，其说明了比特单元400上的回写操作，其中，读取比特单元，然后写入相同的值。如所说明的，从单独的非易失性逻辑元件读取数据的初始化在第一时间S1开始，其通过切换第一电镀线PL1高，以基于相应的铁电电容比特单元的铁电电容器的电容率，在相应的铁电电容比特单元节点上感应电压。如果钳位开关用于令铁电电容器的节点接地，清除信号CLR在第一时间S1从高到低切换，以从电接地松开钳位单独的非易失性逻辑元件的那些方面。在第二时间S2，传感放大器使能信号SAEN被切换到高，以使能传感放大器检测在节点上感应的电压，并提供对应于存储在单独的非易失性逻辑元件中的数据的输出信号。在第三时间S3，导通线PASS切换到高，以打开传输门来提供对应于存储在单独的非易失性逻辑元件中的数据的输出信号。在第四时间S4，第二电镀线PL2切换到高，以在铁电电容器两端感应极化信号，以将数据回写到对应于存储在单独的非易失性逻辑元件中的数据的相应的铁电电容器比特单元中。此处，对于单独的非易失性逻辑元件到非易失性存储状态有相同的被存储在其中的数据，在第五时间S5，第一电镀线PL1和第二电镀线PL2切换到低，在第六时间S6，导通线PASS被切换到低，并且在第七时间S7，传感放大器使能信号SAEN切换到低。如果钳位开关用于铁电电容器的节点接地，在第七时间，清除信号CLR被从低切换到高以钳位单独的非易失性逻辑元件到电接地的方面，以帮助保持数据完整性，如此处讨论的。相比于不同的和分离的读和写操作(读，然后写)，这个过程包括较少的传输总数。这减少了总能量消耗。

为了提供高可靠性的第一代NVL产品，比特单元400被设计以最大化Q/QB两端的读取差。在每侧使用两个FeCap而不是使用一个FeCap，以及常量BL电容作为负载，因为这翻倍了传感放大器可获取的电压差。由于在节点Q和BL电容之间共享电荷，传感放大器被置于比特单元内部以阻止差的损失并避免传输门两端的电压降。感测的电压在VDD/2左右，HVT传输门用长时间来将它们传递到BL。比特单元400帮助实现本领域公知的常规的FRAM比特单元的信号余量的翻倍，而不允许FeCap两端有任何DC应力。

图5和图6中示出的信号时序是为了说明的目的。不同的实施例可以信号排序，其根据时钟率、处理参数、装置大小等而变化。例如，在另一个实施例中，控制信号的时序可以如下操作：在时期S1中：PASS从0到1，且PL1/PL2从0到1；在时期S2中：SAEN从0到1，在该时间期间，传感放大器可以执行如即将被描述的电平转换，或者为非电平转换设计提供额外的驱动强度；在时期S3中：PL1/PL2从1到0，且波形的剩余保持相同，但是向上移动一个时钟周期。该序列比图6中说明的短一个时钟周期。

在另一个可选项中，控制信号的时序可以如下操作：在时期S1中：PASS从0到1(BL/BLB，Q/QB分别是是0v和VDDL)；在时期S2中：SAEN从0到1(BL/BLB，Q/QB分别是0v和VDDN)；在时期S3中：PL1/PL2从0到1(BL/Q通过PL1/PL2被耦合在接地之上，且被SA和BL驱动器驱动回低)；在时期S4中：PL1/PL2从1到0，且波形的剩余保持相同。

图8-9是说明铁电非易失性比特单元800和基于2C-3T自参考NVL比特单元的另一个实施例的原理图和时序图。先前描述的基于4-FeCap的比特单元400在传感放大器的每一侧使用两个FeCap以获得标准1C-1T FRAM比特单元两倍的余量的差读取。然而，基于4-FeCap的比特单元具有更大的面积而且可以具有更高的变化，因为它使用了更多的FeCap。

比特单元800通过使用自己作为参考，此处称为自参考，帮助完成如同较低区域的余量的差4-FeCap，。通过使用更少的FeCap，它也比4FeCap比特单元具有更低的变化。通常单独在一侧的单元需要使用参考电压，其在比特单元操作范围的中间。相比两侧单元，这减少了一半的读余量。然而，随着电路制作过程移动，参考值可以变得倾斜，进一步减少读取的余量。自参考架构允许单侧单元跟自己比较，因此提供了更高的余量。此处描述的自参考单元的测试比起固定参考单元已经提供了至少两倍的余量。

比特单元800有两个FeCap C1和C2，其串联形成节点Q 804。电镀线1(PL1)耦合到FeCap C1，而电镀线2(PL2)耦合到FeCap C2。电镀线用于在读和写操作期间提供偏置给FeCap。导通门802配置为耦合节点Q到位线B。导通门802使用并联的PMOS装置和NMOS装置来实现。这种设置在写操作期间减少了导通门两端的电压降，从而节点Q和QB在写期间表现为较高电压，因此，较高的极化被给予FeCap。可替代地，NMOS导通门可以与升压后的字线电压一起使用。在这种情况下，PASS信号可以被升压一个NFET Vt(阈值电压)。然而，这可能导致可靠性问题以及过量的电量消耗。使用CMOS导通门添加了额外的面积到比特单元，但是会改善速度以及电量消耗。钳位晶体管MC 806耦合到节点Q。钳位晶体管806配置为在Q节点钳位近似等于电镀线上的低逻辑电压的电压，以在非访问时间段s0期间响应清除信号CLR，其在本实施例中等于0伏特，即地电势。这个方法中，在比特单元没有被访问用于读或写的时间中，没有电压被施加到FeCap两端，因此基本上消除了TDDB和不想要的部分去极化。

如图9所示，在时间段s0，节点Q、电镀线PL1和PL2的初始状态都是0，因此在比特单元没有被访问的时间中，FeCap两端没有DC偏置。为了开始读操作，PL1切换到高，而PL2保持低，如时间段s1所示的。如上文公式1所述，信号902基于从之前写入单元的最后的数据值的FeCap的剩余极化，由电容率在节点Q上产生。通过从传输门802传递电压到位线BL上来将电压存储在外接到比特单元的读电容器820上，然后通过传输门822以响应第二使能信号EN1。注意：为了最小化当Q上的恢复信号被通过BL传输到读存储电容器820和821时由于电荷共享造成的信号损耗，在导通门802、822和823被使能之前，BL和读电容器被预充电到VDD/2。然后，在时间段s2，PL1被切换回低，并且节点Q通过使用钳位晶体管806放电。接下来，在时间段s3，PL2被切换到高，保持PL1为低。新的电压904在节点Q上产生，但是这次用相反的电容率。然后，这个电压通过传输门823存储在另一个外部读电容器821中。因此，相同的两个FeCap被用于读取高和低信号。然后，传感放大器810能够通过使用存储在外部读电容器820，821中的电压来检测比特单元的状态。

通常，有比特单元800的阵列。图8中说明的比特单元800-800n的一列通过位线801耦合到读传输门822和823。然后，有类似比特单元的多个列来形成一个n行乘m列的阵列。例如，在SoC 100中，NVL阵列是8×32；然而，如较早讨论的，可以实现不同的配置。例如，读电容器和传感放大器可以置于存储阵列的外围中。

图10是详细说明NVL阵列110的框图。在大阵列的控制环境外嵌入非易失性元件呈现可靠性和制造上的挑战。如较早参见附图1的讨论，增加可测性特征到单独的NVL FF上可能在面积开销方面令人望而却步。为了减少测试特征的成本并提高可制造性，SoC 100使用基于FeCap的比特单元的256b迷你NVL阵列110实现，比特单元分布在整个逻辑云以在电源移除时，保存不同触发器120的状态。FF 120的每个云102-104包括相关联的NVL阵列110。中央NVL控制器106控制所有的阵列以及它们与FF 120的通信。

然而NVL阵列可以实现在任意数量的n行m列配置中，例如，NVL阵列110用8行阵列1040和32比特单元的比特列来实现。每个单独的比特单元，例如比特单元1041，被耦合由行驱动器1042提供的控制线组上。较早描述的控制信号包括电镀线(PL1，PL2)、传感放大器使能(SEAN)，传输门使能(PASS)，以及清除(CLR)，其都由行驱动器驱动。每行比特单元有行驱动器组。

每个单独的比特单元，例如比特单元1041也通过位线被耦合到输入/输出(IO)驱动器组1044。在这种实现中，有32组IO驱动器，例如IO驱动器组1045。每个驱动器组产生输出信号1046以在行位线被读时提供数据值。每个位线有比特单元列的长度，并耦合到IO驱动器以为该列所用。例如，每个比特单元可以被实现为2C-3T比特单元800。在这种情况下，每列将使用单个位线，而且传感放大器和读电容器将被置于IO驱动器块1044中。在另一个NVL阵列110的实现中，每个比特单元可以实现为4C-12T比特单元400。在这种情况下，位线是带有每列两个IO驱动器的差分对。电容器接收差分对位线，并生成最终的单个位线，其被提供给输出锁存器。NVL阵列的另一个实现可以结合下文将更详细描述的行驱动器和IO驱动器使用其他公知的或以后开发的比特单元。

时序逻辑1046生成时序信号，其用于控制读驱动器以生成用于每个读和写操作的控制信号序列。时序逻辑1046可以使用同步或异步状态机两者，或者其他公知的或以后开发出的逻辑技术来实现。一种潜在的可选择的实施例利用具有多个输出的延迟链，该多个输出在所需的时间间隔“拍打”延迟链以生成控制信号。能够使用多路复用器以提供多个用于每个控制信号的时序选项。另一个潜在的实施例使用可编程延迟生成器，其使用专用的输出在需要的时间间隔上产生沿，专用的输出被连接到适当的控制信号。

图11是图10的NVL阵列中使用的输入/输出电路组1150的更详细的原理图。返回参见图10，IO块1044中的32个驱动器的每个IO组1045都类似于IO电路1150。I/O块1044提供一些特征来帮助NVL比特的可测试性。

现在参见图11，在读取期间，第一锁存器(L1)1151作为输出锁存器提供服务，同时其还结合第二锁存器(L2)1152形成扫描触发器。扫描输出(SO)信号被路由到写驱动器块1158中的多路复用器1153，以允许在调试期间将被扫描的数据写入到阵列中。扫描输出(SO)还耦合到下一个IO驱动器组的扫描输入(SI)，以形成32比特的扫描链，其能够用于读或写来自NVL阵列110的整个比特行。在SoC 100中，每个NVL阵列的扫描锁存器以串联方式连接以形成扫描链，从而使用该扫描链允许所有NVL阵列被访问。可选择地，为了加速扫描测试，每个NVL阵列中的扫描链可以以并行方式操作(N个阵列将生成N个链)以减少每个链上的内部扫描触发比特的数量。链的数量以及每个链的NVL阵列的数量可以随需要改变。通常，SoC 100中的所有的存储锁存器和触发器包括扫描链以允许SoC 100的完整测试。扫描测试是众所周知的，不需要在此处更详细的描述。在这个实施例中，NVL链从芯片上的逻辑链分离开，因此，链能够被独立的操作，并且NVL阵列能够被测试而不依赖于逻辑链的结构、实现或控制。NVL扫描链的最大总长将总是小于逻辑链的最大总长，因为NVL链的长度被除以了NVL阵列中行的数量。在当前的实施例中，每个NVL阵列有8个输入，所以NVL扫描链的总长度是逻辑扫描链总长度的八分之一。这减少了访问和测试NVL阵列所需要的时间，并且因此减少了测试开销。同样，它消除了确定逻辑触发器逻辑扫描链上它们的位置以及它们对应的NVL阵列比特位置(标识阵列，行，以及列的位置)之间的映射的需求，极大的简化了NVL测试、调试以及错误分析。

虽然扫描测试是有用的，它不为SoC 100的生产测试提供好的机制，因为它使用了大量的时间来扫描成百上千个比特以测试SoC 100中的不同NVL阵列。这是因为没有直接访问NVL阵列中的比特。每个NVL比特单元被耦合到相关联的触发器上，并且仅通过保存触发器的状态来写入。因此，为了从相关联的触发器中加载图形测试到NVL阵列中，必须使用扫描链设立对应的触发器。为了控制NVL阵列中具体行的内容，确定必须设立或清除扫描链上的哪个比特是一个复杂的任务，因为连接是基于硅管芯上的任意触发器组的物理位置产生，而不是基于任何规则的算法产生。因此，不需要控制触发器到NVL位置的映射，且通常是随机的。

提供了一种在IO驱动器1150中的改进的测试技术。返回参见图1，NVL控制器106具有状态机执行用于芯片上的所有NVL阵列是快速通过/失败测试以筛选出坏的管芯。在一个这样的方法中，至少一个非易失性逻辑控制器配置为控制内置自检模式，其中所有的0或所有的1被写入到多个NVL阵列的至少一部分NVL阵列，然后确定从NVL阵列的至少一部分读出的数据是否全部是1或者全部是0。这个通过使用全0/1写驱动器180第一次写入全部0或全部1到一行，提供一个抵消干扰电压(V_OFF)，然后使用并行读测试逻辑1170读取同一行来完成。如果来自数据锁存器1151的数据输出信号(OUT)是高，则来自与门G1的信号corr_1为高，并且来自相邻列的IO驱动器的并行读测试逻辑与门G1的信号corr_1为高。在这种方法中，NVL阵列100中的32组I/O块1150的G1与门实现一个大的32输入与门，其告知NVL控制器，对于NVL阵列110被选择的行，是否所有输出是高。对于读0，或门G0执行相同内容。在这种方法中，NVL控制器可以指示SoC 100中所有的NVL阵列模拟执行将全1写到被选择的一行，然后指示所有的NVL阵列仿真读被选择的行，并使用仅仅几个的控制信号提供通过失败指示，而不需要从NVL控制器传输任何明确的测试数据给NVL阵列。在通常的存储器阵列BIST(内置自检)实现中，BIST控制器必须访问所有的存储器输出值以使每个输出比特都能够与期望值比较。在通常硅SoC芯片上给出的是上千的逻辑触发器，NVL阵列输出的总量还可以用千来衡量。不可能使用普通的BIST逻辑电路来测试这些阵列，因为需要大量的数据连接和数据比较器。然后，NVL测试方法能够被重复8次，因为NVL阵列有8行(重复的次数根据阵列的结构而变化。在一个实施例中，10输入NVL阵列实现将重复测试方法10次)，因此，能够测试SoC 100中的所有NVL阵列，以仅在8个写周期和8个读周期中校正全1操作。类似地，能够测试SoC 100中的所有NVL阵列，以仅在8个写周期和8个读周期中校正全0操作。所有NVL阵列的结果可以压缩在单个信号中，该信号通过附加的与门和或门来指示通过或失败，与门和或门接收来自每个NVL阵列的corr_0和corr_1信号并产生单个corr_0和corr_1信号，或者NVL控制器可以查看每个单独的corr_0和corr_1信号。

所有的0/1写驱动器1180包括PMOS装置M1和M3以及NMOS装置M2和M4。装置M1和M2串联形成耦合到位线BL的节点，而装置M3和M4串联形成耦合到逆位线BLB的节点。控制信号“all_1_A”和逆“all_1_B”由NVL控制器106生成。当在写周期中被指定时，它们激活装置M1和M4以促使位线BL和BLB被上拉以表示逻辑1数据值。类似地，控制信号“all_0_A”和逆“all_0_B”由NVL控制器106生成。当在写周期中被指定时它们激活装置M2和M3，以促使位线BL和BLB被上拉以表示逻辑0数据值。在这种方式中，32个驱动器可操作以写入全1到比特单元的行中，以响应控制信号，并且写入全0到比特单元的行中，以响应另一个控制信号。本领域技术人员可以容易地设计其他电路拓扑来完成相同的任务。当前的实施例是优选的，因为它只需要4个晶体管来完成所需的数据写。

在正常的写操作中，写驱动器块1158接收将要存储在data_in信号中的数据比特值。写驱动器1156和1157耦合补偿数据信号到位线BL和BLB，并由此耦合到所选择的比特单元。写驱动器1156，1157被写使能信号STORE使能。

图12A是说明在读周期中的偏移电压测试的时序图。为了提供干扰电压给比特单元，状态s1在读中被修正。这个图说明了读取数据值“0”(节点Q)的电压干扰测试；数据值“1”的电压干扰测试与此类似，但是注入干扰电压到传感放大器(节点QB)的相反侧。因此，本实施例中的干扰电压基于被读取的逻辑值被注入到传感放大器的低电压一侧。传输门1154，1155耦合到位线BL和BLB。数模转换器被NVL控制器106、片外测试控制器编程，或通过外部生成测试器编程，数模复用器没有被示出(例如，可以在外部测试器的芯片片上或片外)，以产生需要的偏移电压V_OFF量。NVL控制器106可以在s1时间段指定存储“0”的位线侧的Vcon控制信号，以由此使能Vcon传输门1154和1155，使用M2/M4释放其他位线，并在s1期间指定控制信号PASS来打开传输门402和403。这将“0”存储侧的节点Q/QB上的电压初始化为偏移电压V_Off，如1202处所示。这个预充的电压降低了s3期间SA可获取的差，如1204处所指示的，并由此将比特单元推向更接近失败。为了快速产生测试，可以将V_Off置为需要的余量值，且使用G0-1通过/失效测试随后可以被用于筛选出任何失效的管芯。

图12B是在偏移电压范围内生成的直方图。比特电平失败余量能够通过扫描V_Off来获得，并用读周期序列扫描出读数据比特，如上所述。在这个例子中，最差的情况是，读取余量是550mv，平均值是597mv，以及标准偏差是22mv。在这种方式下，可以容易地确定SoC上的每个NVL阵列中的所有比特单元的操作字符。

如上所述，在大阵列的控制环境外嵌入非易失性元件表现出可靠性和制造上的挑战。NVL比特单元将设计用于最大读信号余量以及现场可测试性，如同对于所有NV存储技术所需的一样。然而，NVL实现不能像内置自检(BIST)那样依赖于SRAM，因为NVL阵列被分布在逻辑云内部。上述讨论的NVL实现包括由中央NVL控制器106控制的NVL阵列。当为了令人满意的行为筛选出模具时，NVL控制器106运行一系列步骤，其在片上执行，而不包括任何外部测试器接口。测试器仅需要发布开始信号，并提供模拟电压，该电压对应于期望信号余量。控制器首先写全0或1到NVL阵列中的所有比特。然后开始一次读取阵列的一行。NVL阵列读操作不必紧跟着NVL阵列的写操作。通常，高温烘烤周期插在数据写操作和数据读操作之间，以加速时间和温度依赖的失败机制，从而在制造相关的测试期间，能够筛选出长期影响数据保持的缺陷。如上所详细描述的，阵列包含与(AND)和或(OR)阵列的所有输出的逻辑。这两个信号被发送到控制器。当读取每一行时，控制器查看来自阵列的这两个信号，并基于它之前被写入的信息，决定在干扰电压中出现的被读取的数据正确与否。如果数据不正确，它发布失败信号给测试器，那时，测试器能够消除管芯。如果行通过了，控制器移动到阵列的下一行。在正常的NVL时钟频率上，能够并行测试所有的阵列。这种使用测试器仅发布开始信号并提供期望读信号余量电压，而NVL控制器在内置测试过程的结束报告通过，或者当第一个失败行被检测到时生成失败信号，能够实现NVL阵列的高速片上测试。失败被迅速报告，因此，测试器能够在第一次失败时中断测试过程，而不是浪费额外的测试时间来测试剩下的行。这跟测试时间一样重要，因此，对于所有非易失性存储(NVM)的测试成本通常决定了带有嵌入式NVM的SoC的整个测试成本。如果NVL控制器激活“完成”信号并且在测试过程中的任何时间都没有激活失败信号，则被测试的管芯已经通过了需要的测试。

对于进一步的失败分析，控制器还可以具有调试模式。在这种模式下，测试器能指定阵列和行号，并且NVL控制器能随后仅读或写该行。被读的内容能够使用NVL扫描链被扫描出来。这种方法提供了读或写访问管芯上的任何NVL比特，而无需CPU邀请或者需要使用长的复杂的SOC扫描链，其中，NVL阵列比特映射到单独的触发器是随机的。进一步，这能够协同提供读信号余量确定的模拟电压来完成，因此，能够衡量各比特的精确余量。

这些功能的帮助使得NVL是实用的，因为没有可测试性的特征，因此在产品中使用非易失性逻辑元件是危险的。进一步，使用最小测试器交互作用在管芯上进行通过/失败测试减少了测试时间并由此减少了开销。

使用分布在逻辑云上的迷你阵列的NVL实现意味着像ECC一样的成熟的错误检测方法将需要基本上在每个阵列上使用大量的额外的存储器列和控制逻辑，其从区域的立场看应禁止。然而，为了提供提高的可靠性等级，SoC 100的NVL阵列可以包括奇偶保护作为低开销的错误检测方法，现在将详细地描述。

图13是说明在NVL阵列110中的奇偶生成的原理图，其说明一个具有32列比特(0:31)的示例NVL阵列，其使用先前列的IO驱动器的类似的异或门的输入来异或输入数据值DATA_IN 1151。NVL阵列的的每个IO驱动器段，例如段1350，可以包括异或门1160，再次参见图11A。在行的写期间，列30的异或门1160的输出是数据行的整体奇偶值，该数据正被写到比特列0:30，并用于通过反馈它的输出到NVL迷你阵列的列31的数据输入，将奇偶值写入到最后一列，如图11B中所示的XOR_IN。

以类似的方式，在读期间，异或门(XOR)1160通过多路复用器1161(参见图11)用类似的先前列的IO驱动器的异或门的输出来异或来自读锁存器1151的数据值DATA_OUT。在比特列30的异或门1160的输出是数据行的整体奇偶值，该数据正被从比特列0:30读出，并在奇偶校验误差检测器1370中用于与读取自比特列31的奇偶值比较。如果由读取的数据确定的整体奇偶值与从列31中读取出的奇偶比特不匹配，则指定奇偶校验误差。

当检验出奇偶校验误差时，指示了被存储的FF状态值不可信赖。由于NVL阵列通常在电源关闭状态之后，在SoC重新开始时读取，然后为了重新生成正确的FF状态值，奇偶校验误差的检测指示需要执行完全启动操作。

然而，如果在关闭电源之前没有正确存储FF状态，或者这是崭新的装置，例如，可能存在不确定的情况。例如，如果NVL阵列是空的，那么通常所有比特可能都有一个0值，或者它们可能都有一个1值。在全0的情况下，为全0生成的奇偶值将是0，其将匹配0值的奇偶比特。因此，奇偶测试将不正确地指示FF状态是正确的，且当实际上需要启动操作时并没有启动操作。为了防止这种情况发生，例如，奇偶比特的一种翻转版本可以被位线驱动器1365写入到列31中。再次参见图11A，注意当列0-30的位线驱动器1156也翻转了输入数据比特，当它们已经被接收时，多路复用器1153翻转data_in比特，因此，结果是，列0-30中的数据被存储为非翻转的。在另一个实施例中，例如，数据比特可以被翻转，而奇偶校验误差没有被翻转。

在全1的情况下，如果有偶数个列，那么计算的奇偶将等于0，而1的翻转值将存储在奇偶列里。因此，在具有偶数个全1数据列的NVL阵列中将不会检测到奇偶校验误差。为了阻止这种情况发生，NVL阵列110被约束为具有奇数个数据列。例如，在这个实施例中，对于总共32个的比特单元列，有31个数据列和1个奇偶列。

在一些实施例中，当NVL读操作发生时，用于NVL阵列的控制逻辑促使奇偶比特被读取、翻转、回写。当先前的NVL阵列写没有完成或者无效/损坏时，这允许NVL阵列检测。保留极化没有被单个的读周期完全抵消。通常，用5-15个读周期来完全去极化FeCap或者破坏数据足以可靠地触发NVL读奇偶。例如，如果在最后一次NVL存储操作期间，由于电量消失，8个NVL阵列行只有4个被写，这最有可能导致之前的机器状态没有被完全获取。然而，由于保留极化，4个没有在最近的状态存储序列中被写的行将可能仍然包含之前时间的失时效数据，例如两个NVL存储事件之前，而不是来自最近的NVL数据存储事件的数据。来自该4行的奇偶和失时效的数据将有可能作为有效数据被读取，而不是无效数据。当机器状态从NVL阵列中恢复时，在下一个唤醒/电源启动事件期间，这很有可能导致机器被锁或崩溃。因此，通过在每个输入被读取之后回写被翻转的奇偶比特，每行失时效的数据被基本上强制无效。

回写数据到NVL输入耗电量相当大，因此，倾向于不回写数据到所有的比特中，而只是奇偶比特。阵列的当前实施例禁止了PL1、PL2、以及传感放大器，使能了用于全部非奇偶比特(即，数据比特)的信号以最小化这个特征的寄生电量消耗。

在这种方式中，每次SoC从无电源状态到电源打开状态转变，都能够制作做出确定，从NVL阵列读取的数据包括有效FF状态信息。如果检测到奇偶校验误差，那么启动操作能够替代从NVL阵列恢复FF状态存储而执行。

返回参见图1，低电量SoC 100有多个电压和电源域，例如用于NVL阵列的VDDN_FV和VDDN_CV、用于睡眠模式保持锁存器和良好供电的VDDR，以及用于形成系统微控制器的逻辑块的整体的VDDL、各种外围设备、SRAM、ROM等等，如较早参考表1和表2所述的。FRAM具有内部电源开关，并且被连接到常开电源VDDZ。此外，VDDN_FV域可以设计为在一个电压下操作，例如，FeCap比特单元需要的1.5伏特，而VDDL和VDDN_CV域可以设计为在较低的电压下操作以节省电量，例如0.9-1.5伏特。这样一个实现需要使用电源开关108、电平转换和适当区域的隔离。关于NVL块110需要的隔离和电平转换方面现在将详细地描述。设计电路以使VDDL/VDDN_CV能够是任何小于或等于VDDN_FV的有效电压，并且电路正常运行。

图14是说明NVL阵列110中的电源域的框图。不同的逻辑和存储块可以被设置，如表3所说明的。

表3–全芯片电源域示例

使用分离的电源开关组来控制表3中所述的电源域VDDL、VDDN_CV、VDDN_FV以及VDDR，例如，较早描述的开关108。然而，一些情况下需要隔离。IO缓冲器块1044中的数据输出缓冲器在NVL逻辑电源域VDDN_CV中，因此可以在芯片正常操作期间，在域VDDR(或者依赖于具体实现的VDDL)是开的时候保持关闭。实现ISO-Low隔离以将所有这样的信号在这种情况下约束在接地。当VDDN_CV关闭时，如果来自VDDV_CV域的任何信号是浮动的(在VDDN_CV域电源被关闭时没有被驱动)，如果它们没有被隔离，在随机逻辑区域连接到VDDR(或者依赖于具体实现中VDDL)域中的数据输出的逻辑可以在内部电路中的电源和地之间生成短路电流。相同的可应用于NVL阵列的correct_0/1输出和扫描输出。此处的大致想法是，当没有电源给NVL阵列时，NVL阵列的任何输出将被隔离。如果在芯片上出现了常开逻辑，所有从VDDL或VDDN_CV到VDD的信号必须使用VDD域外围的输入隔离将其隔离。额外的内置隔离存在于ND输入的NVL触发器中。此处，输入通过传输门，其控制信号由一个常开信号驱动。当输入被期待为不确定的时，NU被制成低，因此禁止ND输入端口。类似的内置隔离存在于NVL阵列的数据输入和扫描上。这种隔离在NVL恢复期间当VDDL为关时将被需要。此外，信号NU和NVL数据输入多路复用器使能信号(mux_sel)必须仅在VDDR域中被缓存。同样的可以适用于保持使能信号。

为了使能操作的不同的省电模式，在不同的时间关闭VDDL和VDDN*域，并且隔离使得其可能不产生短路电流。

通往NVL比特单元的NVL阵列的控制输入上需要从较低电压VDDL域到较高电压VDDN域的电平转换，例如，行使能、PL1、PL2、恢复、重新呼叫、以及清除。这通过允许能够在较低电压操作来做这些的SoC逻辑块和NVL逻辑门使得系统电量浪费降低，。对于比特单元阵列1040中的每行比特单元，有一组字线驱动器，其驱动比特单元的每行的信号，包括例如，电镀线PL1和PL2、传输门使能PASS、传感放大器使能SAEN、清除使能CLR以及电压余量测试使能VCON。比特单元阵列1040和字线电路块1042由VDDN供电。到1042的输入信号上的电平转换由专用电平转换器(参见图15)处理，而到比特单元阵列1040的输入上的电平转换由NVL比特单元中的电路的特殊序列处理，而不需要增加任何额外的专用电路到阵列数据路径或者比特单元中。

图15是用在NVL阵列110中的电平转换器1500的原理图。图15说明了一个字线驱动器，其可以是字线驱动器组1402的部分。电平转换器1500包括PMOS晶体管P1、P2和NMOS晶体管N1、N2，其在用于字线驱动器1042的1.5伏特VDDN域中的区域1502中形成。然而，在时序和控制模块1046中的控制逻辑被置于1.2v VDDL域中(1.2v用于表示不同的VDDL核心供电，其范围能够从0.9v到1.5v)。1.2伏特信号1506是由控制模块1046生成的任意行控制信号代表的，以在访问NVL比特单元阵列1040中使用。反相器1510在区域1503中形成了控制信号的互补对1511和1512，其随后被路由到电平转换器1500中的晶体管N1和N2。在操作中，当1.2伏特信号1506变高时，NMOS装置N1将PMOS装置P2的栅极拉低，其使得P2将信号1504拉升到1.5伏特。类似地，当1.2伏特信号1506变低时，互补信号1512促使NMOS装置N2将PMOS装置P1的栅极拉低，其拉升了PMOS装置P2的栅极并允许信号1504走低，大约0伏特。NMOS装置必须比PMOS强壮从而转换器不会卡住(stuck)。在这种方式下，可以完成电压域两端的电平转换而且电量可以通过放置控制逻辑来节省，包括在较低电压域1503中的反相器1510。对于每个信号，控制器通过两个互补控制信号1511，1512耦合到每个电平转换器1500。

图16是说明在铁电比特单元中使用检测放大器的电平转换的操作时序图。再次参见图2，被提供给NVL阵列110的来自多路复用器212的输入数据，在写操作期间，同样需要被从1.2v VDDL域电平转换到所需的1.5伏特，以便在1.5伏特VDDN域中的FeCap最好的操作。例如，这可以使用比特单元400的传感放大器来完成。再次参见图4和图13，注意，每个位线BL，例如BL 1352，来自1.2伏特VDDL域并被耦合到比特单元400中的传输门402或403。传感放大器410在1.5v VDDN电源域中操作。现在参见图16，注意在时间段s2期间，在位线BL和BLB上提供数据，并且传输门402，403在时间段s2中由导通信号PASS使能，以从位线将数据比特和它的翻转值传输到不同的节点Q和QB。然而，如1602所示的，被传输的电压电平仅限制于小于1.5伏特电平，因为位线驱动器被置于1.2v VDDL域中。

在时间段s3和s4期间，传感放大器410由传感放大器使能信号SAEN和SAENB使能以提供额外的驱动，如1604所说明的，在写数据驱动器之后，例如写驱动器1156和1157，在s2时间段期间已经在Q/QB上施加了足够的差1602。由于传感放大器由较高电压(VDDN)供电，传感放大器将响应传感放大器两端由写数据驱动器建立的差，并钳位传感放大器的逻辑0一侧到VSS(Q或QB)，而包括逻辑1的另一侧被拉升到VDDN电压电平。在这种方式下，现有的NVL阵列硬件在NVL存储操作期间被重新用于提供电压电平转换功能。

然而，为了避免传感放大器到1.2v驱动器电源的短路，在时间段s3，s4中传感放大器被打开之前，写数据驱动器在时间段s2结束时被从传感放大器孤立。这可以通过在时间段s2之后取消指定STORE信号关闭位线驱动器来完成，和/或也可以通过在时间段s2之后由取消指定PASS禁止传输门来完成。

使用上文描述的设置，不同的配置可能最大化电量节省或者处理或计算装置操作周期中不同点的可用性。在一个这样的方法中，计算装置能够配置为通过一系列电源中断而连续操作，而没有数据损失或重启。参见图17中说明的例子，如上文描述的处理装置1700包括多个非易失性逻辑元件阵列1710、多个易失性存储元件1720、以及至少一个非易失性逻辑控制器1730，该控制器配置为控制多个非易失性逻辑元件阵列1710以存储由多个易失性存储元件1720表示的机器状态，以及从多个非易失性逻辑元件阵列1710读出存储的机器状态到多个易失性存储元件1720。电压或电流检测器1740配置为感测来自输入电源1750的电源质量。

电源管理控制器1760与电压或电流检测器1740通信以接收来自电压或电流检测器1710的关于电源质量的信息。电源管理控制器1760也配置为与至少一个非易失性逻辑控制器1710通信以提供影响存储机器状态到多个非易失性逻辑元件阵列1710以及来自多个非易失性逻辑元件阵列1710的机器状态的恢复的信息。

连接电压调节器1770以接收来自输入电源1750的电源，并提供电源给输出电源干线1755，该电源干线配置为提供电源给处理装置1700。电压调节器1770进一步配置为与电源管理控制器1760通信，并被配置为断开来自输入电源1750的输出电源干线1755，例如通过开关1780的控制，以响应确定电源质量低于阈值。

电源管理控制器1760和电压或电流检测器1740和至少一个非易失性逻辑控制器1730和电压调节器1770一起工作，以管理独立于主计算路径的数据备份和恢复进程。在一个这样的例子中，电源管理控制器1760配置为发送信号以影响处理装置1700的时钟堵塞，响应于确定电源质量低于阈值。然后，电压调节器1770能够发送断开信号给电源管理控制器1760，以响应从输入电源1750断开输出电源干线1755。电源管理控制器1760发送备份信号给至少一个非易失性逻辑控制器1710以响应接收断开信号。基于NVL阵列的系统状态备份的完成，电源能够从SoC移除，或者能够继续退化而不再进一步关注机器状态的损失。

做出电源质量的决定的各元件能够在不同的方法中变化。例如，电压调节器1770能够配置为检测电源质量高于阈值，以及，作为响应发送良好电源信号给电源管理控制器1760。作为响应，电源管理控制器1760配置为发送信号以提供电源给多个非易失性逻辑元件阵列1710以及至少一个非易失性逻辑控制器1730以促进机器状态的恢复。电源管理控制器1760配置为上电完成，并且，作为响应，发送信号以影响处理装置1700时钟的释放，其中，处理装置1700继续操作确定电源质量低于阈值之前的机器状态。

为了确定处理装置1700具有足够的电量来完成备份过程，电荷存储元件1790配置为在输出电源干线1755从输入电源1750断开之后，提供足够的临时电源给处理装置1700，使其有足够长的时间将机器状态存储到多个非易失性逻辑元件阵列1710中。电荷存储元件1790可以是至少一个专用的管芯上(或管芯外)的电容器，其被设计为存储这种紧急电源。在另一个方法中，电荷存储元件1790可以是电路，在其中自然产生的寄生电荷在管芯中组合，其中，从电路到地的电荷耗散提供了充足的电源来完成备份操作。

图18是说明如上文所述的处理装置的操作的流程图。方法包括使用多个易失性存储元件操作1802处理装置。通过一种方法实现时间和电源改进，该方法包括使用多路复用器连接1804多个易失性存储元件中的N组的每组的M个易失性存储元件到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列。多路复用器连接N组中的一组到N乘M大小的非易失性逻辑元件阵列以一次性地将来自M个易失性存储元件中的数据存储到N乘M大小的非易失性逻辑元件阵列的行中，或一次性地将数据从N乘M大小的非易失性逻辑元件阵列的一行写入到M个易失性存储元件。相应的非易失性逻辑控制器控制多路复用器关于易失性存储元件到非易失性存储元件之间的连接的操作。

方法可以包括用于存储和恢复数据的额外的方面。例如，方法可以包括确定1806适合备份存储在多个易失性存储元件中的数据的备份条件。响应于确定备份条件，方法包括停止装置执行1808。停止装置执行能够包括将处理装置的时钟呈现为易失存储元件的非活动，其在保持或备份操作期间停止时钟以便于保持系统状态稳定。方法进一步包括通过相应的非易失性逻辑控制器控制1810由对应于多个非易失性逻辑元件阵列的单独的多个易失性存储元件表示的状态的存储。这样配置，通过使用上文讨论的高效节能的配置易于备份来自易失性存储元件的数据。

最终，适合从多个非易失性逻辑元件阵列到易失性存储元件恢复数据的恢复条件被确定1812。响应于确定恢复条件，方法包括当恢复机器状态和通过相应的非易失性逻辑控制器控制1816从多个非易失性逻辑元件阵列到相应的多个易失性存储元件的状态恢复时，设置及保持1814处理装置的时钟在非活动状态。

用于控制和更新的示例过程包括相应的非易失性逻辑控制器影响1818数据输入使能端口上的更新信号，其中该控制器电连接到给定的易失性存储元件以影响数据从非易失性逻辑元件阵列的其中之一插入到给定的易失性存储元件。在确定1822系统恢复操作完成之后，释放时钟1824，并且处理装置能够进入1826常规操作模式。在一个例子中，一旦系统状态从NVL阵列中恢复，在退出保持模式之前控制时钟(但是非活动)。对于在NVL状态恢复期间的非保持模式下操作的非保持FF或保持FF，当NVL更新信号有效时，在非活动状态停止时钟以避免NVL FF(对于保持或非保持FF，其为真)的从级中的数据写端口冲突。这样配置，具有上述配置的处理装置提供了低电量消耗和优化时序的操作选项的变形。

系统示例

图19是一个如上所述的包括NVL阵列的另一个SoC 1900的框图。SoC 1900特征在于，Cortex-M0处理器核1902、通用异步接收器/发送器(UART)1904以及SPI(串行外围接口)1906接口、以及10KB ROM 1910、8KB SRAM 1912、64KB(铁电RAM)FRAM 1914存储器块，商用超低功耗(ULP)微控制器的特性。基于130nm FRAM处理的SoC使用单个1.5v电源、8MHz系统时钟以及用于NVL操作的125MHz时钟。当分别运行来自SRAM和FRAM的编码时，SoC分别消耗75uA/MHz和170uA/MHz。备份和恢复2537个FF的整个系统状态花费的能量和时间分别仅需要4.72nJ&320ns和1.34nJ&384ns，其设定了这类装置的工业基准。SoC 1900提供每个NVL比特的测试功能，如上文详细描述的，以及550mV的原位读取信号余量。

SoC 1900有2537个FF以及由10个NVL阵列服务的锁存器。中央NVL控制器控制所有的阵列和它们与FF的通信，如上文详细描述的。分布的NVL迷你阵列系统结构帮助缓冲测试特征的成本，其达到了具有非常低的每比特2.2pJ/0.66pJ的系统级睡眠/唤醒能量的花费的仅3.6％的SoC区域的开销。

尽管本发明找到了对于微控制器(MCU)实现的具体应用，例如，在片上系统(SoC)中，还找到了其他形式处理器的应用。SoC可以包括一个或更多模块，其每一个模块包括由设计库提供的预设计功能性电路组合的传统设计的功能性电路。

当本发明已经参照示例性实施例描述，本说明书不打算构造有限的意义。本发明各种其他的实施例将基于参照本说明书被显现给本领域技术人员。例如，其他便携的或移动系统，例如远程控制门禁和表带智能信用/借记卡以及仿真器智能电话数字助理以及任何其他公知和以后开发的便携式或嵌入式系统，可以配备如此处描述的NVL阵列，以允许从完全关闭电源的状态近似瞬时地恢复到全操作状态。

当在此处描述耦合到非易失性FeCap比特单元的保持锁存器的实施例时，在另一个实施例中，来自NVL阵列的非易失性FeCap比特单元可以耦合到触发器或锁存器，其不包括低电量保持锁存器。在这种情况下，例如，系统将在全电源状态或另外的基于减少的电压或时钟率的减少的电源状态，以及完全关闭的电源状态之间转变。如上所述，在关闭电源之前，触发器和锁存器的状态将保存在分布的NVL阵列中。当电源恢复，触发器将通过由相关联的NVL阵列比特单元提供的输入初始化。

此公开中描述的技术可以用硬件、软件、固件或其任意组合来实现。如果用软件实现，软件可以在一个或更多处理器中被执行，例如一个微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或数字信号处理器(DSP)。执行技术的软件可以被初始存储在计算机可读介质中，例如，光盘(CD)、磁碟、磁带、文件、存储器、或其他任何计算机可读存储装置，并在处理器中被加载和执行。在某些情况下，软件还可以以计算机程序产品出售，其包括计算机可读介质以及用于计算机可读介质的封装材料。在某些情况下，软件指令可以由可移动计算机可读介质和来自另一个数字系统上的计算机可读介质的传输路径等来发布(如，软盘，光盘，闪存，USB钥匙)。

在整个说明书和权利要求书中使用的某些术语指代具体的系统组件。如本领域技术人员将能意识的，数字系统中的组件可以用不同的名称和/或被此处没有示出的方式组合来被指代，而不背离所描述的功能性。本文档并不旨在区分组件之间名称的不同而是功能的不同。在下面的讨论以及权利要求书中，术语“包括”和“包含”以开放式结尾的形式使用，因此将被解释为表示“包括，但不局限于……”。同样，术语“耦合”及其派生旨在表示间接、直接、光学、和/或无线电连接。因此，如果第一装置耦合到第二装置，该连接可以是通过直接的电连接、通过其他装置和连接的间接电连接、通过光学的电连接、和/或通过无线电连接。

尽管方法步骤可以在此处以顺序的形式被展示和描述，一个或更多示出和描述的步骤可以被省略、重复、同时执行、和/或以不同顺序而不是图中所示的和/或此处描述的顺序来执行。因此，本发明的实施例不被认为局限于图中示出的和/或此处描述的具体顺序的步骤。

因此，预期的所附权利要求将覆盖落入本发明真实范围内的任何实施例的修改。

Claims (19)

1.一种电子装置，其包括：

非易失性逻辑阵列，即NVL阵列；

多于一个易失性存储阵列，每个具有多个易失性存储元件；以及

具有输出和多个输入的选择电路，其中所述多个输入的每个输入耦合到所述易失性存储阵列的相应一个并且所述输出耦合到所述NVL阵列；

其中每个易失性存储元件包括保留触发器，所述保留触发器包括主锁存器和从锁存器，所述从锁存器包括由时钟信号和保留信号可控的第一反相器。

2.根据权利要求1所述的电子装置，其中所述从锁存器额外包括第一输入、第二输入以及第二反相器，并且其中所述从锁存器的第一输入耦合到所述第二反相器的输入和所述第一反相器的输出。

3.根据权利要求2所述的电子装置，其中所述第二输入耦合到所述NVL阵列的输出。

4.根据权利要求3所述的电子装置，其中所述第一反相器包括：

相对于彼此串联设置的第一开关和第二开关，其中所述第一开关和第二开关之间的节点是所述第一反相器的输出；

相对于彼此串联设置并且相对于所述第一开关和第二开关并联设置的第三开关和第四开关；

第五开关，其具有耦合到电源电压的第一端子以及同时耦合到所述第一开关和第三开关的第二端子；以及

第六开关，其具有耦合到参考电压的第一端子以及同时耦合到所述第二开关和第四开关的第二端子。

5.根据权利要求4所述的电子装置，其中所述第一开关和第二开关响应于所述时钟信号是可控的。

6.根据权利要求4所述的电子装置，其中所述第三开关和第四开关响应于所述保留信号是可控的。

7.根据权利要求4所述的电子装置，其中所述第五开关和第六开关响应于在所述从锁存器的第二输入处供应的信号是可控的。

8.根据权利要求4所述的电子装置，其中所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关中的每个是MOSFET晶体管。

9.根据权利要求8所述的电子装置，其中所述第一开关、第三开关和第五开关各自是第一导电类型的MOSFET晶体管，并且所述第二开关、第四开关和第六开关各自是第二导电类型的MOSFET晶体管。

10.根据权利要求2所述的电子装置，其中所述第二反相器是三态反相器。

11.根据权利要求2所述的电子装置，其中所述第二反相器的输出耦合到所述从锁存器的第二输入。

12.根据权利要求2所述的电子装置，其中所述主锁存器包括由所述保留信号可控的第三反相器和由所述时钟信号可控的第二反相器。

13.根据权利要求1所述的电子装置，其中所述主锁存器和所述从锁存器耦合到所述电子装置的不同的相应电源域。

14.一种电子装置，其包括：

非易失性逻辑阵列，即NVL阵列；

多于一个易失性存储阵列，每个具有多个易失性存储元件；

具有输出和多个输入的选择电路，其中所述多个输入的每个输入耦合到所述易失性存储阵列的相应一个并且所述输出耦合到所述NVL阵列；

第一电源域；以及

与所述第一电源域分开的第二电源域；

其中每个易失性存储元件包括保留触发器，所述保留触发器包括耦合到所述第一电源域的主锁存器和耦合到所述第二电源域的从锁存器。

15.根据权利要求14所述的电子装置，其中所述从锁存器包括：

第一输入；

第二输入；

第一反相器；以及

第二反相器；

其中所述第一输入耦合到所述第二反相器的输入和所述第一反相器的输出，并且其中所述第二输入耦合到所述NVL阵列的输出。

16.根据权利要求15所述的电子装置，其中所述第一反相器包括：

相对于彼此串联设置的第一开关和第二开关，其中所述第一开关和第二开关之间的节点是所述第一反相器的输出；

相对于彼此串联设置并且相对于所述第一开关和第二开关并联设置的第三开关和第四开关；

第五开关，其具有耦合到电源电压的第一端子以及同时耦合到所述第一开关和第三开关的第二端子；以及

第六开关，其具有耦合到参考电压的第一端子以及同时耦合到所述第二开关和第四开关的第二端子。

17.根据权利要求16所述的电子装置，其中所述第一开关和第二开关响应于所述时钟信号是可控的，所述第三开关和第四开关响应于所述保留信号是可控的，并且所述第五开关和第六开关响应于在所述第二输入处供应的信号是可控的。

18.根据权利要求14所述的电子装置，包括导致所述电子装置执行恢复操作的控制器，其中存储在所述NVL阵列中的机器状态被转移到所述易失性存储阵列中的选择的一个。

19.根据权利要求18所述的电子装置，其中在所述恢复操作期间，所述第一电源域关闭并且所述第二电源域开启。