CN106406767A - 一种非易失性双列直插式存储器及存储方法 - Google Patents

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Abstract

本发明涉及非易失性存储领域，尤其涉及一种非易失性双列直插式存储器及存储方法。本发明中，当系统掉电后，备份数据所需要的NVM容量大大小于传统的NVDIMM，这将大大降低NVDIMM的价格、超级电容的容量、发热量等，对于大量使用NVDIMM的数据中心等是一个很大的改善。

Description

一种非易失性双列直插式存储器及存储方法
技术领域
本发明涉及非易失性存储领域，尤其涉及一种非易失性双列直插式存储器及存储方法。
背景技术
DRAM（Dynamic Random Access Memory），即动态随机存取存储器，由于其结构简单，是最为常见的系统内存。它在数据中心（Data Center）、IMC（Intelligent ManagementCenter，智能管理中心）中被大量使用，并且随着大数据（Big Data）时代的到来，其容量将会变得更加巨大。然而DRAM也存在着一些缺点，由于其电荷存储机理，DRAM 只能将数据保持很短的时间，所以为了保持数据，DRAM必须每隔一段时间刷新（refresh）一次，如果超出刷新周期存储单元没有被刷新，存储的信息就会丢失。
为解决DRAM掉电数据即丢失的缺点，目前市面上解决的方法是使用NVDIMM（Non-volatile Dual-Inline-Memory-Modules，非易失性双列直插式存储模块）。如图1所示，NVDIMM由DRAM、NVM（Non-volatile Memory，非易失性存储）和超级电容组成，可在系统突然掉电后利用超级电容，将DRAM中的数据备份到NVM中，防止由于意外掉电造成内存中的数据丢失。然而传统的NVDIMM也存在其缺点，比如其为对称设计，即为了完整备份DRAM中的所有数据，NVM的存储容量必须大于或等于DRAM的容量，这样成本将会变得很大，而且需要一个容量很大的超级电容来完成DRAM中数据的备份，这又将带来很大的发热量，使存储器的性能大大降低。
发明内容
针对现有技术存在的问题，现提供了一种非易失性双列直插式存储器及存储方法。
具体的技术方案如下：
一种非易失性双列直插式存储器，包括：
DRAM模块，包括多个内存存取单元，每个所述内存存取单元均包括一写位单元和与所述写位单元连接的同步位单元，所述写位单元判断该内存存取单元于一预设时间内是否写入数据，输出第一判断结果，所述同步位单元判断于所述预设时间内，所述数据是否仅写入了所述DRAM模块中，输出第二判断结果；
NVM模块，与所述DRAM模块连接，于掉电时，存储仅写入所述DRAM模块中的数据；
控制模块，分别连接所述DRAM模块和所述NVM模块，于掉电时，根据所述第一判断结果和所述第二判断结果控制仅写入所述DRAM模块中的数据备份至所述NVM模块中；
其中，所述NVM模块的存储容量小于所述DRAM模块的存储容量。
优选的，还包括：
超级电容，分别连接所述控制模块，所述DRAM模块和所述NVM模块，于掉电时为所述控制模块，所述DRAM模块和所述NVM模块提供电能。
优选的，所述内存存取单元为缓存行。
优选的，所述内存存取单元为内存页。
优选的，所述预设时间包括至少一个内存存取周期。
优选的，所述第一判断结果和所述第二判断结果为比特信息。
一种非易失性双列直插式存储方法，包括：
步骤S1，判断一预设时间内，DRAM模块中的内存存取单元是否写入了数据，输出第一判断结果；并且判断所述预设时间内，所述数据是否仅写入了所述DRAM模块中，输出第二判断结果；
步骤S2，于掉电时，根据所述第一判断结果和所述第二判断结果，控制仅写入所述DRAM模块中的数据备份至所述NVM模块中。
优选的，所述内存存取单元为缓存行或内存页。
优选的，所述预设时间包括至少一个内存存取周期。
优选的，所述第一判断结果和所述第二判断结果为比特信息。
上述技术方案的有益效果是：
上述技术方案的中，当系统掉电后，备份数据所需要的NVM容量大大小于传统的NVDIMM，这将大大降低NVDIMM的价格、超级电容的容量、发热量等，对于大量使用NVDIMM的数据中心等是一个很大的改善。
附图说明
图1 传统NVDIMM的结构示意图；
图2 本发明非对称NVDIMM结构示意图；
图3 内存结构示意图；
图4 本发明非对称NVDIMM工作流程示意图；
图5 本发明与传统NVDIMM的对比示意图；
图6 本发明应用举例结构示意图；
图7 本发明应用举例工作流程示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
本实施例提出了一种非对称NVDIMM的实现方法。如附图2所示，该非对称NVDIMM由DRAM、NVM、超级电容和控制模块组成，其中DRAM作为系统内存来缓存数据，NVM用来备份掉电后未来得及保存到后端存储的数据，其容量小于DRAM，可以是NAND Flash（闪存）、PCM（Phase Change Memory，相变存储器）等，超级电容用于维持掉电后瞬时数据转移过程的电力，控制模块用来选择需要备份的内存存取单元。该非对称NVDIMM中的DRAM可以被分为很多个内存存取单元，每个内存存取单元可以是一个缓存行，即cpu利用自身cache和内存之间交换数据的最小粒度，一般为32Byte或者64Byte；每个内存存取单元也可以是一个内存页，一般为4KB或者8KB。该非对称NVDIMM的每个内存存取单元，都加入了额外的两BIT信息，其中一位为“写位”，表征该存取单元中的数据是否被CPU更新过，即写操作；另一位为“同步位”，判断执行该写入操作时更新的数据是否同时被写入了DRAM和后端存储中。如附图3所示即为内存中的n个内存存取单元，每个存储单元都有额外的“写位”和“同步位”。该非对称NVDIMM的工作流程如图4所示，具体如下：
在计算机开启，应用、软件开始运行的情况下，该非对称NVDIMM开始工作，进行读取、写入等操作。
在一个内存存取周期开始时，CPU（Central Processing Unit，中央处理器）开始分析上一个内存存取周期内每个内存存取单元的工作状态，并将数据写入每个内存存取单元中额外的两个BIT，“写位”和“同步位”中。若该内存存取单元进行了写入操作，则CPU将“写位”赋值为“1”，若该内存存取单元没有进行操作或者进行了读取操作，则CPU将“写位”赋值为“0”，此为第一判断结果；若该内存存取单元执行写入操作时将数据同时写入了DRAM和后端存储中，则CPU将“同步位”赋值为“1”，若该内存存取单元执行写入操作时仅将数据写入了DRAM中，则CPU将“同步位”赋值为“0”，此为第二判断结果。当一个内存存取单元的“写位”被赋值为“1”后，当且仅当这个内存存取单元将数据同时写入了DRAM和后端存储中，即“同步位”为1时，该内存存取单元的“写位”才可以被赋值为“0”，否则则一直保持“1”不变。
下一个内存存取周期开始时，重复2）的步骤，重新对每个内存存取单元中的“写位”和“同步位”进行赋值。
若这时系统突然掉电，只有进行过写入操作，并且只将数据写入到DRAM中的内存存取单元才需要备份，即只有“写位”为“1”，“同步位”为“0”的内存存取单元才需要备份。此时，控制模块利用超级电容将DRAM中“写位”为“1”，“同步位”为“0”的内存存取单元中的数据备份到NVM中。当电源恢复后，CPU再将NVM中备份的数据重新写入到对应的内存存取单元中，系统开始继续之前的工作。由于系统仅需对“写位”为“1”，“同步位”为“0”的内存存取单元进行数据备份，因此当系统掉电后，备份数据所需要的NVM容量将会远远小于DRAM。
如附图5所示，本实施例所介绍的非对称NVDIMM的实现方法，相比于传统的NVDIMM，可以大大减少备份数据所需要的NVM容量，大大降低NVDIMM的价格、电池容量、发热量等，这对于大量使用NVDIMM的数据中心等是一个很大的改善。
下面举一个本发明的具体应用来详细说明。
如附图6所示为根据本发明制作的非对称NVDIMM。它由一个64MB的DRAM、一个32MB的PCM、一个超级电容和一个控制模块组成，其中DRAM为内存，PCM用来备份掉电后未来得及保存到后端存储的数据，其容量小于DRAM，超级电容用于维持掉电后瞬时的数据转移过程的电力，控制模块用来选择需要备份的内存存取单元。该非对称NVDIMM的工作流程如图7所示，具体如下：
在计算机开启，应用、软件开始运行的情况下，该非对称NVDIMM开始工作，进行读取、写入等操作。
在一个内存存取周期开始时，CPU（Central Processing Unit，中央处理器）开始分析上一个内存存取周期内每个缓存行的工作状态，并将数据写入每个缓存行中额外的两个BIT，“写位”和“同步位”中。若该缓存行进行了写入操作，则CPU将“写位”赋值为“1”，若该缓存行没有进行写操作或者只进行了读取操作，则CPU将“写位”赋值为“0”；若该缓存行执行写入操作时将数据同时写入了DRAM和后端存储中，则CPU将“同步位”赋值为“1”，若该缓存行执行写入操作时仅将数据写入了DRAM中，则CPU将“同步位”赋值为“0”。当一个缓存行的“写位”被赋值为“1”后，当且仅当这个缓存行将数据同时写入了DRAM和后端存储中，即“同步位”为1时，该缓存行的“写位”才可以被赋值为“0”，否则则一直保持“1”不变。
下一个内存存取周期开始时，重复2）的步骤，重新对每个缓存行中的“写位”和“同步位”进行赋值。
若这时系统突然掉电，只有进行过写入操作，并且只将数据写入到DRAM中的缓存行才需要备份，即只有“写位”为“1”，“同步位”为“0”的缓存行才需要备份。此时，控制模块利用超级电容将DRAM中“写位”为“1”，“同步位”为“0”的缓存行中的数据备份到PCM中。当电源恢复后，CPU再将PCM中备份的数据重新写入到对应的缓存行中，系统开始继续之前的工作。由于系统仅需对“写位”为“1”，“同步位”为“0”的缓存行进行数据备份，因此当系统掉电后，备份数据所需要的PCM容量将会小于DRAM。
综上，该非对称NVDIMM由DRAM，小容量NVM，超级电容和控制模块组成，并在DRAM的每个存取单元中加入两个BIT的信息，其中一位为“写位”，判断该存取单元是否进行写入操作，另一位为“同步位”，判断执行写入操作时是否将数据同时写入了DRAM和后端存储中。当且仅当该DRAM存取单元执行写入操作，且没有同时将数据写入DRAM和后端存储中时，该非对称的NVDIMM才利用超级电容将DRAM中数据备份到NVM中。因此当系统掉电后，备份数据所需要的NVM容量大大小于传统的NVDIMM，这将大大降低NVDIMM的价格、超级电容的容量、发热量等，对于大量使用NVDIMM的数据中心等是一个很大的改善。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种非易失性双列直插式存储器，其特征在于，包括：
DRAM模块，包括多个内存存取单元，每个所述内存存取单元均包括一写位单元和与所述写位单元连接的同步位单元，所述写位单元判断该内存存取单元于一预设时间内是否写入数据，输出第一判断结果，所述同步位单元判断于所述预设时间内，所述数据是否仅写入了所述DRAM模块中，输出第二判断结果；
NVM模块，与所述DRAM模块连接，于掉电时，存储仅写入所述DRAM模块中的数据；
控制模块，分别连接所述DRAM模块和所述NVM模块，于掉电时，根据所述第一判断结果和所述第二判断结果，控制仅写入所述DRAM模块中的数据备份至所述NVM模块中；
其中，所述NVM模块的存储容量小于所述DRAM模块的存储容量。
2.根据权利要求1所述的非易失性双列直插式存储器，其特征在于，还包括：
超级电容，分别连接所述控制模块，所述DRAM模块和所述NVM模块，于掉电时为所述控制模块，所述DRAM模块和所述NVM模块提供电能。
3.根据权利要求1所述的非易失性双列直插式存储器，其特征在于，所述内存存取单元为缓存行。
4.根据权利要求1所述的非易失性双列直插式存储器，其特征在于，所述内存存取单元为内存页。
5.根据权利要求1所述的非易失性双列直插式存储器，其特征在于，所述预设时间包括至少一个内存存取周期。
6.根据权利要求1所述的非易失性双列直插式存储器，其特征在于，所述第一判断结果和所述第二判断结果为比特信息。
7.一种非易失性双列直插式存储方法，其特征在于，包括：
步骤S1，判断一预设时间内，DRAM模块中的内存存取单元是否写入了数据，输出第一判断结果；并且判断所述预设时间内，所述数据是否仅写入了所述DRAM模块中，输出第二判断结果；
步骤S2，于掉电时，根据所述第一判断结果和所述第二判断结果，控制仅写入所述DRAM模块中的数据备份至所述NVM模块中。
8.根据权利要求7所述的非易失性双列直插式存储方法，其特征在于，所述内存存取单元为缓存行或内存页。
9.根据权利要求7所述的非易失性双列直插式存储方法，其特征在于，所述预设时间包括至少一个内存存取周期。
10.根据权利要求7所述的非易失性双列直插式存储方法，其特征在于，所述第一判断结果和所述第二判断结果为比特信息。
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