CN106205693A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：存储器单元部分，包括主存储单元和冗余存储单元；页缓冲器电路，包括多个页缓冲器组并读取储存在存储器单元部分中的数据；以及感测电路，包括分别对应于所述多个页缓冲器组的多个感测放大器，且适用于感测读取数据，其中所述多个感测放大器并行地执行数据感测操作以感测读取数据。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2014年12月19日提交的申请号为10-2014-0184575的韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种电子器件，且更特别地，涉及一种半导体存储器件。
背景技术
半导体存储器件通常分为易失性存储器件和非易失性存储器件。
非易失性存储器件以相对低的写入和读取速度来操作，但在没有电源的时候其保持储存的数据。因此，非易失性存储器件可以被用来储存需要被保持的数据，而不管电源是处于接通/切断条件。非易失性存储器件的例子包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器分为NOR和NAND类型。
快闪存储器同时享有RAM和ROM的优点。例如，快闪存储器可以与RAM类似被随意地编程及擦除。与ROM类似，即便没有供电，快闪存储器仍可以保持储存的数据。快闪存储器已经被广泛地用作便携式电子设备的储存媒介，诸如移动电话、数字相机、个人数字助手(PDA)以及MP3播放器。
发明内容
实施例针对一种半导体存储器件，其能够改善其数据输出操作的稳定性。
根据一个实施例的半导体存储器件可以包括主感测放大器电路和冗余感测放大器电路，所述主感测放大器电路适用于响应于具有第一周期的第一选通信号来感测与主单元区相耦接的主数据线的第一电势，并将第一电势输出到全局数据线。冗余感测放大器电路适用于响应于具有第二周期的第二选通信号来感测与冗余单元区相耦接的冗余数据线的第二电势，并将第二电势输出到全局数据线，其中，第二周期比第一周期更短。
根据一个实施例的半导体存储器件可以包括：存储块，包括主存储区和冗余存储区；主数据线和冗余数据线，分别对应于主存储区和冗余存储区；选通信号发生单元，适用于输出具有第一周期的第一选通信号和具有第二周期的第二选通信号；以及感测放大器电路，适用于响应于第一选通信号和第二选通信号来感测主数据线和冗余数据线的电势电平，并将感测的读取数据输出到全局数据线。
根据一个实施例的半导体存储器件可以包括存储器单元部分、页缓冲器电路以及感测电路，所述存储器单元部分包括主存储单元和冗余存储单元，所述页缓冲器电路包括多个页缓冲器组，且适用于读取储存在存储器单元部分中的数据以暂时储存读取数据，所述感测电路包括分别对应于所述多个页缓冲器组的多个感测放大器，并感测读取数据，其中，所述多个感测放大器并行地执行数据感测操作以感测读取数据。
附图说明
图1是说明根据一个实施例的半导体存储器件的方框图；
图2是说明图1所示的页缓冲器电路的方框图；
图3是说明图1所示的感测放大器电路的方框图；
图4是说明根据一个实施例的在半导体存储器件的数据输出操作期间顺序地执行页缓冲器组的数据输出操作的方法的流程图；
图5是说明根据一个实施例的在半导体存储器件的数据输出操作期间并行地执行页缓冲器组的数据输出操作的方法的流程图；
图6是说明根据一个实施例的在半导体存储器件的数据输出操作期间并行地执行页缓冲器组的数据输出操作、同时执行冗余数据输出操作的方法的流程图；
图7是说明根据一个实施例的在半导体存储器件的数据输出操作期间并行地执行页缓冲器组的数据输出操作、同时执行连续的冗余数据输出操作的方法的流程图；
图8是说明根据一个实施例的存储系统的方框图；
图9是说明根据之前描述的各种实施例的执行编程操作的融合式存储器件(fusionmemory device)或者融合式存储系统(fusion memory system)的方框图；以及
图10是说明根据一个实施例的快闪存储器件的方框图。
具体实施方式
本发明的优点和特征及其实施方法将通过参照附图描述下列实施例来阐明。然而，本发明可以以各种方式实施，而不应该局限于本文所陈述的实施例。确切地说，提供这些实施例以使得本公开更加彻底和完整，且将本发明的范围完全地传达给本领域的技术人员。再者，本发明仅仅由其权利要求书的范围限定。
此外，“连接/耦接”代表一个部件直接耦接到另一个部件或者通过其间的中间部件耦接到另一个部件。只要不是特别提到，单数形式可以包括复数形式。再者，说明书中使用的“包括/包含”代表存在或者要添加一个或者更多个部件、步骤、操作及元件。
图1是说明根据一个实施例的半导体器件的方框图。
参见图1，根据一个实施例的半导体存储器件可以包括存储器单元部分110和外围电路，所述存储器单元部分110包括多个存储器单元。外围电路可以对存储器单元部分110中的选中的存储器单元执行读取操作并输出读取数据。外围电路可以包括控制逻辑120、电源130、页缓冲器电路140、感测放大器电路150和输入/输出电路160。
存储器单元部分110可以包括主存储单元111和冗余存储单元112。主存储单元111可以通过位线BL耦接到页缓冲器电路140。冗余存储单元112可以通过冗余位线RBL耦接到页缓冲器电路140。
控制逻辑120可以响应于通过输入/输出电路160从外部设备输入的命令信号CMD来输出电压控制信号VCON和页缓冲器控制信号PBCON。输出电压控制信号VCON以产生执行读取操作所必需的电压，而输出页缓冲器控制信号PBCON以控制页缓冲器电路140中包括的多个页缓冲器。此外，控制逻辑120可以产生列选择信号CS以将在读取操作期间由页缓冲器电路140读取并暂时储存的数据输出到外部设备，以及可以产生选通信号IOSTB以控制感测放大器电路150的数据感测操作。为了产生列选择信号CS和选通信号IOSTB，控制逻辑120可以包括列选择信号及选通信号发生单元121。列选择信号及选通信号发生单元121可以产生同步到数据输出时钟Dout_CLK的列选择信号CS及选通信号IOSTB，所述数据输出时钟Dout_CLK在数据输出操作期间被激活。列选择信号及选通信号发生单元121可以被安置在控制逻辑120的内部或者外部。
此外，控制逻辑120可以响应于通过输入/输出电路160从外部设备输入的地址信号ADD来输出行地址信号RADD。
电源130可以响应于控制逻辑120的电压控制信号VCON来产生存储器单元的读取操作所必需的操作电压，并将操作电压提供给存储器单元部分110。电源130可以包括电压发生器和行译码器(未示出)。
电压发生器可以响应于来自控制逻辑120的电压控制信号VCON来产生存储器单元的读取操作所必需的操作电压。例如，电压发生器可以产生要施加到选中的存储器单元的读取电压和要施加到未选中的存储器单元的通过电压以执行读取操作。
行译码器可以响应于来自控制逻辑120的行地址信号RADD来将由电压发生器产生的操作电压施加到选中的存储器单元和未选中的存储器单元。
页缓冲器电路140可以包括主页缓冲器单元141和冗余页缓冲器单元142，所述主页缓冲器单元141通过位线BL耦接到存储器单元部分110的主存储单元111，所述冗余页缓冲器单元142通过冗余位线RBL耦接到存储器单元部分110的冗余存储单元112。
主页缓冲器单元141可以包括多个页缓冲器。所述多个页缓冲器可以被划分为多个组。冗余页缓冲器单元142可以包括多个冗余页缓冲器。冗余页缓冲器可以被组合成一个组或者被划分为至少一个组。
主页缓冲器单元141和冗余页缓冲器单元142可以响应于页缓冲器控制信号PBCON来在读取操作期间从对应的存储器单元读取数据并暂时储存读取数据。此外，主页缓冲器单元141和冗余页缓冲器单元142可以响应于列选择信号CS来将暂时储存的读取数据传送到主数据线DL<3:0>和冗余数据线DL_R。
主存储单元111和主页缓冲器单元141可以被定义为主存储区，而冗余存储单元112和冗余页缓冲器单元142可以被定义为冗余存储区。此外，主存储区和冗余存储区可以被定义为单个存储块。
感测放大器电路150可以包括多个感测放大器。所述多个感测放大器可以响应于选通信号IOSTB而通过感测主数据线DL<3:0>和冗余数据线DL_R的电势电平来感测读取数据，并将感测的读取数据输出给全局数据线GDL。各个感测放大器的配置在下面进行详尽的描述。
输入/输出电路160可以在数据输出操作期间将由感测放大器电路150传送的读取数据输出给外部设备。此外，在数据输出操作期间，输入/输出电路160可以接收来自外部设备的命令信号CMD和地址信号ADD，并将命令信号CMD和地址信号ADD输出到控制逻辑120。
图2是说明图1中所示的页缓冲器电路140的方框图。
参见图2，页缓冲器电路140可以包括主页缓冲器单元141和冗余页缓冲器单元142。
主页缓冲器单元141可以包括多个主页缓冲器组PBG0到PBG3。主页缓冲器组PBG0到PBG3的每个可以包括多个页缓冲器PB0到PBn。主页缓冲器组之一(例如PBG0)所包括的页缓冲器PB0到PBn可以共享单个数据线对(DL0和DLb0)。
由于页缓冲器PB0到PBn具有基本上类似的结构，仅描述页缓冲器PB0作为例子。
页缓冲器PB0可以包括锁存器LAT及晶体管TR1和TR2。锁存器LAT可以感测被编程在对应的存储器单元中的数据。晶体管TR1和TR2可以耦接在锁存器LAT和数据线对(DL0和DLb0)之间，并响应于列选择信号CS<0>来将储存在锁存器LAT中的数据传送到数据线对(DL0和DLb0)。
图3是说明图1所示的感测放大器电路150的方框图。
参见图3，感测放大器电路150可以包括多个感测放大器151到153。
感测放大器151到153可以耦接在全局数据线GDL与主数据线DL0到DL3及冗余数据线RDL之间。感测放大器151到153的每个可以响应于选通信号IOSTB<3:0>和IOSTB_RED中的一个而通过感测主数据线DL0到DL3及冗余数据线RDL中的对应一个的电势来感测读取数据，并将感测的读取数据传送到全局数据线GDL。
由于感测放大器151到153的感测操作并行地执行，因此可以保证用于感测数据线的电势的充足时间以使数据感测操作稳定。例如，选通信号IOSTB<3:0>可以以顺序的方式触发，并且所述多个感测放大器151和152可以顺序地执行感测操作。最终，最后的感测放大器152可以执行感测操作，且第一感测放大器151可以响应于选通信号IOSTB<0>来再次开始执行感测操作。因此，由于保证了一个感测操作和下一个感测操作之间的充足间隔，所述多个感测放大器151和152的每个可以执行稳定的感测操作。
感测放大器153可以在冗余操作期间被激活、通过感测冗余数据线RDL的电势来感测冗余数据、以及将感测的冗余数据传送到全局数据线GDL。感测放大器153可以响应于选通信号IOSTB_RED来执行感测操作。选通信号IOSTB_RED可以具有比选通信号IOSTB<3:0>更短的周期，使得在冗余操作期间感测放大器153可以读取至少一个冗余数据并将其输出到全局数据线GDL。选通信号IOSTB_RED可以具有每个选通信号IOSTB<3:0>的周期的1/n，其中n是正常页缓冲器组的数目。因此，可以对每个正常页缓冲器组执行冗余操作。
根据一个实施例，在图中，说明了4个主页缓冲器组、4个主数据线和与其相对应的4个感测放大器。然而，本发明并不局限于此。可以包括两个或者更多个主页缓冲器组、两个或者更多个数据线、以及与其相对应的两个或者更多个感测放大器。
图4是说明根据一个实施例的在半导体存储器件的数据输出操作期间顺序地执行页缓冲器组的数据输出操作的方法的流程图。
参见图1到图4，在下面描述顺序地执行多个页缓冲器组的数据输出操作的方法。
当从外部设备输入与读取操作和数据输出操作相关的命令信号CMD时，控制逻辑120可以响应于命令信号CMD和地址信号ADD而通过控制电源130和页缓冲器电路140来执行读取操作。更具体地，电源130可以产生读取电压并将读取电压施加到多个字线WL中的选中的字线。页缓冲器电路140的主页缓冲器单元141可以感测与选中的存储器单元相耦接的位线BL的电势电平。
在数据读取操作期间，可以顺序地执行主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3的数据输出操作。换句话说，列选择信号及选通信号发生单元121可以产生对应于主页缓冲器组PBG0到PBG3且按照主页缓冲器组PBG0到PBG3的顺序的列选择信号。此外，列选择信号及选通信号发生单元121可以顺序地产生对应于一个主页缓冲器组(例如PBG0)的列选择信号CS<n:0>。列选择信号CS<n:0>可以同步到数据输出时钟Dout_CLK。
页缓冲器电路140的主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3可以响应于列选择信号CS<n:0>来将读取数据顺序地输出到对应的主数据线DL0到DL3。
此外，列选择信号及选通信号发生单元121可以顺序地产生选通信号IOSTB<3:0>以控制感测放大器电路150的操作。选通信号IOSTB<3:0>的每个可以连续地触发预定次数。例如，选通信号IOSTB<0>可以输入到感测放大器151、连续地触发n次(例如8次)。因此，感测放大器151可以顺序地感测被顺序地传送到主数据线DL0的读取数据D0到D7，并将感测的读取数据D0到D7传送到全局数据线GDL。随后，选通信号IOSTB<1>可以输入到下一个感测放大器、连续地触发多次(例如8次)。所述下一个感测放大器可以顺序地感测被顺序地传送到主数据线DL2的读取数据D8到D15，并将感测的读取数据D8到D15传送到全局数据线GDL。
根据上述的方法，传送到主数据线DL0到DL3的读取数据D0到D31可以被感测并被传送到全局数据线GDL，以使得可以执行数据输出操作。
通过上述的方法，可以针对各个主数据线DL0到DL3来顺序地感测从各主页缓冲器组PBG0到PBG3传送到主数据线DL0到DL3的读取数据，并将其传送到全局数据线。然而，根据这种方法，可能不允许给每个感测放大器足够的时间来感测单个数据。因此，在数据感测操作期间可能出现错误。主数据线的负载和与主数据线相耦接的晶体管的结电容可能导致主数据线的预充电时间和放电时间的不足。因此，在数据感测操作期间可能出现错误。
图5是说明根据一个实施例的在半导体存储器件的数据输出操作期间并行地执行页缓冲器组的数据输出操作的方法的流程图。
在下面参照图1、图3和图5描述并行地执行页缓冲器组的数据输出操作以相互重叠的方法。
当从外部设备输入与读取操作和数据输出操作相关的命令信号CMD时，控制逻辑120可以响应于命令信号CMD和地址信号ADD来控制电源130和页缓冲器电路140以由此执行读取操作。更具体地，电源130可以产生读取电压并将读取电压施加到字线WL中的选中的字线。页缓冲器电路140的主页缓冲器单元141可以感测与选中的存储器单元相耦接的位线BL的电势电平并暂时储存读取数据。
在数据读取操作期间，主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3的数据输出操作可以并行地执行。换句话说，列选择信号及选通信号发生单元121可以交替地产生对应于主页缓冲器组PBG0到PBG3的列选择信号。例如，列选择信号及选通信号发生单元121可以产生对应于主页缓冲器组PBG0的列选择信号CS<0>、对应于主页缓冲器组PBG1的列选择信号CS<0>、对应于主页缓冲器组PBG2的列选择信号CS<0>、以及对应于主页缓冲器组PBG3的列选择信号CS<0>。随后，列选择信号及选通信号发生单元121可以产生对应于页缓冲器组PBG0的列选择信号CS<1>，以交替地产生对应于主页缓冲器组PBG0到PBG3的列选择信号。列选择信号CS<n:0>可以同步到数据输出时钟Dout_CLK。
因此，页缓冲器电路140的主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3可以响应于列选择信号CS<n:0>来将读取数据D0到D31顺序地输出到对应的主数据线DL0到DL3。此外，当一个主页缓冲器组将数据输出到对应的主数据线时，可以保证连续的数据输出操作之间的充足时间，使得数据输出操作的稳定性可以改善。
列选择信号及选通信号发生单元121可以顺序地产生选通信号IOSTB<3:0>以控制感测放大器电路150的操作。选通信号IOSTB<3:0>可以不像之前的方法那样连续地触发，而是可以以预定的循环触发一次。例如，在选通信号IOSTB<0>可以触发一次之后，选通信号IOSTB<1>可以触发一次。随后，选通信号IOSTB<2>可以触发一次，而最终选通信号IOSTB<3>可以触发一次。随后，选通信号IOSTB<0>可以再次开始触发。选通信号IOSTB<3:0>的每个可以被设置为以预定的时钟4tCK的循环触发一次。因此，所述多个感测放大器151和152可以顺序地感测主数据线DL0到DL3的电势、将感测的数据D0到D31输出到全局数据线GDL、并再次顺序地感测主数据线DL0到DL3的电势。通过四个感测放大器151和152的顺序输出操作，数据D0到D31可以以比每个选通信号IOSTB<3:0>的预定循环4tCK更短的循环1tCK输出到全局数据线GDL。
因此，可以保证由一个感测放大器执行的一个数据感测操作和下一个数据感测操作之间的时间余量4tCK，以使得感测操作余量可以改善。
如上所述，当感测放大器可以感测传送到主数据线DL0到DL3的读取数据并将读取数据传送到全局数据线GDL时，可以并行地执行感测放大器的数据感测操作以改善感测操作余量。
图6是说明根据一个实施例的在半导体存储器件的数据输出操作期间并行地执行页缓冲器组的数据输出操作并同时执行冗余数据输出操作的方法的流程图。
根据一个实施例，描述用冗余数据取代第一读取数据和第三读取数据的操作。
当从外部设备输入与读取操作和数据输出操作相关的命令信号CMD时，控制逻辑120可以响应于命令信号CMD和地址信号ADD来控制电源130和页缓冲器电路140执行读取操作。更具体地，电源130可以产生读取电压并将读取电压施加到字线WL中的选中的字线。页缓冲器电路140的主页缓冲器单元141可以感测与选中的存储器单元相耦接的位线BL的电势电平并暂时储存读取数据。
此外，页缓冲器电路140的冗余页缓冲器单元142可以感测与选中的存储器单元相耦接的位线BL的电势电平并暂时储存冗余数据。
在数据读取操作期间，可以并行地执行主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3的数据输出操作。换句话说，列选择信号及选通信号发生单元121可以交替地产生对应于主页缓冲器组PBG0到PBG3的列选择信号。例如，列选择信号及选通信号发生单元121可以产生对应于主页缓冲器组PBG0的列选择信号CS<0>、对应于主页缓冲器组PBG1的列选择信号CS<0>、对应于主页缓冲器组PBG2的列选择信号CS<0>、以及最终地对应于主页缓冲器组PBG3的列选择信号CS<0>。由于第一数据和第三数据被冗余数据取代，因此主页缓冲器组PBG0的第一列选择信号CS<0>和主页缓冲器组PBG2的第一列选择信号CS<0>可以不被激活。
随后，列选择信号及选通信号发生单元121可以产生对应于页缓冲器组PBG0的列选择信号CS<1>，以交替地产生对应于主页缓冲器组PBG0到PBG3的列选择信号。列选择信号CS<n:0>可以同步到数据输出时钟Dout_CLK。
因此，页缓冲器电路140的主页缓冲器单元141中包括的主页缓冲器组PBG0到PBG3可以响应于列选择信号CS<n:0>来将读取数据D0到D29顺序地输出到主数据线DL0到DL3。此外，当一个主页缓冲器组将数据输出到对应的主数据线时，可以保证连续的数据输出操作之间的充足时间，以使得数据输出操作的稳定性可以改善。
此外，列选择信号及选通信号发生单元121可以顺序地产生施加到冗余页缓冲器组RPBG的列选择信号。施加到冗余页缓冲器组RPBG的列选择信号可以在比施加到主页缓冲器组PBG0到PBG3的列选择信号更短的周期产生。一个冗余页缓冲器组的数据输出操作可以以比主页缓冲器组PBG0到PBG3的数据输出操作更高的速度执行，以使得冗余页缓冲器组可以输出多个冗余数据来取代读取数据。
因此，页缓冲器电路140的冗余页缓冲器单元142中包括的冗余页缓冲器组RPBG可以响应于列选择信号来将冗余数据RED0和RED1顺序地输出到冗余数据线RDL。
列选择信号及选通信号发生单元121可以产生选通信号IOSTB<3:0>和IOSTB_RED来控制感测放大器电路150的操作。选通信号IOSTB<3:0>的每个可以以预定的循环触发一次且可以交替地产生。例如，在选通信号IOSTB<0>触发一次之后，选通信号IOSTB<1>可以触发一次。随后，选通信号IOSTB<2>可以触发一次，而最终地选通信号IOSTB<3>可以触发一次。然后，选通信号IOSTB<0>可以再次开始触发。由于第一数据和第三数据被冗余数据取代，因此选通信号IOSTB<0>的第一时钟和选通信号IOSTB<2>的第一时钟可以不触发。而是，选通信号IOSTB_RED可以触发两次，且感测放大器153可以通过感测冗余数据线RDL的电势来感测冗余数据RED0和RED1。选通信号IOSTB<3:0>的每个可以以预定的循环触发一次。此外，选通信号IOSTB_RED可以以比选通信号IOSTB<3:0>更短的周期触发以输出多个冗余数据。因此，所述多个感测放大器151、152和153可以顺序地感测主数据线DL0到DL3和冗余数据线RDL的电势，以将感测的数据RED0、D0、RED1以及D1到D29输出到全局数据线GDL。
列选择信号及选通信号发生单元121可以产生列选择信号和选通信号。要施加到主页缓冲器单元141的列选择信号和要施加到与主页缓冲器单元141相对应的感测放大器151和152的选通信号可以具有第一周期。要施加到冗余页缓冲器单元142的列选择信号和要施加到与冗余页缓冲器单元142相对应的感测放大器153的选通信号可以具有比第一周期更短的第二周期。因此，与冗余数据线RDL相耦接的感测放大器153的感测操作间隔可以比与主数据线DL0到DL3相耦接的感测放大器151和152的感测操作间隔更短。
如上所述，感测放大器可以感测传送到主数据线DL0到DL3及冗余数据线RDL的读取数据和冗余数据，并将读取数据及冗余数据传送到全局数据线GDL。感测冗余数据的感测放大器可以具有比其他感测放大器更短的感测操作以由此感测多个冗余数据。
图7是说明根据一个实施例的在半导体存储器件的数据输出操作期间执行页缓冲器组的重叠数据操作并执行连续的冗余数据输出操作的方法的流程图。
根据一个实施例，描述用冗余数据连续地取代第一读取数据和第二读取数据的操作。
当从外部设备输入与读取操作和数据输出操作相关的命令信号CMD时，控制逻辑120可以响应于命令信号CMD和地址信号ADD来控制电源130和页缓冲器电路140执行读取操作。更具体地，电源130可以产生读取电压并将读取电压施加到所述多个字线WL中的选中的字线。页缓冲器电路140的主页缓冲器单元141可以感测与选中的存储器单元相耦接的位线BL的电势电平并暂时储存读取数据。
此外，页缓冲器电路140的冗余页缓冲器单元142可以感测与选中的存储器单元相耦接的位线BL的电势电平并暂时储存冗余数据。
在数据读取操作期间，可以并行地执行主页缓冲器单元141中包括的所述多个主页缓冲器组PBG0到PBG3的数据输出操作。换句话说，列选择信号及选通信号发生单元121可以交替地产生对应于主页缓冲器组PBG0到PBG3的列选择信号。例如，列选择信号及选通信号发生单元121可以产生对应于主页缓冲器组PBG0的列选择信号CS<0>、对应于主页缓冲器组PBG1的列选择信号CS<0>、对应于主页缓冲器组PBG2的列选择信号CS<0>、以及对应于主页缓冲器组PBG3的列选择信号CS<0>。由于第一数据和第二数据被冗余数据取代，因此主页缓冲器组PBG0的第一列选择信号CS<0>和主页缓冲器组PBG1的第一列选择信号CS<0>可以不被激活。
随后，列选择信号及选通信号发生单元121产生对应于页缓冲器组PBG0的列选择信号CS<1>，以交替地产生对应于页缓冲器组PBG0到PBG3的列选择信号。列选择信号CS<n:0>可以同步到数据输出时钟Dout_CLK。
页缓冲器电路140的主页缓冲器单元141中包括的所述多个主页缓冲器组PBG0到PBG3可以响应于列选择信号CS<n:0>来将读取数据D0到D29顺序地输出到主数据线DL0到DL3。此外，当一个主页缓冲器组将数据输出到对应的数据线时，可以保证连续的数据输出操作之间的充足时间，使得数据输出操作的稳定性可以改善。
此外，列选择信号及选通信号发生单元121可以顺序地产生并输入要施加到冗余页缓冲器组RPBG的列选择信号。施加到冗余页缓冲器组RPBG的列选择信号可以以比施加到页缓冲器组PBG0到PBG3的列选择信号更短的循环产生。一个冗余页缓冲器组的数据输出操作可以以比主页缓冲器组PBG0到PBG3的数据输出操作更高的速度执行，以使得冗余页缓冲器组可以输出多个冗余数据以取代读取数据。
因此，页缓冲器电路140的冗余页缓冲器单元142中包括的冗余页缓冲器组RPBG可以响应于列选择信号来将冗余数据RED0和RED1顺序地输出到冗余数据线RDL。
列选择信号及选通信号发生单元121可以产生选通信号IOSTB<3:0>和IOSTB_RED以控制感测放大器电路150的操作。选通信号IOSTB<3:0>的每个可以以预定的循环触发一次并交替地产生。例如，选通信号IOSTB<0>可以触发一次，且选通信号IOSTB<1>可以触发一次。选通信号IOSTB<2>可以触发一次，且最终地选通信号IOSTB<3>可以触发一次。随后，选通信号IOSTB<0>再次开始触发。由于第一数据和第二数据被冗余数据取代，因此选通信号IOSTB<0>的第一时钟和选通信号IOSTB<1>的第一时钟可以不触发。而是，选通信号IOSTB_RED可以连续地触发两次，并且感测放大器153可以通过感测冗余数据线RDL的电势来感测冗余数据RED0和RED1。
选通信号IOSTB<3:0>的每个可以被设置为以预定的循环触发一次。此外，选通信号IOSTB_RED可以以比选通信号IOSTB<3:0>更短的循环来触发以输出多个冗余数据。选通信号IOSTB_RED可以在选通信号IOSTB<2>的第一时钟触发之前触发两次，以使得感测放大器153可以感测连续的冗余数据RED0和RED1。
列选择信号及选通信号发生单元121可以产生列选择信号和选通信号。施加到主页缓冲器单元141的列选择信号及施加到与主页缓冲器单元141相对应的感测放大器151和152的选通信号可以具有第一周期。施加到冗余页缓冲器单元142的列选择信号及施加到与冗余页缓冲器单元142相对应的感测放大器153的选通信号可以具有比第一周期更短的第三周期。第三周期也可以比参照图6描述的第二周期更短。
因此，感测放大器151、152和153可以并行地执行感测耦接到其的主数据线DL0到DL3及冗余数据线RDL的电势、并将数据RED0、RED1和D0到D29输出到全局数据线GDL的操作。
如上所述，感测放大器可以感测传送到主数据线DL0到DL3及冗余数据线RDL的读取数据和冗余数据，并将读取数据和冗余数据传送到全局数据线GDL。然而，由于感测冗余数据的感测放大器可以具有比其他感测放大器更短的感测操作间隔，因此感测放大器可以感测多个冗余数据。此外，可以通过进一步降低选通信号IOSTB_RED的触发循环而执行连续的冗余数据输出操作。
图8是说明根据本发明的一个实施例的存储系统200的方框图。
参见图8，存储系统200可以包括非易失性存储器件220和存储器控制器210。
非易失性存储器件220可以被配置为上述的半导体存储器件，并可以通过上述方法操作以与存储器控制器210兼容。存储器控制器210可以被配置为控制非易失性存储器件220。具有上述配置的存储系统200可以是存储卡或者固态盘(SSD)，其中结合非易失性存储器件220和存储器控制器210。静态RAM(SRAM)211可以起到中央处理单元(CPU)212的操作存储器的作用。主机接口(I/F)213可以包括耦接到存储系统200的主机的数据交换协议。错误校正码(ECC)214可以检测并校正从非易失性存储器件220读取的数据中的错误。存储器接口(I/F)215可以与非易失性存储器件220接口。CPU 212可以执行用于存储器控制器210的数据交换的一般控制操作。
尽管未在图8中图示，但是存储系统200还可以包括储存用于与主机接口的码数据的ROM(未图示)。此外，非易失性存储器件220可以是由多个快闪存储器芯片组成的多芯片封装体。存储系统200可以被提供为具有高可靠性和低错误率的储存媒介。根据本发明的实施例的快闪存储器可以在存储系统诸如半导体盘设备(例如固态盘(SSD))中提供。当存储系统200是SSD时，存储器控制器110可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI及IDE的接口协议中的一种与外部(例如主机)通信。
图9是说明根据前面提到的各种实施例的融合式存储器件或者融合式存储系统的方框图。例如，本发明的技术特征可以应用到OneNand快闪存储器300作为融合式存储器件。
OneNand快闪存储器300可以包括主机接口(I/F)310、缓冲器RAM 320、控制器330、寄存器340和NAND快闪单元阵列350。主机接口310可以被配置为与甚至使用不同协议的设备交换各种类型的信息。缓冲器RAM 320可以具有用于驱动快闪存储器300或者暂时储存数据的内置码。控制器330可以被配置为基于从外部给定的控制信号和命令来控制读取和编程操作以及每个状态。寄存器340可以被配置为储存数据，所述数据包括指令、地址和在快闪存储器300中定义系统的操作环境的配置。NAND快闪单元阵列350可以包括具有非易失性存储器单元和页缓冲器的操作电路。基于来自主机的写入请求，OneNAND快闪存储器300可以以前面提到的方式来编程数据。
图10是根据本发明的一个实施例的计算系统400的方框图。
计算系统400可以包括电耦接到系统总线460的CPU 420、RAM 430、用户接口440、调制解调器450(诸如基带芯片组)以及存储系统410。如果计算系统400是移动设备，则可以提供电池以将操作电压施加到计算系统400。存储系统410可以包括存储器控制器411和快闪存储器412。尽管未在图10中示出，但是计算系统400还可以包括应用芯片组、相机图像处理器、或者移动DRAM。存储系统410可以形成使用非易失性存储器件来储存数据的固态驱动(SSD)。存储系统410可以被提供为融合式存储器件，例如OneNAND快闪存储器。
根据本发明的一个实施例，当通过将多个页缓冲器划分成多个组来执行半导体存储器件的数据输出操作时，可以并行地执行页缓冲器组的数据输出操作，以使得各个组的数据输出操作的余量可以改善。
此外，冗余页缓冲器组的数据输出操作的循环可以被设置成比主页缓冲器组的数据输出操作的循环更短，以使得可以执行稳定的冗余操作。
上面描述的各种实施例不局限于器件和方法，而是可以通过实施与实施例的特征相对应的功能的程序、或者记录有程序的非暂时性计算机可读记录媒介来实施。基于实施例的描述，本领域的普通技术人员可以容易地完成这些实施方案。
尽管已经参照若干说明性的实施例描述了实施例，但是应当明白，本领域技术人员可以设计出将落入所附权利要求书中所阐述的发明所要求保护的精神和范围内的若干其他修改和各种实施例。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
主感测放大器电路，适用于：响应于具有第一周期的第一选通信号来感测耦接到主单元区的主数据线的第一电势，并将所述第一电势输出到全局数据线；以及
冗余感测放大器电路，适用于：响应于具有第二周期的第二选通信号来感测耦接到冗余单元区的冗余数据线的第二电势，并将所述第二电势输出到所述全局数据线，
其中，所述第二周期比所述第一周期更短。
技术方案2.根据技术方案1所述的半导体存储器件，其中：
所述主单元区包括主存储单元和与其相对应的多个主页缓冲器组；以及
所述多个主页缓冲器组分别对应于所述主数据线，并响应于第一列选择信号来将从所述主存储单元读取的数据输出到所述主数据线。
技术方案3.根据技术方案2所述的半导体存储器件，其中：
所述冗余存储区包括冗余存储单元和与其相对应的冗余页缓冲器组；
所述冗余页缓冲器组耦接到所述冗余数据线，并响应于第二列选择信号来将从所述冗余存储单元读取的数据输出到所述冗余数据线；以及
所述第一列选择信号具有所述第一周期，所述第二列选择信号具有所述第二周期。
技术方案4.根据技术方案3所述的半导体存储器件，还包括：
列选择信号及选通信号发生单元，适用于产生所述第一选通信号和所述第二选通信号以及所述第一列选择信号和所述第二列选择信号。
技术方案5.根据技术方案4所述的半导体存储器件，其中，所述列选择信号及选通信号发生单元通过控制所述第二选通信号和所述第二列选择信号的周期来控制所述冗余页缓冲器组和所述冗余感测放大器电路中的每个的数据输出操作时间。
技术方案6.一种半导体存储器件，包括：
存储块，包括主存储区和冗余存储区；
主数据线和冗余数据线，分别对应于所述主存储区和所述冗余存储区；
选通信号发生单元，适用于输出具有第一周期的第一选通信号和具有第二周期的第二选通信号；以及
感测放大器电路，适用于：响应于所述第一选通信号和所述第二选通信号来感测所述主数据线和所述冗余数据线的电势电平，并将感测的读取数据输出到全局数据线。
技术方案7.根据技术方案6所述的半导体存储器件，其中，所述第二周期比所述第一周期更短。
技术方案8.根据技术方案6所述的半导体存储器件，其中：
所述主存储区包括主存储单元和与其相对应的多个主页缓冲器组；以及
所述多个主页缓冲器组分别对应于所述主数据线，并响应于第一列选择信号来将从所述主存储单元读取的数据输出到所述主数据线。
技术方案9.根据技术方案8所述的半导体存储器件，其中：
所述冗余存储区包括冗余存储单元和与其相对应的冗余页缓冲器组；
所述冗余页缓冲器组耦接到所述冗余数据线，并响应于第二列选择信号来将从所述冗余存储单元读取的数据输出到所述冗余数据线；以及
所述第一列选择信号具有所述第一周期，所述第二列选择信号具有所述第二周期。
技术方案10.根据技术方案6所述的半导体存储器件，其中，所述感测放大器电路包括：
分别耦接到所述主数据线的多个第一感测放大器；以及
耦接到所述冗余数据线的第二感测放大器，
其中，所述多个第一感测放大器分别响应于所述第一选通信号来并行地执行感测操作以感测所述主数据线的电势。
技术方案11.根据技术方案10所述的半导体存储器件，其中，所述第一感测放大器的感测操作的每个周期比所述第二感测放大器的感测操作的周期更短。
技术方案12.一种半导体存储器件，包括：
存储器单元部分，包括主存储单元和冗余存储单元；
页缓冲器电路，包括多个页缓冲器组，且适用于读取储存在所述存储器单元部分中的数据以暂时储存读取数据；以及
感测电路，包括分别对应于所述多个页缓冲器组的多个感测放大器，且适用于感测所述读取数据，
其中，所述多个感测放大器并行地执行数据感测操作以感测所述读取数据。
技术方案13.根据技术方案12所述的半导体存储器件，其中：
所述页缓冲器组分别响应于列选择信号来将所述读取数据输出到多个数据线；以及
所述感测放大器分别响应于选通信号来感测输出到所述多个数据线的读取数据。
技术方案14.根据技术方案13所述的半导体存储器件，还包括：
列选择信号及选通信号发生单元，适用于产生所述列选择信号和所述选通信号。
技术方案15.根据技术方案14所述的半导体存储器件，其中，所述列选择信号及选通信号发生单元顺序地产生用于每个页缓冲器组的所述列选择信号，或者交替地产生用于相应的页缓冲器组的所述列选择信号。
技术方案16.根据技术方案14所述的半导体存储器件，其中，所述列选择信号及选通信号发生单元顺序地产生用于每个感测放大器的所述选通信号，或者交替地产生用于相应的感测放大器的所述选通信号。
技术方案17.根据技术方案16所述的半导体存储器件，其中：
当所述列选择信号及选通信号发生单元顺序地产生所述选通信号时，每个选通信号针对连续地传送到对应的数据线的数据量连续地触发；以及
当所述列选择信号及选通信号发生单元交替地产生所述选通信号时，施加到相应的感测放大器的选通信号交替地触发一次。
技术方案18.根据技术方案13所述的半导体存储器件，其中：
所述页缓冲器组包括对应于所述冗余存储单元的冗余页缓冲器组；以及
所述感测放大器包括通过所述数据线中的一个而耦接到所述冗余页缓冲器组的冗余感测放大器。
技术方案19.根据技术方案18所述的半导体存储器件，其中：
所述页缓冲器组包括对应于所述主存储单元的主页缓冲器组，所述感测放大器包括耦接到所述主页缓冲器组的主感测放大器；
施加到所述主页缓冲器组的列选择信号具有第一周期，而施加到所述冗余页缓冲器组的列选择信号具有第二周期；以及
施加到所述主感测放大器的选通信号具有所述第一周期，而施加到所述冗余感测放大器的选通信号具有所述第二周期。
技术方案20.根据技术方案19所述的半导体存储器件，其中，所述第二周期比所述第一周期更短。

Claims (10)

1.一种半导体存储器件，包括：
主感测放大器电路，适用于：响应于具有第一周期的第一选通信号来感测耦接到主单元区的主数据线的第一电势，并将所述第一电势输出到全局数据线；以及
冗余感测放大器电路，适用于：响应于具有第二周期的第二选通信号来感测耦接到冗余单元区的冗余数据线的第二电势，并将所述第二电势输出到所述全局数据线，
其中，所述第二周期比所述第一周期更短。
2.根据权利要求1所述的半导体存储器件，其中：
所述主单元区包括主存储单元和与其相对应的多个主页缓冲器组；以及
所述多个主页缓冲器组分别对应于所述主数据线，并响应于第一列选择信号来将从所述主存储单元读取的数据输出到所述主数据线。
3.根据权利要求2所述的半导体存储器件，其中：
所述冗余存储区包括冗余存储单元和与其相对应的冗余页缓冲器组；
所述冗余页缓冲器组耦接到所述冗余数据线，并响应于第二列选择信号来将从所述冗余存储单元读取的数据输出到所述冗余数据线；以及
所述第一列选择信号具有所述第一周期，所述第二列选择信号具有所述第二周期。
4.根据权利要求3所述的半导体存储器件，还包括：
列选择信号及选通信号发生单元，适用于产生所述第一选通信号和所述第二选通信号以及所述第一列选择信号和所述第二列选择信号。
5.根据权利要求4所述的半导体存储器件，其中，所述列选择信号及选通信号发生单元通过控制所述第二选通信号和所述第二列选择信号的周期来控制所述冗余页缓冲器组和所述冗余感测放大器电路中的每个的数据输出操作时间。
6.一种半导体存储器件，包括：
存储块，包括主存储区和冗余存储区；
主数据线和冗余数据线，分别对应于所述主存储区和所述冗余存储区；
选通信号发生单元，适用于输出具有第一周期的第一选通信号和具有第二周期的第二选通信号；以及
感测放大器电路，适用于：响应于所述第一选通信号和所述第二选通信号来感测所述主数据线和所述冗余数据线的电势电平，并将感测的读取数据输出到全局数据线。
7.根据权利要求6所述的半导体存储器件，其中，所述第二周期比所述第一周期更短。
8.根据权利要求6所述的半导体存储器件，其中：
所述主存储区包括主存储单元和与其相对应的多个主页缓冲器组；以及
所述多个主页缓冲器组分别对应于所述主数据线，并响应于第一列选择信号来将从所述主存储单元读取的数据输出到所述主数据线。
9.根据权利要求8所述的半导体存储器件，其中：
所述冗余存储区包括冗余存储单元和与其相对应的冗余页缓冲器组；
所述冗余页缓冲器组耦接到所述冗余数据线，并响应于第二列选择信号来将从所述冗余存储单元读取的数据输出到所述冗余数据线；以及
所述第一列选择信号具有所述第一周期，所述第二列选择信号具有所述第二周期。
10.一种半导体存储器件，包括：
存储器单元部分，包括主存储单元和冗余存储单元；
页缓冲器电路，包括多个页缓冲器组，且适用于读取储存在所述存储器单元部分中的数据以暂时储存读取数据；以及
感测电路，包括分别对应于所述多个页缓冲器组的多个感测放大器，且适用于感测所述读取数据，
其中，所述多个感测放大器并行地执行数据感测操作以感测所述读取数据。
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